JP2011129903A - プリント配線板及びプリント配線板の製造方法 - Google Patents

プリント配線板及びプリント配線板の製造方法 Download PDF

Info

Publication number
JP2011129903A
JP2011129903A JP2010269013A JP2010269013A JP2011129903A JP 2011129903 A JP2011129903 A JP 2011129903A JP 2010269013 A JP2010269013 A JP 2010269013A JP 2010269013 A JP2010269013 A JP 2010269013A JP 2011129903 A JP2011129903 A JP 2011129903A
Authority
JP
Japan
Prior art keywords
layer
pad
solder
wiring board
printed wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2010269013A
Other languages
English (en)
Inventor
Masatome Takada
昌留 高田
Fusaji Nagaya
不三二 長屋
Takao Okada
崇央 岡田
Tomohiko Murata
智彦 村田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ibiden Co Ltd
Original Assignee
Ibiden Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibiden Co Ltd filed Critical Ibiden Co Ltd
Publication of JP2011129903A publication Critical patent/JP2011129903A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing the conductive pattern
    • H05K3/244—Finish plating of conductors, especially of copper conductors, e.g. for pads or lands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85401—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/85411—Tin (Sn) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85444—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01012—Magnesium [Mg]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09481—Via in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09881—Coating only between conductors, i.e. flush with the conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04—Soldering or other types of metallurgic bonding
    • H05K2203/049—Wire bonding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3452—Solder masks
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base

Abstract

【課題】 絶縁距離を狭めてボンディングパッドを配置しても、ボンディングパッドでの短絡が生じないプリント配線板の製造方法を提供する。
【解決手段】 ソルダーレジスト層７０で覆った導体回路の頂部を露出させボンディングパッド５８ｂとし、ニッケル層７３、金層７４を形成する。即ち、無電解めっき膜５２を形成するために触媒核の付与された層間樹脂絶縁層５０の表面はソルダーレジスト層７０で覆われており、ニッケル層７３、金層７４が樹脂層に形成されることがないため、ニッケル層、金層による短絡が起きず、絶縁距離を狭めファインピッチにボンディングパッドを配置しても、ボンディングパッドでの短絡が生じない。
【選択図】 図９

Description

本発明は、半導体チップなどの電子部品を実装するためのパッドを有するプリント配線板及び該プリント配線板の製造方法に関する。
特許文献は、ワイヤーボンディング用のパッドをソルダーレジスト層から露出させることを開示している。該ボンディングパッドには、ニッケルめっきと金めっきが形成されている。ニッケルめっきと金めっきの形成方法として、無電解めっきと電解めっきとが開示されている。
特開２００７−１０３８６８号公報
プリント配線板の高集積化のため、パッド間の絶縁間隔を狭めることが行われている。パッド間の間隔が５０μｍ以下になると、隣接するパッド間で短絡が生じ易くなると推察される。特に、ソルダーレジストに形成されている１つの開口で複数のパッドを露出しているプリント配線板では、パッド間で短絡が発生し易いと考えられる。
本発明の目的は、絶縁信頼性が高く、間隔が狭いパッドを有するプリント配線板及び該プリント配線板の製造方法を提供することにある。
上記目的を達成するため、請求項１のプリント配線板の製造方法は、樹脂層上に電子部品を実装するためのパッドを形成すること；と
前記樹脂層と前記パッド上にソルダーレジスト層を形成すること；と
前記パッドの上面と側壁の一部を前記ソルダーレジスト層から露出すること；と
前記露出されたパッドの上面と側壁の一部に金属層を形成すること；とからなる。
請求項１４のプリント配線板は、樹脂層と、
前記樹脂層上に形成されている電子部品を実装するための複数のパッドと、
前記樹脂層上に形成され、前記パッドの上面と側壁の一部を露出しているソルダーレジスト層と、
前記ソルダーレジスト層から露出しているパッドの上面と側壁に形成されている金属層とからなる。
本発明の実施形態のプリント配線板の製造方法を示す工程図である。 実施形態のプリント配線板の製造方法を示す工程図である。 実施形態のプリント配線板の製造方法を示す工程図である。 実施形態のプリント配線板の製造方法を示す工程図である。 実施形態のプリント配線板の製造方法を示す工程図である。 実施形態に係るプリント配線板の断面図である。 実施形態に係るプリント配線板に半導体チップが実装されている状態を示す断面図である。 図４（Ｂ）、図５中のプリント配線板を拡大して示す断面図である。 図９（Ａ）は図８（Ｄ）に示すパッドを更に拡大して示す断面図であり、図９（Ｂ）は図９（Ａ）のパッドの平面図である。 図１０（Ａ）は別の実施形態に係るプリント配線板の断面図であり、図１０（Ｂ）は半田パッドの例を示すプリント配線板の断面図である。
実施形態のプリント配線板及びその製造方法について、図１〜図９を参照して説明する。
図６は実施形態のプリント配線板を示す断面図である。プリント配線板１０では、コア基板３０の上面と下面に導体回路３７が形成され、上面と下面の導体回路３７がスルーホール導体３６により接続されている。更に、該コア基板３０と該導体回路３７の上に層間樹脂絶縁層としての樹脂層５０が形成されている。層間樹脂絶縁層にフィルドビア６０が形成されている。また、層間樹脂絶縁層上に導体回路５８、半田パッド５８ｐとパッド５８ｂが形成されている。該フィルドビア６０及び導体回路５８、層間樹脂絶縁層５０の上に開口部７０Ａ、７０ｃを有するソルダーレジスト層７０が形成されている。
上面側のソルダーレジスト層７０は半田パッドを部分的に露出するための開口７０ｃと複数のパッド５８ｂを同時に露出するための開口７０Ａを有している。半田パッドの外周はソルダーレジストで被覆されている。半田パッド５８ｐ上には、ニッケル層７３、金層７４を介在させて半田バンプ７８Ｕが形成されている。同様に、下面側のソルダーレジスト層７０の開口７０ｄにより露出するビア導体上面や導体回路が外部端子５８ｏとして機能する。外部端子５８ｏ上には、ニッケル層７３、金層７４を介在させて他の基板と接続するための半田バンプ７８Ｄが形成されている。
それぞれの開口７０ｃは、それぞれの半田パッドを露出している。１つの開口７０Ａは複数のパッド５８ｂを露出している。ソルダーレジストの開口７０ｃにより、半田パッド５８ｐの上面が部分的に露出している。ソルダーレジストとして機能する開口７０Ａにより、パッド５８ｂの上面と側壁の一部が露出している。ソルダーレジストの開口７０Ａから露出しているパッド５８ｂの側壁はパッド５８ｂの上面から延びている部分である。パッド５８ｂの全上面が露出している。パッド５８ｂとパッド５８ｂの間にソルダーレジスト層が形成されている。パッド５８ｂとパッド５８ｂの間に形成されているソルダーレジスト層の厚みはパッド５８ｂの厚みより薄い。パッド５８ｂとパッド５８ｂの間に形成されているソルダーレジスト層の厚みは導体回路５８と導体回路５８の間に形成されているソルダーレジスト層の厚みより薄い。パッド５８ｂとパッド５８ｂの間に形成されているソルダーレジスト層の厚みは半田パッド５８ｐと半田パッド５８ｐの間に形成されているソルダーレジスト層の厚みより薄い。
ソルダーレジスト層から露出しているパッド５８ｂや半田パッド５８ｐの表面に金属層が形成されている。金属層としては、ニッケル層とニッケル層上の金層を例示することができる。その他、ニッケル層とニッケル層上のパラジウム層とパラジウム層上の金層からなる金属層やスズ層からなる金属層を例示することができる。
図７は実施形態のプリント配線板に半導体チップやメモリーなどの電子部品が実装されている例を示している。
プリント配線板１０の半田パッドに半田バンプ７８Ｕを介して半導体チップ１１０が実装されている。半導体チップ１１０はプリント配線板１０にフリップチップで接続されている。半導体チップ１１０上には、接着材１１４を介して半導体チップ１２０が搭載されている。該半導体チップ１２０上には、接着剤１２３を介してメモリー１３０が搭載されている。プリント配線板１０のパッド５８ｂに半導体チップ１２０及び、メモリー１３０がワイヤー１４０を介して実装されている。半導体チップ１２０やメモリー１３０はプリント配線板１０にワイヤーボンディグで接続されている。本実施形態では、パッド５８ｂはワイヤーボンディング用のパッド（ボンディングパッド）として機能している。
本実施形態では、ボンディングパッド５８ｂの上面は、ソルダーレジスト層７０から露出し、該ボンディングパッドを囲んでいるソルダーレジスト層の上面７０Ｔよりも高い。また、ボンディングパッド間に存在している層間樹脂絶縁層５０はソルダーレジスト層７０で覆われている。このため、ワイヤーがパッド５８ｂに接続される時、ソルダーレジスト層が邪魔になり難い。また、パッド上に金属層が形成される時、金属層がパッド間の層間樹脂絶縁層上に形成されることがない。隣接するパッド５８ｂは金属層により短絡しがたい。
本実施形態では、ワイヤーとパッド間の接続信頼性が高くなる。本実施形態では、複数のパッド５８ｂをソルダーレジスト層に形成されている１つの開口７０Ａで露出しているが、パッド５８ｂとパッド５８ｂとの間の間隔を狭くすることができる。パッド５８ｂ間の絶縁間隔を狭めファインピッチにボンディングパッドが配置されても、ボンディングパッド間での短絡が生じ難い。
以下、図６に示すプリント配線板の製造工程について説明する。
（１）厚さ０．１〜０．８ｍｍの両面銅張積層板３１を準備する（図１（Ａ））。両面銅張積層板３１の絶縁層性基板（コア基板）３０はエポキシ樹脂またはＢＴ（ビスマレイミドトリアジン）樹脂とガラスクロス等の心材とからなり、コア基板３０の第１面とその第１面とは反対側の第２面に銅箔３０Ａ、３０Ｂが積層されている。まず、ドリルまたはレーザで両面銅張積層板に、スルーホール導体用貫通孔３２を形成する（図１（Ｂ））。
（２）そして、両面銅張積層板の表面、スルーホール用貫通孔３２の内壁面に触媒が付与される（図示せず）。次に、コア基板の第１面と第２面、スルーホール導体用貫通孔に銅やニッケルなどからなる無電解めっき膜を形成する。具体的には、市販の無電解銅めっき水溶液（例えば、上村工業社製のＴＨＲＵ−ＣＵＰ）中に、コア基板を浸漬して、基板表面と貫通孔の内壁に厚さ０．３〜３．０μｍの無電解銅めっき膜３４を形成する（図１（Ｃ））。
（３）ついで、無電解めっき膜上に銅やニッケル等からなる電解めっき膜を形成する。具体的には、コア基板を以下の組成の電解銅めっき液に浸漬し、以下の条件でコア基板の両面と貫通孔内に電解めっき膜３５を形成する（図１（Ｄ））。スルーホール導体用貫通孔は電解めっき膜で充填される。スルーホール導体用貫通孔は電解銅めっき膜で充填されることが好ましい。
〔電解めっき液〕
硫酸 ０．５ ｍｏｌ／ｌ
硫酸銅 ０．８ ｍｏｌ／ｌ
硫酸鉄・七水和物 ５ ｇ／ｌ
レベリング剤 ５０ ｍｇ／ｌ
光沢剤 ５０ ｍｇ／ｌ
〔電解めっき条件〕
電流密度 １ Ａ／ｄｍ2
時間 ６５ 分
温度 ２２±２ ℃
（４）電解めっき膜３５上に所定パターンのエッチングレジストを形成する。エッチングレジストから露出する電解めっき膜３５、無電解めっき膜３４と銅箔３０Ａ、３０Ｂをエッチングにより除去することで、スルーホール導体３６、導体回路３７が形成される（図２（Ａ））。次いで、導体回路３７の全表面とスルーホール導体３６の上面に粗化面を形成する（図示せず）。
[ビルドアップ層の形成]
（５）コア基板３０の両面に、層間樹脂絶縁層用樹脂フィルム（味の素社製：商品名；ＡＢＦ−４５ＳＨ）を積層する。その後、層間樹脂絶縁層用樹脂フィルムを硬化することでコア基板の両面に層間樹脂絶縁層としての樹脂層５０が形成される（図２（Ｂ））。
（６）次に、ＣＯ2 ガスレーザにて、層間樹脂絶縁層に、直径４０〜８０μｍのビア導体用開口５０ａを形成する（図２（Ｃ））。ビア導体用開口５０ａを有する基板３０を、６０ｇ／ｌの過マンガン酸を含む８０℃の溶液に１０分間浸漬し、ビア導体用開口５０ａの内壁を含む層間樹脂絶縁層５０の表面に粗面を形成する（図示せず）。
（７）次に、基板３０を、中和溶液（シプレイ社製）に浸漬してから水洗いする。さらに、層間樹脂絶縁層５０の表面およびビア導体用開口５０ａの内壁面に触媒を付与する（図示せず）。
（８）次に、市販の無電解めっき水溶液中に、基板を浸漬して、層間樹脂絶縁層の表面とビア導体用開口の内壁に厚さ０．３〜３．０μｍの無電解めっき膜５２を形成する（図３（Ａ））。無電解めっき膜としては、銅やニッケルなどを例示することができる。本実施形態の無電解めっき膜は無電解銅めっき膜である。無電解めっき膜の代わりにスパッタ膜などの蒸着膜を層間樹脂絶縁層とビア導体用開口に形成することができる。
（９）ついで、無電解銅めっき膜５２上に所定パターンのメッキレジスト５４を形成する（図３（Ｂ））。
（１０）上述の（３）と同様の電解銅めっき液に浸漬する。上述の（３）と略同様の条件でメッキレジストから露出する無電解銅めっき膜上に電解銅めっき膜５６を形成する（図３（Ｃ））。ビア導体用開口は電解めっき膜５６で充填される。電解銅めっき膜の代わりに、電解ニッケル膜や電解半田膜を形成することができる。電解めっき膜の厚さは１０〜２０μｍである。
（１１）メッキレジストを除去し、電解銅めっき膜間の無電解銅めっき膜５２をエッチングで除去する。独立の上層の導体回路５８、パッド５８ｂ、半田パッド５８ｐ、５８ｏとフィルドビア６０が形成される（図４（Ａ））。フィルドビアや導体回路がパッド５８ｂや半田パッド５８ｐ、５８ｏとして機能しても良い。ついで、上層の導体回路５８、パッド５８ｂ、半田パッド５８ｐ、５８ｏとフィルドビア６０の表面に粗化面を形成する（図示せず）。
（１２）次に、多層配線基板３００の両面に、市販のソルダーレジスト組成物（例えば日立化成工業社製のＳＲ７２００）７０を１５〜３５μｍの厚さで塗布し（図４（Ｂ））、７０℃で２０分間、７０℃で３０分間の条件で乾燥処理を行う。さらに、８０℃で１時間、１００℃で１時間、１２０℃で１時間、１５０℃で３時間の条件でそれぞれ加熱処理を行ってソルダーレジスト組成物を硬化させる。ソルダーレジスト層が形成される。ソルダーレジスト層の厚みＳＴ（樹脂層の上面からソルダーレジスト層の上面までの厚み）は略１５〜３５μｍである。図４（Ｂ）内の円Ｃ部を拡大して図８（Ａ）中に示す。
（１３）次に、パッド５８ｂに対応する位置に開口７２Ａを有するマスク７２を載置する（図４（Ｃ））。マスクとしてはメタルマスクや樹脂製のマスクを用いることができる。その後、開口７２Ａから露出するソルダーレジスト層に砂、アルミナ、ガラスなどの研磨剤を吹き付けることでソルダーレジスト層の一部が薄くなる。パッド５８ｂ上とパッド５８ｂ間のソルダーレジスト層の厚みが薄くなる。この方法はブラスト処理である。ブラスト処理にはウエットタイプとドライタイプのブラスト処理がある。ブラスト処理として、研磨剤と水からなる処理液を基板に吹き付けるウエットタイプのブラスト処理が好ましい。ウエットブラストにより、パッド５８上とパッド５８ｂ間のソルダーレジスト層が薄くなる。パッド５８ｂの上面とパッド５８ｂの側壁の一部がソルダーレジスト層から露出する（図５（Ａ））。ソルダーレジスト層を除去する量は約１０〜２０μｍが好ましい。ソルダーレジスト層から露出しているパッド５８ｂの側壁の量はパッドの厚みの１／１０〜９／１０であることが好ましい。パッドの上面が露出するが、パッド５８ｂ間の層間樹脂絶縁層はソルダーレジスト層で覆われている。図５（Ａ）内の円Ｃ部を拡大して図８（Ｂ）中に示す。ブラスト処理以外にレーザを用いてボンディングパッド５８ｂの頂部を露出させることもできる。本実施形態では、ソルダーレジストに形成されている１つの開口７０Ａにより、複数のパッド５８ｂがソルダーレジスト層から露出している。パッド５８ｂを露出させるための開口７０Ａは複数であってもよい。但し、各開口７０Ａにより露出させられるパッド５８ｂは少なくとも２つ以上である。図８（Ｂ）では、２つのパッド５８ｂが１つの開口７０Ａから露出している。
ソルダーレジストを薄くする量は、処理液や研磨剤をソルダーレジストに吹き付けるブラスト圧力や処理時間を変更することで制御することができる。
（１４）レーザで上面側のソルダーレジスト層７０に半田パッド５８ｐに至る開口７０ｃを形成し、下面側のソルダーレジスト層７０に半田パッド５８ｏに至る開口７０ｄを形成する（図５（Ｂ））。開口７０ｃと半田パッドは１：１で対応することが好ましい。半田パッドの外周はソルダーレジスト層で被覆されている。複数の導体回路や複数のビア導体の内、一部の導体回路や一部のビア導体が半田パッドとして機能してもよい。図５（Ｂ）内の円Ｃ部を拡大して図８（Ｃ）中に示す。この例はビア導体が半田パッドとして機能する例を示している。開口７０Ａと開口７０ｃを有するソルダーレジスト層が得られる。層間樹脂絶縁層とソルダーレジスト層の間に上述の触媒が存在する。
（１５）開口７０ｃによりソルダーレジスト層から露出する半田パッド５８ｐ及び開口７０Ａによりソルダーレジスト層から露出するパッド５８ｂ上に金属層を形成する（図５（Ｃ））。金属層は自己触媒作用により析出する無電解めっき膜を含むことが好ましい。金属層の例として、ニッケル、金、パラジウム、すずなどの無電解めっき膜を挙げることができる。具体的な金属層として、パッド５８ｂと半田パッド５８ｐ上のニッケル層とニッケル層上の金層やパッド５８ｂと半田パッド５８ｐ上のスズ層を挙げることができる。ニッケル層と金層の間にパラジウム層を形成することができる。図５（Ｃ）内の円Ｃ部を拡大して図８（Ｄ）中に示す。
図８（Ｄ）に示すパッド５８ｂを拡大して図９（Ａ）に示す。図９（Ｂ）は、図９（Ａ）のパッド５８ｂの平面図である。パッド５８ｂ間のソルダーレジスト層の両端は金属層で覆われても良い。
パッド５８ｂは、略矩形の形状であり、その幅Ｗｂは３０〜１００μｍである。また、隣接するパッド５８ｂ間の間隔（絶縁間隔Ｘ２）は１０〜５０μｍである。ファインピッチと絶縁信頼性の観点からパッド間の間隔Ｘ２は１５〜３５μｍであることが好ましい。開口７０Ａの外周に隣接するパッド５８ｂと開口７０Ａの外周との距離（Ｘ１、図９（Ａ）参照）は１０〜４０μｍであることが好ましい。実施形態では、パッド５８ｂ間の絶縁間隔が１０μｍであっても、絶縁信頼性を確保することができる。
（１６）この後、半田パッド５８ｐ上にはんだボールを供給し、リフローすることによりはんだバンプ（はんだ体）７６Ｕ、７６Ｄをパッド上に形成する（図６）。
実施形態のプリント配線板にＩＣやメモリー、チップコンデンサなどの電子部品を実装することができる。パッド５８ｂにワイヤーを介してＩＣなどの電子部品を実装することができ、半田パッド５８ｐに半田バンプを介してＩＣなどの電子部品を実装することができる。
実施形態のプリント配線板及びその製造方法では、パッド５８ｂを含む導体回路がセミアディティブ法で形成されている。パッド形成後、パッドとパッド間の層間樹脂絶縁層をソルダーレジスト層７０で覆い、その後、パッドの上面がブラストやレーザで露出させられている。本実施形態では、複数のパッド５８ｂがソルダーレジスト層に形成されている１つの開口により露出しているが、パッド５８ｂ間の層間樹脂絶縁層はソルダーレジスト層で覆われている。パッド５８ｂ上に金属層が形成されるとき、層間樹脂絶縁層上の触媒はソルダーレジスト層で覆われている。このため、金属層がパッド５８ｂ間に析出し難くなるので、パッド５８ｂ間の絶縁信頼性が高くなる。パッド５８ｂ間の絶縁間隔が５０μｍ以下になるようにパッド５８ｂが配置されても、隣接するパッド５８ｂ間での短絡が生じ難い。
以下にセミアディティブ法による導体回路の形成方法を例示する。樹脂層上に銅などの無電解めっき用の触媒を付与し、その後、層間樹脂絶縁層上に無電解めっき膜を形成する。続いて、無電解めっき膜上にめっきレジストを形成し、無電解めっき膜をシードとして、めっきレジストから露出する無電解めっき膜上に銅などの電解めっき膜を形成する。それから、めっきレジストを除去する。その後、電解めっき膜間の無電解めっき膜を除去する。以上の製法によれば、層間樹脂絶縁層としての樹脂層上に触媒が存在する。本実施形態では、パッド５８ｂ間のソルダーレジスト層は、層間樹脂絶縁層と層間樹脂絶縁層上の触媒を覆っている。
本実施形態では、パッド５８ｂ間の層間樹脂絶縁層５０上にソルダーレジスト層が形成されている。このため、ワイヤーボンディング後に樹脂封止する際に、ボンディングパッド間に封止樹脂が入り易く、絶縁信頼性や接続信頼性を高めることができる。
また、パッド５８ｂ間のソルダーレジスト層がパッド５８より低いので、ワイヤーボンディングの際に、ソルダーレジスト層が邪魔にならない。
上述した実施形態では、層間樹脂絶縁層を１層設ける構成を例示したが、層間樹脂絶縁層を２層以上設ける構成のプリント配線板にも本実施形態の構成が適用可能であることは言うまでも無い。
半田パッド５８ｐ間のソルダーレジスト層もパッド５８ｂ間のソルダーレジスト層と同様に半田パッド５８ｐの上面と半田パッドの側壁の一部を露出させても良い。その例が図１０（Ａ）に示されている。
[実施例]
以下、図６に示すプリント配線板の製造工程について説明する。
（１）厚さ０．８ｍｍの両面銅張積層板３１を準備する（図１（Ａ））。両面銅張積層板３１の絶縁層性基板（コア基板）３０はエポキシ樹脂とガラスクロス等の心材とからなり、コア基板３０の第１面とその第１面とは反対側の第２面に銅箔３０Ａ、３０Ｂが積層されている。まず、ドリルで両面銅張積層板に、スルーホール導体用貫通孔３２を形成する（図１（Ｂ））。
（２）そして、両面銅張積層板の表面、スルーホール用貫通孔３２の内壁面にパラジウムからなる触媒を付与する（図示せず）。次に、市販の無電解銅めっき水溶液（例えば、上村工業社製のＴＨＲＵ−ＣＵＰ）中に、コア基板を浸漬して、基板表面と貫通孔の内壁に厚さ０．３〜３．０μｍの無電解銅めっき膜３４を形成する（図１（Ｃ））。
（３）ついで、以下の組成の電解銅めっき液に浸漬し、以下の条件で銅張積層板の両面と貫通孔内に電解めっき膜３５を形成する（図１（Ｄ））。スルーホール導体用貫通孔は電解銅めっき膜で充填される。
〔電解めっき液〕
硫酸 ０．５ ｍｏｌ／ｌ
硫酸銅 ０．８ ｍｏｌ／ｌ
硫酸鉄・七水和物 ５ ｇ／ｌ
レベリング剤 ５０ ｍｇ／ｌ
光沢剤 ５０ ｍｇ／ｌ
〔電解めっき条件〕
電流密度 １ Ａ／ｄｍ2
時間 ６５ 分
温度 ２２±２ ℃
（４）電解めっき膜３５上に所定パターンのエッチングレジストを形成する。エッチングレジストから露出する電解めっき膜３５、無電解めっき膜３４と銅箔３０Ａ、３０Ｂをエッチングにより除去することで、スルーホール導体３６、導体回路３７が形成される（図２（Ａ））。次いで、導体回路３７の全表面とスルーホール導体３６の上面に粗化面を形成する（図示せず）。
[ビルドアップ層の形成]
（５）コア基板３０の両面に、層間樹脂絶縁層用樹脂フィルム（味の素社製：商品名；ＡＢＦ−４５ＳＨ）を積層する。その後、層間樹脂絶縁層用樹脂フィルムを硬化することでコア基板の両面に層間樹脂絶縁層５０が形成される（図２（Ｂ））。
（６）次に、ＣＯ2 ガスレーザにて、層間樹脂絶縁層に、直径８０μｍのビア導体用開口５０ａを形成する（図２（Ｃ））。ビア用開口５０ａを有する基板３０を、６０ｇ／ｌの過マンガン酸を含む８０℃の溶液に１０分間浸漬し、ビア導体用開口５０ａの内壁を含む層間樹脂絶縁層５０の表面に粗面を形成する（図示せず）。
（７）次に、基板３０を、中和溶液（シプレイ社製）に浸漬してから水洗いする。さらに、層間樹脂絶縁層５０の表面およびビア導体用開口５０ａの内壁面に触媒を付与する（図示せず）。
（８）次に、市販の無電解銅めっき水溶液中に、基板を浸漬して、層間樹脂絶縁層の表面とビア導体用開口の内壁に厚さ０．３〜３．０μｍの無電解銅めっき膜５２を形成する（図３（Ａ））。
（９）ついで、無電解銅めっき膜５２上に所定パターンのメッキレジスト５４を形成する（図３（Ｂ））。
（１０）上述の（３）と同様の電解銅めっき液に浸漬する。上述の（３）と略同様の条件でメッキレジストから露出する無電解銅めっき膜上に電解銅めっき膜５６を形成する（図３（Ｃ））。電解銅めっき膜の厚さは１２μｍである。ビア導体用開口は電解銅めっき膜５６で充填される。
（１１）メッキレジストを除去し、電解銅めっき膜間の無電解めっき膜５２をエッチングで除去する。独立の上層の導体回路５８、ワイヤーボンディング用のパッド５８ｂ、半田パッド５８ｐ、５８ｏとフィルドビア６０が形成される（図４（Ａ））。ついで、上層導体回路５８、ワイヤーボンディング用のパッド５８ｂ、半田パッド５８ｐ、５８ｏとフィルドビア６０の表面に粗化面を形成する（図示せず）。図１０（Ｂ）に導体回路が半田パッド５８ｐとして機能する例を示す。
（１２）次に、多層配線基板３００の両面に、市販のソルダーレジスト組成物（例えば日立化成工業社製のＳＲ７２００）７０を約２０μｍの厚さで塗布し（図４（Ｂ））、７０℃で２０分間、７０℃で３０分間の条件で乾燥処理を行う。さらに、８０℃で１時間、１００℃で１時間、１２０℃で１時間、１５０℃で３時間の条件でそれぞれ加熱処理を行ってソルダーレジスト組成物を硬化させる。ソルダーレジスト層の厚みは２０μｍである。
（１３）次に、ワイヤーボンディング用のパッド５８ｂに対応する位置に開口７２Ａを有するアルミからなるメタルマスク７２を載置する（図４（Ｃ））。その後、開口７２Ａから露出するソルダーレジスト層に研磨剤と水からなる処理液を基板に吹き付けることで、１０μｍ分のソルダーレジスト層を除去する。複数のワイヤーボンディング用のパッド５８の上面とパッド５８の側壁の一部がソルダーレジスト層に形成されている１つの開口によりソルダーレジスト層から露出する（図５（Ａ））。ワイヤーボンディング用のパッド５８ｂ間のソルダーレジストの厚みは１０μｍであり、露出する側壁の量は２μｍである。本実施例では平均砥粒径６．７μｍ（４．０〜２０．０μｍ）の酸化アルミナを研磨剤に使用している。研磨剤と水を混合し、その混合液をスラリーポンプで投射ガンに送り、圧縮エアーで加圧してソルダーレジスト層に噴射する。
本実施例では、ブラスト圧力は０．２MPaであり、処理時間は１５分である。
（１４）レーザでソルダーレジスト層７０に半田パッド５８ｐに至る開口７０ｃを形成する（図５（Ｂ））。開口７０ｃと半田パッドは１：１で対応している。
（１５）開口７０ｃによりソルダーレジスト層から露出する半田パッド５８ｐ及び開口７０Ａによりソルダーレジスト層から露出するワイヤーボンディング用のパッド５８ｂ上にニッケル層と金層の順で形成する（図５（Ｃ））。本実施例のニッケル層は以下の無電解ニッケルめっき液に３０分浸漬することで形成される。無電解ニッケルめっき層の厚みは略５μｍである。
（無電解ニッケルめっき液）
塩化ニッケル：２．３×１０-1ｍｏｌ／ｌ
次亜リン酸ナトリウム：２．８×１０-1ｍｏｌ／ｌ
クエン酸ナトリウム：１．６×１０-1ｍｏｌ／ｌ
ｐＨ＝４．５
本実施例の金層は以下の無電解金めっき液に５分浸漬することで形成される。金めっき層の厚みは略０．０５μｍである。
シアン化金カリウム：７．６×１０-3ｍｏｌ／ｌ
塩化アンモニウム：１．９×１０-1ｍｏｌ／ｌ
クエン酸ナトリウム：１．２×１０-1ｍｏｌ／ｌ
次亜リン酸ナトリウム：１．７×１０-1ｍｏｌ／ｌ
図８（Ｄ）に示すワイヤーボンディング用のパッドを拡大して図９（Ａ）に示す。図９（Ｂ）は、図９（Ａ）のワイヤーボンディング用のパッドの平面図である。
ワイヤーボンディング用のパッド５８ｂａは、略矩形の形状であり、その幅Ｗｂは６５μｍである。また、隣接するパッド５８ｂ間の間隔（絶縁間隔）Ｘ２は２０μｍである。開口７０Ａの外周に隣接するパッド５８ｂと開口７０Ａの外周との距離（Ｘ１、図９（Ａ）参照）は２０μｍである。
（１６）この後、半田パッド５８ｐ上にはんだボールを供給し、リフローすることによりはんだバンプ（はんだ体）７６Ｕ、７６Ｄをパッド上に形成する（図６）。
ワイヤーボンディング用のパッド５８ｂにワイヤーを介してＩＣやメモリーなどの電子部品が実装され、半田パッド５８ｐに半田バンプを介してＩＣなどの電子部品が実装される。
１０ プリント配線板
３０ コア基板
３６ スルーホール導体
３７ 導体回路
５０ 層間樹脂絶縁層
５８ 導体回路
５８ｐ 半田パッド
５８ｂ ボンディングパッド
６０ ビア導体
７０ ソルダーレジスト層
７０Ａ 凹部
７０ｂ、７０ｃ 開口
７３ ニッケル膜
７４ 金膜

Claims (18)

  1. 樹脂層上に電子部品を実装するためのパッドを形成すること；と
    前記樹脂層と前記パッド上にソルダーレジスト層を形成すること；と
    前記パッドの上面と側壁の一部を前記ソルダーレジスト層から露出すること；と
    前記露出されたパッドの上面と側壁の一部に金属層を形成すること；とからなるプリント配線板の製造方法。
  2. 請求項１のプリント配線板の製造方法であって：
    前記パッドを形成することは、前記樹脂層上に触媒を付与することと前記樹脂層上に無電解めっき膜を形成することと前記無電解めっき膜上にめっきレジストを形成することとめっきレジストから露出する無電解めっき膜上に電解めっき膜を形成することと前記めっきレジストを除去することと前記電解めっき膜から露出する無電解めっき膜を除去することとからなる。
  3. 請求項２のプリント配線板の製造方法であって：
    前記触媒はパラジウムからなる。
  4. 請求項１のプリント配線板の製造方法であって：
    前記露出することはブラストにより行われる。
  5. 請求項１のプリント配線板の製造方法であって：
    前記露出することはレーザにより行われる。
  6. 請求項１のプリント配線板の製造方法であって、
    前記金属層はパッド上のニッケル層と該ニッケル層上の金層とからなる。
  7. 請求項１のプリント配線板の製造方法であって、
    前記金属層はパッド上のニッケル層と該ニッケル層上のパラジウム層と該パラジウム層の金層とからなる。
  8. 請求項１のプリント配線板の製造方法であって、
    前記金属層はスズ層からなる。
  9. 請求項１のプリント配線板の製造方法であって、
    前記パッドを形成することは該パッドと同時に導体回路と半田パッドを形成することを含み、前記ソルダーレジスト層を形成することは前記導体回路と前記半田パッド上にもソルダーレジスト層を形成することを含む。
  10. 請求項９のプリント配線板の製造方法であって、
    さらに、前記ソルダーレジスト層に前記半田パッドを露出させる開口を形成することを有し、前記金属層を形成することは前記開口により露出する前記半田パッドに前記金属層を形成することを含む。
  11. 請求項１のプリント配線板の製造方法であって、前記パッドはワイヤーボンディング用のパッドからなる。
  12. 請求項１０のプリント配線板の製造方法であって、
    さらに、前記半田パッド上に半田バンプを形成することを有し、前記半田パッドは電子部品をフリップチップ実装するためのパッドである。
  13. 請求項１０のプリント配線板の製造方法であって、
    前記ソルダーレジストは半田パッドの外周を被覆している。
  14. 樹脂層と、
    前記樹脂層上に形成されている電子部品を実装するための複数のパッドと、
    前記樹脂層上に形成され、前記パッドの上面と側壁の一部を露出しているソルダーレジスト層と、
    前記ソルダーレジスト層から露出しているパッドの上面と側壁に形成されている金属層とからなるプリント配線板。
  15. 請求項１４のプリント配線板であって、ソルダーレジスト層から露出しているパッドの側壁はパッドの上面から延びている部分であり、前記ソルダーレジスト層は前記パッド間に形成されていて、前記パッド間のソルダーレジスト層の厚みは前記パッドの厚みより薄い。
  16. 請求項１５のプリント配線板であって、さらに、前記樹脂絶縁層上に形成されている半田パッドと導体回路とを有し、前記ソルダーレジスト層は前記半田パッドの外周を被覆すると共に前記半田パッドの上面を露出する開口を有し、前記パッド間に形成されているソルダーレジスト層の厚みは前記半田パッド間のソルダーレジスト層の厚みより薄い。
  17. 請求項１６のプリント配線板であって、前記金属層はパッドと半田パッド上のニッケル層とニッケル層上の金層とからなる。
  18. 請求項１６のプリント配線板であって、前記金属層はパッドと半田パッド上のニッケル層とニッケル層上のパラジウム層とパラジウム層の金層とからなる。
JP2010269013A 2009-12-18 2010-12-02 プリント配線板及びプリント配線板の製造方法 Pending JP2011129903A (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US28795809P 2009-12-18 2009-12-18
US61/287,958 2009-12-18
US12/915,582 2010-10-29
US12/915,582 US8528200B2 (en) 2009-12-18 2010-10-29 Printed wiring board and method for manufacturing printed wiring board

Publications (1)

Publication Number Publication Date
JP2011129903A true JP2011129903A (ja) 2011-06-30

Family

ID=44149497

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010269013A Pending JP2011129903A (ja) 2009-12-18 2010-12-02 プリント配線板及びプリント配線板の製造方法

Country Status (2)

Country Link
US (2) US8528200B2 (ja)
JP (1) JP2011129903A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103140042A (zh) * 2011-11-25 2013-06-05 苏州群策科技有限公司 印刷电路板无电镀导线之表面处理方法
JP2014017335A (ja) * 2012-07-06 2014-01-30 Daisho Denshi Co Ltd プリント配線板およびその製造方法
JP2014072372A (ja) * 2012-09-28 2014-04-21 Ibiden Co Ltd プリント配線板の製造方法及びプリント配線板
JP2015149325A (ja) * 2014-02-05 2015-08-20 新光電気工業株式会社 配線基板及び半導体装置と配線基板の製造方法及び半導体装置の製造方法
WO2017057138A1 (ja) * 2015-09-30 2017-04-06 住友ベークライト株式会社 構造体、配線基板および配線基板の製造方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102605359A (zh) * 2011-01-25 2012-07-25 台湾上村股份有限公司 化学钯金镀膜结构及其制作方法、铜线或钯铜线接合的钯金镀膜封装结构及其封装工艺
US9485853B2 (en) 2011-07-25 2016-11-01 Ngk Spark Plug Co., Ltd. Wiring substrate having a plurality of connection terminals and a filling member provided therebetween
JP2013149948A (ja) * 2011-12-20 2013-08-01 Ngk Spark Plug Co Ltd 配線基板及びその製造方法
US20130215586A1 (en) * 2012-02-16 2013-08-22 Ibiden Co., Ltd. Wiring substrate
JP2015231003A (ja) * 2014-06-06 2015-12-21 イビデン株式会社 回路基板および回路基板の製造方法
JP2016012702A (ja) * 2014-06-30 2016-01-21 ファナック株式会社 ソルダコートの濡れ性と耐食性を両立させたプリント基板およびその製造方法
US10204889B2 (en) 2016-11-28 2019-02-12 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of forming thereof
WO2019003775A1 (ja) * 2017-06-29 2019-01-03 京セラ株式会社 回路基板およびこれを備える発光装置
US11545425B2 (en) * 2020-10-08 2023-01-03 Qualcomm Incorporated Substrate comprising interconnects embedded in a solder resist layer
CN112235961A (zh) * 2020-10-14 2021-01-15 大连崇达电路有限公司 一种改善蓝胶板金面上锡的制作方法
US11823983B2 (en) 2021-03-23 2023-11-21 Qualcomm Incorporated Package with a substrate comprising pad-on-pad interconnects

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4066522B2 (ja) * 1998-07-22 2008-03-26 イビデン株式会社 プリント配線板
US20040099961A1 (en) * 2002-11-25 2004-05-27 Chih-Liang Chu Semiconductor package substrate having bonding pads with plated layer thereon and process of manufacturing the same
KR100541394B1 (ko) * 2003-08-23 2006-01-10 삼성전자주식회사 비한정형 볼 그리드 어레이 패키지용 배선기판 및 그의제조 방법
JP4676859B2 (ja) 2005-10-07 2011-04-27 日本シイエムケイ株式会社 電子部品パッケージ用プリント配線板及びその製造方法
CN101507373A (zh) * 2006-06-30 2009-08-12 日本电气株式会社 布线板、使用布线板的半导体器件、及其制造方法
JP5050583B2 (ja) * 2007-03-12 2012-10-17 富士通セミコンダクター株式会社 配線基板及び電子部品の実装構造
TWI340614B (en) * 2007-08-03 2011-04-11 Unimicron Technology Corp Circuit board and method of fabricating the same

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103140042A (zh) * 2011-11-25 2013-06-05 苏州群策科技有限公司 印刷电路板无电镀导线之表面处理方法
CN103140042B (zh) * 2011-11-25 2016-04-13 苏州群策科技有限公司 印刷电路板无电镀导线之表面处理方法
JP2014017335A (ja) * 2012-07-06 2014-01-30 Daisho Denshi Co Ltd プリント配線板およびその製造方法
JP2014072372A (ja) * 2012-09-28 2014-04-21 Ibiden Co Ltd プリント配線板の製造方法及びプリント配線板
JP2015149325A (ja) * 2014-02-05 2015-08-20 新光電気工業株式会社 配線基板及び半導体装置と配線基板の製造方法及び半導体装置の製造方法
WO2017057138A1 (ja) * 2015-09-30 2017-04-06 住友ベークライト株式会社 構造体、配線基板および配線基板の製造方法
JPWO2017057138A1 (ja) * 2015-09-30 2017-10-05 住友ベークライト株式会社 構造体、配線基板および配線基板の製造方法

Also Published As

Publication number Publication date
US8528200B2 (en) 2013-09-10
US20130292166A1 (en) 2013-11-07
US9161445B2 (en) 2015-10-13
US20110147057A1 (en) 2011-06-23

Similar Documents

Publication Publication Date Title
JP2011129903A (ja) プリント配線板及びプリント配線板の製造方法
US8966750B2 (en) Method of manufacturing a multilayered printed wiring board
US8737087B2 (en) Multilayer printed wiring board and manufacturing method of multilayer printed wiring board
US8779602B2 (en) Wiring board, semiconductor apparatus and method of manufacturing them
US8610001B2 (en) Printed wiring board and method for manufacturing printed wiring board
US8853552B2 (en) Multilayer printed wiring board and method for manufacturing multilayer printed wiring board
EP1705972A1 (en) Multilayer printed wiring board
US9179552B2 (en) Wiring board
JP3050812B2 (ja) 多層プリント配線板
JPWO2007129545A1 (ja) 耐熱性基板内蔵回路配線板
US8592691B2 (en) Printed wiring board
US20100108371A1 (en) Wiring board with built-in electronic component and method for manufacturing the same
US20100221414A1 (en) Method for manufacturing printed wiring board
JP2012129369A (ja) 配線基板
JP7253946B2 (ja) 配線基板及びその製造方法、半導体パッケージ
JP4196606B2 (ja) 配線板の製造方法
WO2014024754A1 (ja) 半導体パッケージ用回路基板及びその製造方法
JP5942514B2 (ja) 半導体パッケージの製造方法及び半導体パッケージ
TWI566648B (zh) Wiring board
JP2003209359A (ja) コア基板およびその製造方法
JP2001308484A (ja) 回路基板及びその製造方法
KR20140029241A (ko) 프린트 배선판 및 프린트 배선판의 제조 방법
JP4696368B2 (ja) 半導体パッケージ用基板とその製造方法および半導体パッケージとその製造方法
JP2005011918A (ja) 配線基板及びその製造方法
JP2005093930A (ja) 多層基板とその製造方法