WO2005107350A1 - 多層プリント配線板 - Google Patents

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WO2005107350A1
WO2005107350A1 PCT/JP2005/008567 JP2005008567W WO2005107350A1 WO 2005107350 A1 WO2005107350 A1 WO 2005107350A1 JP 2005008567 W JP2005008567 W JP 2005008567W WO 2005107350 A1 WO2005107350 A1 WO 2005107350A1
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conductor
printed wiring
wiring board
multilayer printed
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Takashi Kariya
Toshiki Furutani
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Ibiden Co., Ltd.
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Definitions

  • the present invention relates to a multilayer printed wiring board. Background art
  • Such a multilayer printed wiring board includes a core substrate, a build-up layer formed on the core substrate, and mounting electrodes on which an IC chip is mounted via a solder bump on an upper surface of the build-up layer. What is provided is known.
  • an epoxy resin a BT (bismaleimide 'triazine) resin, a polyimide resin, a polybutadiene resin, a phenol resin, or the like, which is molded together with a reinforcing material such as glass fiber
  • the thermal expansion coefficient of the core substrate is about 12 to 20 ppm / (30 to 200 ° C), which is about the same as the thermal expansion coefficient of silicon for IC chips (about 3.5 ppm / V). 4 times larger. Therefore, in the above-mentioned flip-chip method, when the temperature change accompanying the heat generation of the IC chip repeatedly occurs, the solder bumps break due to the difference in the amount of thermal expansion and contraction between the IC chip and the core substrate. could be done.
  • a low-elasticity stress relaxation layer is provided on the build-up layer, and a mounting electrode is provided on the upper surface of the stress relaxation layer.
  • a multilayer printed wiring board in which the above conductor pattern and the mounting electrode are connected by a conductor boss has been proposed (for example, Japanese Patent Application Laid-Open No. 58-28848, Japanese Patent Publication No. No. 6,253). Disclosure of the invention
  • the IC chip realizes the miniaturization and multilayering of the wiring for each generation, but with the miniaturization of the wiring, the signal delay in the wiring layer becomes dominant and hinders the increase in speed. Since this delay time is proportional to the wiring resistance and the capacitance between the wirings, it is necessary to lower the resistance of the wiring and to reduce the capacitance between the wirings in order to further increase the speed.
  • the reduction of the capacitance between wirings is realized by lowering the dielectric constant of the interlayer insulating film.
  • a method of introducing air (dielectric constant ⁇ ⁇ ⁇ ) into a heat-resistant material specifically, a porous method (porosity) is generally used.
  • the present invention has been made to solve such a problem, and it is possible to prevent rupture of an outer peripheral portion of an electronic component due to thermal expansion and thermal contraction and to stably supply power to the electronic component.
  • An object is to provide a multilayer printed wiring board. It is another object of the present invention to provide a method for manufacturing such a multilayer printed wiring board.
  • the present invention employs the following means in order to achieve the above object.
  • the present invention provides a core substrate, a build-up layer formed on the core substrate and provided with a conductor pattern on an upper surface, and a build-up layer formed on the pillar-up layer.
  • a low-modulus layer a mounting electrode provided on an upper surface of the low-modulus layer and connected to an electronic component through a connection portion, and a mounting electrode that penetrates through the low-modulus layer.
  • a conductor boss for electrically connecting the conductor pattern to the conductor pattern.
  • the conductor boss has an aspect ratio R asp of 4 or more and a diameter exceeding 30 xm, and the aspect ratio R asp of the outer conductor boss disposed on the outer peripheral portion of the low elastic layer in the conductor boss.
  • the conductor post has an aspect ratio R asp of 4 or more and the diameter exceeds 30, and the aspect ratio R asp of the outer conductor post is greater than the aspect ratio R asp of the inner conductor post.
  • the side conductor boss deforms in response to the deformation of the low elasticity layer while maintaining the electrical connection between the mounting electrode and the conductor pad on the upper surface of the build-up layer. Therefore, according to this multilayer printed wiring board, even if a stress is generated due to a difference in thermal expansion coefficient between the core substrate and the electronic component, the electronic component (especially an IC chip having a porous interlayer insulating film) can be used.
  • the aspect ratio R asp of the conductor post refers to the height of the conductor post and the diameter of the conductor post (the minimum diameter when the diameter is not the same).
  • “upper” or “upper surface” merely represents a relative positional relationship, and may be replaced with, for example, “lower” or “lower surface”.
  • the aspect ratio R asp of the outer conductor post among the conductor posts is the aspect ratio R asp of the inner conductor post. 2005/008567
  • the outer conductor bost among the conductor bosts is formed in a shape having cracks.
  • the effects of the present invention can be obtained more reliably as compared with the conductor posts having a substantially straight shape.
  • the outer conductor boss formed in such a shape having a crack has a maximum diameter Z and a minimum diameter of 2 or more and 4 or less.
  • the outer conductor posts are multiplexed from the outermost periphery to the Nth row (N is an integer of 2 or more), the outer conductor posts are arranged in the range from the outermost periphery to NX 2/3 rows. It is preferable to determine within. Since the stress applied to the conductor boss within this range is greater than the stress applied to other conductor bosses, the application of the present invention is significant. For example, when N is 15, the outer conductor bost is determined within the range from the outermost row to the 10th row. Therefore, only the outermost row, 1st row, the outermost row to 2nd row,. There is a way to determine up to the 10th column.
  • the low elastic modulus layer may be formed so as to substantially coincide with the entire projected portion when the electronic component is virtually projected on the low elastic modulus layer side.
  • the low-modulus layer may be formed over the entire area of the projected portion, but the effect can be sufficiently obtained if it substantially coincides with the entire area of the projected portion. It is preferable to form them so as to substantially coincide with the entire region.
  • an electronic component such as a chip capacitor may be mounted in a region where the low elastic modulus layer is not formed. In this case, since the distance between the chip capacitor and the IC chip is short, if the power is supplied from the chip capacitor, the IC chip does not easily become short of power.
  • the mounting electrode is a low elastic modulus layer. 05008567
  • the mounting electrode can be easily manufactured as compared with the case where the mounting electrode is formed separately from the conductor post.
  • the low modulus layer preferably has a Young's modulus at 30 ° C. of 1 OMPa to 1 GPa. In this case, the stress caused by the difference in the coefficient of thermal expansion can be more reliably reduced.
  • the low modulus layer has a Young's modulus at 30 ° C. of preferably from 10 MPa to 300 MPa, most preferably from 10 MPa to 10 OMPa.
  • the conductor post is preferably formed of a material having good conductivity, and is preferably formed of, for example, copper, solder, or an alloy containing any of these.
  • the electronic component preferably includes an IC chip having a porous interlayer insulating film. Since the outer peripheral portion of this type of electronic component is easily broken due to thermal expansion and thermal contraction, the application of the present invention is significant.
  • FIG. 1 is a cross-sectional view of the multilayer printed wiring board of the present embodiment.
  • FIG. 2 is an arrangement diagram of the conductor posts of the present embodiment.
  • FIG. 3 is a layout view of another conductor post.
  • FIG. 4 is an explanatory diagram illustrating a procedure for manufacturing the multilayer printed wiring board of the present embodiment.
  • FIG. 5 is a cross-sectional view illustrating a procedure for manufacturing the multilayer printed wiring board of the present embodiment.
  • FIG. 6 is a cross-sectional view illustrating a procedure for manufacturing the multilayer printed wiring board of the present embodiment. 5 008567
  • FIG. 7 is a cross-sectional view illustrating another procedure for manufacturing the multilayer printed wiring board of the present embodiment.
  • FIG. 8 is a cross-sectional view of another multilayer printed wiring board.
  • FIG. 9 is a table and a graph showing the relationship between the position of the IC chip and the stress applied to the position.
  • FIG. 1 is a cross-sectional view of a multilayer printed wiring board according to one embodiment of the present invention. Note that the terms “up” and “down” are used below, but this is only a convenient expression of the relative positional relationship. Or you may.
  • the multilayer printed wiring board 10 of the present embodiment is a core substrate that electrically connects wiring patterns 22 formed on both upper and lower surfaces via through-hole conductors 24.
  • a build-up layer 30 in which a plurality of conductor patterns 3 2, 32 laminated above and below the core substrate 20 via a resin insulating layer 36 are electrically connected by via holes 34
  • a low elastic modulus layer 40 formed of a low elastic modulus material on the upper layer 30 and a land (mounting electrode) 52 for mounting an IC chip 70 as an electronic component via a solder bump 66
  • a conductor post 50 that penetrates through the low elastic modulus layer 40 and electrically connects the land 52 with the conductor pattern 32 formed on the upper surface of the build-up layer 30.
  • the conductor post 50 is formed in a portion extending from the via hole 34.
  • the via hole 34 may be filled with a conductive material to form a filled via, and the filled via may be formed immediately above the filled via.
  • the pitch between the conductor boasts 50 can be reduced by reducing the pitch of the via holes 34.
  • the core substrate 20 is made of a wiring pattern 2 2, 2 2 made of copper on the upper and lower surfaces of a core substrate body 21 made of BT (bismaleimide-triazine) resin, glass epoxy resin, or the like.
  • a through-hole conductor 24 made of copper formed on the inner peripheral surface of the through-hole that penetrates. Both wiring patterns 22 and 22 are electrically connected through the through-hole conductor 24. ing.
  • the build-up layer 30 is formed by alternately laminating a resin insulation layer 36 and a conductor pattern 32 on both the upper and lower surfaces of the core substrate 20, and includes a wiring pattern 22 of the core substrate 20 and a build-up layer 30. Electrical connection with the conductor pattern 32 The electrical connection between the conductor patterns 32 and 32 in the build-up layer 30 is ensured by via holes 34 penetrating above and below the resin insulation layer 36. I have.
  • Such a build-up layer 30 is formed by a well-known subtractive method / additive method (including a semi-additive method and a full additive method). Specifically, for example, it is formed as follows.
  • a resin sheet to be the resin insulating layer 36 is attached to the upper and lower surfaces of the core substrate 20.
  • This resin sheet is formed of a modified epoxy resin sheet, a polyphenylene ether resin sheet, a polyimide resin sheet, a cyanoester resin sheet, etc., and has a thickness of approximately 20 to 80 m. .
  • a through-hole is formed in the adhered resin sheet by using a carbon dioxide gas laser, a UV laser, a YAG laser, an excimer laser, or the like to form a resin insulating layer 36.
  • the wiring pattern 32 is formed by etching the electroless copper plating at the portion where the resist was present, using a sulfuric acid / hydrogen peroxide based etchant.
  • the conductor layer inside the through hole becomes the via hole 34.
  • the build-up layer 30 is formed on the back surface.
  • a solder resist layer 45 is formed on the back surface.
  • the low elastic modulus layer 40 has an elasticity whose Young's modulus at 30 ° C. is 10 to 100 MPa (preferably 10 to 30 O MPa, more preferably 10 to 100 MPa). Made of material. If the Young's modulus of the low elastic modulus layer 40 is within this range, the thermal expansion coefficient between the IC chip 70 and the core substrate 20 electrically connected to the land 52 via the solder bumps 66 Even if a stress caused by the difference occurs, the stress can be reduced.
  • the elastic material used for the low elastic modulus layer 40 include thermosetting resins such as epoxy resin, imide resin, phenol resin, and silicone resin, and polyolefin resin, vinyl resin, and imido resin.
  • thermoplastic resins there are resins in which rubber components such as polybutadiene, silicone rubber, urethane, SBR, and NBR and inorganic components such as silica, alumina, and zirconia are dispersed, and those that match the Young's modulus described above.
  • the components dispersed in the resin may be one type or two or more types, and both the rubber component and the inorganic component may be dispersed.
  • the elastic material of the low elastic modulus layer 40 a resin in which 60% of urethane resin is dispersed in epoxy resin is used.
  • the conductor bost 50 is formed mainly of copper so as to penetrate the low elasticity layer 40 in the vertical direction, and electrically connects the land 52 with the conductor pattern 32 provided on the upper surface of the build-up layer 30. Connected.
  • the conductor post 50 is formed in a shape having cracks, specifically, a shape in which the diameter of the middle part is smaller than the diameter of the upper part and the diameter of the lower part.
  • outer conductor posts 50a those arranged on the outer periphery of the low elastic modulus layer 40
  • inner conductor posts 50a those arranged on the inner periphery are referred to as inner conductor posts 50a.
  • FIG. 1 only a few conductor posts 50 are shown for convenience. 005/008567
  • the outer conductor post 50a is determined, and the rest is defined as the inner conductor post 50b.
  • the aspect ratio R asp that is, the ratio of the height to the diameter (minimum diameter) of the middle part is 4 or more, and the minimum diameter is 3 Above 0 im.
  • the aspect ratio R asp of the outer conductor post 50 a is designed to be greater than the aspect ratio R asp of the inner conductor post 50 Ob, specifically, the aspect ratio of the outer conductor post 50 b.
  • R asp is designed so that the aspect ratio R asp of the inner conductor post 50b is equal to or more than 1.25 times and equal to or less than 2 times.
  • the outer conductor post 50a is formed so that the maximum diameter Z and the minimum diameter are 2 or more and 4 or less.
  • FIG. 2 shows an example in which the conductor posts 50 are arranged in a grid pattern, the conductor posts 50 may be arranged in a staggered pattern as shown in FIG. 3, or may be randomly arranged if the rows can be counted from the outer periphery. It may be arranged.
  • the land 52 is the top of each conductor post 50 exposed from the low elastic modulus layer 40.
  • the lands 52 are connected to the electrodes of the IC chip 70 via solder bumps 66 after nickel plating and gold plating are applied in this order.
  • the IC chip 70 employs a porous interlayer insulating film into which air (dielectric constant ⁇ ⁇ ⁇ ) is introduced so that high-speed operation, that is, high-frequency driving is possible, and the capacitance between wirings is reduced. The reduced one is used.
  • a core substrate 20 on which a build-up layer 30 was formed was prepared (see FIG. 4A).
  • the surface of the uppermost resin insulating layer 36 remains covered with the electroless copper plating layer 304. That is, by applying electroless copper plating to the resin insulating layer 36 after the formation of the through-hole, an electroless copper plating layer 304 is formed, and a photoresist is formed on the electroless copper plating layer 304. After patterning, electrolytic copper plating is applied to areas where no photoresist is formed, and then the photoresist is peeled off.
  • the electrolytic copper plating layer is patterned into a patterned plating layer 302, but the electroless copper plating layer 304 covers the entire surface of the resin insulating layer 36.
  • a commercially available dry film 303 (CX-A240 manufactured by Asahi Kasei Co., Ltd., two layers, total thickness 240 zm) was bonded, and a carbon dioxide laser was applied.
  • a large-diameter hole 308a was formed in the outer peripheral portion of the substrate (see FIG. 4B). This hole 308a reaches the patterned plating layer 302.
  • the inside of the hole 3 08 a was filled with the columnar copper layer 3 10 a by performing electrolytic copper plating from the bottom of the hole 3 0 8 a of the dry film 3 06. Then, a solder layer 312 was formed on the upper surface of the copper layer 310a (see FIG. 4 (c)).
  • the electrolytic copper plating solution used had the following composition. Sulfuric acid 2.24 mol 1 copper sulfate 0.26 mol Zl, additive 19.5 m 1/1 (Atotech Japan Co., Capparaside GL). The electrolytic copper plating was performed under the following conditions. Current density l AZdm2, time 17 hours, temperature 22 ⁇ 2 ° C. In addition, Sn / Pb was used for the solder layer 312.
  • the etching was performed by dipping in This etching removes the portion of the electroless copper plating layer 304 that is not covered by the electrolytic copper plating layer 302, and erodes the middle of the columnar copper layer 310a, causing cracks. (See Fig. 4 (d)).
  • the solder layer 312 functioned as an etching resist.
  • the extent to which the middle portion of the copper layer 310a is eroded can be controlled by the etching time.
  • an electroless copper plating layer 314 was formed by performing electroless copper plating on the entire surface of the substrate during the fabrication (see FIG. 5 (a)).
  • the thickness of the electroless copper plating layer 314 is several meters.
  • a commercially available liquid resist agent was applied in a non-contact state with Alpha Co., Ltd. (trade name, Samatronics Trading Co., Ltd.) so as to cover the entire surface, and then dried to form a resin layer 320.
  • a small-diameter hole 308b was formed in the inner periphery of the substrate using a carbon dioxide laser (see Fig. 5 (b)).
  • the hole 308 a provided earlier was set to 120 m
  • the hole 308 b provided this time was set to ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ .
  • electrolytic copper plating was performed from the bottom of the hole 3108b of the resin layer 320, so that the inside of the hole 3108b was formed by the columnar copper layer 310b.
  • a solder layer 322 was formed on the upper surface of the copper layer 310b (see FIG. 5C), and then the resin layer 320 was peeled off (see FIG. 5D).
  • the electrolytic copper plating solution used had the following composition. Sulfuric acid 2.24 mol Zl, copper sulfate 0.26 mo 11, additive 19.5 m 1/1 (Captoside GL, manufactured by Atotech Japan KK).
  • the electrolytic copper plating was performed under the following conditions. Current density l AZdm ⁇ time 17 hours, temperature 22 ⁇ 2 ° C. Further, SnZPb was used for the solder layer 3222.
  • etching was performed by immersing the substrate in the course of fabrication in an ammonia alkali etching solution (trade name: A process, manufactured by Meltex Co., Ltd.).
  • an ammonia alkali etching solution (trade name: A process, manufactured by Meltex Co., Ltd.).
  • etching a fresh etching solution was sprayed from the periphery of the substrate, so that the copper layer 310a standing on the outer periphery of the substrate was replaced with the copper layer 310b standing on the inner periphery.
  • the middle part was eroded more than in the middle.
  • the electrolytic copper plating layer 302 and the electroless copper plating layer 304 the upper surface of the resin insulating layer 36 became the conductor pattern 32, and the through-hole became the via hole 34.
  • the solder layers 312 and 3222 functioned as an etching resist.
  • the extent to which the middle part of the copper layer 310a is eroded can be controlled by the etching time.
  • a solder resist layer 45 having an opening was formed on the back surface. .
  • the substrate in the process of being manufactured is immersed in a solder release agent (trade name: Enstrip TL-106, manufactured by Meltex Co., Ltd.) to remove the solder layers 3 12 and 3 2 2.
  • a resin film in which the resin was dispersed at 60 V o 1% was attached (see FIG. 6 (b)), and cured at 150 ° C. for 60 minutes to obtain a resin layer 324.
  • the copper layer 310a became the outer conductor post 50a
  • the electroless copper plating layer 314 and the copper layer 310b became the inner conductor post 50b.
  • the resin layer 324 was polished until the surfaces of the outer conductor boss 50a and the inner conductor boss 50b were exposed (see FIG. 6 (c)).
  • the resin layer 324 after polishing becomes the low elastic modulus layer 40.
  • the tops of the conductor bushings 50 a and 50 b exposed from the low elastic modulus layer 40 become the lands 52.
  • the substrate in the course of the preparation was immersed in an acidic solution containing a palladium catalyst for activating the copper surface, and then 30 g of nickel chloride and sodium hypophosphite were added. 5008567
  • the substrate was electrolessly plated with 2 g / 1 gold cyanide, 75 g / 1 ammonium chloride, 5 Og / l sodium citrate, and 10 g / 1 sodium hypophosphite. It was immersed in the solution at 93 ° C for 23 seconds to form a gold plating layer having a thickness of 0.03 on the nickel plating layer. Then, the solder paste is printed using a mask pattern and reflowed at 230 ° C. to form solder bumps 66 on the lands 52, thereby completing the production of the multilayer printed wiring board 10. (See Fig. 6 (d) and Fig. 1).
  • both the outer conductor bost 50a and the inner conductor bost 50b have an aspect ratio Rasp of 4 or more and a diameter of 30%. izm, and the aspect ratio R asp of the outer conductor post 50 a is greater than or equal to the aspect ratio R asp of the inner conductor bost 50 b.
  • the build-up layer is deformed according to the deformation of the low elastic modulus layer 40 while maintaining the electrical connection with the conductor pattern 32 on the upper surface.
  • the stress applied to the outer peripheral portion of the IC chip 70 or the solder bump 66 near the outer periphery is surely alleviated.
  • These parts can be prevented from being destroyed by thermal expansion and contraction.
  • the rate of change in electrical resistance when heating and cooling are repeated can be kept small, and power can be stably supplied to the mounted IC chip 70.
  • the conductor bore 50 has a diameter exceeding 30 ⁇ , the electric resistance of the conductor post 50 is low, and the IC is not mounted even if an IC chip 70 with an operating clock of 3 G ⁇ or more is mounted.
  • the transistors in chip 70 do not run out of power. More on these effects later This has been demonstrated as described in the experimental examples described below.
  • the aspect ratio R asp of the outer conductor boss 50a is not less than 1.25 times and not more than 2 times the aspect ratio R asp of the inner conductor boss 50b, the above-described effects are remarkable. . Furthermore, since the outer conductor post 50a and the inner conductor post 5Ob are formed in a shape having cracks, the electric resistance when heating and cooling are repeated as compared to the substantially straight conductor post. The rate of change of can be further suppressed. Further, the range of the conductor post 50 from the outer circumference to the 10th row (that is, up to 2Z3 of the whole (15 rows)) is defined as the outer conductor post 50a.
  • the application of the present invention is significant. Furthermore, since the top of the conductor bost 50 formed to be flush with the upper surface of the low elastic modulus layer 40 is used as the land 52, a land is formed separately from the conductor bost 50. It can be easily manufactured as compared with the case. In addition, since the low elastic modulus layer 40 has a Young's modulus at 30 ° C. of 10 MPa to 1 GPa, stress caused by a difference in thermal expansion coefficient can be more reliably reduced.
  • the shape of the conductor posts 50 is a shape having a crack, but may be a substantially straight columnar shape, or only the outer conductor posts 50a may have a crack.
  • the inner conductor boss 50b may have a cracked shape.
  • the aspect ratio R asp of the outer conductor post 50 a and the inner conductor post 50 b is more than 4 and the diameter exceeds 30 m, and the aspect ratio of the outer conductor post 50 a is larger.
  • Ratio R asp is the conductor ratio of inner conductor boss 50 b. JP2005 / 008567
  • FIG. 7 is an explanatory view showing an example of a manufacturing procedure in a case where both the conductor posts 50a and 50b have a substantially straight shape.
  • a core substrate 20 on which a build-up layer 30 was formed was prepared (see FIG. 7A).
  • a commercially available dry film 303 two layers of CX_A240 made by Asahi Kasei Corporation, a total thickness of 240 / m) was adhered, and the substrate was irradiated with a carbon dioxide gas laser.
  • a small-diameter hole 308a (e.g., ⁇ 33 / m) was formed on the outer periphery, and a large-diameter hole 308b (e.g., ⁇ 50 ⁇ ) was formed on the inner periphery of the substrate (Fig. 7). (b)). Subsequently, for the substrate in the course of the fabrication, electrolytic copper plating was performed from the bottom of each hole 3 08 a, 3 08 b to form a hole 3 0 8 in the columnar copper layer 3 10 a, 3 10 b. a, 308b were filled, and solder layers 312, 322 were formed on the upper surfaces of the copper layers 310a, 310b (see FIG. 7 (c)).
  • the substrate being manufactured is immersed in an ammonia etching solution and etched to expose the surface of the electroless copper plating layer 304 to the surface.
  • the part that has been removed has been removed (see Fig. 7 (d)).
  • the solder layers 312 and 3222 functioned as an etching resist.
  • the copper layers 310a and 310b could be made substantially straight. In the case of a substantially straight shape as described above, it is effective to use a slit nozzle that can spray the etching solution in a straight line.
  • the upper surface of the resin insulating layer 36 becomes the conductor plate 32, and the through-hole portion becomes the via hole 34. became.
  • the epoxy resin and urethane resin Is adhered, and cured at 150 ° C for 60 minutes to form a resin layer 3 16, and then the surfaces of the copper layers 3 10 a and 3 10 b
  • the resin layer 316 was polished until it was exposed (see Fig. 7 (e)).
  • the copper layer 310a became the outer conductor post 50a
  • the copper layer 310b became the inner conductor post 5 Ob
  • the resin layer became the low elastic modulus layer 40.
  • the tops of both conductor boasts 50a and 50b exposed from the low elastic modulus layer 40 became lands 52. Thereafter, a solder bump may be formed on the land 52 in the same manner as in the above-described embodiment.
  • the multilayer printed wiring board obtained in this manner can also obtain substantially the same effects as those of the above-described embodiment.
  • a solder resist layer may be formed on the low elastic modulus layer 40 of the above-described embodiment.
  • an opening is provided in the solder resist layer so that the land 52 is exposed to the outside.
  • solder resist layer can be formed by an ordinary method.
  • only one low elastic modulus layer 40 having a conductor boss 50 is formed on the pilled-up layer 30.
  • a plurality of layers may be stacked.
  • the land 52 is formed on the top of the conductor post 50, that is, a part of the conductor post 50.
  • a land separate from the conductor post 50 may be formed on the top of the conductor post 50.
  • the low elastic modulus layer 40 is formed so as to substantially coincide with the entire projected portion when the IC chip 70 is virtually projected on the low elastic modulus layer 40 side. You may.
  • the low elastic modulus layer 40 may be formed over the entire area of the build-up layer 30 beyond the entire area of the projected portion as shown in FIG. 1, but a sufficient effect can be obtained as long as it is substantially coincident with the entire area of the projected portion. Therefore, it may be formed so as to substantially coincide with the entire area of the projected portion in consideration of economy and the like.
  • the multilayer printed wiring board 10 of the present embodiment First, the relationship between the conductor post aspect ratio R asp and the rate of change in electrical resistance after repeated heating and cooling is described.
  • the multilayer printed wiring board provided with the conductor posts of Experimental Examples 1 to 23 shown in Table 1 (30 ⁇ 30 in the horizontal direction, that is, multiplexed from the outermost circumference to the 15th column) was described above. It was produced according to the embodiment.
  • the multilayer printed wiring boards of Experimental Examples 1 to 12 have conductor bosts having the same minimum diameter and maximum diameter, that is, substantially straight pillar-shaped conductor boasts. It was produced according to the production procedure.
  • the multilayer printed wiring boards of Experimental Examples 13 to 23 have conductor bores having different minimum and maximum diameters, that is, conductor bores having a shape with cracks, and these are used in the manufacturing procedure of FIGS. 4 to 6. It was prepared according to. An IC chip having a porous interlayer insulating film is mounted on the multilayer printed wiring board of each experimental example obtained in this manner, and then a sealing resin is filled between the IC chip and the multilayer printed wiring board. This was used as an IC mounting board.
  • the electric resistance of the specific circuit via the IC chip (the electric resistance between the pair of electrodes that are exposed on the surface of the IC mounting board opposite to the IC chip mounting surface and communicates with the IC chip) is measured, and The value was set as the initial value. After that, a heat cycle test was performed on those IC-mounted substrates, in which the cycle was set at ⁇ 55 ° C. for 5 minutes and 125 ° C. for 5 minutes as one cycle, and this cycle was repeated for 2000 cycles.
  • the rate of change in electrical resistance is small, it means that damage to the outer periphery of the IC chip and the solder bumps near the outer circumference is small, and power can be supplied stably to the IC chip. This means that the outer periphery of the chip and the solder bumps near the outer periphery are destroyed and are severely damaged, which means that stable power supply to the IC chip is not possible.
  • the target tag has a change rate of less than 10% in soil at the 100th cycle (that is,
  • both the outer conductor boss and the inner conductor boss have an aspect ratio R asp of 4 or more and a diameter exceeding 30 xm, and the outer conductor boss has an aspect ratio R asp of more than 30 xm.
  • the aspect ratio of the inner conductor boss is Rasp or more (Experimental examples 2 to 4, 6 to 10, 14 to 16, 18 to 20, and 23)
  • the evaluation was “good” or more until the 100th cycle, those that did not satisfy this condition (Experimental Examples 1, 5, 11 to 13 to 17, 17 and 21) were: In each case, the evaluation was “poor” at any stage up to the 100th cycle.
  • the total number of rows from the outermost circumference of the conductor posts X 2 Z The position beyond the third row (the conductors inside the second and third rows) Since it is not necessary to relieve the stress in the post), it is preferable to set the outer conductor posts within the range from the outermost circumference to the total number of rows X 2 Z to the third row. It is preferable to set the outer conductor bost within the range up to the second Z 5th column.
  • the present invention is based on Japanese Patent Application No. 2004-134334, filed April 28, 2004, the entire contents of which are incorporated. You. Industrial potential
  • the multilayer printed wiring board of the present invention is used in various industries that use equipment mounted on the wiring board, for example, in the fields of the electric equipment industry, the communication equipment industry, the automobile industry, and the like.

Abstract

多層プリント配線板１０は、コア基板２０上に形成され上面に導体パターン３２が設けられたビルドアップ層３０と、このビルドアップ層３０上に形成された低弾性率層４０と、この低弾性率層４０の上面に設けられＩＣチップ７０とはんだバンプ６６を介して接続されるランド５２と、低弾性率層４０を貫通してランド５２と導体パターン３２とを電気的に接続する導体ポスト５０とを備えている。導体ポスト５０は、アスペクト比Ｒａｓｐ（高さ／最小径）が４以上で最小径が３０μｍを超え、しかも低弾性層４０の外周部に配置された外側導体ポスト５０ａのアスペクト比Ｒａｓｐは低弾性層４０の内周部に配置された内側導体ポスト５０ｂのアスペクト比Ｒａｓｐ以上である。

Description

8567
1
明細書 多層プリン卜配線板 技術分野
本発明は、 多層プリント配線板に関する。 背景技術
近年、 携帯情報端末や通信端末に代表される電子機器では、 高機能化 及び小型化がめざましい。 これらの電子機器に用いられる I cチップを 多層プリント配線板に高密度実装する形態として、 I cチップを直接多 層プリント配線板に表面実装するフリップチップ方式が採用されている。 このような多層プリント配線板としては、 コア基板と、 このコア基板上 に形成されたビルドアップ層と、 このビルドァップ層の上面にはんだバ ンプを介して I Cチップが実装される実装用電極とを備えたものが知ら れている。 ここで、 コア基板としては、 エポキシ樹脂や B T (ビスマレ イミド ' トリアジン） 樹脂、 ポリイミ ド樹脂、 ポリブタジエン樹脂、 フ ェノール樹脂等をガラス繊維等の強化材と共に成形したものが用いられ るが、 これらのコア基板の熱膨張係数は約 1 2〜 2 0 p p m/ （3 0 〜 2 0 0 °C ) であり、 I Cチップのシリコンの熱膨張係数 （約 3 . 5 p p m/V ) と比較すると、 約 4倍以上も大きい。 したがって、 前述のフ リップチップ方式では、 I Cチップの発熱に伴う温度変化が繰り返し生 じた場合、 I Cチップとコア基板との熱膨張量及び熱収縮量の違いによ り、 はんだバンプが破壌されるおそれがあった。
この問題を解決するために、 ビルド'アップ層上に低弾性率の応力緩和 層を設け、 この応力緩和層の上面に実装用電極を設け、 ビルドアップ層 005麵 567
2
上の導体パターンと実装用電極とを導体ボス卜で接続した多層プリント 配線板が提案されている （例えば、 特開昭 5 8— 2 8 8 4 8号公報、 特 開 2 0 0 1— 3 6 2 5 3号公報参照） 。 発明の開示
ところで、 I Cチップは世代ごとに配線の微細化と多層化を実現して いるが、 配線の微細化に伴い配線層における信号遅延が支配的になって 高速化を妨げる。 この遅延時間は配線抵抗と配線間容量に比例するため、 更なる高速化には配線の低抵抗化と配線間容量の低減が必要となる。 こ こで、 配線間容量の低減は、 層間絶縁膜の低誘電率化により実現される。 この低誘電率化には耐熱性を有する材料に空気 （誘電率 ε ^ Ι ) を導入 する方法、 具体的にはポーラス化 （多孔質化） が一般的である。
しかしながら、 層間絶縁膜をポ一ラス化した I Cチップを多層プリン ト配線板に搭載した状態で加熱 ·冷却が繰り返されると'、 前出の公報に 開示された応力緩和層では応力を十分緩和できないことがあり、 I cチ ップの外周部の配線層にクラックが入つたり半導体チップー多層プリン ト配線板間に介在するバンプのうち外周部寄りのバンプにクラックが入 つたりすることがあった。
本発明は、 このような課題を解決するためになされたものであり、 熱 膨張 ·熱収縮による電子部品の外周部の破壌を防止すると共に電子部品 へ安定して電源を供給することができる多層プリント配線板を提供する ことを目的とする。 また、 そのような多層プリント配線板を製造する方 法を提供することを目的とする。
本発明は、 上述の目的を達成するために以下の手段を採った。
即ち、 本発明は、 コア基板と、 該コア基板上に形成され上面に導体パ 夕ーンが設けられたビルドアップ層と、 該ピルドァップ層上に形成され T/JP2005/008567
3
た低弾性率層と、 該低弾性率層の上面に設けられ電子部品と接続部を介 して接続される実装用電極と、 前記低弾性率層.を貫通して前記実装用電 極と前記導体パターンとを電気的に接続する導体ボス卜と、 を備えた多 層プリント配線板であって、
前記導体ボス卜はアスペクト比 R a s pが 4以上で直径が 3 0 xmを 超え、 しかも前記導体ボストのうち前記低弾性層の外周部に配置された 外側導体ボス卜のァスぺクト比 R a s pは前記低弾性層の内周部に配置 された内側導体ボス卜のアスペクト比 R a s p以上のものである。
この多層プリント配線板では、 導体ボストのアスペクト比 R a s pが 4以上で直径が 3 0 を超え、 しかも外側導体ポストのアスペクト比 R a s pが内側導体ポス卜のアスペクト比 R a s p以上であるため、 外 ,側導体ボストは実装用電極とビルドアップ層上面の導体パ夕一ンとの電 気的接続を維持したまま低弾性率層の変形に応じて変形する。 したがつ て、 この多層プリント配線板によれば、 コア基板と電子部品との熱膨張 係数差に起因する応力が発生したとしても、 電子部品 （特にポーラス化 した層間絶縁膜を備えた I Cチップ） の外周部や外周寄りの接続部にか かる応力を確実に緩和することができ、 熱膨張 ·熱収縮によってこれら の部位が破壊されるのを防止することができる。 また、 加熱 ·冷却を繰 り返したときの電気抵抗の変化率を小さく抑えることができ、 搭載した 電子部品へ安定して電源を供給することができる。 なお、 本発明におい て導体ボストのアスペクト比 R a s pとは、 導体ボス卜の高さノ導体ポ ストの径 （径がー様でないときには最小径） をいう。 また、 「上」 又は 「上面」 は、 相対的な位置関係を表現したものに過ぎないので、 例えば 「下」 又は 「下面」 に置き換えたりしてもよい。
本発明の多層プリント配線板において、 導体ポストのうち外側導体ポ ストのアスペクト比 R a s pは内側導体ボス卜のアスペクト比 R a s p 2005/008567
4
の 1 . 2 5倍以上 2倍以下であることが好ましい。 この範囲であれば、 本発明の効果が顕著になる。
本発明の多層プリント配線板において、 導体ボストのうち少なくとも 外側導体ボストは、 クビレを持つ形状に形成されていることが好ましい。 こうすれば、 略ストレート形状の導体ポストに比べて、 本発明の効果を より確実に得ることができる。 このようなクビレを持つ形状に形成され た外側導体ボス卜は、 最大径 Z最小径が 2以上 4以下であることが好ま しい。
本発明の多層プリント配線板において、 導体ボストが最外周から N列 目 （Nは 2以上の整数） まで多重に形成されているときには外側導体ポ ストを最外周から N X 2 / 3列までの範囲内で定めることが好ましい。 この範囲内の導体ボス卜にかかる応力は他の導体ポス卜にかかる応力に 比べて大きいため、 本発明を適用する意義が大きい。 例えば、 Nが 1 5 のときには外側導体ボストを最外周から 1 0列目までの範囲内で定める ことになるため、 最外周 1列のみ、 最外周〜 2列目まで、 ……、 最外周 〜 1 0列目までといった定め方がある。
本発明の多層プリント配線板において、 低弾性率層は、 電子部品を該 低弾性率層側に仮想的に投影したときの投影部分の全域に略一致するよ うに形成されていてもよい。 低弾性率層はこの投影部分の全域を超えて 形成されていてもよいが、 この投影部分の全域と略一致すれば十分に効 果が得られることから、 経済性等を考慮すると投影部分の全域と略一致 するように形成することが好ましい。 また、 低弾性率層の非形成領域に チップコンデンサ等の電子部品を搭載してもよい。 こうすれば、 チップ コンデンサと I Cチップとの距離が近いため、 チップコンデンサから電 源供給を受けるようにすれば I Cチップは電源不足になりにくい。
本発明の多層プリント配線板において、 実装用電極は、 低弾性率層の 05008567
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上面と略同一平面となるように形成された導体ボス卜の頂部としてもよ レ こうすれば、 実装用電極を導体ポストとは別に形成する場合に比べ て、 簡単に作製することができる。
本発明の多層プリント配線板において、 低弾性率層は、 3 0°Cにおけ るヤング率が 1 OMP a〜 1 GP aであることが好ましい。 こうすれば、 熱膨張係数差に起因する応力をより確実に緩和することができる。 また、 この低弾性率層は、 3 0 °Cにおけるヤング率が 1 0MP a〜 3 0 0MP aであることがより好ましく、 1 0MP a〜 l 0 OMP aであることが 最も好ましい。 また、 前記導体ポストは、 導電性の良好な材料で形成さ れていることが好ましく、 例えば銅、 はんだ又はこれらのいずれかを含 む合金で形成されていることが好ましい。
本発明の多層プリント配線板において、 電子部品は、 ポーラス化した 層間絶縁膜を有する I Cチップを備えてなるものが好ましい。 この種の 電子部品は熱膨張 ·熱収縮により外周部が破壊されやすいことから、 本 発明を適用する意義が高い。 図面の簡単な説明
図 1は、 本実施形態の多層プリント配線板の断面図である。
図 2は、 本実施形態の導体ポストの配置図である。
図 3は、 他の導体ポストの配置図である。
図 4は、 本実施形態の多層プリント配線板の作製手順を表す説明図で ある。
図 5は、 本実施形態の多層プリント配線板の作製手順を表す断面図で ある。
図 6は、 本実施形態の多層プリント配線板の作製手順を表す断面図で ある。 5 008567
6 図 7は、 本実施形態の多層プリント配線板の別の作製手順を表す断面 図である。
図 8は、 他の多層プリント配線板の断面図である。
図 9は、 I Cチップの位置とその位置にかかる応力との関係を表すテ —ブル及びグラフである。
発明を実施するための最良の形態
次に、 本発明の実施の形態を図面に基づいて説明する。 図 1は、 本発 明の一実施形態である多層プリント配線板の断面図である。 なお、 以下 には 「上」 や 「下」 と表現することがあるが、 これは相対的な位置関係 を便宜的に表現したものに過ぎないので、 例えば上下を入れ替えたり上 下を左右に置き換えたりしてもよい。
本実施形態の多層プリント配線板 1 0は、 図 1に示すように、 上下両 面に形成された配線パ夕一ン 2 2同士をスルーホール導体 2 4を介して 電気的に接続するコア基板 2 0と、 このコア基板 2 0の上下に樹脂絶縁 層 3 6を介して複数積層された導体パターン 3 2 , 3 2がバイァホール 3 4によって電気的に接続されたビルドアップ層 3 0と、 ビルドアップ 層 3 0の上に低弾性率材料で形成された低弾性率層 4 0と、 電子部品で ある I Cチップ 7 0をはんだバンプ 6 6を介して実装するランド （実装 用電極） 5 2と、 低弾性率層 4 0を貫通しランド 5 2とビルドアップ層 3 0の上面に形成された導体パターン 3 2とを電気的に接続する導体ポ スト 5 0と、 を備えている。 なお、 図 1では導体ポスト 5 0をバイァホ ール 3 4から延出した部分に形成しているが、 バイァホール 3 4に導体 材料を充填してフィルドビアとしそのフィルドビアの直上に形成しても よい。 この場合、 バイァホール 3 4のピッチを狭くすることにより、 導 体ボスト 5 0間のピッチを狭くすることができる。 コア基板 2 0は、 B T (ビスマレイミドートリアジン） 樹脂やガラス エポキシ樹脂等からなるコア基板本体 2 1の上下両面に銅からなる配線 パターン 2 2 , 2 2と、 コア基板本体 2 1の上下を貫通するスルーホー ルの内周面に形成された銅からなるスルーホール導体 2 4とを有してお り、 両配線パターン 2 2， 2 2はスルーホール導体 2 4を介して電気的 に接続されている。
ビルドアツプ層 3 0は、 コア基板 2 0の上下両面に樹脂絶縁層 3 6と 導体パターン 3 2とを交互に積層したものであり、 コア基板 2 0の配線 パターン 2 2とビルドアップ層 3 0の導体パターン 3 2との電気的な接 続ゃビルドアップ層 3 0における導体パターン 3 2， 3 2同士の電気的 な接続は樹脂絶縁層 3 6の上下を貫通するバイァホール 3 4によって確 保されている。 このようなビルドアップ層 3 0は、 周知のサブトラクテ ィブ法ゃアディティブ法 （セミアディティブ法ゃフルアディティブ法を 含む） により形成される。 具体的には、 例えば以下のようにして形成さ れる。 すなわち、 まず、 コア基板 2 0の上下両面に樹脂絶縁層 3 6とな る樹脂シートを貼り付ける。 この樹脂シートは、 変成エポキシ系樹脂シ 一卜、 ポリフエ二レンエーテル系樹脂シート、 ポリイミ ド系樹脂シ一卜、 シァノエステル系樹脂シートなどで形成され、 その厚みは概ね 2 0〜8 0 mである。 次に、 貼り付けた樹脂シートに炭酸ガスレーザや U Vレ —ザ、 Y A Gレーザ、 エキシマレーザなどによりスルーホールを形成し て樹脂絶縁層 3 6とする。 続いて、 無電解銅めつきを施し、 無電解銅め つき層の上にレジストを形成し露光 ·現像し、 次いでレジス卜の非形成 部に電解銅めつきを施したあとレジストを剥離し、 そのレジス卜が存在 していた部分の無電解銅めつきを硫酸一過酸化水素系のエッチング液で エッチングすることにより、 配線パターン 3 2を形成する。 なお、 スル —ホール内部の導体層がバイァホール 3 4となる。 あとは、 この手順を 繰り返すことによりビルドアップ層 3 0が形成される。 裏面には、 ソル ダーレジスト層 45が形成されている。
低弾性率層 40は、 3 0°Cにおけるヤング率が 1 0〜 1 0 0 0MP a (好ましくは 1 0〜 3 0 O MP a、 より好ましくは 1 0〜 1 0 0 MP a) である弾性材料で形成されている。 低弾性率層 40のヤング率がこ の範囲内だと、 ランド 5 2にはんだバンプ 6 6を介して電気的に接続さ れる I Cチップ 7 0とコア基板 20との間に両者の熱膨張係数差に起因 する応力が発生したとしてもその応力を緩和することができる。 また、 低弾性率層 40に用いられる弾性材料としては、 例えばエポキシ樹脂、 イミド系樹脂、 フエノール樹脂、 シリコーン樹脂等の熱硬化性樹脂や、 ポリオレフイン系樹脂、 ビニル系樹脂、 イミ ド系樹脂等の熱可塑性樹脂 にポリブタジエン、 シリコーンゴム、 ウレタン、 S BR、 NBR等のゴ ム系成分やシリカ、 アルミナ、 ジルコニァ等の無機成分が分散した樹脂 などのうち上述したヤング率に合致したものが挙げられる。 なお、 樹脂 に分散させる成分は、 1種でも 2種以上でもよく、 ゴム成分と無機成分 の両方を分散させてもよい。 本実施例では、 低弾性率層 40の弾性材料 として、 エポキシ樹脂にウレタン樹脂が 6 0 V o 1 %分散している樹脂 を用いている。
導体ボスト 5 0は、 低弾性率層 40を上下方向に貫通するように銅を 主成分として形成され、 ランド 52とビルドアップ層 3 0の上面に設け られた導体パターン 3 2とを電気的に接続している。 この導体ポス卜 5 0は、 クビレを持つ形状、 具体的には上部の直径や下部の直径に比べて 中間部の直径が小さい形状に形成されている。 また、 ここでは、 導体ポ スト 5 0のうち低弾性率層 40の外周部に配置されたものを外側導体ポ スト 5 0 aと称し、 内周部に配置されたものを内側導体ポスト 5 0 bと 称することとする。 図 1では、 導体ポスト 5 0を便宜上数本しか示して 005/008567
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いないが、 実際には例えば図 2の導体ポスト 5 0の配置図のように、 最 外周から 1 5列目まで多重に形成され、 最外周から 1 0列目 （つまり全 1 5列の 2 3 ) までの範囲内で外側導体ポスト 5 0 aが決められ、 そ れ以外が内側導体ポスト 5 0 bとされる。 ここでは、 外側導体ポスト 5 0 a及び内側導体ポスト 5 0 bについて、 アスペクト比 R a s pつまり 中間部の直径 （最小径） に対する高さの比はいずれも 4以上であり、 最 小径はいずれも 3 0 i mを上回っている。 また、 外側導体ボスト 5 0 a のァスぺクト比 R a s pは内側導体ボスト 5 O bのァスぺクト比 R a s p以上に設計され、 具体的には、 外側導体ポスト 5 0 bのアスペクト比 R a s pは内側導体ポスト 5 0 bのアスペクト比 R a s pの 1 . 2 5倍 以上 2倍以下となるように設計されている。 また、 外側導体ポスト 5 0 aは、 最大径 Z最小径が 2以上 4以下となるように形成されている。 な お、 図 2では導体ポスト 5 0を格子状に配置した例を示したが、 図 3に 示すように千鳥状に配置してもよいし、 外周から列が数えられるのであ ればランダムに配置してもよい。
ランド 5 2は、 低弾性率層 4 0から露出した各導体ボスト 5 0の頂部 である。 このランド 5 2は、 ニッケルめっき及び金めつきがこの順に施 されたあと I Cチップ 7 0の電極部とはんだバンプ 6 6を介して接続さ れる。 この I Cチップ 7 0は、 本実施形態では、 高速化つまり高周波駆 動が可能なように、 ポーラス化され空気 （誘電率 ε ^ Ι ) が導入された 層間絶縁膜を採用して配線間容量が低減されたものを用いている。
次に、 本実施形態の多層プリント配線板 1 0の作製例について説明す る。 コア基板 2 0及びビルドアップ層 3 0の作製手順は周知であるため、 ここでは低弾性率層 4 0 , 導体ボス卜 5 0及びランド 5 2を作製する手 順を中心に説明する。 図 4〜図 6はこの手順の説明図である。 なお、 こ れら図 4〜図 6は、 コア基板 2 0の上面に形成されたピルドアップ層 3 7
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0の部分断面図を示すことにより作製手順の説明図とした。
まず、 ビルドアップ層 3 0が形成されたコア基板 2 0を用意した （図 4 (a) 参照） 。 この段階では、 最上部の樹脂絶縁層 3 6の表面は無電 解銅めつき層 3 04で被覆されたままである。 すなわち、 スルーホール 形成後の樹脂絶縁層 3 6に無電解銅めつきを施すことにより無電解銅め つき層 3 04を形成し、 この無電解銅めつき層 3 04上にフォトレジス トを形成しパターン化したあと、 フォトレジストが形成されていない部 分に電解銅めつきを施し、 その後フォトレジストを剥離した段階である。 したがって、 電解銅めつき層はパターン化されてパターン化めつき層 3 0 2となっているが無電解銅めつき層 3 04は樹脂絶縁層 3 6の表面全 体を覆ったままである。 さて、 このようなビルドアップ層 3 0の上面に、 市販のドライフィルム 3 0 6 (旭化成社製 CX— A 240を 2枚重ねて 貼り付けたもの、 全厚 240 zm) を貼り付け、 炭酸ガスレーザにより 基板の外周部に口径の大きな孔 3 0 8 aを形成した （図 4 (b) 参照） 。 この孔 30 8 aはパターン化めつき層 3 0 2に達している。
続いて、 この作製途中の基板につき、 ドライフィルム 3 0 6の孔 3 0 8 aの底部から電解銅めつきを行うことにより柱状の銅層 3 1 0 aで孔 3 0 8 a内を充填し、 更にこの銅層 3 1 0 aの上面にはんだ層 3 1 2を 形成した （図 4 (c) 参照） 。 なお、 電解銅めつき液は以下の組成のも のを使用した。 硫酸 2. 24mo 1 し 硫酸銅 0. 2 6mo l Z l、 添加剤 1 9. 5 m 1 / 1 (アトテックジャパン社製、 カパラシド GL) 。 また、 電解銅めつきは以下の条件で行った。 電流密度 l AZdm2、 時 間 1 7時間、 温度 2 2 ± 2°C。 また、 はんだ層 3 1 2は、 S n/P bを 使用した。
続いて、 ドライフィルム 3 0 6を剥がしたあと、 作製途中の基板をァ ンモニァアルカリエッチング液 （商品名工一プロセス、 メルテックス社 T脑 05/008567
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製） に浸漬することによりエッチングを行った。 このエッチングにより、 電解銅めつき層 3 0 2で覆われていない部分の無電解'銅めつき層 3 04 が除去されると共に、 柱状の銅層 3 1 0 aの中間部が浸食されてクビレ を持つ形状となった （図 4 (d) 参照） 。 このとき、 はんだ層 3 1 2は エッチングレジストとして機能した。 ここで、 銅層 3 1 0 aの中間部を どの程度浸食させるかはエッチング時間によって制御することができる。 続いて、 作製途中の基板表面全体に無電解銅めつきを施すことにより 無電解銅めつき層 3 1 4を形成した （図 5 (a) 参照） 。 この無電解銅 めっき層 3 1 4の厚さは数 mである。 その後、 面全体を覆うように、 市販の液状レジスト剤をアルファコ一夕一 （商品名、 サ一マトロニクス 貿易 （株） ) で非接触状態で塗布したあと乾燥して樹脂層 3 2 0とし、 炭酸ガスレーザにより基板の内周部に口径の小さな孔 3 0 8 bを形成し た （図 5 (b) 参照） 。 ここでは、 先に設けた孔 3 0 8 aを 1 2 0 mとし、 今回設けた孔 3 0 8 bを φ Ι Ο Ο ^πιとした。 続いて、 この作 製途中の基板につき、 樹脂層 3 2 0の孔 3 0 8 bの底部から電解銅めつ きを行うことにより柱状の銅層 3 1 0 bで孔 3 0 8 b内を充填し、 更に この銅層 3 1 0 bの上面にはんだ層 3 2 2を形成し （図 5 (c) 参照） 、 その後樹脂層 3 2 0を剥がした （図 5 (d) 参照） 。 なお、 電解銅めつ き液は以下の組成のものを使用した。 硫酸 2. 24mo l Z l、 硫酸銅 0. 2 6 mo 1 1、 添加剤 1 9. 5m 1 / 1 (アトテックジャパン社 製、 カパラシド GL) 。 また、 電解銅めつきは以下の条件で行った。 電 流密度 l AZdm^ 時間 1 7時間、 温度 2 2 ± 2°C。 また、 はんだ層 3 2 2は、 S nZP bを使用した。
続いて、 作製途中の基板をアンモニアアルカリエッチング液 （商品名 エープロセス、 メルテックス社製） に浸漬することによりエッチングを 行った。 このエッチングにより、 無電解銅めつき層 3 1 4のうち表面に 露出している部分が除去されると共に、 柱状の銅層 3 1 O bの中間部が 浸食されてクビレを持つ形状となり、 また既にクビレを持つ形状になつ ている銅層 3 1 0 aは更に中間部が浸食されて最小径が小さくなつた (図 6 (a) 参照） 。 また、 エッチングのとき、 基板の周囲から新鮮な エッチング液をスプレーしたため、 基板の外周部に立設されている銅層 3 1 0 aは内周部に立設されている銅層 3 1 0 bよりも中間部が大きく 浸食された。 また、 電解銅めつき層 3 0 2及び無電解銅めつき層 3 04 のうち、 樹脂絶縁層 3 6の上面部分が導体パターン 3 2となり、 スルー ホール部分がバイァホール 3 4となった。 このとき、 はんだ層 3 1 2, 3 2 2はエッチングレジストとして機能した。 ここで、 銅層 3 1 0 aの 中間部をどの程度浸食させるかはエツチング時間によつて制御すること ができる。 この後、 裏面には開口部を有するソルダーレジスト層 45を 形成した。 .
続いて、 この作製途中の基板をはんだ剥離剤 （商品名エンストリップ TL— 1 0 6、 メルテックス社製） に浸漬してはんだ層 3 1 2 , 3 2 2 を除去したあと、 エポキシ樹脂にウレタン樹脂が 6 0 V o 1 %分散して いる樹脂フィルムを貼り付け （図 6 (b) 参照） 、 1 5 0°Cで 6 0分硬 化して樹脂層 3 24とした。 この結果、 銅層 3 1 0 aが外側導体ポスト 5 0 aとなり、 無電解銅めつき層 3 1 4及び銅層 3 1 0 bが内側導体ポ スト 50 bとなった。 その後、 外側導体ボスト 5 0 a及び内側導体ボス ト 5 0 bの表面が露出するまで樹脂層 3 24を研磨した （図 6 (c) 参 照） 。 なお、 研磨後の樹脂層 3 24が低弾性率層 40となる。 また、 低 弾性率層 40から露出した両導体ボスト 5 0 a， 5 0 bの頂部がランド 52となる。
次に、 この作製途中の基板を、 銅表面を活性化するパラジウム触媒を 含む酸性溶液に浸漬したあと、 塩化ニッケル 30 gZ l、 次亜リン酸ナ 5008567
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トリウム 1 0 gZ l、 クェン酸ナトリウム 1 O gZ lからなる p H 5の 無電解ニッケルめっき液に 2 0分間浸漬して、 ランド 5 2の上に厚さ 5 iimのニッケルめっき層を形成した。 更に、 その基板を、 シアン化金力 リウム 2 g/ 1、 塩化アンモニゥム 7 5 g/ 1、 クェン酸ナトリウム 5 O g/ l、 次亜リン酸ナトリウム 1 0 g/ 1からなる無電解金めつき液 に 9 3 °Cの条件で 2 3秒浸漬して、 ニッケルめっき層の上に厚さ 0. 0 3 の金めつき層を形成した。 そして、 マスクパターンを用いてはん だペース卜を印刷して 2 3 0 °Cでリフローすることによりランド 5 2上 にはんだバンプ 6 6を形成し、 多層プリン卜配線板 1 0の作製を完了し た （図 6 (d) 及び図 1参照） 。
以上詳述した本実施形態の多層プリント配線板 1 0によれば、 外側導 体ボスト 5 0 a及び内側導体ボスト 5 0 bはいずれもァスぺクト比 R a s pが 4以上で直径が 3 0 izmを超え、 しかも外側導体ボスト 5 0 aの ァスぺクト比 R a s pが内側導体ボスト 5 0 bのァスぺクト比 R a s p 以上であるため、 外側導体ポスト 5 0 aはランド 5 2とビルドアップ層 上面の導体パターン 3 2との電気的接続を維持したまま低弾性率層 4 0 の変形に応じて変形する。 したがって、 コア基板 2 0と I Cチップ 7 0 との熱膨張係数差に起因する応力が発生したとしても、 I Cチップ 7 0 の外周部や外周寄りのはんだバンプ 6 6にかかる応力を確実に緩和する ことができ、 熱膨張 ·熱収縮によってこれらの部位が破壊されるのを防 止することができる。 また、 加熱 ·冷却を繰り返したときの電気抵抗の 変化率を小さく抑えることができ、 搭載した I Cチップ 7 0へ安定して 電源を供給することができる。 特に導体ボスト 5 0は直径が 3 0 ίΐτηを 超えているため、 導体ポスト 5 0の電気抵抗が低くなり、 また、 動作ク ロックが 3 G Η ζ以上の I Cチップ 7 0を搭載しても I Cチップ 7 0の トランジスタが電源不足に陥ることはない。 これらの効果については後 述する実験例で説明するとおり実証済みである。
また、 外側導体ボスト 5 0 aのァスぺクト比 R a s pは内側導体ボス ト 5 0 bのアスペクト比 R a s pの 1 . 2 5倍以上 2倍以下であるため、 上述した効果が顕著になる。 更に、 外側導体ボスト 5 0 aや内側導体ポ スト 5 O bは、 クビレを持つ形状に形成されているため、 略ストレート 形状の導体ボス卜に比べて、 加熱 ·冷却を繰り返したときの電気抵抗の 変化率を一層抑えることができる。 更にまた、 導体ポスト 5 0のうち外 周から 1 0列目まで （つまり全体 （ 1 5列） の 2 Z 3まで） の範囲を外 側導体ボスト 5 0 aとしているが、 この範囲の導体ボスト 5 0にかかる 応力は他の導体ポスト 5 0にかかる応力に比べて大きいため、 本発明を 適用する意義が大きい。 更にまた、 ランド 5 2として、 低弾性率層 4 0 の上面と同一平面となるように形成された導体ボスト 5 0の頂部を利用 しているため、 導体ボスト 5 0とは別にランドを形成する場合に比べて、 簡単に作製することができる。 そしてまた、 低弾性率層 4 0は、 3 0 °C におけるヤング率が 1 0 M P a〜 1 G P aであるため、 熱膨張係数差に 起因する応力をより確実に緩和することができる。
なお、 本発明は上述した実施形態に何ら限定されることはなく、 本発 明の技術的範囲に属する限り種々の態様で実施し得ることはいうまでも ない。
例えば、 上述した実施形態では、 導体ポスト 5 0 ( 5 0 a , 5 0 b ) の形状をクビレを持つ形状としたが、 略ストレートな柱状としてもよい し、 外側導体ポスト 5 0 aのみクビレを持つ形状としてもよいし、 内側 導体ボス卜 5 0 bのみクビレを持つ形状としてもよい。 いずれにしても、 外側導体ボスト 5 0 a及び内側導体ボスト 5 0 bのァスぺクト比 R a s pが 4以上で直径が 3 0 mを超え、 しかも外側導体ポスト 5 0 aのァ スぺクト比 R a s pが内側導体ボスト 5 0 bのァスぺク卜比 R a s p以 JP2005/008567
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上とすれば、 本発明の効果が得られる。 なお、 これらについても後述す る実験例で説明するとおり実証済みである。
図 7は、 両導体ポスト 5 0 a, 5 0 bをいずれも略ストレート形状と する場合の作製手順の一例を示す説明図である。 まず、 上述した実施形 態と同様、 ビルドアップ層 3 0が形成されたコア基板 2 0を用意した (図 7 (a) 参照） 。 このビルドアップ層 3 0の上面に、 市販のドライ フィルム 3 0 6 (旭化成社製 CX_ A 240を 2枚重ねて貼り付けたも の、 全厚 240 / m) を貼り付け、 炭酸ガスレーザにより基板の外周部 に口径の小さな孔 3 0 8 a (例えば φ 3 3 /m) を形成すると共に基板 の内周部に口径の大きな孔 3 0 8 b (例えば φ 5 0 πι) を形成した (図 7 (b) 参照） 。 続いて、 この作製途中の基板につき、 各孔 3 0 8 a， 3 0 8 bの底部から電解銅めつきを行うことにより柱状の銅層 3 1 0 a , 3 1 0 bで孔 3 0 8 a， 3 0 8 b内を充填し、 更にこの銅層 3 1 0 a , 3 1 0 bの上面にはんだ層 3 1 2， 3 2 2を形成した （図 7 (c ) 参照） 。 続いて、 ドライフィルム 3 0 6を剥がしたあと、 作製途 中の基板をアンモニアアル力リエッチング液に浸漬してエッチングを行 うことにより、 無電解銅めつき層 3 04のうち表面に露出している部分 が餘去された （図 7 (d) 参照） 。 このとき、 はんだ層 3 1 2, 3 2 2 はエッチングレジストとして機能した。 なお、 エッチング時間を制御す ることにより銅層 3 1 0 a, 3 1 0 bを略ストレート形状にすることが できた。 このように略ストレート形状とする場合、 エッチング液を直線 状にスプレーできるスリットノズルを用いるのが有効である。 また、 電 解銅めつき層 3 0 2及び無電解銅めつき層 3 04のうち、 樹脂絶縁層 3 6の上面部分が導体パ夕一ン 3 2となり、 スルーホール部分がバイァホ —ル 34となった。 続いて、 はんだ層 3 1 2, 32 2をはんだ剥離剤に より除去したあと、 その作製途中の基板にエポキシ樹脂にウレタン樹脂 が 6 0 v o 1 %分散している樹脂フィルムを貼り付け、 1 5 0 °Cで 6 0 分硬化して樹脂層 3 1 6とし、 その後銅層 3 1 0 a， 3 1 0 bの表面が 露出するまで樹脂層 3 1 6を研磨した （図 7 ( e ) 参照） 。 この結果、 銅層 3 1 0 aが外側導体ボスト 5 0 aとなり、 銅層 3 1 0 bが内側導体 ポスト 5 O bとなり、 樹脂層が低弾性率層 4 0となった。 また、 低弾性 率層 4 0から露出した両導体ボスト 5 0 a , 5 0 bの頂部がランド 5 2 となった。 後は、 上述した実施形態と同様にしてランド 5 2にはんだバ ンプを形成すればよい。 このようにして得られた多層プリント配線板も、 上述した実施形態とほぼ同等の効果が得られる。
また、 上述した実施形態の低弾性率層 4 0上にソルダーレジスト層を 形成してもよい。 この場合、 ソルダーレジスト層にはランド 5 2が外部 に露出するよう開口を設ける。 なお、 このようなソルダ一レジスト層は 常法により形成することができる。
更に、 上述した実施形態ではピルドアップ層 3 0の上に導体ボス卜 5 0を備えた低弾性率層 4 0を 1層だけ形成したが、 複数積層してもよレ^ 更にまた、 上述した実施形態ではランド 5 2を導体ボスト 5 0の頂部 つまり導体ボスト 5 0の一部としたが、 導体ボスト 5 0の頂部にこの導 体ポスト 5 0とは別体のランドを形成してもよい。
そしてまた、 図 8に示すように、 低弾性率層 4 0を、 I Cチップ 7 0 を低弾性率層 4 0側に仮想的に投影したときの投影部分の全域に略一致 するように形成してもよい。 低弾性率層 4 0を図 1のように投影部分の 全域を超えてビルドアップ層 3 0の全面に形成してもよいが、 この投影 部分の全域と略一致すれば十分な効果が得られることから、 経済性等を 考慮して投影部分の全域と略一致するように形成してもよい。 実施例 5008567
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以下に、 本実施形態の多層プリン卜配線板 1 0の効果を実証するため の実験例について説明する。 まず、 導体ポストのアスペクト比 R a s p と加熱 ·冷却を繰り返したあとの電気抵抗の変化率との関係について説 明する。 ここでは、 表 1に示す実験例 1〜 2 3の導体ポスト （縦 3 0 X 横 3 0つまり最外周から 1 5列目まで多重に形成されている） を備えた 多層プリント配線板を上述した実施形態に準じて作製した。 表 1におい て、 実験例 1〜 1 2の多層プリン卜配線板は最小径と最大径とが同じ導 体ボストつまり略ストレ一卜な柱状の導体ボストを有するものであり、 これらは図 7の作製手順に準じて作製した。 また、 実験例 1 3〜 2 3の 多層プリント配線板は最小径と最大径が異なる導体ボストつまりクビレ を持つ形状の導体ボストを有するものであり、 これらは図 4〜図 6の作 製手順に準じて作製した。 このようにして得られた各実験例の多層プリ ント配線板に、 ポーラス化した層間絶縁膜を有する I Cチップを実装し、 その後 I Cチップと多層プリン卜配線板との間に封止樹脂を充填し I C 搭載基板とした。 そして、 I Cチップを介した特定回路の電気抵抗 （ I C搭載基板の I Cチップ搭載面とは反対側の面に露出し I Cチップと導 通している一対の電極間の電気抵抗） を測定し、 その値を初期値とした。 その後、 それらの I C搭載基板に、 — 5 5°CX 5分、 1 2 5°CX 5分を 1サイクルとしこれを 2 0 0 0サイクル繰り返すヒートサイクル試験を 行った。 このヒートサイクル試験において、 2 5 0サイクル目、 5 0 0 サイクル目、 7 50サイクル目、 1 0 0 0サイクル目、 1 2 5 0サイク ル目、 1 5 0 0サイクル目、 20 0 0サイクル目、 2 5 0 0サイクル目 の電気抵抗を測定し、 初期値との変化率 （ 1 0 0 X (測定値一初期値） Z初期値 (%) ) を求めた。 その結果を表 1に示す。 このテーブル中、 電気抵抗の変化率が ± 5 %以内のものを 「優」 （◎) 、 ± 5〜 1 0 %の ものを 「良」 （〇） 、 土 1 0 %を超えたものを 「不良」 （X) とした。 ここで、 電気抵抗の変化率が小さければ I Cチップの外周部や外周寄り のはんだバンプのダメージが小さく I Cチップへ安定して電源供給でき ることを意味し、 電気抵抗の変化率が大きければ I Cチップの外周部や 外周寄りのはんだバンプが破壊され大きなダメージを受けており I Cチ ップへ安定して電源供給できないことを意味する。 なお、 目標スぺッグ は 1 0 0 0サイクル目の変化率が土 1 0 %以内 （つまり評価で 「良」 か
「優」 ） である。
外側導体ボス卜の形状 内側導体ポストの形状 電気抵抗の変化率に基づく評価 58
※ ©:優（5%以内） 〇：良（5~10%) X：不良（10°/。以上) ( )内の数値は電気抵抗変化率(％)
P T/JP2005/008567
20
表 1から明らかなように、 外側導体ボス卜及び内側導体ボストはいず れもアスペクト比 R a s pが 4以上で直径が 3 0 xmを超え、 しかも外 側導体ボストのァスぺクト比 R a s pが内側導体ボストのァスぺクト比 R a s p以上という条件を満足するもの （実験例 2〜4， 6〜1 0， 1 4〜1 6, 1 8〜2 0 , 2 3 ) については、 いずれも 1 0 0 0サイクル 目まで評価が 「良」 以上であつたのに対して、 この条件を満足しないも の （実験例 1 , 5 , 1 1〜1 3， 1 7 , 2 1 ) については、 いずれも 1 0 0 0サイクル目までのいずれかの段階で評価が 「不良」 であった。 ま た、 外側導体ボストのァスぺクト比が内側導体ボストのァスぺクト比の 2倍を超える実験例 2 2では、 7 50サイクル目までは評価が 「良」 で 1 0 0 0サイクル目以降は 「不良」 、 外側導体ビアのアスペクト比が内 側導体ビアのァスぺク卜比の 2倍である実験例 2 3では、 1 0 0 0サイ クル目までは評価が 「良」 で 1 2 5 0サイクル目以降は 「不良」 であつ た。 なお、 かっこ内の数値は抵抗変化率を示している。
また、 例えば実験例 2と実験例 3， 4とを比較すると、 外側導体ボス トのァスぺクト比 R a s ρが内側導体ポス卜のアスペクト比 R a s pの 1. 2 5倍以上である後 2者は、 外側導体ポストのアスペクト比 R a s Pと内側導体ボス卜のアスペクト比 R a s pが等しい前者に比べて、 よ り長いサイクル数まで評価が 「良」 であった。 同様のことは、 実験例 6 と実験例.7， 8とを比較したり、 実験例 1 4と実験例 1 5 , 1 6とを比 較したり、 実験例 1 8と実験例 1 9， 2 0とを比較してもいえる。
更に、 例えば実験例 2と実験例 14とを比較すると、 これらはいずれ も外側導体ボス卜が最外周 1列だけであるが、 導体ボストがクビレを有 する後者は導体ボストがストレート形状の前者に比べて、 より長いサイ クル数まで評価が 「良」 であった。 同様のことは、 実験例 3と実験例 1 5とを比較したり， 実験例 4と実験例 1 6とを比較してもいえる。 また、 05 008567
21
外側導体ボス卜が最外周から 1 0列目までの実験例 6と実験例 1 8とを 比較したり、 実験例 7と実験例 1 9とを比較したり、 実験例 8と実験例 2 0とを比較してもいえる。
更にまた、 例えば実験例 3 , 7 , 9， 1 0を比較すると、 これらはい ずれも外側導体ボストのァスぺクト比 R a s pが 5で内側導体ボストの ァスぺクト比 R a s pが 4であるが、 導体ボスト 5 0のうち最外周 1列 だけを外側導体ボス卜とした実験例 3、 最外周から 3列目までを外側導 体ボストとした実験例 9、 最外周から 6列目までを外側導体ボストとし た実験例 1 0、 最外周から 1 0列目までを外側導体ボストとした実験例 7の順に、 より長いサイクル数まで評価が 「良」 又は 「優」 となる傾向 があった。
次に、 I Cチップの位置とその位置にかかる応力との関係について説 明する。 多層プリント配線板にポ一ラス化した層間絶縁膜を有する I C チップを実装した I C搭載基板について、 3 Dストリップシミュレ一シ ヨンを行い、 I Cチップの接続部 （多層プリント配線板の導体ポストと 1対 1に対応するように最外周から 1 5列目まで形成されている） の位 置つまり列数とその位置にかかる応力との関係を計算した。 なお、 導体 ボス卜のァスぺク卜比はすべて同一で 1とし、 低弾性率層や導体ボスト、 I Cチップ、 多層プリント配線板、 はんだ等の材質は同じとした。 そし て、 それらの厚み等の寸法も同じとし、 それらのヤング率、 ポアソン比、 熱膨張係数を入力して計算した。 その結果を図 9のテーブル及びグラフ に示す。 このテーブル及びグラフから明らかなように、 I Cチップの接 続部の列数が最外周から 1 0列目 （全列数 X 2 Z 3列目） までは比較的 大きな応力がかかり、 最外周から 6列目 （全列数 X 2 5列目） までは 特に大きな応力がかかることがわかる。 この結果、 導体ポストのうち最 外周から全列数 X 2 Z 3列目を超える位置 （ 2 / 3列目より内側の導体 ポスト） では応力を緩和する必要性が乏しいことから、 最外周から全列 数 X 2 Z 3列目までの範囲内で外側導体ボス卜を設定するのが好ましく、 特に最外周から全列数 X 2 Z 5列目までの範囲内で外側導体ボストを設 定するのが好ましい。
本発明は、 2 0 0 4年 4月 2 8日に出願された日本国特許出願 2 0 0 4 - 1 3 4 3 7 0号を優先権主張の基礎としており、 その内容のすべて が編入される。 産業上の利用の可能性
本発明の多層プリント配線板は、 配線板搭載機器を用いる各種産業、 例えば電器産業、 通信機器産業、 自動車産業などの分野に利用される。

Claims

請求の範囲
1 . コア基板と、
該コァ基板上に形成され上面に導体パ夕一ンが設けられたビルドァッ プ層と、
該ビルドアップ層上に形成された低弾性率層と、
該低弾性率層の上面に設けられ電子部品と接続部を介して接続される 実装用電極と、
前記低弾性率層を貫通して前記実装用電極と前記導体パターンとを電 気的に接続する導体ボス卜と、
を備えた多層プリント配線板であって、
前記導体ボストはァスぺク卜比 R a s pが 4以上で直径が 3 0 mを 超え、 しかも前記導体ボストのうち前記低弾性層の外周部に配置された 外側導体ボス卜のァスぺク卜比 R a s pは前記低弾性層の内周部に配置 された内側導体ポストのアスペクト比 R a s p以上である、 多層プリン 卜配線板。
2 . 前記導体ボストのうち前記外側導体ボストのアスペクト比 R a s p は前記内側導体ボストのァスぺクト比 R a s pの 1 . 2 5倍以上 2倍以 下である、 請求項 1に記載の多層プリント配線板。
3 . 前記導体ポストのうち少なくとも前記外側導体ポストはクビレを持 つ形状に形成されている、 請求項 1又は 2に記載の多層プリント配線板。
4 . 前記クビレを持つ形状に形成された前記外側導体ボス卜は最大径ノ 最小径が 2以上 4以下である、 請求項 3に記載の多層プリント配線板。
5 . 前記導体ボストが最外周から N列目まで多重に形成されているとき には前記外側導体ボス卜を最外周から N X 2 Z 3列までの範囲内で定め られている、 請求項 1〜4のいずれかに記載の多層プリント配線板。
6 . 前記低弾性率層は、 前記電子部品を該低弾性率層側に仮想的に投影 したときの投影部分の全域に略一致するように形成きれている、 請求項 1〜 5のいずれかに記載の多層プリント配線板。 .
7 . 前記実装用電極は、 前記低弾性率層の上面と略同一平面となるよう に形成された前記導体ボス卜の頂部である、 請求項 1〜 6のいずれか記 載の多層プリント配線板。
8 . 前記低弾性率層は、 3 0 °Cにおけるヤング率が 1 O M P a〜 1 G P aである、 請求項 1〜 7のいずれか記載の多層プリント配線板。
9 . 前記電子部品は、 ポーラス化した層間絶縁膜を有する I Cチップを 備えてなる、 請求項 1〜 8のいずれか記載の多層プリント配線板。
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