KR102071763B1

KR102071763B1 - 내장 캐패시터층 형성용 동장 적층판, 다층 프린트 배선판 및 다층 프린트 배선판의 제조 방법

Info

Publication number: KR102071763B1
Application number: KR1020167019175A
Authority: KR
Inventors: 후지오 구와코; 도시후미 마츠시마; 도시히로 호소이
Original assignee: 미쓰이금속광업주식회사
Priority date: 2014-02-21
Filing date: 2015-02-20
Publication date: 2020-01-30
Also published as: JP6649770B2; US10524360B2; US20160330839A1; WO2015125928A1; US20180160536A1; TW201536131A; TWI598007B; US9924597B2; JP2020021961A; KR20190058695A; CN106031316B; CN106031316A; JPWO2015125928A1; KR20160100352A; MY175520A

Abstract

고다층의 캐패시터 회로 내장 다층 프린트 배선판의 제조에 있어서, 드릴 가공으로 스루홀 형성용 관통 구멍을 형성했을 때, 캐패시터 유전체층에 크랙이 발생하지 않는 캐패시터층 형성재 등의 제공을 목적으로 한다. 이 목적을 달성하기 위해, 다층 프린트 배선판의 내층에 구리층/캐패시터 유전체층/구리층의 내장 캐패시터 회로를 형성하기 위해 사용하는 동장 적층판이며, 당해 캐패시터 유전체층을 구성하는 수지 필름의 두께 방향의 복합 탄성률 Er이 6.1㎬ 미만인 것을 특징으로 하는 내장 캐패시터층 형성용 동장 적층판 등을 사용하였다.

Description

내장 캐패시터층 형성용 동장 적층판, 다층 프린트 배선판 및 다층 프린트 배선판의 제조 방법{COPPER-CLAD LAMINATE FOR FORMING INTEGRATED CAPACITOR LAYER, MULTILAYER PRINTED WIRING BOARD, AND PRODUCTION METHOD FOR MULTILAYER PRINTED WIRING BOARD}

본건 출원은, 내장 캐패시터층 형성용 동장 적층판, 캐패시터 회로 내장 다층 프린트 배선판 및 캐패시터 회로 내장 다층 프린트 배선판의 제조 방법에 관한 것이다.

최근, 다층 프린트 배선판에 있어서, 디바이스의 신호 전달 속도의 고속화, 디바이스의 작동 전원의 안정 공급, 전력 절약화, 노이즈의 발생 경감 등을 고려하면서, 전원 접지층으로서 사용했을 때의, 균일한 파워 디스트리뷰션을 형성하여, 노이즈의 발생을 억제하기 위해, 캐패시터 회로를 내층부에 포함하는 캐패시터 회로 내장 다층 프린트 배선판이 사용되고 있다. 특히, 이러한 캐패시터 회로 내장 다층 프린트 배선판은, 인프라스트럭쳐용 통신 장치, 네트워크 서버, 슈퍼 컴퓨터 등에 사용되고, LSI의 배선 밀도의 향상 및 탑재하는 칩의 대형화에 대응하고 있다.

이 캐패시터 회로 내장 다층 프린트 배선판에 관한 기술로서, 예를 들어 특허문헌 1에는, 다층 프린트 배선판의 내층에, 「도전성 포일/유전성 시트/도전성 포일」이라는 층 구성의 캐패시터 회로(내장 캐패시터 회로)를 구비한 캐패시터 회로 내장 다층 프린트 배선판(특허문헌 1에서는, 「용량성 인쇄 배선 기판」이라는 용어로 표시하고 있음)이 개시되어 있다.

이 특허문헌 1에 개시된 방법으로 제조되는 캐패시터 회로 내장 다층 프린트 배선판을 상술한 인프라스트럭쳐용 통신 장치, 네트워크 서버, 슈퍼 컴퓨터 등에서 사용하면, 전원 회로의 전압을 낮출 수는 있지만, 대전류를 흐르게 할 필요성이 발생한다. 이러한 대전류를 흐르게 하기 위해서는, 전원 회로로부터의 발열을 피하기 위해, 회로의 전기 저항을 낮출 필요가 있어, 회로의 도체를 두껍게 하는 등의 대응이 필요하게 된다. 그로 인해, 전원 회로·접지 회로의 형성에는, 두꺼운 구리층을 사용함으로써, 회로의 단면적을 넓게 하여, 전기 저항을 낮추는 설계가 행해진다.

상술한 특허문헌 1에 개시된 캐패시터 회로 내장 다층 프린트 배선판의 캐패시터 회로의 형성에는, 「구리층/캐패시터 유전체층/구리층」의 층 구성을 구비하는 양면 동장 적층판을 사용하는 것이 바람직하다. 그리고, 이 특허문헌 1에 개시된 캐패시터 회로 내장 다층 프린트 배선판의 내장 캐패시터 회로의 형성에 적합한 것으로서, 특허문헌 2에 개시된 양면 동장 적층판을 사용하는 것이 바람직하다.

이 특허문헌 2에는, 「구리박면 간에 전압을 인가한 경우에도 단락하는 일 없이 우수한 내전압성을 나타내고, 게다가, 회로 형성 에칭 시의 샤워링 압에 의해, 파괴되지 않는 절연층을 구비한 커패시터층 형성용 양면 동장 적층판을 제공한다.」 는 것을 목적으로 하여, 「양면의 외층에 도전체인 구리박층이 배치되고, 구리박층 간에 유전체가 되는 수지층이 끼움 지지된 커패시터층 형성용 양면 동장 적층판에 있어서, 수지층은, 그 층 구성이 열경화성 수지층/내열성 필름층/열경화성 수지층인 3층의 구조를 구비하고, 또한 토탈 두께가 25㎛ 이하이고, 당해 열경화성 수지층은 에폭시계 수지재로 구성되며, 당해 내열성 필름층은, 영률이 300㎏/㎟ 이상, 인장 강도 20㎏/㎟ 이상, 인장 신장률 5％ 이상의 상태 특성을 구비하고, 양면에 위치하는 열경화성 수지층을 구성하는 열경화성 수지의 성형 온도보다도 높은 연화 온도를 갖고, 또한 비유전율 2.5 이상의 수지재로 구성하는 것을 특징으로 하는 양면 동장 적층판.」이 개시되어 있다.

일반적으로, 캐패시터 회로의 전기 용량은, 유전층의 유전율이 높을수록, 유전층의 두께가 얇을수록 높아진다. 따라서, 유전층을 가능한 한 얇게 하고자 하는 것은 당연하지만, 유전층을 과도하게 얇게 했을 때, 캐패시터 회로의 상부 전극과 하부 전극의 사이에서, 내전압이 저하되어, 쇼트를 일으킨다는 문제가 있다. 특허문헌 2에 개시된 양면 동장 적층판은, 내열성을 구비한 고강도의 필름을 유전층의 중간에 배치하고 있다. 이렇게 유전층의 중간에 필름이 존재하면, 최종적으로 얻어지는 얇은 유전층을 구비하는 캐패시터 회로의 상부 전극과 하부 전극의 접촉을 확실하게 방지할 수 있어, 양호한 절연내력을 보증할 수 있게 된다. 따라서, 특허문헌 1에 개시된 발명에 있어서, 특허문헌 2에 개시된 양면 동장 적층판을 사용하는 것이 적합하다고 할 수 있다.

일본 특허 제2738590호 공보 일본 특허 공개 제2003-39595호 공보

그러나, 상술한 인프라스트럭쳐용 통신 장치, 네트워크 서버, 슈퍼 컴퓨터 등에서 사용하는 캐패시터 회로 내장 다층 프린트 배선판은, 일반적으로 복잡한 회로 설계가 요구된다. 특히, 캐패시터 회로 내장 다층 프린트 배선판의 BGA 실장 부분에 상당하는 영역에서, 밀집하여 존재하는 대부분의 스루홀이, 전원 회로 및 접지 회로와의 전기적 도통을 갖지 않는 클리어런스 홀로서 설계되는 경향이 있다.

이러한 사용 상황의 중에서, 특허문헌 2에 개시된 양면 동장 적층판을 특허문헌 1에 개시된 캐패시터 회로 내장 다층 프린트 배선판의 제조에 사용하여, 캐패시터 회로 내장 다층 프린트 배선판을 제조하고, 드릴 가공으로 스루홀 형성용 관통 구멍을 형성한 경우, 캐패시터 유전체층에 크랙이 발생한다는 문제가 일어나고 있었다. 이 드릴 가공 시에 캐패시터 유전체층에 크랙이 발생한다는 문제는, 캐패시터 회로 내장 다층 프린트 배선판의 고다층화가 진행될수록 발생하기 쉬워지는 경향이 있다. 또한, 마찬가지의 문제는, 캐패시터 회로를 구성하는 구리층이 두꺼워질수록 발생하기 쉬워지는 경향이 있다.

도 6은 드릴 가공으로 스루홀 형성용 관통 구멍을 형성하고, 구리 도금을 하여 스루홀 TH를 형성한 캐패시터 회로 내장 다층 프린트 배선판(26층)의 스루홀 단면을 포함하는 단면 사진이다. 그리고, 이 도 6 중의 직사각형 영역 A에, 크랙 F_C가 발생한 캐패시터 유전체층(2)을 확인할 수 있다. 그리고, 이 직사각형 영역 A를 확대한 것이 도 7이다. 이 도면으로부터 이해할 수 있듯이, 캐패시터 유전체층(2)에 큰 크랙 F_C를 확인할 수 있다. 이러한 크랙이 캐패시터 유전체층(2)에 발생하면, 예정하는 유전율을 얻을 수 없고, 양호한 스루홀 도금을 할 수 없게 되어, 쇼트의 원인이 되는 경우가 있다. 또한, 그 후의 프린트 배선판 제조 프로세스의 솔더링 등으로 고온이 부가되면 크랙 내의 가스 팽창에 의해, 디라미네이션 등의 문제가 발생할 가능성이 있기 때문에 바람직하지 않다.

따라서, 고다층화된 캐패시터 회로 내장 다층 프린트 배선판의 제조에 있어서, 드릴 가공으로 스루홀 형성용 관통 구멍을 형성했을 때, 캐패시터 유전체층에 크랙이 발생하지 않는 것이 요망되어 왔다.

따라서, 본건 발명자들이 예의 연구한 결과, 이하에 설명하는 「내장 캐패시터층 형성용 동장 적층판」, 「캐패시터 회로 내장 다층 프린트 배선판」 및 「캐패시터 회로 내장 다층 프린트 배선판의 제조 방법」을 사용하면, 드릴 가공으로 스루홀 형성용 관통 구멍을 형성했을 때, 고다층화된 캐패시터 회로 내장 다층 프린트 배선판의 캐패시터 유전체층에서의 크랙 발생을 방지할 수 있음에 상도하였다. 이하, 본건 출원에 관한 발명의 개요를 설명한다.

<내장 캐패시터층 형성용 동장 적층판>

본건 출원에 관한 내장 캐패시터층 형성용 동장 적층판은, 다층 프린트 배선판의 층 내에 구리층/캐패시터 유전체층/구리층의 층 구성의 내장 캐패시터 회로를 포함하는 내장 캐패시터층을 형성하기 위한 동장 적층판이며, 당해 캐패시터 유전체층은 적어도 수지 필름을 구성 재료로서 포함하는 것이고, 당해 수지 필름의 두께 방향의 복합 탄성률 Er이 6.1㎬ 미만인 것을 특징으로 한다.

<캐패시터 회로 내장 다층 프린트 배선판>

본건 출원에 관한 캐패시터 회로 내장 다층 프린트 배선판은, 드릴 가공에 의해 형성된 스루홀과, 내장 캐패시터 회로를 포함하는 내장 캐패시터층을 구비하는 다층 프린트 배선판이며, 당해 내장 캐패시터 회로를 구성하는 캐패시터 유전체층을 구성하는 수지 필름의 두께 방향의 복합 탄성률 Er이 6.1㎬ 미만인 것을 특징으로 한다.

<캐패시터 회로 내장 다층 프린트 배선판의 제조 방법>

본건 출원에 관한 캐패시터 회로 내장 다층 프린트 배선판의 제조 방법은, 이하의 공정을 포함하는 것을 특징으로 한다.

다층 적층체의 제조 공정: 복합 탄성률 Er이 6.1㎬ 미만인 수지 필름을 구성 재료로서 포함하는 캐패시터 유전체층의 표면에 캐패시터 회로를 구비하는 캐패시터 회로 구비 적층판을 준비하고, 이 양면에 절연층 구성재를 개재하여, 2층 이상의 프린트 배선판을 필요 매수 적층해서 원하는 층수의 다층 적층체를 얻음.

천공 가공 공정: 당해 다층 적층체에 대하여, 드릴 가공에 의해, 필요한 개소에 스루홀 형성용 관통 구멍의 형성을 행함.

마무리 가공 공정: 당해 스루홀 형성용 관통 구멍의 형성을 행한 후, 디스미어 처리에 의한 스미어 제거, 층간 도통 형성, 도금 처리 등의 필요한 가공을 실시해서, 외층 회로의 형성을 행하여 캐패시터 회로 내장 다층 프린트 배선판을 얻음.

본건 출원에 관한 내장 캐패시터층 형성용 동장 적층판은, 캐패시터 유전체층을 구성하는 수지 필름의 두께 방향의 복합 탄성률 Er을 6.1㎬ 미만으로 하고 있다. 이 내장 캐패시터층 형성용 동장 적층판을 사용하여 제조한 캐패시터 회로 내장 다층 프린트 배선판의 내장 캐패시터층은, 드릴 가공으로 스루홀 형성용 관통 구멍을 형성해도, 캐패시터 유전체층에 크랙이 발생하는 것을 방지할 수 있다. 따라서, 본건 출원에 관한 내장 캐패시터층 형성용 동장 적층판을 사용하여 얻어지는 캐패시터 회로 내장 다층 프린트 배선판은, 캐패시터 유전체층에 손상이 없는 양호한 캐패시터 회로를 구비하기 때문에, 안정된 캐패시터 특성을 발휘할 수 있다.

또한, 드릴 가공에 의해 스루홀 형성용 관통 구멍을 형성할 때의 캐패시터 유전체층의 크랙은, 8층 이상의 캐패시터 회로 내장 다층 프린트 배선판에 있어서 발생하기 쉽다. 그러나, 본건 출원에 관한 캐패시터 회로 내장 다층 프린트 배선판의 제조 방법을 사용함으로써, 드릴 가공으로 스루홀 형성용 관통 구멍을 형성한 8층 이상의 캐패시터 회로 내장 다층 프린트 배선판이어도, 크랙이 발생하지 않는 캐패시터 유전체층을 구비할 수 있게 된다.

도 1은 본건 출원에 관한 내장 캐패시터층 형성용 동장 적층판의 단면 모식도이다.
도 2는 본건 출원에 관한 내장 캐패시터층 형성용 동장 적층판에 회로 형성함으로써 얻어지는 캐패시터 회로 구비 적층판의 모식 단면도이다.
도 3은 본건 출원에 관한 캐패시터 회로 내장 다층 프린트 배선판의 제조 프로세스를 설명하기 위한 모식 단면도이다.
도 4는 본건 출원에 관한 캐패시터 회로 내장 다층 프린트 배선판의 제조 프로세스를 설명하기 위한 모식 단면도이다.
도 5는 본건 출원에 관한 캐패시터 회로 내장 다층 프린트 배선판의 제조 프로세스를 설명하기 위한 모식 단면도이다.
도 6은 드릴 가공으로 형성한 스루홀을 구비하는 캐패시터 회로 내장 다층 프린트 배선판(26층)을 금속 현미경으로 관찰한 단면 사진(50배)이다.
도 7은 도 6의 캐패시터 회로 내장 다층 프린트 배선판의 캐패시터 유전체층에 발생한 크랙을, 금속 현미경으로 확대 관찰한 단면 사진(100배, 500배)이다.

본건 출원에 관한 실시 형태를 설명하기 전에, 본건 출원에 관한 발명자들이 생각한 당해 크랙 발생의 메커니즘에 관한 소견을 설명한다. 일반적으로, 다층 프린트 배선판의 적층 시에 사용하는 절연층 구성재는, 유리 섬유, 유리 부직포, 수지제 섬유 직물, 수지제 섬유 부직포 등의 골격재에 열경화성 수지 등을 함침시킨 프리프레그가 사용된다. 이 프리프레그가 가열 냉각되어 경화되었을 때, 유리 섬유의 유리 밀도가 높을수록 열팽창 계수가 작아지는 경향이 있다. 그런데, 상술한 캐패시터 회로 내장 다층 프린트 배선판의 BGA 실장 부분의 클리어런스 홀 부근은, 다층화하는 적층 시에 프리프레그로부터 흘러나온 수지만으로 매설된다. 이러한 경우에 있어서, 예를 들어 두께 70㎛ 이상의 구리층을 사용하여 전원 회로·접지 회로의 형성이 행해지고, 또한 3층 이상의 전원 회로층·접지 회로층을 포함하는 캐패시터 회로 내장 다층 프린트 배선판을 제조하면, 클리어런스 홀 부근의 수지분이 매우 높아진다.

이 결과, 적층에 의해 절연층 구성재의 수지 성분이 경화된 후, 상술한 골격재가 존재하지 않는 클리어런스 홀 부근에서는, 유입된 수지가 경화될 때의 수축에 의해, 캐패시터 회로 내장 다층 프린트 배선판의 두께 방향의 변형이 매우 커진다. 두께 방향의 변형이 커지면, 드릴 가공 시에, 드릴의 압입에 의해, 두께 방향의 변형이 가장 축적되기 쉬운 캐패시터 회로 내장 다층 프린트 배선판의 중앙부 근방에 존재하는 캐패시터 유전체층에 크랙이 발생하기 쉬워진다고 생각하였다. 따라서, 캐패시터 회로 내장 다층 프린트 배선판의 두께 방향의 변형에 착안하여, 당해 두께 방향에 변형이 발생해도, 드릴의 날끝의 압입에 의해 캐패시터 유전체층에 크랙이 발생하지 않는 조건에 대하여 예의 연구를 행한 결과, 본건 출원에 관한 발명에 상도하였다.

이하, 본건 출원에 관한 실시 형태를 「내장 캐패시터층 형성용 동장 적층판의 형태」, 「캐패시터 회로 내장 다층 프린트 배선판의 형태」 및 「캐패시터 회로 내장 다층 프린트 배선판의 제조 방법의 형태」로 나누어 설명한다.

<내장 캐패시터층 형성용 동장 적층판의 형태>

본건 출원에 관한 내장 캐패시터층 형성용 동장 적층판은, 다층 프린트 배선판의 내층에 「구리층/캐패시터 유전체층/구리층」의 층 구성을 구비하는 내장 캐패시터 회로를 형성하기 위해 사용하는 동장 적층판이다. 이 동장 적층판은, 도 1에 도시하는 바와 같이, 캐패시터 유전체층(2)의 양면에 구리층(3)을 구비한다. 따라서, 이 내장 캐패시터층 형성용 동장 적층판을 사용하여 제조되는 내장 캐패시터 회로도, 「구리층/캐패시터 유전체층/구리층」의 층 구성을 구비한다. 이하, 항목마다 설명한다. 또한, 본건 출원에 있어서의 도면에 있어서, 모식 단면에 나타내는 캐패시터 유전체층(2), 구리층(3), 수지 필름 F 등의 각 층의 두께에 대해서는, 현실의 두께의 이미지를 반영시킨 것이 아님을 명기해 둔다.

캐패시터 유전체층: 본건 출원에 관한 내장 캐패시터층 형성용 동장 적층판의 당해 캐패시터 유전체층은 적어도 수지 필름을 구성 재료로서 포함하는 것이며, 당해 수지 필름의 두께 방향의 복합 탄성률 Er이 6.1㎬ 미만인 것을 특징으로 한다. 여기서 「캐패시터 유전체층은 수지 필름을 포함한다」란, 캐패시터 유전체층(2)이 도 1의 (A)의 경우에는 「수지 필름층」만의 층 구성을 채용하고, 도 1의 (B)의 경우에는 「수지층(4)/수지 필름층 F/수지층(4)」의 3층 구성을 포함하는 것을 의미하고 있다. 또한, 도시는 생략하고 있지만, 캐패시터 유전체층(2)을 「수지층(4)/수지 필름층 F」로 한 2층 구성을 채용하는 것도 가능하다.

당해 수지 필름의 두께 방향의 복합 탄성률 Er이 6.1㎬ 이상이 되면, 캐패시터 회로 내장 다층 프린트 배선판을 제조하는 과정에 있어서, 스루홀 형성용 관통 구멍을 드릴 가공으로 형성할 때, 당해 캐패시터 유전체층에 크랙이 발생하기 쉬워지고, 크랙이 발생하면 유전층으로서의 기능이 손상된다. 즉, 당해 수지 필름의 두께 방향의 복합 탄성률 Er이 6.1㎬ 미만인 경우에는, 프린트 배선판을 제조하는 과정에 실시하는 드릴 가공 시의 드릴의 압입에 의해 발생하는 전단 응력을 완화하여 흡수함으로써, 캐패시터 유전체층의 크랙 발생을 방지할 수 있다. 여기서, 당해 수지 필름의 두께 방향의 복합 탄성률 Er의 하한값을 특별히 한정하고 있지 않지만, 동장 적층판으로서의 필용한 강성·강도 등을 고려하면 0.1㎬ 정도이다.

또한, 본건 출원에 있어서의 수지 필름의 복합 탄성률은, 나노인덴테이션법으로 측정하였다. 이 나노인덴테이션법은, 측정 대상인 수지 필름을 스테이지에 고정하고, 연속 강성 측정을 5회 행한다. 그리고, 그 측정 데이터를 해석하여, 포와송비를 0.3으로 가정해서 수지 필름의 복합 탄성률을 얻었다. 이 측정에는, MTM Systems 제조의 장치명 Nano Indenter XP를 사용하고, 사용 압자에는 삼각추형 압자인 Berkovich를 사용하고 있다.

캐패시터 유전체층(2)이 도 1의 (A)에 도시하는 바와 같은 「수지 필름층」만의 층 구성을 채용하는 경우의 수지 필름으로서는, 상술한 복합 탄성률을 만족하고, 유전 특성이 우수한 수지 성분을 사용할 수 있으며, 특별한 한정은 없다. 예를 들어, 수지 필름에 적합한 「유전 특성이 우수한 수지 성분」으로서, 에폭시, 폴리이미드, 폴리아미드, 폴리아미드이미드, 폴리페닐렌에테르, 시아네이트, 폴리올레핀, 액정 중합체, 신디오탁틱 폴리스티렌 등의 사용이 가능하다. 더욱 구체적으로 말하면, 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리비닐카르바졸, 폴리페닐렌술피드, 폴리아미드, 방향족 폴리아미드, 폴리아미드이미드, 폴리에테르술폰, 폴리에테르니트릴, 폴리에테르에테르케톤, 폴리이미드 등을 사용하는 것이 바람직하다.

그리고, 「수지 필름층」만의 층 구성을 채용한 경우의 캐패시터 유전체층(2)은, 두께 30㎛ 이하가 바람직하다. 캐패시터로서 생각했을 때의 전기 용량은, 캐패시터 유전체층의 두께에 반비례하는 것이다. 그로 인해, 캐패시터 유전체층의 두께가 얇을수록, 전기 용량은 크고, 축전량도 큰 것이 된다. 축전한 전기는, 전원용 전력의 일부로서 사용되며, 전력 절약화로 이어지게 된다. 따라서, 캐패시터 유전체층(2)의 두께는, 제품 설계, 회로 설계의 단계에서 결정되는 것이며, 시장에 있어서의 요구 레벨을 고려해서 30㎛ 이하로 하고 있다. 또한, 캐패시터 유전체층(2)의 양면에 배치하는 구리층끼리 쇼트하지 않는 두께인 한, 캐패시터 유전체층(2)의 두께의 하한에 한정은 없지만, 0.5㎛ 이상이 바람직하고, 더 확실하게 상술한 쇼트를 방지하기 위해서는, 5㎛ 이상이 더 바람직하다. 그러나, 본건 출원에서 말하는 캐패시터 유전체층에 발생하는 크랙은, 캐패시터 유전체층의 두께가 두꺼울수록 발생하기 쉬운 경향이 있다. 따라서, 본건 발명에 관한 기술 사상은, 캐패시터 유전체층의 두께가 12㎛ ~ 30㎛인 것을 대상으로 할 때, 특히 크랙 발생을 방지하는 효과가 얻어진다.

또한, 캐패시터 회로의 설계 품질에 따라, 캐패시터 유전체층(2)을 구성하는 수지 필름에 유전체 필러를 함유시킬 수도 있다. 상술한 수지 필름의 매트릭스 중에, 「유전체 필러」로서, 티타늄산 바륨계 세라믹, 티타늄산 납계 세라믹, 티타늄산 칼슘계 세라믹, 티타늄산 마그네슘계 세라믹, 티타늄산 비스무트계 세라믹, 티타늄산 스트론튬계 세라믹, 지르콘산 납계 세라믹 등의 페로브스카이트계의 유전체 필러를 분산 함유시키는 것이 바람직하다.

이상에 설명되어진 「수지 필름층」만의 캐패시터 유전체층(2)을 구비하는 내장 캐패시터층 형성용 동장 적층판은, 2매의 구리박의 사이에 수지 필름을 적층하여 얻을 수 있다. 또한, 구리박의 표면에 캐스팅법으로 수지 필름층을 형성한 후, 당해 수지 필름층의 표면과 구리박을 적층하여 얻을 수도 있다. 또한, 구리박의 표면에 수지층을 형성한 2매의 수지 구비 구리박의 수지면끼리를 중첩하여 적층함으로써 2매의 구리박의 사이에 수지 필름층을 형성하는 것도 가능하다. 이 캐스팅 방식이란, 구리박의 표면에, 예를 들어 폴리아미드산 등의 가열에 의해 폴리이미드 수지화하는 수지 조성막을 형성하고, 가열하여 축합 반응을 일으키게 하여, 구리박의 표면에 폴리이미드 수지 필름층을 직접 형성하는 방법이다.

그리고, 캐패시터 유전체층(2)이, 도 1의 (B)에 도시하는 바와 같은 「수지층(4)/수지 필름층 F/수지층(4)」의 3층 구성을 채용하는 것도 바람직하다. 캐패시터 유전체층의 중앙부에 수지 필름 F가 존재하면, 캐패시터 유전체층의 양면에 있는 구리층끼리의 표면이 접촉되어 회로 쇼트를 야기할 가능성을 완전히 배제할 수 있기 때문이다.

3층 구성의 캐패시터 유전체층(2)의 경우에도, 수지 필름층 F가 상술한 복합 탄성률을 만족할 필요가 있다. 수지 필름층 F가 상술한 복합 탄성률을 만족하지 않으면, 본건 출원의 다양한 목적을 달성할 수 없기 때문이다. 그러나, 3층 구성의 캐패시터 유전체층(2)의 경우에는, 수지 필름층 F에 사용하는 수지로서, 예를 들어 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리비닐카르바졸, 폴리페닐렌술피드, 폴리이미드, 폴리아미드, 방향족 폴리아미드, 폴리아미드이미드, 폴리에테르술폰, 폴리에테르니트릴, 폴리에테르에테르케톤 등을 사용하는 것이 바람직하다. 이들 중에서도, 폴리이미드 수지 필름을 사용하는 것이 바람직하다. 그리고, 3층 구성의 캐패시터 유전체층(2)의 경우에도, 비유전율을 크게 하여, 캐패시터 회로의 전기 용량 증대를 도모하기 위해, 수지 필름층 F의 매트릭스 중에, 상술한 것과 마찬가지의 「유전체 필러」를 분산 함유시키는 것도 바람직하다.

이어서, 수지층(4)은, 구리층(3)과 수지 필름층 F와의 양호한 밀착성을 확보할 수 있으면 특별한 한정은 없지만, 수지층(4)에 사용하는 수지 성분으로서는, 에폭시, 폴리이미드, 폴리아미드, 폴리아미드이미드 등의 수지 성분을 사용하는 것이 바람직하다. 그리고, 수지층(4)에 폴리이미드를 사용하는 경우에는, 열가소성의 폴리이미드 수지의 사용이 적합하다. 구리층(3)과 수지 필름층 F와의 양호한 밀착성을 확보하는 것을 전제로 하여, 이들 수지 성분을 적절히 사용하고, 그 조성을 조정하면 된다. 또한, 캐패시터 회로의 설계 품질에 따라, 수지층에, 상술과 마찬가지의 「유전체 필러」를 함유시킬 수도 있다.

여기서, 캐패시터 유전체층(2)이 「수지층(4)/수지 필름층 F/수지층(4)」의 층 구성을 구비하는 경우의 각 층 두께에 대하여 설명한다. 통상적으로는 수지 필름층 F의 두께가, 2개의 수지층(4)의 두께를 합계한 두께보다도 두꺼워지도록 설계한다. 여기서 사용하는 「수지 필름층 F」는, 두께 0.5㎛ ~ 25㎛의 수지 필름을 사용하는 것이 바람직하고, 더 바람직하게는 두께 2㎛ ~ 20㎛이다. 그리고, 이때의 수지층(4)은 두께 0.1㎛ ~ 10㎛가 바람직하고, 더 바람직하게는 두께 2㎛ ~ 7㎛이다.

이상에 설명해 온 층 구성이 「수지층(4)/수지 필름층 F/수지층(4)」의 캐패시터 유전체층(2)을 구비하는 내장 캐패시터층 형성용 동장 적층판은, 2매의 수지 구비 구리박의 수지면끼리를 대향시킨 상태에서, 그 수지면 사이에 수지 필름을 배치하여 적층함으로써 얻을 수 있다. 또한, 1매의 수지 구비 구리박의 수지층 표면에 수지 필름층을 형성한 후, 당해 수지 필름 표면에 다른 수지 구비 구리박의 수지면을 적층하여 얻을 수도 있다.

구리층: 본건 출원에 관한 내장 캐패시터층 형성용 동장 적층판(1)의 구리층(3)은 「구리박으로 구성된 구리층」, 「구리박과 구리 도금층으로 구성된 구리층」, 「캐패시터 유전체층 위에 시드층을 형성하여 도금법으로 형성한 구리층」 등의 개념이 포함되는 것이다.

이 구리층(3)은 전원 회로·접지 회로를 형성할 수 있는 한, 두께에 관한 특별한 한정은 없지만, 실용적 관점에서, 두께 18㎛ ~ 105㎛인 것이 바람직하다. 이 구리층(3)의 두께를 18㎛ 이상으로 함으로써, 전기 저항의 상승에 의한 발열량이 적은 전원 회로·접지 회로의 형성이 가능하게 된다. 그리고, 본건 출원에서 말하는 캐패시터 유전체층에 발생하는 크랙은, 내장 캐패시터층 형성용 동장 적층판에 사용하는 구리층이 두꺼워질수록 발생하기 쉬운 경향이 있다. 따라서, 본건 출원에 관한 내장 캐패시터층 형성용 동장 적층판(1)의 경우, 두께가 35㎛ 이상의 구리층(3)을 사용한 것이어도, 캐패시터 유전체층(2)의 수지 필름의 두께 방향의 복합 탄성률 Er을 6.1㎬ 미만과 함으로써, 크랙 발생을 방지하는 효과가 얻어진다. 또한, 당해 구리층(3)의 두께가 70㎛ 이상이 되면, 크랙 발생률이 더 높아지지만, 이러한 두께의 구리층(3)을 사용한 내장 캐패시터층 형성용 동장 적층판(1)에 있어서도, 캐패시터 유전체층을 구성하는 수지 필름의 두께 방향의 복합 탄성률 Er을 6.1㎬ 미만으로 함으로써, 크랙 발생을 방지하는 효과가 얻어진다. 또한, 당해 구리층(3)의 두께가 105㎛를 초과해도 특별한 문제는 없다. 그러나, 105㎛를 초과하는 두께의 구리층으로, 전원 회로·접지 회로를 형성하는 것에 대한 특별한 시장 요구가 없어, 자원의 낭비가 된다.

이 내장 캐패시터층 형성용 동장 적층판(1)의 구리층(3)은, 캐패시터 회로의 상부 전극과 하부 전극을 형성하기 위해 사용하는 것이다. 즉, 도 2에 도시하는 바와 같이, 구리층(3)을 사용하여 회로 형성하고, 캐패시터 회로의 상부 전극 E_U[=구리층(3)]와 하부 전극 E_L[=구리층(3)]을 형성하여, 이 상부 전극 E_U와 하부 전극 E_L의 사이에 캐패시터 유전체층(2)을 개재시킨 캐패시터 회로를 형성해서 캐패시터 회로 구비 적층판(10)이 된다. 따라서, 이 캐패시터 회로는, 「구리층/캐패시터 유전체층/구리층」의 층 구성을 구비하는데, 이 층 구성을 「상부 전극 E_U/캐패시터 유전체층(2)/하부 전극 E_L」이라고 칭하는 것도 가능하며, 본건 출원은 필요에 따라서 이 표현을 사용한다.

<캐패시터 회로 내장 다층 프린트 배선판의 형태>

본건 출원에 관한 캐패시터 회로 내장 다층 프린트 배선판은, 드릴 가공에 의해 형성한 스루홀과 내장 캐패시터층을 구비하는 캐패시터 회로 내장 다층 프린트 배선판이며, 당해 내장 캐패시터층을 구성하는 캐패시터 유전체층을 구성하는 수지 필름의 두께 방향의 복합 탄성률 Er이 6.1㎬ 미만인 것을 특징으로 한다. 여기서, 「내장 캐패시터층을 구성하는 캐패시터 유전체층을 구성하는 수지 필름의 두께 방향의 복합 탄성률」, 「본건 출원에 관한 캐패시터 회로 내장 다층 프린트 배선판의 상기 내장 캐패시터층의 두께」, 「내장 캐패시터층을 구성하는 캐패시터 유전체층의 수지층/수지 필름층/수지층의 층 구성」, 「캐패시터 회로를 구성하는 내장 캐패시터층의 양면에 배치하는 전극 회로의 두께」의 각 항목에 대해서는, 상술한 본건 출원에 관한 내장 캐패시터층 형성용 동장 적층판에 있어서 설명한 것과 마찬가지의 이유 및 근거를 적용할 수 있다. 따라서, 이들 항목에 관한 중복된 설명을 피하기 위해, 여기에서의 설명은 생략한다. 이하, 상술한 본건 출원에 관한 내장 캐패시터층 형성용 동장 적층판에 있어서 설명하지 않은 항목에 대해서만 설명한다.

본건 출원에 관한 캐패시터 회로 내장 다층 프린트 배선판은, 토탈 두께가1.8㎜ 이상이고, 또한 8층 이상인 것을 대상으로 하는 것이 바람직하다. 여기에서 말하는 「토탈 두께」란, 드릴 가공을 실시하는 대상의 캐패시터 회로 내장 다층 프린트 배선판의 판 두께를 말한다. 이 토탈 두께가 1.8㎜를 초과하면, 프린트 배선판의 제조 과정에 있어서, 드릴 가공으로 스루홀 형성용 관통 구멍을 형성할 때, 캐패시터 유전체층의 크랙이 발생하기 쉬워진다. 또한, 여기서 8층 이상의 캐패시터 회로 내장 다층 프린트 배선판을 대상으로 하고 있지만, 캐패시터 회로 내장 다층 프린트 배선판의 층수가 많아질수록, 캐패시터 유전체층에 크랙이 발생하기 쉬워지는 경향이 있다. 특히, 전원 회로층·접지 회로층을 포함하는 클리어런스 홀 부근의 수지분이 높아진 16층 이상의 캐패시터 회로 내장 다층 프린트 배선판이 되면, 더 크랙이 발생하기 쉬워지고, 20층 이상이 되면, 더욱 크랙이 발생하기 쉬워지는 경향이 있다. 따라서, 본건 출원에 관한 발명은, 이들 층수의 캐패시터 회로 내장 다층 프린트 배선판을 대상으로 하는 것이 바람직하다. 또한, 만약을 위해 명기해 두지만, 「8층」, 「16층」 등이라 칭하는 경우에는, 도체층의 층수를 나타내고 있다. 이상의 것으로부터 이해할 수 있듯이, 8층 이상의 다층화가 이루어지고, 토탈 두께가 1.8㎜ 이상, 또한 상술한 요건을 충족시키는 본건 출원에 관한 캐패시터 회로 내장 다층 프린트 배선판은, 드릴 가공으로 스루홀 형성용 관통 구멍이 형성되어 있어도, 수지분이 높은 전원 회로층·접지 회로층을 포함하는 클리어런스 홀 부근의 캐패시터 유전체층의 크랙 발생을 방지할 수 있다.

<캐패시터 회로 내장 다층 프린트 배선판의 제조 방법의 형태>

본건 출원에 관한 캐패시터 회로 내장 다층 프린트 배선판의 제조 방법은, 이하의 공정을 포함하는 것을 특징으로 한다. 이하, 공정마다 설명한다.

다층 적층체의 제조 공정: 이 공정에서는, 먼저, 도 2에 도시하는 바와 같은 캐패시터 유전체층의 표면에 캐패시터 회로를 구비하는 캐패시터 회로 구비 적층판을 준비한다. 이때의 캐패시터 유전체층은, 복합 탄성률 Er이 6.1㎬ 미만인 수지 필름을 구성 재료로서 포함하고 있다. 이 캐패시터 회로 구비 적층판은, 캐패시터 유전체층의 일면측에 캐패시터 회로의 상부 전극으로서 사용하는 구리층을 구비하고, 캐패시터 유전체층의 타면측에 캐패시터 회로의 하부 전극으로서 사용하는 구리층을 구비하는 것이며, 다음과 같은 방법으로 제조하는 것이 가능하다.

이 캐패시터 회로 구비 적층판은, 서브트랙티브법으로 제조할 수 있다. 이러한 경우에는, 예를 들어 다층 프린트 배선판의 내층에 구리층/캐패시터 유전체층/구리층의 층 구성의 내장 캐패시터 회로를 형성하기 위해 사용하는 동장 적층판이며, 두께 방향의 복합 탄성률 Er이 6.1㎬ 미만인 수지 필름을 구성 재료로서 포함하는 캐패시터 유전체층의 양면에 구리층을 구비하는 내장 캐패시터층 형성용 동장 적층판(1)을 준비한다. 이 내장 캐패시터층 형성용 동장 적층판(1)의 모식 단면도가, 도 1에 도시하는 것이다. 그리고, 당해 내장 캐패시터층 형성용 동장 적층판(1)의 양면에, 「상부 전극 E_U/캐패시터 유전체층(2)/하부 전극 E_L」의 층 구성을 구비하는 캐패시터 회로를 형성하여, 도 2에 도시하는 캐패시터 회로 구비 적층판(10)을 얻을 수 있다.

또한, 이 캐패시터 회로 구비 적층판(10)은, 구리박을 사용한 세미에디티브법으로도 제조할 수 있다. 이러한 경우에는, 예를 들어 캐리어박이 구비된 극박 구리박을 적층한 내장 캐패시터층 형성용 동장 적층판(1)을 준비하고, 그 표면으로부터 캐리어박을 제거하여 노출시킨 극박 구리박층의 표면에 캐패시터 회로의 형상에 따른 패턴 도금을 행하고, 그 후, 회로 사이에 노출된 극박 구리박층을 플래시 에칭으로 제거하여, 상술한 층 구성을 구비하는 캐패시터 회로를 형성할 수 있다.

또한, 이 캐패시터 회로 구비 적층판(10)은, 세미에디티브법으로도 제조할 수 있다. 이러한 경우에는, 예를 들어 캐패시터 유전체층의 표면에 시드층을 형성하고, 이 시드층 위에 회로 형상에 따른 패턴 도금을 행한다. 그 후, 회로 사이에 노출된 시드층을 플래시 에칭으로 제거하여, 상술한 층 구성을 구비하는 캐패시터 회로를 형성할 수도 있다.

이상과 같이 하여 얻어진 캐패시터 회로 구비 적층판을 사용하여, 이 양면에 절연층 구성재(5)를 개재해서, 2층 이상의 프린트 배선판을 필요 매수 적층하여 원하는 층수의 다층 적층체를 얻는다. 즉, 일례를 나타내면, 도 3의 (A)에 도시하는 바와 같이, 절연층 구성재(5)(PP0)를 개재하여, 2매의 캐패시터 회로 구비 적층판(10)[여기에서는, 도 2의 (B)에 도시하는 캐패시터 회로 구비 적층판을 사용하고 있음]을 배치하고, 각각의 당해 캐패시터 회로 구비 적층판(10)의 외측에 절연층 구성재(5)(PP1 ~ PPn)와, 2층 이상의 프린트 배선판 PWB1 ~ PWBn을 교대로 적층하고, 마지막으로 절연층 구성재(5)(PPn+1)와, 최외층의 구리층(3)을 형성하기 위한 구리박(7)을 배치하고, 이들을 일괄 적층하여, 도 4의 (B)에 도시하는 다층 적층체(20)를 얻는다.

이때, 도 3의 (A)에 도시하는 바와 같이, 캐패시터 회로 구비 적층판(10)의 표면에, 절연층 구성재(5)(PP1 ~ PPn)와, 2층 이상의 프린트 배선판 PWB1 ~ PWBn을 일괄 적층함으로써 다층 적층체를 얻을 수 있다. 또한, 당해 캐패시터 회로 구비 적층판(10)의 표면에, 절연층 구성재(5)를 개재하여, 2층 이상의 프린트 배선판 PWB1 ~ PWBn을 적층하는 것을, 순차 반복해서 행하여, 다층 적층체를 얻을 수도 있다. 이러한 다층화 프로세스에 있어서, 2층 이상의 프린트 배선판 PWB1 ~ PWBn을 사용함으로써, 예를 들어 20층을 초과하는 고다층화가 요구되어도, 신속히 목적으로 하는 층수의 다층 적층체(20)를 제조할 수 있다. 그리고, 절연층 구성재(5)에는, 프리프레그, 수지 시트 등을 사용하여, 프린트 배선판의 절연층으로서 사용할 수 있는 것이라면, 특별한 한정은 없다. 또한, 이 적층에 사용하는 2층 이상의 프린트 배선판 PWB1 ~ PWBn은, 어떠한 제조 방법을 사용하여 얻어지는 것이어도 된다. 예를 들어, 당해 다층 프린트 배선판 PWB1 ~ PWBn의 제조에 있어서, 구리층 및 절연층 구성재로서 프린트 배선판 제조에 사용할 수 있는 한, 어떠한 것을 사용해도 된다. 또한, 비아 홀 등의 층간 도통 수단의 형성, 각종 도금을 실시하는 등 해도 된다.

천공 가공 공정: 이 공정에서는, 이상과 같이 하여 얻어진 다층 적층체(20)에 대하여, 도 5의 (C)에 도시하는 바와 같이, 드릴 가공에 의해, 필요한 개소에 스루홀 형성용 관통 구멍(6)의 형성을 행한다. 이때의 드릴 가공 조건에 관해서는, 통상의 프린트 배선판의 천공 가공에 사용되는 조건으로서, 드릴 회전수가 60000rpm ~ 200000rpm, 드릴 압입 속도가 0.5m/min ~ 6.0m/min이 일반적으로 사용된다.

마무리 가공 공정: 상술한 스루홀 형성용 관통 구멍(6)의 형성을 행한 후에는, 스루홀의 내벽면에의 구리 도금층 형성, 스루홀 내에의 도전성 페이스트의 충전 등으로 스루홀의 층간 도통을 확보할 필요가 있다. 그 밖에, 드릴 가공에 의한 스루홀 형성용 관통 구멍(6)의 내벽면에 발생하는 스미어를 제거하는 디스미어 처리(과망간산염 수용액을 사용하는 습식 에칭, 플라즈마 에칭 등), 그 밖의 도금 처리 등을 임의로 실시하고, 외층 회로의 형성을 행하여, 캐패시터 회로 내장 다층 프린트 배선판(도시를 생략)을 얻을 수 있다.

이하, 실시예와 비교예를 나타내어, 본건 출원에 관한 발명의 내용을, 더 구체적으로 설명한다.

[실시예 1]

실시예 1에서는, 이하의 공정을 거쳐, 스루홀을 형성한 26층의 캐패시터 회로 내장 다층 프린트 배선판을 제조하고, 스루홀 근방의 캐패시터 유전체층(2)에 있어서의 크랙 발생의 유무를 확인하였다.

내장 캐패시터층 형성용 동장 적층판의 제조: 두께 70㎛의 전해 구리박의 조면화면측에 두께 5㎛의 반경화 수지층을 구비한 수지 구비 구리박과, 두께 방향의 복합 탄성률 Er이 5.87㎬인 폴리이미드 수지 필름(두께 12.5㎛)을 사용하여, 내장 캐패시터층 형성용 동장 적층판을 제조하였다. 당해 수지 구비 구리박을 2장 사용하여, 당해 폴리이미드 수지 필름을 사이에 끼우고, 당해 수지 구비 구리박의 수지면끼리를 대향 배치하여, 프레스 압이 1.5㎫, 프레스 온도 190℃×1시간의 조건에서 적층하고, 도 1의 (B)에 도시하는 「구리층(3)/캐패시터 유전체층(2)(두께 22.5㎛)/구리층(3)」의 층 구성의 내장 캐패시터층 형성용 동장 적층판(1)을 얻었다.

다층 적층체의 제조 공정: 이 공정에서는, 가장 먼저, 당해 내장 캐패시터층 형성용 동장 적층판(1)의 양면에, 드라이 필름을 붙여, 캐패시터 회로의 에칭 패턴을 노광하고, 현상한 후, 구리 에칭을 행하고, 드라이 필름 박리를 행함으로써, 상부 전극 E_U/캐패시터 유전체층(2)/하부 전극 E_L의 층 구성을 구비하는 캐패시터 회로를 형성하여, 도 2의 (B)에 도시하는 바와 같은 캐패시터 회로 구비 적층판(10)을 얻었다.

이어서, 도 3의 (A)에 도시하는 이미지로, 2매의 당해 캐패시터 회로 구비 적층판(10)의 사이에, 절연층 구성재(5)(PP0)를 끼워 넣고, 각각의 당해 캐패시터 회로 구비 적층판(10)의 외측에 절연층 구성재(5)(PP1 ~ PP5)와, 2층의 다층 프린트 배선판 PWB1 ~ PWB5(절연층 두께: 0.1㎜, 회로 두께: 18㎛)를 교대로 배치하여, 최외층에 절연층 구성재(5)(PPn+1)와, 최외층의 구리층(3)을 형성하기 위한 두께 18㎛의 구리박(7)을 배치하고, 이것을 일괄 적층하여, 도 4의 (B)에 도시하는 이미지의 26층의 다층 적층체(20)(토탈 두께가 3.2㎜)를 얻었다. 또한, 이 절연층 구성재(5)(PP0, PP1 ~ PP5, PPn+1)는, 두께 0.05㎜의 프리프레그(파나소닉 가부시키가이샤 제조 MEGTRON6)를, 각 층 2매씩 사용하였다.

천공 가공 공정: 이 공정에서는, 상술에서 얻어진 다층 적층체(20)에 대하여, 드릴 가공에 의해, 도 5의 (C)에 도시하는 바와 같이 필요한 개소에 스루홀 형성용 관통 구멍(6)을 형성하였다. 이 때의 드릴 가공 조건은, 드릴 회전수가 200000rpm, 드릴 압입 속도가 4.0m/min이었다.

[크랙 발생 평가]

상술한 천공 가공 후의 다층 적층체(20)에, 스루홀 형성용 관통 구멍(6)의 내벽면에 구리 도금층을 형성하고, 스루홀 근방의 캐패시터 유전체층(2)에 있어서의 크랙 발생의 유무를 확인하였다. 이 크랙의 확인은, 금속 현미경을 사용하여, 스루홀 근방의 캐패시터 유전체층(2)을 100배로 확대하여 관찰함으로써 행하였다. 평가 결과를 표 1에 나타낸다.

[치수 안정성 평가]

IPC-TM-650 2.2.4에 규정하는 치수 안정성 평가의 시험 방법에 준거하여, 상술한 내장 캐패시터층 형성용 동장 적층판의 구리박 에칭 후 및 가열 후(150℃×30분)의 세로 및 가로의 치수 변화율을 측정하였다.

[실시예 2]

실시예 2에서는, 실시예 1에서 사용한 폴리이미드 수지 필름 대신에, 두께 방향의 복합 탄성률 Er이 2.66㎬인 폴리이미드 수지 필름(두께 14.2㎛)을 사용하여, 실시예 1과 마찬가지의 방법으로, 도 1의 (B)에 도시하는 「구리층(3)/캐패시터 유전체층(2)(두께 24.2㎛)/구리층(3)」의 층 구성의 내장 캐패시터층 형성용 동장 적층판(1)을 얻고, 이것을 사용하여 스루홀을 형성한 26층의 캐패시터 회로 내장 다층 프린트 배선판을 제조하였다. 그리고, 실시예 1과 마찬가지로 크랙 발생 평가 및 치수 안정성 평가를 행하였다. 결과를 표 1에 나타낸다.

[비교예]

비교예에서는, 실시예 1에서 사용한 폴리이미드 수지 필름 대신에, 두께 방향의 복합 탄성률 Er이 6.80㎬인 방향족 폴리아미드 수지 필름(두께 12.1㎛)을 사용하여, 실시예 1과 마찬가지의 방법으로, 도 1의 (B)에 도시하는 「구리층(3)/캐패시터 유전체층(2)(두께 24.2㎛)/구리층(3)」의 층 구성의 내장 캐패시터층 형성용 동장 적층판(1)을 얻고, 이것을 사용하여 스루홀을 형성한 26층의 캐패시터 회로 내장 다층 프린트 배선판을 제조하였다. 그리고, 실시예 1과 마찬가지로 크랙 발생 평가 및 치수 안정성 평가를 행하였다. 결과를 표 1에 나타낸다.

<실시예와 비교예의 대비>

표 1로부터 알 수 있는 바와 같이, 다층 적층체(20)의 캐패시터 유전체층(2)에 있어서의 크랙 발생의 유무를 확인하면, 실시예 1 및 실시예 2에서 얻어진 천공 가공 후의 다층 적층체(20)의 캐패시터 유전체층(2)에 크랙 발생은 확인되지 않았다. 이에 반해, 캐패시터 유전체층을 구성하는 수지 필름의 두께 방향의 복합 탄성률 Er이 6.1㎬를 초과하고 있는 비교예의 경우에는, 크랙 발생이 확인되었다.

치수 안정성 평가에 있어서는, 이하의 사항을 이해할 수 있다. 이 치수 변화율은, 수치(절댓값)가 작을수록 치수 안정성이 좋다고 할 수 있다. 이 관점에서 보면, 실시예 1과 비교예가 동등하고, 실시예 2의 치수 안정성이 낮다고 판단할 수 있다. 이것으로부터, 크랙 발생을 방지한다는 관점에서는, 캐패시터 유전체층을 구성하는 수지 필름의 두께 방향의 복합 탄성률이 낮은 편이 좋다고 할 수 있지만, 실시예 2와 같이 복합 탄성률이 3.0㎬ 이하가 되면 치수 안정성이 저하되는 경향이 있다. 따라서, 캐패시터 유전체층의 크랙 발생을 효과적으로 방지하고, 또한 치수 안정성이 우수한 캐패시터 회로 내장 다층 프린트 배선판을 얻고자 하면, 캐패시터 유전체층을 구성하는 수지 필름의 두께 방향의 복합 탄성률이 3.0㎬ ~ 6.1㎬ 미만인 것이 바람직하다.

본건 출원에 관한 내장 캐패시터층 형성용 동장 적층판은, 캐패시터 유전체층을 구성하는 수지 필름의 두께 방향의 복합 탄성률 Er 등을 적정한 범위로 함으로써, 프린트 배선판 제조 프로세스에 있어서의 스루홀 형성용 관통 구멍을 형성할 때의 드릴 가공 시에, 캐패시터 유전체층에 크랙이 발생하는 것을 효과적으로 방지할 수 있다. 따라서, 설계대로의 캐패시터 특성을 구비하는 캐패시터 회로 내장 다층 프린트 배선판의 제공이 가능하게 된다. 또한, 캐패시터 회로 내장 다층 프린트 배선판의 제조 방법은, 종래의 생산 방법에 아무런 변경을 가하는 일 없이 사용할 수 있기 때문에, 여분의 설비 투자를 필요로 하지 않아 바람직하다.

1: 내장 캐패시터층 형성용 동장 적층판
2: 캐패시터 유전체층
3: 구리층
4: 수지층
5: 절연층 구성재
6: 스루홀 형성용 관통 구멍
7: 구리박
10: 캐패시터 회로 구비 적층판
20: 다층 적층체
F: 수지 필름
E_U: 상부 전극
E_L: 하부 전극
PWB1 ~ PWBn: 2층 이상의 다층 프린트 배선판

Claims

다층 프린트 배선판의 층 내에 구리층/캐패시터 유전체층/구리층의 층 구성의 내장 캐패시터 회로를 포함하는 내장 캐패시터층을 형성하기 위한 동장 적층판이며,
당해 캐패시터 유전체층은 적어도 수지 필름을 구성 재료로서 포함하는 것이고,
당해 캐패시터 유전체층의 드릴 가공시의 크랙 방지를 위해, 당해 수지 필름의 두께 방향의 나노인덴테이션법으로 측정하여 얻어지는 복합 탄성률 Er이 6.1㎬ 미만인 것을 특징으로 하는, 내장 캐패시터층 형성용 동장 적층판.
제1항에 있어서,
상기 구리층은 두께 18㎛ ~ 105㎛인, 내장 캐패시터층 형성용 동장 적층판.
제1항 또는 제2항에 있어서,
상기 캐패시터 유전체층은 두께 30㎛ 이하인, 내장 캐패시터층 형성용 동장 적층판.
제1항에 있어서,
상기 캐패시터 유전체층은, 수지층/수지 필름층/수지층의 층 구성을 구비하는 것인, 내장 캐패시터층 형성용 동장 적층판.
드릴 가공에 의해 형성된 스루홀과, 내장 캐패시터 회로를 포함하는 내장 캐패시터층을 구비하는 다층 프린트 배선판이며,
당해 내장 캐패시터 회로를 구성하는 캐패시터 유전체층의 드릴 가공시의 크랙 방지를 위해, 당해 캐패시터 유전체층을 구성하는 수지 필름의 두께 방향의 나노인덴테이션법으로 측정하여 얻어지는 복합 탄성률 Er이 6.1㎬ 미만인 것을 특징으로 하는, 캐패시터 회로 내장 다층 프린트 배선판.
제5항에 있어서,
상기 캐패시터 유전체층의 양면에 배치하는 전극 회로는 두께 18㎛ ~ 105㎛의 구리층인, 캐패시터 회로 내장 다층 프린트 배선판.
제5항에 있어서,
상기 캐패시터 유전체층은 두께 30㎛ 이하인, 캐패시터 회로 내장 다층 프린트 배선판.
제5항에 있어서,
상기 내장 캐패시터층을 구성하는 캐패시터 유전체층은, 수지층/수지 필름층/수지층의 층 구성을 포함하는, 캐패시터 회로 내장 다층 프린트 배선판.
제5항에 있어서,
상기 캐패시터 회로 내장 다층 프린트 배선판은 토탈 두께가 1.8㎜ 이상이고, 또한 8층 이상인, 캐패시터 회로 내장 다층 프린트 배선판.
내장 캐패시터층 형성용 동장 적층판을 사용한 캐패시터 회로 내장 다층 프린트 배선판의 제조 방법이며,
이하의 공정을 포함하는 것을 특징으로 하는, 캐패시터 회로 내장 다층 프린트 배선판의 제조 방법.
다층 적층체의 제조 공정: 드릴 가공시의 크랙 방지를 위해 나노인덴테이션법으로 측정하여 얻어지는 복합 탄성률 Er이 6.1㎬ 미만인 수지 필름을 구성 재료로서 포함하는 캐패시터 유전체층의 표면에, 캐패시터 회로를 구비하는 캐패시터 회로 구비 적층판을 준비하고, 이 양면에 절연층 구성재를 개재하여, 2층 이상의 프린트 배선판을 필요 매수 적층해서 원하는 층수의 다층 적층체를 얻음.
천공 가공 공정: 당해 다층 적층체에 대하여, 드릴 가공에 의해, 필요한 개소에 스루홀 형성용 관통 구멍의 형성을 행함.
마무리 가공 공정: 당해 스루홀 형성용 관통 구멍의 형성을 행한 후, 디스미어 처리에 의한 스미어 제거, 층간 도통 형성, 도금 처리 등의 필요한 가공을 실시해서, 외층 회로의 형성을 행하여 캐패시터 회로 내장 다층 프린트 배선판을 얻음.
제10항에 있어서,
상기 다층 적층체의 제조 공정에 있어서, 상기 캐패시터 회로 구비 적층판의 양면에, 절연층 구성재를 개재하여, 2층 이상의 프린트 배선판을 필요 매수 적층하여 얻는 다층 적층체의 층수가 8층 이상인, 캐패시터 회로 내장 다층 프린트 배선판의 제조 방법.