KR20070042560A

KR20070042560A - 다층 프린트 배선판의 제조 방법 및 그 제조 방법으로얻어진 다층 프린트 배선판

Info

Publication number: KR20070042560A
Application number: KR1020077004590A
Authority: KR
Inventors: 켄스케 나카무라
Original assignee: 미쓰이 긴조꾸 고교 가부시키가이샤
Priority date: 2004-08-10
Filing date: 2005-08-09
Publication date: 2007-04-23
Also published as: TW200617098A; CN101002516A; US8062539B2; JPWO2006016586A1; TWI302159B; WO2006016586A1; US20080257480A1

Abstract

유전층의 막 두께 균일성 및 캐패시터 회로의 위치 정확도가 뛰어나고, 가능한 한 여분의 유전체층을 제거한 다층 프린트 배선판의 제조 기술 및 내장 캐패시터 회로를 구비한 다층 프린트 배선판의 제공을 목적으로 한다. 이 목적을 달성하기 위하여, 베이스 전극 회로를 구비한 코어재의 양면에 유전층 및 제1 도전성 금속층을 마련하는 제1 도전성 금속층 접합 공정, 외층에 위치하는 상기 제1 도전성 금속층을 상부 전극으로 가공하고 회로부 이외의 영역의 유전층을 노출시키는 상부 전극 형성 공정, 회로부 이외의 노출된 유전층을 제거하는 유전층 제거 공정, 상부 전극 간 갭을 메우고 상부 전극 상에 절연층 및 제2 도전성 금속층을 마련하는 제2 도전성 금속층 접합 공정, 제2 도전성 금속층을 외층 회로로 가공하는 외층 회로 형성 공정을 거치는 내장 캐패시터 회로를 구비하는 다층 프린트 배선판의 제조 방법 등을 채용한다.

Description

다층 프린트 배선판의 제조 방법 및 그 제조 방법으로 얻어진 다층 프린트 배선판{METHOD FOR MANUFACTURING MULTILAYER PRINTED WIRING BOARD AND MULTILAYER PRINTED WIRING BOARD OBTAINED BY THE MANUFACTURING METHOD}

본 발명은 다층 프린트 배선판의 제조 방법 및 그 제조 방법으로 얻어진 다층 프린트 배선판에 관한 것이다. 특히, 캐패시터 회로를 내장하는 다층 프린트 배선판의 제조 방법으로서 바람직한 것을 제공한다.

종래부터 캐패시터 회로를 내장한 다층 프린트 배선판은 그 내층에 위치하는 절연층내의 1 이상의 층을 유전층으로 이용하고, 그 유전층의 양면에 위치하는 내층 회로에 캐패시터로서의 상부 전극 및 베이스 전극이 대치하는 형태로 이용되어 왔다. 따라서, 이와 같은 캐패시터 회로는 내장 캐패시터 회로라고 칭해지는 일도 있었다.

이와 같은 내장 캐패시터를 구비하는 다층 프린트 배선판은 일반적인 프린트 배선판의 제조 프로세스를 응용하여 도 17 내지 도 19에 나타낸 제조 방법이 검토되어 왔다. 즉, 도 17(a)에 나타낸 내층 코어재(2a)(도면 중에서는 절연층(3)의 편면 또는 양면에 베이스 전극(4)이 형성된 것)를 이용하고, 이 양면에 고유전율 재료를 이용한 유전층(5)과 제1 도전성 금속박(6)을 접합하여, 도 17(b)에 나타내는 바와 같은 상태가 되는 것이 기대된다.

그리고 외층에 위치하는 제1 도전성 금속층(6)을 에칭 등을 하여 캐패시터의 상부 전극(7)이 되는 회로를 포함하는 상부 전극으로 가공하여, 도 18(c)에 나타내는 상태가 된다. 이때, 회로부 이외의 영역의 유전층은 노출된 상태가 된다.

이어서, 도 18(d)에 나타내는 바와 같이, 상부 전극(7)의 위에 프리프레그(11) 및 제2 도전성 금속박(8)을 접합시킨다(도면 중에는, 프리프레그에 포함된 골격재의 도시는 생략하였다. 본 명세서의 전체에서 마찬가지이다.). 그리고 외층에 위치하는 제2 도전성 금속층(8)을 에칭 등을 하여 캐패시터의 상부 전극(7)이 되는 회로를 포함하는 외층 회로로 가공하여, 도 19(e)에 나타내는 내장 캐패시터 회로를 구비한 다층 프린트 배선판(1´)이 얻어진다.

도 17 내지 도 19에 나타낸 내장 캐패시터 회로를 구비한 다층 프린트 배선판의 제조 방법은 통상적인 다층 프린트 배선판의 제조 방법을 그대로 전용한 것으로, 유전층이 다층 프린트 배선판의 전체 면에 걸쳐 퍼져 있어 캐패시터 회로 이외의 전원 라인, 신호 전달 라인의 베이스 및 주변에도 유전층이 존재하게 된다. 이 유전층은 고유전율이기 때문에 시그널 신호 등의 전송 시에 유전 손실이 커지는 문제가 있었다. 또한, 이 유전층에 대하여 인덕터 등의 다른 회로 소자를 매립하려고 해도 불가능한 경우가 많아 회로 설계에 일정한 제약을 받는 것이 통상적이었다.

따라서, 당업자 사이에서는 유전체층을 필요한 부위에만 형성하기 위하여 특허 문헌 1에 개시되어 있는 바와 같이, 내층 기판 표면에 마련한 절연층을 개구 처리하여 그 부위에 고유전 재료를 매립하거나, 특허 문헌 2에 개시되어 있는 바와 같이, 미리 수지 필름상에 형성한 캐패시터 회로 부착층을 내층 코어재 표면에 전사하는 방법, 특허 문헌 3에 개시되어 있는 바와 같이, 스크린 인쇄법으로 유전체 필러를 함유한 페이스트를 인쇄하는 등의 방법이 채용되어 왔다.

특허 문헌 1: 일본 특허 공개 평09-116247호 공보

특허 문헌 2: 일본 특허 공개 제2000-323845호 공보

특허 문헌 3: 일본 특허 공개 평08-125302호 공보

<발명이 해결하고자 하는 과제>

그러나, 상기의 일반적인 프린트 배선판의 제조 프로세스를 전용하여 내장 캐패시터층을 구비하는 다층 프린트 배선판을 제조하고자 하면, 도 17(a)에 나타낸 내층 코어재(2a)의 양면에 고유전율 재료를 이용한 유전층(5)과 제1 도전성 금속박(6)의 접합에서 큰 문제가 발생되었다. 일반적으로, 유전층(5)에 포함되는 필러 함유율이 80wt%를 넘는 것이 일반적이어서, 수지량이 적기 때문에 접합 시의 레진 플로우가 적어 베이스 전극 간의 갭을 잘 메울 수 없어, 도 17(b)에 도시한 바와 같은 이상적인 상태로는 할 수 없었다.

또한, 상기 제조 방법을 잘 채용하여 캐패시터 회로의 위치 정확도 문제가 해소되더라도, 상기 제조 방법으로 얻어진 다층 프린트 배선판은 유전층이 전체 면에 걸쳐 퍼져 있어 필요한 부위에만 유전층을 남기는 것은 불가능하다. 또한, 특허 문헌 2 내지 특허 문헌 3에 개시된 발명에서는, 불요부(不要部)에 유전층이 잔류한 상태는 해소할 수 있지만, 유전층의 막 두께 균일성이 부족하여 전사나 스크린 인쇄할 때의 위치 정확도에 문제가 생겼다.

캐패시터는 가능한 한 큰 전기 용량을 가질 것이 기본적인 품질로서 요구된다. 캐패시터의 용량(C)은 C=εε₀(A/d)의 식(ε₀은 진공의 유전율)으로부터 계산된다. 특히, 최근의 전자 및 전기기기 등의 경박단소화(輕薄短小化)의 흐름에 따라 프린트 배선판에도 마찬가지의 요구가 행해지게 되었으나, 일정한 프린트 배선판 면적 중에서 캐패시터 전극의 면적을 넓게 취하는 것은 거의 불가능하여 표면적(A)에 관한 개선에 관해서는 한계가 있음은 분명하다. 따라서, 캐패시터 용량을 증대시키기 위해서는 캐패시터 전극의 표면적(A) 및 유전체층의 비유전율(ε)이 일정하면 유전체층의 두께(d)를 얇게 할 필요가 있어, 막 두께 균일성이 부족한 것은 캐패시터로서의 품질의 편차가 커져 바람직하지 않다.

또한, 전사나 스크린 인쇄할 때의 위치 정확도에 문제가 있는 경우에는, 모처럼 형성한 상부 전극과 베이스 전극의 위치에 어긋남이 발생하여 캐패시터의 전기 용량을 좌우하는 표면적(A)의 실효 면적이 감소해 설계대로의 캐패시터 성능을 얻을 수 없게 되어 제품 품질이 사양 미달이 된다.

이에, 복잡한 제조 방법을 필요로 하지 않고 유전층의 막 두께 균일성 및 캐패시터 회로의 위치 정확도가 뛰어나며, 캐패시터 회로부를 제외하고 가능한 한 유전체층을 제거한 다층 프린트 배선판의 제조 기술 및 캐패시터 회로를 내장하는 다층 프린트 배선판이 요구되게 되었다.

<과제를 해결하기 위한 수단>

이에, 본 발명자들은 연구를 거듭한 결과, 본 발명에 따른 캐패시터 회로를 내장하는 다층 프린트 배선판의 제조 방법에 이르렀다. 이 제조 방법은 종래의 가장 일반적인 프린트 배선판의 제조 프로세스를 채용할 수 있기 때문에, 특별한 설비 투자도 필요로 하지 않아 공업적인 메리트가 크다.

본 발명에 따른 다층 프린트 배선판은 그 내층에 내장 캐패시터 회로를 구비하는 다층 프린트 배선판으로서, 이하의 공정 A1 ~ 공정 E 및 공정 A2 ~ 공정 E의 흐름 도중, 공정 C 종료 후에 공정 F를 추가하여 구비하는 제조 방법을 채용함으로써 얻어진다. 즉, 이하의 제조 공정 형태가 된다.

(제1 형태)

공정 A1: 절연층의 편면 또는 양면에 베이스 전극을 구비한 코어재의 베이스 전극을 가지는 면에 유전층 및 제1 도전성 금속층을 마련하는 제1 도전성 금속층 접합 공정.

공정 B: 외층에 위치하는 상기 제1 도전성 금속층을 상부 전극으로 가공하고, 회로부 이외의 영역의 유전층을 노출시키는 상부 전극 형성 공정.

공정 C: 회로부 이외 영역의 노출된 유전층을 제거하는 유전층 제거 공정.

공정 D: 상부 전극 간 갭을 메우고 상부 전극 위에 절연층 및 제2 도전성 금속층을 마련하는 제2 도전성 금속층 접합 공정.

공정 E: 제2 도전성 금속층을 외층 회로로 가공하는 외층 회로 형성 공정.

(제2 형태)

공정 A2: 절연층의 편면 또는 양면에 베이스 전극이 되는 금속층을 전체 면에 구비한 코어재의 금속층 측에 유전층 및 제1 도전성 금속층을 마련하는 제1 도전성 금속층 접합 공정.

공정 F: 공정 A2 ~ 공정 C에 의해 유전층이 제거되고, 베이스 전극용 금속층이 노출된 적층판에 소정의 베이스 전극 회로 패턴을 형성하는 공정

상기 두 형태에 공통되는 공정에 관한 설명은 중복을 피하기 위하여 1회만 설명한다.

이때의 절연층의 편면 또는 양면에 베이스 전극을 구비한 코어재로는 도 1의 (A)에 나타내는 통상적인 양면 프린트 배선판, 도 1의 (B)에 나타내는 베이스 전극 회로가 절연층에 매립된 평탄한 표면을 구비하는 프린트 배선판 모두 사용하는 것이 가능하다. 단, 이들 코어재 중 어느 것을 사용하는가에 따라 유전층의 형성 방법에 차이가 생기므로, 이하의 실시 형태에서 상세히 설명한다.

편면에만 전극을 구비한 코어재를 형성하기 위해서는 편면에 금속층을 배치하고 대면에는 이형 필름을 배치하여 성형하는 방법과, 양면에 금속층을 배치하여 성형 후 금속층의 편면만 에칭제거하는 방법이 일반적으로 채용되어 있지만, 그 이후의 유전체의 접착력의 안정화를 위해서는 후자를 채용하여 수지면에 요철을 형성하거나, 전자를 채용한 경우에는 기계적 또는 화학적으로 조화(粗化) 처리를 할 것이 추천된다.

또한, 베이스 전극의 형성 시에는 예정되어 있는 상부 전극보다 약간 큰 사이즈로 해 두는 것이 위치 정확도의 향상 및 캐패시터 용량의 편차를 억제하기 위해서는 바람직하다.

상기 공정 A1에서 사용하는 절연층의 편면 또는 양면에 베이스 전극 회로를 구비한 코어재로서 베이스 전극 회로가 표면으로부터 돌출된 요철 표면을 구비하는 프린트 배선판을 이용하는 경우 및 상기 공정 A2를 채용한 경우에는 그 표면에 수지 단독층과 유전체 필러 함유층으로 이루어지는 유전층 구성재를 접합하여 유전층을 형성하는 것이 바람직하다.

이 수지 단독층과 유전체 필러 함유층으로 이루어지는 유전층 구성재를 접합시켜 유전층을 형성하는 기법에 의해 복수의 유전층을 적층하여 캐패시터의 총 용량 및 배치의 자유도를 향상시키는 것도 가능해진다.

상기 공정 Al에서 이용하는 절연층의 편면 또는 양면에 베이스 전극 회로를 구비한 코어재로서 베이스 전극 회로가 절연층에 매립되어 평탄한 표면을 구비하는 프린트 배선판을 이용하는 경우에는, 그 표면에 유전체 필러 함유층을 직접 접합시켜 유전층으로 하는 것이 가능해진다.

그리고 유전층 제거 공정에 있어서, 제1 전극 회로 사이에 노출된 유전층을 제거하기 위해서는 화학적으로 용해제거하는 방법, 특히 디스미어 처리를 이용하는 것이 바람직하다.

또한, 유전층 제거 공정에 있어서, 제1 전극 회로 사이에 노출된 유전층을 제거하기 위해서는 기계적 가공에 의한 제거 방법, 특히 블래스트 처리를 이용하는 것이 바람직하다.

상기 제조 방법으로 얻어진 캐패시터 회로를 내장한 다층 프린트 배선판은 내장 캐패시터부 이외의 유전층이 최대한 제거되어 있기 때문에, 캐패시터 회로부가 절연층의 구성 수지로 덮여 있어 유전층과 절연층의 밀착성 문제가 발생하는 일도 없으며, 내층부에서의 디라미네이션 발생도 적어진다. 또한, 이 제조 방법을 채용하는 한 유전층의 막 두께 균일성이 양호하고 캐패시터 회로의 위치 정확도가 양호하며 캐패시터 용량의 편차도 억제된 양호한 배선판이 된다.

<발명의 효과>

본 발명에 따른 내장 캐패시터 회로를 구비하는 다층 프린트 배선판의 제조 방법은 불필요한 부위에 유전층이 존재하지 않기 때문에, 캐패시터 회로를 형성한 것과 동일면 내에 신호 회로를 형성하더라도 시그널 신호 등의 전송 시에 유전 손실이 커지는 일이 없으며, 인덕터 등의 다른 회로 소자를 매립하는 것도 가능해져 회로설계의 제약 조건을 큰 폭으로 완화하는 것이 가능해진다. 따라서, 이 제조 방법으로 얻어진 내장 캐패시터 회로를 구비하는 다층 프린트 배선판은 극히 고품질이다.

이하, 실시형태와 실시예를 통하여, 본 발명을 보다 상세하게 설명한다.

도 1은 본 발명에서 이용하는 대표적인 코어재 3종의 모식 단면도이다.

도 2는 코어재(2a)를 사용하여 캐패시터 회로를 내장하는 다층 프린트 배선판을 제조하는 플로우를 나타내는 모식도이다.

도 3은 코어재(2a)를 사용하여 캐패시터 회로를 내장하는 다층 프린트 배선판을 제조하는 플로우를 나타내는 모식도이다.

도 4는 코어재(2a)를 사용하여 캐패시터 회로를 내장하는 다층 프린트 배선판을 제조하는 플로우를 나타내는 모식도이다.

도 5는 코어재(2a)의 표면에 유전층 및 제1 도전성 금속층을 마련하는 방법을 나타낸 모식도이다.

도 6은 유전체 필러 함유 수지층 부착 금속박의 제조 플로우를 나타낸 모식도이다.

도 7은 코어재(2c)를 사용하여 캐패시터 회로를 내장하는 다층 프린트 배선판을 제조하는 플로우를 나타내는 모식도이다. 또한, 블래스트 처리를 이용한 경우의 유전층의 제거 프로세스를 나타낸 모식도이다.

도 8은 코어재(2c)를 사용하여 캐패시터 회로를 내장하는 다층 프린트 배선판을 제조하는 플로우를 나타내는 모식도이다.

도 9는 코어재(2b)의 표면에 유전층 및 제1 도전성 금속층을 마련한 상태를 나타낸 모식도이다.

도 10은 코어재(2b)의 표면에 유전층 및 제1 도전성 금속층을 마련하는 방법을 나타낸 모식도이다.

도 11은 코어재(2b)를 사용하여 캐패시터 회로를 내장하는 다층 프린트 배선판을 제조하는 플로우를 나타내는 모식도이다.

도 12는 코어재(2b)를 사용하여 캐패시터 회로를 내장하는 다층 프린트 배선판을 제조하는 플로우를 나타내는 모식도이다.

도 13은 캐리어박 부착 동박 회로의 모식 단면도이다.

도 14는 캐리어박 부착 동박 회로의 제조 플로우를 나타낸 모식 단면도이다.

도 15는 캐리어박 부착 동박 회로의 제조 플로우를 나타낸 모식 단면도이다.

도 16은 캐리어박 부착 동박 회로를 이용한 베이스 전극이 절연층에 매설되어 평탄한 표면을 구비하는 프린트 배선판(코어재(2b))의 제조 플로우를 나타내는 모식도이다.

도 17은 코어재(2a)를 사용하여 캐패시터 회로를 내장하는 다층 프린트 배선판의 제조 플로우를 나타내는 모식도(종래법)이다.

도 18은 코어재(2a)를 사용하여 캐패시터 회로를 내장하는 다층 프린트 배선판의 제조 플로우를 나타내는 모식도(종래법)이다.

도 19는 코어재(2a)를 사용하여 캐패시터 회로를 내장하는 다층 프린트 배선판의 제조 플로우를 나타내는 모식도(종래법)이다.

[참조 부호에 대한 간단한 설명]

1, l´…내장 캐패시터 회로를 구비한 다층 프린트 배선판

2a, 2b, 2c…코어재(a: 양면 돌출, b: 양면 매립, c: 양면 전체 면)

3…절연층(수지 필름 및 프리프레그 동등품)

4…베이스 전극(베이스 전극 회로)

5…유전층

6…제1 도전성 금속층 또는 금속박

7…상부 전극(상부 전극 회로)

8…제2 도전성 금속층

9…외층 회로

10…에칭 레지스트층

20…유전체 필러 함유 수지 용액막

21…미세 동 입자

22…반경화 상태의 유전체층

23, 23′…유전체 필러 함유 수지 부착 금속박의 제조 프로세스

30…유전체 필러 함유 시트

31…유전체 필러 함유 수지층

32…유전체 필러 불함유 수지 용액막

40…캐리어박 부착 동박 회로

41…캐리어박

42…접합계면(박리층)

43…회로 형성용 동박층

44…캐리어박 부착 전해 동박

[발명의 실시형태]

이하, ‘내장 캐패시터 회로를 구비하는 다층 프린트 배선판의 제조 방법’과 ‘내장 캐패시터 회로를 구비하는 다층 프린트 배선판’으로 나누어 설명한다.

<내장 캐패시터 회로를 구비하는 다층 프린트 배선판의 제조 방법 1>

본 발명에 따른 캐패시터 회로를 내장하는 다층 프린트 배선판(이하, 간단히 ‘다층 프린트 배선판’이라 칭한다.)의 제조 방법을 도 2 내지 도 6을 주로 이용하고, 도 13 내지 도 16을 보조적으로 이용하여 설명한다. 한편, 본 발명에 있어서는, 도면을 다수 이용하여 설명을 행하지만, 그 도면 중에서 캐패시터부와 층간 회로의 전기적 도통을 확보하기 위한 비어홀 등은 통상적인 방법에 기초하여 임의의 시점 및 형상으로 형성할 수 있다. 따라서, 이들 층간 도통 수단의 기술은 생략하고, 본 발명이 기술적 사상으로서 명료하게 이해가능하도록 라미네이트 순서 및 유전층의 제거 순서를 주로 설명한다. 배경 기술에서 이용한 도면도 마찬가지이다. 또한, 본 발명에서는 코어재의 편면에만 유전체층을 형성하는 케이스도 기술하고 있지만, 통상적인 방법에 따른 양면과 편면만으로 나누는 것이 용이하기 때문에, 도면은 편의상 양면에 유전체층을 형성하는 것으로 한정하였다.

본 발명에 따른 다층 프린트 배선판의 제조 방법은, 이하의 공정 A ~ 공정 F를 구비하는 것을 특징으로 한다. 따라서, 공정 순으로 설명한다. 한편, 여기서 명기해 두지만, 이하에 기술하는 제조 방법은 가장 전형적이고 또한 일반적인 제조 방법을 채용하고 있는 것에 지나지 않으며, 이하의 기술적 사상을 포함하는 내장 캐패시터 회로를 구비하는 다층 프린트 배선판의 제조 방법 모두에 적용할 수 있 다.

(공정 A1-1)

이 공정에서는 절연층의 양면에 베이스 전극 회로를 구비한 코어재의 편면 또는 양면에 유전층 및 제1 도전성 금속층을 마련하는 것으로, 제1 도전성 금속층 접합 공정이라 칭한다.

여기서 사용하는 코어재(2a)는 도 2(a)(=도 1(A))에 나타내는 것이며, 절연층(3)에는, 종래부터 이용되어 온 글래스-에폭시 수지 기재, 글래스-폴리이미드 수지 기재 등을 이용하여 구성되는 것 등의 모든 개념을 포함하는 것이다. 그리고 베이스 전극 회로에는, 캐패시터 전극의 일면이 되는 전극 형상을 포함하는 것이다. 1조의 캐패시터 전극의 일방을 상부 전극이라 부르고, 타방을 베이스 전극이라 부르지만, 본 명세서에서는 베이스 전극 회로의 표면에 형성한 캐패시터 전극을 베이스 전극(4)이라 칭하기로 한다.

일반적으로, 당해 코어재의 절연층의 양면에는 금속박이 접합되고, 이 금속박을 에칭함으로써 캐패시터의 베이스 전극(4)을 포함하는 베이스 전극 회로가 형성된다. 또한, 쓰루홀이나 비어홀을 이용하여 베이스 전극 회로의 양면에 있는 베이스 전극 회로끼리의 층간 도통을 확보하는 경우에는 베이스 전극 회로를 에칭하기 전에 통상적인 방법에 따른 층간 도통 형성이 행해진다.

그리고 당해 코어재의 양면에 유전층(5) 및 제1 도전성 금속층(금속박)(6)을 접합함으로써, 도 2(b)에 나타내는 상태가 된다. 이 유전층 및 제1 도전성 금속층의 접합에 관해서는 후술한다.

여기에서 말하는 ‘유전층’은 유전체 필러와 유기제로 이루어지는 층을 주로 상정하고 있다. 여기에서 말하는 유기제는 유전층과 금속박의 접합을 가능하게 하고 유전층의 형상을 최소한 유지할 수 있는 것이면 특별히 한정을 요하는 것은 아니다. 이 유기제는 유전체 필러를 유전층 형상으로 성형하기 위한 바인더 수지로서 기능하는 것이다.

그리고 유전체 필러는 유전층 중에 분산시켜 존재시키는 것으로, 최종적으로 캐패시터 형상으로 가공했을 때의 캐패시터의 전기 용량을 증대시키기 위하여 사용하는 것이다. 이 유전체 필러에는, BaTiO₃, SrTiO₃, Pb(Zr-Ti)0₃(통칭 PZT), PbLaTiO₃·PbLaZrO(통칭 PLZT), SrBi₂Ta₂0₉(통칭 SBT) 등의 페브로스카이트 구조를 가지는 복합 산화물의 유전체 가루를 사용하는 것이 일반적이다. 또한, 유전체 필러는 먼저 입경이 O.1 ~ 1.0㎛ 범위의 분체를 이용하는 것이 바람직하다. 그리고 현 단계에서 분체로서의 제조 정확도를 고려하면 유전체 필러로서 페브로스카이트 구조를 가지는 복합 산화물 중 티탄산바륨을 이용하는 것이 바람직하다. 이때의 유전체 필러로는 가소성시킨 티탄산바륨 또는 미가소성의 티탄산바륨 중 어느 것도 이용할 수 있다. 높은 유전율을 얻고자 하는 경우에는 가소성시킨 티탄산바륨을 이용하는 것이 바람직하지만, 프린트 배선판 제품의 설계 품질에 따라 선택하여 사용하면 된다.

또한, 티탄산바륨의 유전체 필러가 입방정 결정 구조를 가지는 것이 가장 바람직하다. 티탄산바륨이 가지는 결정 구조에는 입방정과 정방정이 존재하지만, 입 방정 구조를 가지는 티탄산바륨의 유전체 필러가 정방정 구조만을 가지는 티탄산바륨의 유전체 필러를 이용한 경우에 비해, 최종적으로 얻어지는 유전체층의 유전율 값이 안정화된다. 따라서, 적어도 입방정과 정방정 쌍방의 결정 구조를 함께 가진 티탄산바륨 가루를 이용할 필요가 있다고 말할 수 있다.

이상 기술한 유기제와 유전체 필러를 혼합하여 유전체 필러 함유 수지 용액으로 하고, 프린트 배선판의 내장 캐패시터층의 유전층 형성용으로 하는 것이다. 이때의 유기제와 유전체 필러의 배합 비율은 유전체 필러의 함유율이 75wt% ~ 85wt%, 잔부 유기제로 하는 것이 바람직하다. 유전체 필러의 함유율이 75wt% 미만인 경우에는 시장에서 현재 요구되고 있는 비유전율을 만족하지 못하며, 유전체 필러의 함유율이 85wt%를 넘으면 유기제의 함유율이 15wt% 미만이 되어 유전체 필러 함유 수지와 여기에 접합시키는 금속박과의 밀착성이 손상되어 프린트 배선판 제조용으로서의 요구 특성을 만족하는 적층판의 제조가 곤란해진다.

그리고 코어재의 양면에 유전층 및 제1 도전성 금속층을 마련하려면, 도 5(i)에 나타내는 바와 같이, 유전체 필러 함유층 시트(30)와 금속박(6)을 독립적으로 이용하거나, 도 5(ii)에 나타내는 바와 같이, 유전체 필러 함유 수지층 부착 금속박(23)을 이용하는 방법을 이용하여 행해진다. 그러나, 도 5에 나타내는 유전체 필러 함유 수지층 부착 금속박(23)을 이용하는 편이 유전층을 얇게 마무리할 수 있는 점에서 유리하다고 생각된다.

더 중요한 것은, 절연층의 양면에 베이스 전극 회로를 구비한 코어재가 베이스 전극 회로가 표면으로부터 돌출된 요철 표면을 구비하는 경우 또는 베이스 전극 회로가 되는 금속층이 전체 면에 존재하는 경우에는, 유전체 필러 함유 시트는 도 5(i)로부터 알 수 있는 바와 같은 유전체 필러 함유층(30)과 수지 단독층(31)의 2층 구조를 구비한 것을 이용한다. 마찬가지로, 도 5(ii)로부터 알 수 있는 바와 같이, 유전체 필러 함유 수지층 부착 금속박(23)의 반경화 상태의 유전층(22)이 유전체 필러 함유층(31)과 수지 단독층(32)의 2층 구조를 구비한 것을 이용한다.

이 유전체 필러 함유 수지층 부착 금속박(23)은 도 6에 나타내는 바와 같이하여 얻어진다. 상술한 유전체 필러 함유 수지 용액을 금속박(6)의 접합면에 소정의 두께가 되도록 도포하고, 유전체 필러 함유 수지 용액막(20)을 형성하여 건조시킴으로써, 도 6(A)에 나타내는 바와 같이, 금속박(6) 위에 반경화 상태의 유전체 필러 함유 수지층(31)을 형성한다(이 단계의 것이 후술하는 제조 방법 2의 유전체 필러 함유 수지 부착 금속박(23´)이다.). 그리고 다시 수지만을 도포하여 건조시킴으로써 도 6(B)에 나타내는 바와 같이, 수지 단독층(32)을 형성함으로써 유전체 필러 함유 수지층 부착 금속박(23)이 얻어진다. 여기서, 금속박의 접합면은 유전체층과의 접착에 사용하는 면이며, 통상적으로는 수지 내로 파고들어 앵커 효과를 발휘시키기 위한 미세 동 입자(21) 등의 조화 처리를 구비한 것이다. 도면 중에서는, 미세한 구리 입자가 부착된 것을 이미지로서 기재하고 있다. 단, 설명상 필요하지 않은 한, 도면의 기재 중에서 조화 처리는 생략하고 있다. 캐패시터층을 구성하는 금속박 접합적층판으로 이용하는 금속박은 유전체층의 두께를 균일하게 유지하기 위하여 가능한 한 평탄한 제품을 이용하는 것이 바람직하다. 따라서, 베리 로 프로파일(Very Low Profile, VLP) 동박, 압연 동박 등을 이용하는 것이 바람직하며, 또 한 반드시 조화 처리를 필요로 하는 것은 아니다. 한편, 도면 중에 흑점으로 나타내고 있는 것이 유전체 필러(F)이다.

금속박(6)에 도포한 유전체 필러 함유 수지 용액막(20)의 건조에는 단순한 풍건, 가열 건조 또는 이것들을 조합하여 이용하는 등의 기법을 채용하는 것이 가능하고, 건조 분위기도 대기 건조, 감압 건조 등을 공정에 맞추어 임의로 채용하는 것이 가능하다. 또한, 유전체 필러 함유 수지층(31) 위에 소정량의 수지를 도포하고, 상술한 바와 같이 건조시켜 수지 단독층(32)로 하여 유전체 필러 함유 수지 복합층으로 한다. 이 수지 단독층의 두께는 베이스 전극 회로의 높이(두께)에 따라 임의로 조정한다. 이상과 같이 하여, 금속박(6) 위에 반경화 상태의 유전층(22)을 임의의 두께로 형성하는 것이 가능해진다.

유전체 필러 함유 시트는 상술한 공정에서 금속박(6) 대신 이형 필름을 사용하여 건조 후 필름으로부터 박리하여 시트로 함으로써 얻을 수 있다.

(공정 B)

외층에 위치하는 상기 제1 도전성 금속층을 상부 전극(7)으로 가공하고, 상부 전극 이외의 영역의 유전층(5)을 노출시키는 공정으로, 이것을 상부 전극 형성 공정이라 칭한다. 이 제1 도전성 금속층(6)을 상부 전극으로 가공하려면, 제1 도전성 금속층(6)에 에칭법을 이용하는 것이 일반적이다. 에칭법으로 가공하는 경우에는, 에칭 레지스트로서 사용가능한 드라이 필름, 액체 레지스트 등을 이용하여 제1 도전성 금속층 상에 에칭 레지스트층을 마련하고, 이 에칭 레지스트에 레지스트 패턴을 노광·현상하고, 에칭액을 이용하여 제1 도전성 금속층의 불요부를 용해제거 하여 도 3(c)에 나타내는 바와 같이, 상부 전극(7)을 형성한다. 이때의 상부 전극(7)은 유전층(5)을 개재하여 베이스 전극 회로에 형성한 베이스 전극(4)에 대치하는 위치에 마련되게 된다.

(공정 C)

이 공정은 회로부 이외 영역의 노출된 유전층(5)을 제거하는 것으로, 이 공정을 유전층 제거 공정이라 칭한다. 이때의 유전층(5) 제거 방법으로서 두 가지의 방법을 생각할 수 있다. 하나는 화학적 처리의 대표로서 디스미어 처리를 이용하는 방법, 다른 하나는 기계적 처리의 대표로서 블래스트 처리(특히, 웨트 블래스트 처리)를 이용하는 것이 바람직하다.

전자의 디스미어 처리를 이용하는 경우에 관하여 설명한다. 디스미어 처리란, 프린트 배선판의 쓰루홀이 되는 관통 홀을 드릴 가공했을 때 등에 생기는 버(burr) 상의 수지(스미어)를 제거하기 위한 디스미어 처리액을 이용하는 처리를 말하는 것이며, 이 약제는 널리 시판되고 있는 것을 사용하는 것이 가능하다. 이 디스미어 처리액을 이용하여, 회로 간 갭 등에 노출된 유전층의 유기 성분을 용해시켜 유전층 제거를 행한다. 유전층은 상술한 바와 같이, 유기 성분이 적어 당해 유기 성분은 용이하게 디스미어 처리액으로 용해가능하다. 이 디스미어 처리를 행하는 경우에는 도 3(d)에 나타낸 바와 같이, 에칭에 이용한 레지스트층을 미리 박리해 두는 것이 바람직하다. 그리하여 불필요한 부분의 유전층 제거가 가능하다.

후자의 블래스트 처리란, 드라이 블래스트 처리 및 웨트 블래스트 처리의 쌍방을 의도하고 있다. 그러나, 블래스트 처리를 행한 후의 연마면의 마무리 상태 및 회로면 손상의 경감화를 고려하면, 웨트 블래스트 처리를 채용하는 것이 바람직하다. 이 웨트 블래스트 처리란, 미립 분체인 연마제를 물에 분산시킨 슬러리상의 연마액을 고속 수류(水流)로 피연마면에 충돌시켜 미세 영역의 연마도 가능하게 한 것이다. 이 웨트 블래스트 처리는 드라이한 환경에서 행하는 블래스트 처리에 비해 극히 치밀하고 손상이 적은 연마가 가능하다는 점의 특징을 가진다. 이 웨트 블래스트 처리를 이용하여 회로 간 갭 등에 노출된 유전층을 연마하여 제거함으로써, 불필요한 유전층의 제거를 행한다. 블래스트 처리에서는 연마제의 충돌에 의한 회로부의 손상을 방지하기 위하여 도 7에 나타낸 프로세스로 노출된 유전층의 제거를 행하는 것이 바람직하다. 상부 전극의 에칭이 종료된 후 도 7(I)에 나타내는 바와 같이, 에칭 레지스트층(10)을 박리하지 않는 채 이용하여 블래스트 처리를 행하여 도 7(II)에 나타내는 상태로 한다. 이와 같이 하면, 에칭 레지스트층(10)이 충돌하는 연마제의 완충층이 되어 회로의 손상을 방지할 수 있다. 그리고 그 후 레지스트 박리를 행함으로써 도 7(III)의 상태가 된다.

(공정 D)

이 공정에서는, 노출된 유전층을 제거하여 도 3(d)에 나타내는 바와 같이, 깊어진 상부 전극 간 갭을 메워, 도 4(e)에 나타내는 바와 같이, 상부 전극 위에 절연층(3) 및 제2 도전성 금속층(8)을 마련하는 것으로, 제2 도전성 금속층 접합 공정이라 칭한다. 이때의 절연층 및 제2 도전성 금속층을 구성하는 방법에 관해서는 특별히 제한은 없으며, 프리프레그와 금속박을 동시에 접합시키는 방법, 수지층 부착 동박을 접합시키는 방법 등을 채용하는 것이 가능하다.

(공정 E)

이 공정에서는, 제2 도전성 금속층을 에칭가공하고, 비어홀을 형성하는 등을 하여 외층 회로(9)로 가공하는 것으로, 외층 회로 형성 공정이라 칭한다. 이때의 제2 도전성 금속층(8)의 에칭 방법 등에 관해서는 제1 도전성 금속층(6)의 에칭과 마찬가지이므로, 중복된 설명을 피하여 여기에서의 설명은 생략한다. 또한, 비어홀 등의 형성 방법에 관해서도 통상적인 방법을 이용할 수 있다. 이 외층 회로(9)(비어홀 형성을 행한 상태로 나타낸다)의 형성이 종료된 상태를 나타내는 것이 도 4(f)이다.

<캐패시터 회로를 내장하는 다층 프린트 배선판의 제조 방법 2>

본 발명에 따른 캐패시터 회로를 내장하는 다층 프린트 배선판(이하, 간단히 ‘다층 프린트 배선판’이라 칭한다.)의 제조 방법을 도 9 내지 도 12를 주로 이용하고 도 13 내지 도 16을 보조적으로 이용하여 설명한다. 단, 상술한 <캐패시터 회로를 내장하는 다층 프린트 배선판의 제조 방법 1> 에서 설명한 것과 마찬가지의 개념을 적용할 수 있는 부분에 관한 설명은 생략한다.

본 발명에 따른 다층 프린트 배선판의 제조 방법은 이하의 공정 A ~ 공정 E를 구비하는 것을 특징으로 한다. 따라서, 공정 순으로 설명한다. 한편, 여기서 명기해 두지만, 이하에 기술하는 제조 방법은 가장 전형적이고 또한 일반적인 제조 방법을 채용하고 있는 것에 지나지 않으며, 이하의 기술적 사상을 포함한 다층 프린트 배선판의 제조 방법 모두에 적용할 수 있다.

(공정 A1-2)

여기서, 사용하는 코어재(2b)는 도 9(a)(=도 1(B))에 나타내는 것으로, 절연층(3)에 베이스 전극 회로가 매립되어 표면이 평탄한 상태인 것이면, 특별히 어떠한 제조 방법을 채용하여 얻어진 것이라도 무방하다.

그러나, 다음과 같은 제조 방법으로 얻어진 것을 이용하는 것이 여기서 기술하는 코어재(2b)의 생산 효율이 높아진다는 관점에서 바람직하다. 도 13에 나타내는 바와 같이, 캐리어박이 부착된 동박의 표면 동박을 에칭하여 베이스 전극(4)이 되는 회로를 구비한 캐리어박 부착 동박 회로(40)를 이용한다. 이 캐리어박이 부착된 동박에는 필러블(peelable) 타입과 엣쳐블(etchable) 타입이 있으며 모두 사용가능하지만, 공정을 간편화할 수 있는 필러블 타입의 사용이 바람직하며 그 중에서도 중금속을 사용하고 있지 않은, 캐리어박(41)과 회로(베이스 전극(4)) 사이에 치환기를 가지는 트리아졸 화합물인 1,2,3-벤조트리아졸, 카르복시벤조트리아졸 등의 유기 접합계면을 구비한 것으로 하는 것이 바람직하다. 이 캐리어박 부착 동박 회로(40)는 캐리어박(41) 상에 유기 접합계면(42)을 형성하고, 그 유기 접합계면 상에 회로 형성용 동박층(43)을 형성한 캐리어박 부착 전해 동박(44)을 이용하여, 도 14(a)에 나타내는 바와 같이, 캐리어박 부착 전해 동박의 회로 형성용 동박층(43)의 표면에 에칭 레지스트층(10)을 형성한다. 그리고 도 14(b)에 나타내는 바와 같이, 목적하는 동박 회로 패턴을 노광·현상하고, 동을 에칭함으로써, 도 15(c)에 나타내는 바와 같은 상태가 된다. 또한, 에칭 레지스트층을 제거함으로써 도 15(d)에 나타낸 캐리어박 부착 동박 회로(40)를 얻는다. 이 유기 접합계면층(42)은 나중에 캐리어박(41)을 박리할 때에 동박 회로와의 사이에서의 박리를 용이하게 하기 위해서 이용하는 것이다. 따라서, 유기 접합계면(42)은 적어도 캐리어박(41)과 동박 회로(베이스 전극(4)) 사이에 존재하면 된다.

코어재의 제조는, 상기 캐리어박 부착 동박 회로(40)와 프리프레그(11)를 이용하여 프리프레그의 양면에 캐리어박 부착 동박 회로의 동박 회로를 형성한 면과 프리프레그를 접촉하는 상태로 중첩하여 열간 프레스 가공함으로써 적층판을 제조하고, 당해 적층판의 외층에 위치하는 캐리어박을 박리하여 제거한다. 이 모습을 모식적으로 나타낸 것이 도 16이며, 도 16(a) ~ 도 16(c)에 나타내는 프로세스에서 동박 회로(베이스 전극(4))가 기재 수지 내에 매립된 상태의 코어재(2b)가 얻어진다. 이와 같이, 동박 회로가 통상적인 프린트 배선판과 같이 기판 표면으로부터 돌출되어 있지 않기 때문에, 프린트 배선판의 취급 시에 회로가 걸려 단선 불량을 일으키는 것도 방지할 수 있다. 그리고 이와 같이 평탄한 표면이면 유전체 필러를 함유한 유전층을 직접 접합하는 것도 가능해진다.

그 밖에, 쓰루홀이나 비어홀을 이용하여 베이스 전극 회로의 양면에 있는 베이스 전극 회로끼리의 층간 도통을 확보하는 경우에는 베이스 전극 회로를 에칭하기 전에, 통상적인 방법에 따른 층간 도통 형성이 행해진다.

그리고 당해 코어재의 양면에 유전층(5) 및 제1 도전성 금속층(금속박)(6)을 접합함으로써, 도 9(b)에 나타내는 상태가 된다. 이 유전층 및 제1 도전성 금속층의 접합에 관해서는 후술한다. 여기서 말하는 ‘유전층’은 상술한 바와 마찬가지의 개념을 적용할 수 있다.

그리고 코어재의 양면에 유전층 및 제1 도전성 금속층을 마련하려면, 상술한 바와 마찬가지로, 도 5(i)에 나타내는 바와 같이, 유전체 필러 함유 시트(30)와 금속박(6)을 독립적으로 이용하거나, 도 5(ii)에 나타내는 바와 같이, 유전체 필러 함유 수지층 부착 금속박(23)을 이용하는 방법을 이용하여 행해진다. 그러나, 도 5(ii)에 나타내는 유전체 필러 함유 수지층 부착 금속박(23)을 이용하는 편이 유전층을 얇게 마무리할 수 있는 점에서 유리하다고 생각된다. 그러나, 이때의 유전체 필러 함유 시트는 도 5(i)로부터 알 수 있는 바와 같은, 유전체 필러를 함유한 층만 구비한 것을 이용한다. 마찬가지로, 도 5(ii)로부터 알 수 있는 바와 같이, 유전체 필러 함유 수지층 부착 금속박의 유전체 필러 함유 수지층이 유전체 필러를 함유한 층만 구비한 것을 이용한다.

이 유전체 필러 함유 수지층 부착 금속박은 도 6(A)에 나타낸 바와 같이, 상술한 유전체 필러 함유 수지 용액을 금속박(6)의 접합면에 소정 두께가 되도록 도포하여 유전체 필러 함유 수지 용액막(20)을 형성시키고 건조시킴으로써 얻어진다. 캐패시터층을 구성하는 구리 부착 적층판에 이용하는 동박은 유전체층의 두께를 균일하게 유지하기 위하여, 가능한 평탄한 제품을 이용하는 것이 바람직하다. 따라서, 베리 로우 프로파일(VLP) 동박, 압연 동박 등을 이용하는 것이 바람직하다. 한편, 도면 중에 흑점으로 나타내고 있는 것이 유전체 필러(F)이다. 이상과 같이 하여, 금속박(6) 위에 반경화 상태의 유전체층(22)을 임의의 두께로 형성하는 것이 가능해진다.

이하, 도 9 내지 도 12에 기재된 프로세스에 대응하는 공정 B, 공정 C, 공정 D, 공정 E에 관해서는 상술한 바와 같으므로, 여기에서의 중복된 설명은 생략한다.

<캐패시터 회로를 내장하는 다층 프린트 배선판의 제조 방법 3>

본 발명에 따른 캐패시터 회로를 내장하는 다층 프린트 배선판(이하, 간단히 ‘다층 프린트 배선판’이라 칭한다.)의 제조 방법을, 도 7 내지 도 8을 주로 이용하여 설명하되 상술한 <캐패시터 회로를 내장하는 다층 프린트 배선판의 제조 방법 1 및 2>에서 설명한 것과 마찬가지의 개념을 적용할 수 있는 부분에 관한 설명은 생략한다.

본 발명에 따른 다층 프린트 배선판의 제조 방법은, 이하의 공정 A ~ 공정 E를 구비하는 것을 특징으로 하는 점 외에, 공정 F를 구비하고 있는 것을 특징으로 하고 있다. 따라서, 공정 A ~ 공정 E에 관한 설명은 간결하게 하고, 공정 F를 중점적으로 설명한다. 한편, 여기서 명기해 두지만, 이하에 기술하는 제조 방법은 가장 전형적이고 또한 일반적인 제조 방법을 채용하고 있는 것에 지나지 않으며, 이하의 기술적 사상을 포함한 다층 프린트 배선판의 제조 방법의 모두에 적용할 수 있다.

(공정 A2)

이 공정에서는, 절연층의 편면 또는 양면에 베이스 전극 회로가 되는 금속층을 전체 면에 구비한 코어재의 편면 또는 양면에 유전층 및 제1 도전성 금속층을 마련하는 것으로, 제1 도전성 금속층 접합 공정이라 칭한다.

여기서 사용하는 코어재(2c)는 도 1(C)에 나타내는 것으로, 절연층(3)의 양면에 베이스 전극 회로 형성용 금속이 전체 면에 부착되고, 표면이 평탄한 상태인 것이면, 특별히 어떠한 제조 방법을 채용하여 얻어진 것이라도 무방하다.

본 프로세스에서는 공정 C와 공정 D 사이에 베이스 전극 회로를 가공하기 위 한 일반적인 회로 형성 공정 F가 더해진 점이 다르나, 공정 B, 공정 C, 공정 D, 공정 E에 관해서는 상술한 바와 같으므로, 여기에서의 중복된 설명은 생략하고, 도 7 내지 도 8 중 공정 F의 특징인 베이스 전극 회로의 형성에 대하여 기재한다.

유전체층 제거가 완료된 부분의 표면에는 도 7(III)에 나타내는 바와 같이, 베이스 전극 회로 형성용 금속면이 노출되어 있다. 여기서, 베이스 전극 회로를 에칭법으로 형성하기 위하여 드라이 필름을 부착하고, 노광·현상하여 도 7(IV) 상태로 한다. 이 베이스 전극 회로용 금속박을 에칭하고, 레지스트를 박리함으로써 도 7(V) 상태가 된다.

<내장 캐패시터 회로를 구비하는 다층 프린트 배선판>

이상의 공정을 거쳐 내장 캐패시터 회로를 구비한 다층 프린트 배선판이 얻어진다. 이 다층 프린트 배선판은 내장 캐패시터부 이외에 유전층이 존재하지 않으며, 캐패시터 회로부가 절연층의 구성 수지로 둘러싸여 있어, 유전층과 절연층의 밀착성 문제가 발생하지 않고, 내층부에서의 디라미네이션 발생도 적어진다. 또한, 이 제조 방법을 채용하는 한, 유전층의 막 두께 균일성이 양호하여, 캐패시터 회로의 위치 정확도가 양호해져 캐패시터 용량의 편차가 작아진다.

이하에, 실시예 및 비교예를 나타낸다. 그 전에 각 실시예에서 공통되는 항목에 관하여 먼저 설명한다.

실시예 1

(코어재의 제조)

통상적인 방법에 기초하여 50㎛ 두께의 FR-4 프리프레그의 양면에 18㎛ 두께 의 전해 동박을 접합하여 양면 구리 부착 적층판을 얻었다. 그리고 이 양면 구리 부착 적층판의 양면의 동박을 정면(整面) 및 산세정하여 청정화하고 건조시켰다. 그 양면의 동박 표면에 드라이 필름을 접합하고 에칭 패턴을 노광하여 현상하였다. 그리고 동 에칭액으로 에칭하여 베이스 전극 형상을 포함하는 베이스 전극 회로를 형성하고, 알칼리 용액으로 레지스트 박리를 행하고 수세하고, 건조하여 코어재로 하였다.

(유전체 필러 함유 수지층 부착 금속박의 제조)

먼저, 수지 용액을 제조하였다. 이 수지 용액을 제조할 때에 25 중량부의 페놀 노볼락형 에폭시 수지, 25 중량부의 용제에 가용인 방향족 폴리아미드 수지 폴리머, 용제로서의 시클로펜타논과의 혼합 바니시로서 시판되고 있는 일본 화약 주식회사 제품인 BP3225-50P를 원료로 이용하였다. 그리고 이 혼합 바니시에 경화제로서 노볼락형 페놀 수지에 메이와 카세이 주식회사 제품인 MEH-7500 및 경화촉진제로서 시코쿠 카세이 제품인 2E4MZ를 첨가하여 이하에 나타내는 배합 비율을 가지는 수지 혼합물로 하였다.

수지 조성: 페놀 노볼락형 에폭시 수지 39 중량부

방향족 폴리아미드 수지 폴리머 39 중량부

노볼락형 페놀 수지 22 중량부

경화촉진제 0.1 중량부

이 수지 혼합물을 다시 메틸에틸케톤을 이용하여 수지 고형분을 30 중량%로 조정함으로써 수지 용액으로 하였다. 그리고 이 수지 용액에 이하에 나타내는 분체 특성을 가지는 유전체 필러인 티탄산바륨 가루를 혼합분산시켜, 이하의 조성의 유전체 필러 함유 수지 용액으로 하였다.

유전체 필러의 분체 특성: 평균 입경(D_IA) O.25㎛

체적 누적 입경(D₅₀) O.5㎛

응집도(D₅₀/D_IA) 2.0

유전체 필러 함유 수지 용액: 바인더 수지 용액 83.3 중량부

티탄산바륨 가루 100 중량부

이상과 같이 하여 제조한 필러 함유 수지 용액을 도 4(A)에 나타내는 바와 같이, 엣지 코터를 이용하여 전해 동박(6)의 접합면(미세 동 입자(21)에 의한 조화 처리가 행해진 면)에 소정 두께의 유전체 필러 함유 수지막(20)을 형성하도록 도포하고, 5분간의 풍건을 행한 후, 140도의 가열 분위기 중에서 3분간 건조 처리를 행하여 반경화 상태의 20㎛ 두께의 유전체층(22)을 형성하고, 다시 상기 수지 용액을 도포해 건조시켜 5㎛ 두께의 수지만으로 이루어진 층을 형성하여, 유전체 필러 함유 수지층 부착 금속박(23)으로 하였다. 한편, 이때 이용한 전해 동박은 35㎛ 두께의 것이며, 접합면의 평균 거칠기가 2.1㎛였다.

(공정 A)

이 공정에서는, 상기 코어재 및 유전체 필러 함유 수지층 부착 동박을 이용하여 도 9(a)에 나타내는 코어재의 양면에 유전층 및 제1 도전성 금속층을 마련하였다. 여기서, 코어재의 양면에 유전층 및 제1 도전성 금속층을 마련하기 위하여 도 10(ii)에 나타내는 바와 같이, 당해 유전체 필러 함유 수지층 부착 동박(23)의 유전체층(22)을 베이스 전극 회로면에 접촉시키고, 180℃×60분의 가열 조건하에서 열간 프레스 성형하고, 유전체 필러 함유 수지층 부착 동박(23)을 코어재(2)에 접합하여 도 9(b)에 나타내는 상태로 하였다.

(공정 B)

이 상부 전극 형성 공정에서는, 도 9(b)에 나타내는 제1 도전성 금속층(6)을 상부 전극(캐패시터의 상부 전극을 포함한다)으로 가공하고, 회로부 이외 영역의 유전층을 노출시켰다. 이를 위해, 당해 제1 도전성 금속층(6)의 표면에 에칭 레지스트로서 드라이 필름을 라미네이트하여 에칭 레지스트층으로 하고, 이 에칭 레지스트층에 레지스트 패턴을 노광·현상하고, 에칭액을 이용하여 제1 도전성 금속층(6)의 불요부를 용해 제거하고 레지스트 박리를 행하여, 도 11(c)에 나타내는 바와 같이, 상부 전극을 형성하였다. 이때의 상부 전극에는 캐패시터의 상부 전극(7)이 되는 회로 형상이 포함되어 있고, 상부 전극은 유전층(5)을 개재하여 내층에 형성된 베이스 전극(4)과 대칭 형상 및 위치가 되도록 하였다.

(공정 C)

이 유전층 제거 공정에서는, 회로부 이외 영역의 노출된 유전층의 제거를 행하여 도 11(d)에 나타내는 상태로 하였다. 이때의 유전층의 제거 방법은 시판의 디스미어 용액을 이용하고, 디스미어 처리에 의해 여분의 유전층을 제거하였다. 디스미어 용액으로는 시판 제품을 사용하였다.

(공정 D)

이 제2 도전성 금속층 접합 공정에서는, 노출된 유전층을 제거하여 깊어진 회로 간 갭을 메워, 도 12(e)에 나타내는 바와 같이, 상부 전극(7) 위에 절연층(3b) 및 제2 도전성 금속층(8)을 마련하였다. 이때의 절연층(3b) 및 제2 도전성 금속층을 구성하는 방법은, 100㎛ 두께의 프리프레그(도면 중에서는, 골격재의 기술을 생략하고 있다)를 상부 전극 위에 적층하고, 그 위에 전해 동박을 더 적층하여, 180℃×60분의 가열 조건하에서 열간 프레스 성형함으로써 행하였다.

(공정 E)

이 외층 회로 형성 공정에서는, 제2 도전성 금속층(8)을 에칭 가공하고, 비어홀 형성 등을 하여, 외층 회로(9)로 가공하였다. 이때의 제2 도전성 금속층(8)의 에칭 방법 및 비어홀 형성 등에 관해서는 제1 도전성 금속층의 에칭과 마찬가지이므로, 중복된 설명을 피하기 위하여 여기에서의 설명은 생략한다. 이상과 같이 하여, 도 12(f)에 나타내는 내장 캐패시터 회로를 구비하는 다층 프린트 배선판(1′)을 제조하였다.

실시예 2

이 실시예 2에 있어서의 공정 A, 공정 D, 공정 E에 관해서는 실시예 1과 마찬가지이고, 다른 것은 공정 B, 공정 C이다. 따라서, 중복된 설명이 되는 공정 A, 공정 D, 공정 E에 관한 기재는 생략하고, 공정 B, 공정 C에 관해서만 설명한다.

(공정 B)

이 상부 전극 형성 공정에서는, 외층에 위치하는 상기 제1 도전성 금속층(6)을 캐패시터의 상부 전극(7)으로 가공하고, 회로부 이외 영역의 유전층을 노출시켰 다. 따라서, 당해 제1 도전성 금속층(6)의 표면에 에칭 레지스트로서 드라이 필름을 라미네이트하여 에칭 레지스트층으로 하고, 이 에칭 레지스트층에 레지스트 패턴을 노광·현상하고, 에칭액을 이용하여 제1 도전성 금속층(6)의 불요부를 용해 제거하여, 도 7(I)에 나타내는 바와 같이, 상부 전극(7)을 형성한 이후에도 에칭 레지스트(10)를 회로 표면에 잔류시켰다. 이때의 상부 전극에는 캐패시터의 상부 전극(7)이 되는 회로 형상이 포함되어 있고, 상부 전극(7)은 유전층(5)을 개재하여, 내층에 형성된 베이스 전극(4)과 대칭 형상 및 위치가 되도록 하였다.

(공정 C)

이 유전층 제거 공정에서는, 에칭 레지스트(10)를 회로 표면에 잔류시킨 상태에서, 회로부 이외 영역의 노출된 유전층(5)의 제거를 행하였다. 이때의 유전층의 제거 방법은, 웨트 블래스트 처리를 이용하여 중심 입경이 14㎛인 미립 분체인 알루미나 연마제를 물에 분산시킨 슬러리상의 연마액(연마제 농도 14vol%)을 O.20MPa의 수압으로 길이 90mm, 폭 2mm의 슬릿 노즐로부터 고속 수류로서 피연마면에 충돌시켜, 불필요한 유전층의 연마 제거를 행한 것이다. 이 웨트 블래스트 처리가 종료되면, 에칭 레지스트의 박리를 행하고, 수세하고, 건조하여, 도 3(d)와 같은 상태가 되는 것이다.

이하, 실시예 1과 마찬가지로 하여 도 3에 나타낸 플로우를 거쳐, 내장 캐패시터 회로를 구비하는 다층 프린트 배선판(1′)을 제조하였다.

실시예 3

(코어재의 제조)

이 코어재의 제조에 대하여, 도면을 이용하여 설명한다. 이 실시 형태에서 이용한 캐리어 부착 동박 회로(40)는 캐리어박(41)으로서 공칭 두께 18㎛의 전해 동박을 이용하고, 당해 캐리어박(41)의 광택면에 카르복시 벤조트리아졸을 이용하여 유기 접합계면(42)을 형성하고, 5㎛ 두께의 회로 형성용 동박층(43)을 유기 접합계면(42) 위에 형성한 캐리어박 부착 전해 동박(44)을 이용하여 제조한 것이다. 이때의 회로 형성용 동박층(43)에는 미세 동 입자(21)를 부착형성시키고, 캐리어박이 부착된 전해 동박(44)의 양면에 아연 방청 처리를 행한 것이다. 본 명세서에 있어서의 도면 중에는 이 방청층의 기재는 생략하고 있다.

이 캐리어박 부착 전해 동박(44)의 표면에 드라이 필름을 라미네이트함으로써, 도 10(a)에 나타내는 바와 같이, 에칭 레지스트층(10)을 형성하였다. 에칭 레지스트층(10)의 형성에는, 니치고 알포(日合アルフォ) 주식회사의 드라이 필름을 이용하였다. 그리고 도 10(b)에 나타내는 바와 같이, 당해 에칭 레지스트층(10)에 원하는 회로 패턴을 노광하여 현상하였다. 이때, 도 14(a) 및 도 14(b)에 나타낸 바와 같이, 캐리어박(41)의 표면 전체에도 마찬가지의 드라이 필름을 이용하여 에칭 레지스트층(10)을 형성하였다.

그 후, 염화동 에칭액으로 회로 형성용 동박층(43)을 에칭함으로써, 도 15(c)와 같이, 베이스 전극(4)을 형성하였다. 베이스 전극(4)을 형성한 후에 드라이 필름을 팽윤박리하여, 도 5(d)와 같은 본 발명에 따른 캐리어 부착 동박 회로(40)를 얻었다.

이 캐리어 부착 동박 회로(40)와 수지 기재를 구성하게 되는 프리프레그(3) 를 이용하여 열간 프레스 가공하였다. 이때, 도 16(a)에 나타내는 바와 같이, 프리프레그(3)의 바깥 측에 각 1장의 캐리어 부착 동박 회로(40)를 배치하고, 캐리어 부착 동박 회로(40)의 베이스 전극(4)을 형성한 면이 프리프레그(3)와 접촉하도록 대향 배치해 적층하고 프레스 성형하여 도 16(b)의 적층체로 하였다.

그리고 열간 프레스 가공이 종료되면, 이어서 외층에 위치하는 캐리어박(41)을 박리하여 제거하였다. 이상과 같이 하여, 도 16(c)에 나타내는 코어재(2b)를 제조하였다.

(유전체 필러 함유 수지층 부착 금속박의 제조)

여기서 이용한 유전체 필러 함유 수지 용액은 상술한 실시예 1에서 이용한 것과 마찬가지이므로, 중복된 기재를 피하기 위하여 설명을 생략한다. 이 필러 함유 수지 용액을 엣지 코터를 이용하여 도 6(A)에 나타내는 바와 같이, 전해 동박(6)의 접합면(미세 동 입자(21)에 의한 조화 처리가 행해진 면)에 소정 두께의 유전체 필러 함유 수지막(20)을 형성하도록 도포하고, 5분간의 풍건을 행한 후, 140℃의 가열 분위기 중에서 3분간의 건조 처리를 행하여 반경화 상태의 20㎛ 두께의 유전체층(22)을 형성하고, 유전체 필러 함유 수지층 부착 금속박(23´)으로 하였다. 한편, 이때에 이용한 전해 동박도 실시예 1에서 이용한 것과 마찬가지의 35㎛ 두께의 전해 동박이다.

상술한 코어재와 유전체 필러 함유 수지층 부착 동박을 이용하여 실시예 2와 마찬가지의 프로세스로 내장 캐패시터 회로를 구비하는 다층 프린트 배선판(1′)을 제조하였다.

본 발명에 따른 내장 캐패시터 회로를 구비하는 다층 프린트 배선판의 제조 방법은 이 제조 방법 덕분에 내장 캐패시터 회로의 유전층의 두께를 얇게 하더라도 막 두께 균일성이 뛰어나고, 양호한 전기 용량을 구비하게 하는 것이 가능하다. 또한, 내장 캐패시터 회로를 제조한 동일 평면 내의 불필요한 부위에 유전층이 존재하지 않기 때문에, 신호 회로의 시그널 신호 전송 시의 유전 손실이 작아 인덕터 등의 다른 회로 소자를 매설배치하는 것도 가능해진다. 따라서, 회로 설계가 용이해져 설계의 융통성이 비약적으로 향상된다. 본 발명에 따른 제조 방법으로 얻어진 내장 캐패시터 회로를 구비하는 다층 프린트 배선판은 극히 고품질의 것이 되며, 상기 제조 방법으로 효율적으로 생산가능하여 시장 공급이 용이해진다.

Claims

내장 캐패시터 회로를 구비하는 다층 프린트 배선판의 제조 방법으로서, 이하의 공정 A1 ~ 공정 E를 구비하는 것을 특징으로 하는 내장 캐패시터 회로를 구비하는 다층 프린트 배선판의 제조 방법.

공정 A1: 절연층의 편면 또는 양면에 베이스 전극을 구비한 코어재의 베이스 전극을 가지는 면에 유전층 및 제1 도전성 금속층을 마련하는 제1 도전성 금속층 접합 공정.

공정 B: 외층에 위치하는 상기 제1 도전성 금속층을 상부 전극으로 가공하고, 회로부 이외의 영역의 유전층을 노출시키는 상부 전극 형성 공정.

공정 C: 회로부 이외 영역의 노출된 유전층을 제거하는 유전층 제거 공정.

공정 D: 상부 전극 간 갭을 메우고 상부 전극 위에 절연층 및 제2 도전성 금속층을 마련하는 제2 도전성 금속층 접합 공정.

공정 E: 제2 도전성 금속층을 외층 회로로 가공하는 외층 회로 형성 공정.
내장 캐패시터 회로를 구비하는 다층 프린트 배선판의 제조 방법으로서,

이하의 공정 A2 ~ 공정 F를 구비하는 것을 특징으로 하는 내장 캐패시터 회로를 구비하는 다층 프린트 배선판의 제조 방법.

공정 A2: 절연층의 편면 또는 양면에 베이스 전극이 되는 금속층을 전체 면에 구비한 코어재의 금속층 측에 유전층 및 제1 도전성 금속층을 마련하는 제1 도 전성 금속층 접합 공정.

공정 B: 외층에 위치하는 상기 제1 도전성 금속층을 상부 전극으로 가공하고, 회로부 이외의 영역의 유전층을 노출시키는 상부 전극 형성 공정.

공정 C: 회로부 이외 영역의 노출된 유전층을 제거하는 유전층 제거 공정.

공정 F: 유전층이 제거되어 베이스 전극용 금속층이 노출된 적층판에 소정의 베이스 전극 회로 패턴을 형성하는 공정

공정 D: 상부 전극 간 갭을 메우고 상부 전극 위에 절연층 및 제2 도전성 금속층을 마련하는 제2 도전성 금속층 접합 공정.

공정 E: 제2 도전성 금속층을 외층 회로로 가공하는 외층 회로 형성 공정.
제1항에 있어서,

상기 공정 A1에서 이용하는 절연층의 편면 또는 양면에 베이스 전극 회로를 구비한 코어재는, 베이스 전극이 표면으로부터 돌출된 요철 표면을 구비하는 프린트 배선판을 이용하고, 그 표면에 수지 단독층과 유전체 필러 함유층으로 이루어지는 유전층 구성재를 접합하여 유전층으로 하는 내장 캐패시터 회로를 구비하는 다층 프린트 배선판의 제조 방법.
제1항에 있어서,

상기 공정 A1에서 이용하는 절연층의 편면 또는 양면에 베이스 전극 회로를 구비한 코어재는, 베이스 전극이 절연층에 매립되어 평탄한 표면을 구비하는 프린 트 배선판을 이용하고, 그 표면에 유전체 필러 함유층을 접합하여 유전층으로 하는 내장 캐패시터 회로를 구비하는 다층 프린트 배선판의 제조 방법.
제1항에 있어서,

유전층 제거 공정에 있어서, 상부 전극용 회로부 이외 영역의 노출된 유전층을 제거하기 위하여 화학적 처리를 이용하는 것을 특징으로 하는 내장 캐패시터 회로를 구비하는 다층 프린트 배선판의 제조 방법.
제1항에 있어서,

유전층 제거 공정에 있어서, 상부 전극용 회로부 이외 영역의 노출된 유전층을 제거하기 위하여 기계적 처리를 이용하는 것을 특징으로 하는 내장 캐패시터 회로를 구비하는 다층 프린트 배선판의 제조 방법.
제2항에 있어서,

유전층 제거 공정에 있어서, 상부 전극용 회로부 이외 영역의 노출된 유전층을 제거하기 위하여 화학적 처리를 이용하는 것을 특징으로 하는 내장 캐패시터 회로를 구비하는 다층 프린트 배선판의 제조 방법.
제2항에 있어서,

유전층 제거 공정에 있어서, 상부 전극용 회로부 이외 영역의 노출된 유전층 을 제거하기 위하여 기계적 처리를 이용하는 것을 특징으로 하는 내장 캐패시터 회로를 구비하는 다층 프린트 배선판의 제조 방법.
제1항에 따른 내장 캐패시터 회로를 구비하는 다층 프린트 배선판의 제조 방법으로 얻어진 다층 프린트 배선판.
제2항에 따른 내장 캐패시터 회로를 구비하는 다층 프린트 배선판의 제조 방법으로 얻어진 다층 프린트 배선판.
제9항의 다층 프린트 배선판을 코어재로서 사용하고, 제2항의 공정을 실시하여 유전체층을 다층화한 다층 프린트 배선판.
제10항의 다층 프린트 배선판을 코어재로서 사용하고, 제2항의 공정을 실시하여 유전체층을 다층화한 다층 프린트 배선판.
제9항에 기재된 다층 프린트 배선판을 복수매 적층하여 얻어진 다층 프린트 배선판.
제10항에 기재된 다층 프린트 배선판을 복수매 적층하여 얻어진 다층 프린트 배선판.