KR101420517B1

KR101420517B1 - 적층 세라믹 캐패시터 및 이를 포함하는 인쇄회로기판

Info

Publication number: KR101420517B1
Application number: KR1020120122149A
Authority: KR
Inventors: 이승은; 이병화; 신이나; 정율교
Original assignee: 삼성전기주식회사
Priority date: 2012-10-31
Filing date: 2012-10-31
Publication date: 2014-07-16
Also published as: US9345141B2; KR20140055400A; JP2014093524A; US20140116761A1; TW201426784A; JP6096638B2; TWI485728B

Abstract

본 발명은 외부전극 및 적층 세라믹의 두께 편차가 최소화할 수 있는 적층 세라믹 캐패시터 및 이를 포함하는 인쇄회로기판에 관한 것으로서, 본 발명의 실시예에 따른 적층 세라믹 캐패시터는 적층 세라믹 및 상기 적층 세라믹의 양측에 형성된 외부전극을 포함하는 적층 세라믹 캐패시터에 있어서, |T_max - T_min|은 10㎛ 이하이고, |CT_max - CT_min|은 20㎛ 이하일 수 있다. (여기서, T_max는 비아 가공 영역에서 외부전극의 최대 두께, T_min은 비아 가공 영역에서 외부전극의 최소 두께, CT_max는 비아 가공 영역에서 적층 세라믹 캐패시터의 최대 두께, CT_min은 비아 가공 영역에서 적층 세라믹 캐패시터의 최소 두께)

Description

적층 세라믹 캐패시터 및 이를 포함하는 인쇄회로기판{Multi-Layer Ceramic Capacitor and Printed Circuit Board embedding the same}

본 발명은 적층 세라믹 캐패시터 및 이를 포함하는 인쇄회로기판에 관한 것으로서, 보다 자세하게는 외부전극 및 적층 세라믹의 두께 편차가 최소화할 수 있는 적층 세라믹 캐패시터 및 이를 포함하는 인쇄회로기판에 관한 것이다.

인쇄회로기판에 내장되는 적층 세라믹 캐패시터, 즉 내장형 MLCC(Multi-Layer Ceramic Capacitor)는 비아홀에 의해 회로층과 전기적으로 연결되는데, MLCC의 외부전극에 있어서 비아홀 영역이 레이저로 가공되는 부위는 인쇄회로기판의 절연층의 두께 편차 등에 의해 불량이 발생할 수 있으므로 MLCC의 두께 편차를 최소화할 필요가 있다.

또한, 인쇄회로기판의 두께가 얇아짐에 따라 코어 및 빌드업 층의 두께도 얇아져야 하는데, 빌드업 층의 두께가 얇아질수록 MLCC의 두께 편차에 의한 불량률이 높아지게 된다. 뿐만 아니라, 인쇄회로기판의 두께가 얇아질수록 Warpage 문제로 인해 기판의 자재를 Low CTE를 사용하게 되는데, 이 경우 레진의 흐름성이 작아서 MLCC의 두께 편차가 클수록 레진의 채움성 문제가 발생할 수 있다.

또한, 파인 피치(Fine pitch)에 대한 요구에 따라 비아의 사이즈가 점차 작아지고 있는데, MLCC의 외부전극 두께가 평탄하지 않으면 비아 bottom 사이즈에 의한 불량률도 높아지게 된다.

또한, IC의 고전류화에 따라 30층 이상의 MLCC를 내장하는 경우가 있는데, 이 경우 MLCC의 전체 두께 및 외부전극 두께의 편평도가 급격하게 저하되어 레이저에 의한 비아 가공에 있어서 불량이 다량으로 발생하게 된다.

따라서, 인쇄회로기판에 내장되는 MLCC 전체의 두께 및 MLCC 외부전극의 두께에 대한 각각의 편차를 최소화하여 비아 가공에 있어서의 불량률을 최소화할 필요가 있다.

미국 공개특허공보 제2008/0013252 A1호

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 본 발명의 실시예는 적층 세라믹 또는 적층 세라믹 캐패시터의 외부전극에 대한 두께 편차를 최소화함으로써 적층 세라믹 캐패시터의 두께 편차에 의한 상기 불량을 제거하고, 레진의 채움성 문제를 해결하기 위한 것이 목적이다.

본 발명의 실시예에 따른 적층 세라믹 캐패시터는 적층 세라믹 및 상기 적층 세라믹의 양측에 형성된 외부전극을 포함하는 적층 세라믹 캐패시터에 있어서, |T_max - T_min|은 10㎛ 이하이고, |CT_max - CT_min|은 20㎛ 이하일 수 있다. (여기서, T_max는 비아 가공 영역에서 외부전극의 최대 두께, T_min은 비아 가공 영역에서 외부전극의 최소 두께, CT_max는 비아 가공 영역에서 적층 세라믹 캐패시터의 최대 두께, CT_min은 비아 가공 영역에서 적층 세라믹 캐패시터의 최소 두께)

여기서, |T_max _{_L} - T_max _{_R}|은 5㎛ 이하이고, |CT_max _{_L} - CT_max _{_R}|은 10㎛ 이하일 수있다. (여기서, T_max _{_L}은 좌측 비아 가공 영역에서 외부전극의 최대 두께, T_max _{_R}은 우측 비아 가공 영역에서 외부전의 최대 두께, CT_max _{_L}은 좌측 비아 가공 영역에서 적층 세라믹 캐패시터의 최대 두께, CT_max _{_R}은 우측 비아 가공 영역에서 적층 세라믹 캐패시터의 최대 두께)

상기 적층 세라믹은 더미 패턴; 및 상기 더미 패턴과 이종 극성을 갖고, 상기 더미 패턴과 동일 층에 형성된 용량형성 패턴;을 포함하며, 상기 더미 패턴 및 상기 용량형성 패턴은 30층 이상일 수 있다.

상기 외부전극은 외부전극 형성용 페이스트에 상기 적층 세라믹의 양측을 디핑(Dipping)하여 형성되고, 상기 외부전극 형성용 페이스트의 점도는 18,000cps 이하일 수 있다.

상기 외부전극은 3초 이상 20초 이하의 시간 이내에 블로팅(Blotting)하여 형성되는 것일 수 있다.

상기 외부전극은 블로팅시 정반에 담긴 상기 외부전극 형성용 페이스트의 높이가 30㎛ 이상 100㎛ 이하인 것에 의하여 형성되는 것일 수 있다.

상기 적층 세라믹은 제1 더미 패턴; 상기 제1 더미 패턴과 이종 극성을 갖고, 상기 제1 더미 패턴과 동일층에 형성된 제1 용량형성 패턴; 상기 제1 더미 패턴과 동종 극성을 갖고, 상기 제1 더미 패턴과 다른 층에 형성된 제2 더미 패턴; 및 상기 제2 더미 패턴과 이종 극성을 갖고, 상기 제2 더미 패턴과 동일층에 형성된 제2 용량형성 패턴;을 포함하고, 상기 제1 더미 패턴과 상기 제1 용량형성 패턴간의 간격은 상기 제2 더미 패턴과 상기 제2 용량형성 패턴간의 간격과 동일하며, 상기 제1 더미 패턴의 길이는 상기 제2 더미 패턴의 길이보다 긴 것을 특징으로 할 수 있다.

상기 제1 더미 패턴과 상기 제1 용량형성 패턴간의 간격에 대한 상기 제1 용량형성 패턴 길이와 상기 제2 용량형성 패턴 길이의 차이의 비율은 0.7 이상 1 미만일 수 있다.

상기 제1 더미 패턴과 상기 제2 더미 패턴은 하나의 세라믹 절연층을 사이에 두고 상하로 적층된 것일 수 있다.

상기 제1 더미 패턴과 이종 극성을 갖고, 상기 제1 더미 패턴과 같은 길이로 형성된 제3 더미 패턴; 상기 제1 용량형성 패턴과 이종 극성을 갖고, 상기 제1 용량형성 패턴과 같은 길이로 형성된 제3 용량형성 패턴; 상기 제2 더미 패턴과 이종 극성을 갖고, 상기 제2 더미 패턴과 같은 길이로 형성된 제4 더미 패턴; 및 상기 제2 용량형성 패턴과 이종 극성을 갖고, 상기 제2 용량형성 패턴과 같은 길이로 형성된 제4 용량형성 패턴;을 더 포함할 수 있다.

상기 제3 더미 패턴과 상기 제3 용량형성 패턴은 동일층에 형성되고, 상기 제4 더미 패턴과 상기 제4 용량형성 패턴은 동일층에 형성되는 것일 수 있다.

상기 제3 더미 패턴은 상기 제1 용량형성 패턴 및 상기 제2 용량형성 패턴 사이에 형성되고, 상기 제4 더미 패턴은 하나의 세라믹 절연층을 사이에 두고 상기 제2 용량형성 패턴 하부에 형성되는 것일 수 있다.

상기 제1 더미 패턴과 상기 제1 용량형성 패턴, 상기 제2 더미 패턴과 상기 제2 용량형성 패턴, 상기 제3 더미 패턴과 상기 제3 용량형성 패턴 및 상기 제4 더미 패턴과 상기 제4 용량형성 패턴은 복수개일 수 있다.

본 발명의 실시예에 따른 인쇄회로기판은 적층 세라믹 및 상기 적층 세라믹의 양측에 형성된 외부전극을 포함하는 적층 세라믹 캐패시터; 상기 적층 세라믹 캐패시터가 실장된 캐비티를 형성하는 코어층; 상기 적층 세라믹 캐패시터와 상기 캐비티 사이 및 상기 코어층의 상부와 하부에 형성된 절연층; 상기 외부전극의 전기적 도통을 위하여 상기 절연층에 형성된 비아홀; 및 상기 절연층 상에 형성된 회로층;을 포함하고, 상기 적층 세라믹 캐패시터는 |T_max - T_min|은 10㎛ 이하이고, |CT_max - CT_min|은 20㎛ 이하일 수 있다. (여기서, T_max는 비아 가공 영역에서 외부전극의 최대 두께, T_min은 비아 가공 영역에서 외부전극의 최소 두께, CT_max는 비아 가공 영역에서 적층 세라믹 캐패시터의 최대 두께, CT_min은 비아 가공 영역에서 적층 세라믹 캐패시터의 최소 두께)

여기서, |T_max _{_L} - T_max _{_R}|은 5㎛ 이하이고, |CT_max _{_L} - CT_max _{_R}|은 10㎛ 이하일 수있다. (여기서, T_max _{_L}은 좌측 비아 가공 영역에서 외부전극의 최대 두께, T_max _{_R}은 우측 비아 가공 영역에서 외부전극의 최대 두께, CT_max _{_L}은 좌측 비아 가공 영역에서 적층 세라믹 캐패시터의 최대 두께, CT_max _{_R}은 우측 비아 가공 영역에서 적층 세라믹 캐패시터의 최대 두께)

상기 비아홀은 제1 비아홀; 및 제2 비아홀;을 포함하고, 상기 제1 비아홀과 상기 제2 비아홀은 상기 절연층 상부에 형성되거나 또는 상기 절연층 하부에 형성될 수 있다.

상기 비아홀은 양의 극성을 갖는 제1 비아홀; 및 음의 극성을 갖는 제2 비아홀;을 포함하고, 상기 제1 비아홀과 상기 제2 비아홀은 상기 절연층의 상부와 하부에 각각 형성되거나, 상기 제1 비아홀과 상기 제2 비아홀은 상기 절연층의 하부와 상부에 각각 형성될 수 있다.

상기 적층 세라믹은 더미 패턴; 및 상기 더미 패턴과 이종 극성을 갖고, 상기 더미 패턴과 동일층에 형성된 용량형성 패턴;을 포함하며, 상기 더미 패턴 및 상기 용량형성 패턴은 30층 이상일 수 있다.

상기 외부전극은 3초 이상 20초 이하의 시간 이내에 블로팅(Blotting)하여 형성될 수 있다.

상기 외부전극은 블로팅시 정반에 담긴 상기 외부전극 형성용 페이스트의 높이는 30㎛ 이상 100㎛ 이하인 것에 의하여 형성될 수 있다.

상기 제1 더미 패턴과 상기 제2 더미 패턴은 하나의 세라믹 절연층을 사이에 두고 상하로 적층될 수 있다.

상기 제3 더미 패턴과 상기 제3 용량형성 패턴은 동일층에 형성되고, 상기 제4 더미 패턴과 상기 제4 용량형성 패턴은 동일층에 형성될 수 있다.

상기 제3 더미 패턴은 상기 제1 용량형성 패턴 및 상기 제2 용량형성 패턴 사이에 형성되고, 상기 제4 더미 패턴은 하나의 세라믹 절연층을 사이에 두고 상기 제2 용량형성 패턴 하부에 형성될 수 있다.

이와 같은 본 발명에 의하면, 적층 세라믹 캐패시터의 외부전극 두께 편차가 적으므로 레이저에 의한 비아홀 가공을 함에 있어서 불량이 적어지는 효과가 있다.

또한, 적층 세라믹 캐패시터의 두께가 얇아지더라도 상기 불량 발생이 최소화되므로 인쇄회로기판의 두께도 소형화할 수 있고, Low CTE를 사용하는 기판에 있어서 레진의 흐름성이 작더라도 적층 세라믹 캐패시터의 두께 편차가 적으므로 레진의 채움성 문제를 해결할 수 있다.

또한, 비아 사이즈가 점차 작아지는 추세에 맞추어 적층 세라믹 캐패시터의 외부전극 두께가 평탄하게 되므로 비아 bottom 사이즈에 의한 불량률이 적어질 수 있다.

도 1은 본 발명의 실시예에 의한 적층 세라믹 캐패시터의 단면도.
도 2는 본 발명의 실시예에 의한 적층 세라믹 캐패시터의 평면도.
도 3은 본 발명의 실시예에 의한 적층 세라믹의 단면도.
도 4는 본 발명의 일 실시예에 의한 인쇄회로기판의 단면도.
도 5는 본 발명의 다른 실시예에 의한 인쇄회로기판의 단면도.

이하, 도면을 참조하여 본 발명의 구체적인 실시형태를 설명하기로 한다. 그러나 이는 예시에 불과하며 본 발명은 이에 제한되지 않는다.

본 발명을 설명함에 있어서, 본 발명과 관련된 공지기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하기로 한다. 그리고, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.

본 발명의 기술적 사상은 청구범위에 의해 결정되며, 이하의 실시예는 본 발명의 기술적 사상을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 효율적으로 설명하기 위한 일 수단일 뿐이다.

이하에서는 첨부된 예시 도면을 참조하여 본 발명에 대해 설명한다.

도 1은 본 발명의 실시예에 의한 적층 세라믹 캐패시터의 단면도이고, 도 2는 본 발명의 실시예에 의한 적층 세라믹 캐패시터의 평면도이다.

도 1과 도 2를 참조하면, 본 발명의 실시예에 따른 적층 세라믹 캐패시터(50)는 적층 세라믹 및 상기 적층 세라믹의 양측에 형성된 외부전극을 포함하는 적층 세라믹 캐패시터에 있어서, |T_max - T_min|은 10㎛ 이하이고, |CT_max - CT_min|은 20㎛ 이하일 수 있다. (여기서, T_max는 비아 가공 영역에서 외부전극(10, 20)의 최대 두께, T_min은 비아 가공 영역에서 외부전극(10, 20)의 최소 두께, CT_max는 비아 가공 영역에서 적층 세라믹 캐패시터(50)의 최대 두께, CT_min은 비아 가공 영역에서 적층 세라믹 캐패시터(50)의 최소 두께) 한편, BW는 상기 적층 세라믹 캐피시터에서 적층 세라믹(30)의 양단부측에서 형성되는 외부전극(10, 20)의 전체 폭, 즉, 대역폭으로서 BW_L, BW_R은 각각 상기 적층 세라믹(30)의 좌측 대역폭, 우측 대역폭을 의미하고, W는 상기 적층 세라믹(30)에서의 비아 가공 영역으로서 W_L, W_R은 각각 상기 적층 세라믹(30)의 좌측 비아 가공 영역, 우측 비아 가공 영역을 의미할 수 있다. 이때, W는 BW의 95%에 해당하는 영역으로 설정될 수 있다.

여기서, 비아 가공 영역으로의 W가 외부전극의 전체 폭인 BW의 95%에 해당하는 영역으로 설정하는 이유는, 외부전극(10, 20)의 대역폭 내에 비아의 하단부가 접촉되도록 비아를 형성할 때 비아의 하단부 하면의 외부전극 표면에 대한 접촉 효율이 최대로 형성될 수 있는 영역에 해당되기 때문이다. 즉, 외부전극의 외측이 곡면으로 형성되기 때문에 곡면 영역에 비아 형성시 도전재의 미충전 등에 의해 접촉 신뢰성이 저하될 수 있기 때문이다.

W_L, W_R각각의 영역 내에서 상기 외부전극(10, 20) 자체의 가장 두꺼운 부분과 얇은 부분이 형성하는 두께 편차(|T_max - T_min|)가 10㎛를 초과할 경우에는 상기 외부전극(10, 20)의 곡률반경이 작아지게 되므로, 비아홀 가공시 불량이 발생할 수 있다. 여기서, 불량이라 함은 레이저 등에 의한 비아홀 가공시 외부전극이 두꺼운 부분에는 비아홀이 외부전극의 표면에 닿게 되지만, 외부전극이 얇은 부분에는 비아홀이 외부전극의 표면에 닿지 않게 되는 것을 의미할 수 있고, 비아홀이 외부전극에 닿더라도 미세한 영역에만 닿게 되어 비아의 bottom 사이즈가 최소치에도 미치지 못하여 전기적인 연결에 불량이 발생하거나 추후 신뢰성에 문제가 생기는 경우 등을 의미할 수 있다.

상기 외부전극(10, 20)의 두께 편차가 10㎛ 이하인 경우라도 상기 적층 세라믹 캐패시터(50)의 두께 편차(|CT_max - CT_min|)가 20㎛를 초과할 경우에는 상기와 같은 불량이 발생할 수 있다.

상기 외부전극(10, 20)의 두께 편차 및 상기 적층 세라믹 캐패시터(50)의 두께 편차에 따른 가공 불량 여부의 구체적인 실험예가 이하 표 1에서와 같이 나타난다.

한편, 상기와 같은 조건에서 |T_max _{_L} - T_max _{_R}|은 5㎛ 이하이고, |CT_max _{_L} - CT_{max_R}|은 10㎛ 이하일 수있다. (여기서, T_max _{_L}은 좌측 비아 가공 영역에서 외부전극(10, 20)의 최대 두께, T_max _{_R}은 우측 비아 가공 영역에서 외부전극(10, 20)의 최대 두께, CT_max _{_L}은 좌측 비아 가공 영역에서 적층 세라믹 캐패시터(50)의 최대 두께, CT_max _{_R}은 우측 비아 가공 영역에서 적층 세라믹 캐패시터(50)의 최대 두께)

구체적인 의미에 대한 중복 설명은 생략하기로 한다. 상기 좌측 비아 가공 영역에서의 외부전극(10, 20) 최대 두께 및 상기 우측 비아 가공 영역에서의 외부전극(10, 20) 최대 두께의 편차, 상기 좌측 비아 가공 영역에서의 적층 세라믹 캐패시터(50) 최대 두께 및 상기 우측 비아 가공 영역에서의 적층 세라믹 캐패시터(50) 최대 두께의 편차에 따른 가공 불량 여부의 구체적인 실험예가 이하 표 2에서와 같이 나타난다.

한편, 상기 적층 세라믹(30)은 더미 패턴(1); 및 상기 더미 패턴(1)과 이종 극성을 갖고, 상기 더미 패턴(1)과 동일층에 형성된 용량형성 패턴(2);을 포함하며, 상기 더미 패턴(1) 및 상기 용량형성 패턴(2)은 30층 이상일 수 있다.

일반적으로 외부전극은 디핑(Dipping)법으로써 형성되고, 25,000cps 이상의 점도를 갖는 외부전극 형성용 페이스트를 이용하게 된다. 그러나, 내장형 적층 세라믹 캐패시터의 경우 외부전극에서 비아 가공 영역이 되는 W의 길이가 일반 MLCC에 비해 길기 때문에 적층 세라믹의 편평도가 우수하더라도 기존의 공법을 적용하게 되면 페이스트의 점도가 묽기 때문에 외부전극의 편평도는 나빠질 수 있다.

따라서, 본 발명의 실시예에 의하면 상기 외부전극(10, 20)은 외부전극 형성용 페이스트에 상기 적층 세라믹(30)의 양측을 디핑하여 형성되고, 상기 외부전극 형성용 페이스트의 점도는 18,000cps 이하로 구성됨이 바람직하다. 이와 더불어, 디핑 후 블로팅(Blotting) 공법을 사용할 수 있는데, 이는 외부전극 형성용 페이스트가 소량 담긴 정반에 디핑에 의하여 외부전극이 형성된 적층 세라믹 캐패시터를 다시 디핑하여 적층 세라믹에 묻어 있는 외부전극 형성용 페이스트를 덜어내는 것을 의미한다.

이 경우, 상기 외부전극(10, 20)은 3초 이상 20초 이하의 시간 이내에 블로팅(Blotting)하여 형성되는 것일 수 있고, 상기 외부전극(10, 20)은 정반에 담긴 상기 외부전극 형성용 페이스트의 높이는 30㎛ 이상 100㎛ 이하인 것에 의하여 형성되는 것일 수 있다.

이는, 외부전극 형성용 페이스트의 점도가 묽기 때문에 편평도가 나빠진다는 의미이고, 점도를 18,000cps 이하로 유지하면 페이스트 점도에 의해 기존 공법을 사용하더라도 편평도 유지가 가능하다는 의미입니다.

상기 표에서 판정이라 함은 비아 사이즈 및 비아 모양(Shape) 등을 검사하여 스펙에 부합하는지 여부를 판정한 것으로서, 비아 크랙 등 신뢰성에 문제되는 사항을 판단하여 만족시키는 경우에만 O라고 표시하고, 신뢰성에 문제가 있는 경우를 X라고 표시하였다. 상기 표에서 나타난 바와 같이, 더미 패턴이 있으면서 제1 더미 패턴과 제1 용량형성 패턴간의 간격에 대한 제1 용량형성 패턴 길이와 제2 용량형성 패턴 길이의 차이의 비율이 0.7 이상 1 미만인 경우에 상기 적층 세라믹의 두께 편차는 유지될 수 있다.(이에 관한 자세한 설명은 이하 도 2에 관한 설명 부분에 개시됨.) 또한, 상기 외부전극(10, 20)의 두께 편차가 10㎛ 이하이고, 상기 적층 세라믹 캐패시터(50)의 두께 편차(|CT_max - CT_min|)가 20㎛ 이하일 경우에는 상기와 같은 신뢰성의 문제가 발생하지 않음을 알 수 있다.

상기 표에서 나타난 바와 같이, 상기 외부전극 형성용 페이스트의 점도는 18,000cps 이하이고, 상기 블로팅 시간은 3초 이상 20초 이하이며, 블로팅 시 정반에 담긴 외부전극 형성용 페이스트의 높이는 30㎛ 이상 100㎛ 이하이어야 한다. 또한, 상기 외부전극(10, 20)의 두께 편차가 10㎛ 이하이고, 상기 적층 세라믹 캐패시터(50)의 두께 편차(|CT_max - CT_min|)가 20㎛ 이하일 경우 및 |T_max _{_L} - T_max _{_R}|은 5㎛ 이하이고, |CT_max _{_L} - CT_max _{_R}|은 10㎛ 이하일 경우에는 상기와 같은 신뢰성의 문제가 발생하지 않음을 알 수 있다.

따라서, 상기 표 1 내지 표 2에 나타난 결과를 종합하여 신뢰성에 문제가 발생하지 않는 조건으로써 이하 표 3에서와 같은 결과가 나타날 수 있다.

도 3은 본 발명의 실시예에 의한 적층 세라믹의 단면도이다.

도 3을 참조하면, 본 발명에 의한 적층 세라믹(30)은 제1 더미 패턴(1); 상기 제1 더미 패턴(1)과 이종 극성을 갖고, 상기 제1 더미 패턴(1)과 동일 층에 형성된 제1 용량형성 패턴(2); 상기 제1 더미 패턴(1)과 동종 극성을 갖고, 상기 제1 더미 패턴(1)과 다른 층에 형성된 제2 더미 패턴(11); 및 상기 제2 더미 패턴(11)과 이종 극성을 갖고, 상기 제2 더미 패턴(11)과 동일층에 형성된 제2 용량형성 패턴(12);을 포함하고, 상기 제1 더미 패턴(1)과 상기 제1 용량형성 패턴(2) 사이의 간격은 상기 제2 더미 패턴(11)과 상기 제2 용량형성 패턴(12) 사이의 간격과 실질적으로 동일하며, 상기 제1 더미 패턴(1)의 길이는 상기 제2 더미 패턴(11)의 길이보다 긴 것을 특징으로 할 수 있다.

일반적으로 적층수가 많은 적층 세라믹의 경우 내부전극이 겹치는 부분과 겹치지 않는 부분 간의 밀도차로 인해 적층 세라믹의 가운데 부분이 상하로 볼록하게 되는 형상을 갖게 된다. 따라서, 내장형 MLCC에서는 적층 세라믹의 높이가 차이가 나는 두께 편차로 인해 적층 세라믹의 편평도를 양호하게 할 필요가 있다.

상기 제1 더미 패턴(1)과 상기 제1 용량형성 패턴(2) 사이의 간격(A)에 대한 상기 제1 용량형성 패턴(2) 길이와 상기 제2 용량형성 패턴(12) 길이의 차이(B)의 비율 즉, B/A는 0.7 이상 1 미만일 수 있고, 상기 제1 더미 패턴(1)과 상기 제2 더미 패턴(11)은 하나의 세라믹 절연층(5)을 사이에 두고 상하로 적층된 것일 수 있다.

또한, 상기 제1 더미 패턴(1)과 이종 극성을 갖고, 상기 제1 더미 패턴(1)과 같은 길이로 형성된 제3 더미 패턴(3); 상기 제1 용량형성 패턴(2)과 이종 극성을 갖고, 상기 제1 용량형성 패턴(2)과 같은 길이로 형성된 제3 용량형성 패턴(4); 상기 제2 더미 패턴(11)과 이종 극성을 갖고, 상기 제2 더미 패턴(11)과 같은 길이로 형성된 제4 더미 패턴(13); 및 상기 제2 용량형성 패턴(12)과 이종 극성을 갖고, 상기 제2 용량형성 패턴(12)과 같은 길이로 형성된 제4 용량형성 패턴(14);을 더 포함할 수 있다.

이 경우, 상기 제3 더미 패턴(3)과 상기 제3 용량형성 패턴(4)은 동일층에 형성되고, 상기 제4 더미 패턴(13)과 상기 제4 용량형성 패턴(14)은 동일층에 형성되는 것일 수 있고, 상기 제3 더미 패턴(3)은 상기 제1 용량형성 패턴(2) 및 상기 제2 용량형성 패턴(12) 사이에 형성되고, 상기 제4 더미 패턴(13)은 하나의 세라믹 절연층(5)을 사이에 두고 상기 제2 용량형성 패턴(12) 하부에 형성되는 것일 수 있다.

상기 제1 더미 패턴(1)과 상기 제1 용량형성 패턴(2), 상기 제2 더미 패턴(11)과 상기 제2 용량형성 패턴(12), 상기 제3 더미 패턴(3)과 상기 제3 용량형성 패턴(4) 및 상기 제4 더미 패턴(13)과 상기 제4 용량형성 패턴(14)은 복수개일 수 있고, 30층 이상으로 적층될 수 있다. 여기서 각 더미 패턴과 용량형성 패턴은 유전체로 구성된 세라믹 절연층(5) 상에 나란하게 형성되고, 각 더미 패턴과 용량형성 패턴이 구비된 복수의 세라믹 절연층(5)은 수직 방향으로 다수 적층된다.

본 발명의 실시예에 적용되는 적층 세라믹 커패시터는 하기의 공정을 통해 제작되었다.

티탄산바륨(BaTiO₃) 등의 파우더를 포함하여 형성된 슬러리를 캐리어필름 상에 도포 및 건조하여 1.4㎛의 두께로 제조된 복수개의 세라믹 그린시트를 마련한다. 다음, 상기 세라믹 그린시트 상에 스크린을 이용하여 니켈 내부전극용 도전성 페이스트를 도포하여 내부 전극을 형성한다.

상기 세라믹 그린시트를 약 40층으로 적층하고 이 적층체를 압축 성형한 후 세라믹 적층체를 개별 칩의 형태로 절단하였고, 절단된 칩을 200 ~ 250℃ 정도의 온도에서 20 내지 60시간 정도로 탈바인더를 진행하였다.

이 후, 1150 ~ 1200℃에서 내부전극이 산화되지 않도록 환원분위기에서 소성하였다

다음으로, 외부전극, Cu 도금 등의 공정을 거쳐 적층 세라믹 커패시터로 제작하였다. 완성된 적층 칩 커패시터의 칩사이즈의 길이(L)와 폭(W)은 약 1.00㎜×0.5㎜(L×W, 1005 size)이다.

여기서, 완성된 적층 세라믹(30)의 제작 공차는 L×W 기준으로 ±0.05㎜ 이내의 범위로 정하였다.

도 4는 본 발명의 일 실시예에 의한 인쇄회로기판의 단면도이다.

도 4를 참조하면, 본 발명의 실시예에 따른 인쇄회로기판(100)은 적층 세라믹(30) 및 상기 적층 세라믹(30)의 양측에 형성된 외부전극(10, 20)을 포함하는 적층 세라믹 캐패시터(50); 상기 적층 세라믹 캐패시터(50)가 실장된 캐비티를 형성하는 코어층(40); 상기 적층 세라믹 캐패시터(50)와 상기 캐비티 사이 및 상기 코어층(40)의 상부와 하부에 형성된 절연층(60); 상기 외부전극(10, 20)의 전기적 도통을 위하여 상기 절연층(60)에 형성된 비아홀(70, 71); 및 상기 절연층(60) 상에 형성된 회로층(80, 81);을 포함하고, 상기 적층 세라믹 캐패시터(50)는 |T_max - T_min|은 10㎛ 이하이고, |CT_max - CT_min|은 20㎛ 이하일 수 있다. (여기서, T_max는 비아 가공 영역에서 외부전극(10, 20)의 최대 두께, T_min은 비아 가공 영역에서 외부전극(10, 20)의 최소 두께, CT_max는 비아 가공 영역에서 적층 세라믹 캐패시터(50)의 최대 두께, CT_min은 비아 가공 영역에서 적층 세라믹 캐패시터(50)의 최소 두께) 여기서, |T_max _{_L} - T_max _{_R}|은 5㎛ 이하이고, |CT_max _{_L} - CT_max _{_R}|은 10㎛ 이하일 수있다. (여기서, T_max _{_L}은 좌측 비아 가공 영역에서 외부전극(10, 20)의 최대 두께, T_max _{_R}은 우측 비아 가공 영역에서 외부전극(10, 20)의 최대 두께, CT_max _{_L}은 좌측 비아 가공 영역에서 적층 세라믹 캐패시터(50)의 최대 두께, CT_max _{_R}은 우측 비아 가공 영역에서 적층 세라믹 캐패시터(50)의 최대 두께) 도 1에서 설명한 내용과 중복되는 내용에 대한 설명은 생략하기로 한다.

상기 코어층(40)은 상기 적층 세라믹 캐패시터(50)와 동일한 층에 형성되고, 상기 외부전극(10, 20)과는 소정의 폭으로 이격되어 있을 수 있다. 또한, 상기 절연층(60)은 상기 코어층(40)의 상면과 하면, 상기 코어층(40)과 상기 외부전극(10, 20)의 사이, 및 상기 적층 세라믹 캐패시터(50)의 상면과 하면에 형성될 수 있고, 상기 비아홀(70, 71)은 상기 외부전극(10, 20)의 상면 또는 하면의 일측에는 상기 회로층(80, 81)과의 전기적 도통을 위해 형성될 수 있다.

이 경우, 상기 비아홀(70, 71)은 제1 비아홀(70); 및 제2 비아홀(71);을 포함하고, 상기 제1 비아홀(70)과 상기 제2 비아홀(71)은 상기 절연층(60) 상부에 형성되거나 또는 상기 절연층(60) 하부에 형성될 수 있다.

도 5는 본 발명의 다른 실시예에 의한 인쇄회로기판의 단면도이다.

도 5를 참조하면, 상기 비아홀(170, 171)은 양의 극성을 갖는 제1 비아홀(170); 및 음의 극성을 갖는 제2 비아홀(171);을 포함하고, 상기 제1 비아홀(170)과 상기 제2 비아홀(171)은 각각 상기 절연층(160)의 상부와 하부에 형성될 수 있고, 상기 제1 비아홀과 상기 제2 비아홀은 각각 상기 절연층의 하부와 상부에 형성될 수 있다. 이 경우, 상기 제1 비아홀(170)은 음의 극성을 갖고, 상기 제2 비아홀(171)은 양의 극성을 가질 수도 있다.

한편, 앞서 설명된 적층 세라믹 커패시터가 내장된 인쇄회로기판의 실시예에 따른 제조방법을 간략히 설명하면 다음과 같다.

먼저 적층 세라믹 커패시터의 두께에 상응하는 코어 기판(CCL)을 준비한다. 그리고, 코어 기판에 기준홀 및 관통홀을 CNC 드릴 또는 레이져를 이용하여 가공한다. 홀이 형성된 코어 기판에 캐비티와 얼라인 마크 및 회로 형성을 위하여 전처리와 패터닝을 수행하고, 패터닝이 완료된 코어 기판에 레이져 또는 CNC 드릴을 이용하여 전자부품, 적층 세라믹 커패시터가 내장될 캐비티를 형성한다.

다음, 레이져 또는 CNC 드릴을 이용한 홀 가공시 형성된 스미어를 제거하기 위한 디스미어 공정을 진행하고, 절연층 간의 접착력 확보를 위하여 구리 패턴이 형성된 절연층의 표면에 표면 처리를 수행한다. 표면 처리가 완료된 코어 기판의 캐비티 내부에 접착 필름을 부착하고, 얼라인 마크를 이용하여 캐비티 내의 접착 필름 상에 적층 세라믹 커패시터(MLCC)를 위치시킨다.

상기 캐비티의 접착 필름에 고정된 적층 세라믹 커패시터가 삽입된 상태에서 코어 기판 상에 가경화 상태의 절연재를 적층하고, 가경화 상태의 절연재를 경화시키면서 절연재에 포함된 레진이 적층 세라믹 커패시터 주변으로 흘러들어 경화됨에 의해서 적층 세라믹 커패시터가 고정될 수 있도록 한다.

이때, 절연재는 프리프레그, RCC 및 ABF 등의 수지재로 구성될 수 있으며, 절연재의 종류에 따라 적절한 적층 온도와 압력으로 적층되어 레진 플로우가 발생됨에 의해서 적층 세라믹 커패시터가 캐비티 내부로 흘러들어갈 수 있도록 한다.

다음으로, 코어 기판의 캐비티 내에 적층 세라믹 커패시터가 고정되면 접착 필름을 제거하고, 접착 필름이 제거됨 면에 절연재와 동박을 적층한다. 그리고, 타면에 적층된 절연재까지 완전 경화되게 적절한 온도와 압력으로 절연재들을 경화한다.

양면에 절연재의 적층이 완료된 코어 기판에 CNC 드릴을 이용하여 쓰루홀을 형성하고, 코어 기판에 내장된 적층 세라믹 커패시터의 전극 위치까지 레이져를 이용하여 비아 가공을 한다. 레이져 가공에 의한 비아 형성이 완료되면 디스미어 등의 표면 처리 공정 후에 회로 형성을 위한 패터닝 공정을 진행한다.

이 후에, 기판의 필요 층수에 따라 절연재와 동박의 적층, 비아 가공과 회로 형성 공정을 반복하여 적층형 세라믹 커패시터가 내장된 다층 기판을 제작한다.

이와 같이 제작된 적층 세라믹 커패시터가 내장된 인쇄회로기판을 이용하여 상기 표 1 내지 표 3에 제시된 인쇄회로기판의 비아와 적층 세라믹 커패시터의 외부 전극간 접속 신뢰성에 대한 관계를 입증하기 위한 실험예와 평가 방법은, 적층 세라믹 커패시터의 외부전극의 두께 편차와 적층 세라믹 커패시터의 전체 두께 편차가 커질수록 열팽창 계수의 차이에 의한 TC(Thermal cycling)에 의해 비아 크랙이 발생하는 것을 검증함으로써, 비아의 접촉 신뢰성을 평가하였다.

TC 조건은 JESD22-A104D 규격에 의해 평가하였으며, -65℃ 내지 150℃까지 500 cycle/1000 cycle 후 크랙이 발생되는 정도를 평가하였다.

이때, 비아 크랙의 발생 여부는 적층 세라믹 커패시터가 내장된 기판에서 적층 세라믹 커패시터의 전극과 연결된 상, 하부의 비아에 고전압(200V)을 인가하여 측정함에 의해서 검증하였다.

이때, 크랙이 발생된 비아는 고전압 인가시 크랙이 확대되어 저항이 수십Ω 이상으로 커지게 됨에 따라 비아의 크랙 발생 여부를 알 수 있다.

이상에서 대표적인 실시예를 통하여 본 발명에 대하여 상세하게 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 상술한 실시예에 대하여 본 발명의 범주에서 벗어나지 않는 한도 내에서 다양한 변형이 가능함을 이해할 것이다.

그러므로 본 발명의 권리범위는 설명된 실시예에 국한되어 정해져서는 안 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

1 : 제1 더미 패턴 2 : 제1 용량형성 패턴
3 : 제3 더미 패턴 4 : 제3 용량형성 패턴
5 : 세라믹 절연층
11 : 제2 더미 패턴 12 : 제2 용량형성 패턴
13 : 제4 더미 패턴 14 : 제4 용량형성 패턴
10, 110 : 제1 외부전극 20, 120 : 제2 외부전극
30, 130 : 적층 세라믹 40, 140 : 코어층
50, 150 : 적층 세라믹 캐패시터
60, 160 : 절연층 70, 71, 170, 171 : 비아홀
80, 81, 180, 181 : 회로층 100, 200 : 인쇄회로기판

Claims

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적층 세라믹 및 상기 적층 세라믹의 양측에 형성된 외부전극을 포함하는 적층 세라믹 캐패시터에 있어서,
상기 적층 세라믹은
제1 더미 패턴;
상기 제1 더미 패턴과 이종 극성을 갖고, 상기 제1 더미 패턴과 동일 층에 형성된 제1 용량형성 패턴;
상기 제1 더미 패턴과 동종 극성을 갖고, 상기 제1 더미 패턴과 다른 층에 형성된 제2 더미 패턴; 및
상기 제2 더미 패턴과 이종 극성을 갖고, 상기 제2 더미 패턴과 동일층에 형성된 제2 용량형성 패턴;
을 포함하고,
상기 제1 더미 패턴의 길이는 상기 제2 더미 패턴의 길이와 상이한 것을 특징으로 하는 적층 세라믹 캐패시터.
제 7 항에 있어서,
상기 제1 더미 패턴과 상기 제1 용량형성 패턴간의 간격에 대한 상기 제1 용량형성 패턴 길이와 상기 제2 용량형성 패턴 길이의 차이의 비율은 0.7 이상 1 미만인 적층 세라믹 캐패시터.
제 8 항에 있어서,
상기 제1 더미 패턴과 상기 제2 더미 패턴은 하나의 절연층을 사이에 두고 상하로 적층된 것인 적층 세라믹 캐패시터.
제 9 항에 있어서,
상기 제1 더미 패턴과 이종 극성을 갖고, 상기 제1 더미 패턴과 같은 길이로 형성된 제3 더미 패턴;
상기 제1 용량형성 패턴과 이종 극성을 갖고, 상기 제1 용량형성 패턴과 같은 길이로 형성된 제3 용량형성 패턴;
상기 제2 더미 패턴과 이종 극성을 갖고, 상기 제2 더미 패턴과 같은 길이로 형성된 제4 더미 패턴; 및
상기 제2 용량형성 패턴과 이종 극성을 갖고, 상기 제2 용량형성 패턴과 같은 길이로 형성된 제4 용량형성 패턴;
을 더 포함하는 적층 세라믹 캐패시터.
제 10 항에 있어서,
상기 제3 더미 패턴과 상기 제3 용량형성 패턴은 동일층에 형성되고,
상기 제4 더미 패턴과 상기 제4 용량형성 패턴은 동일층에 형성되는 것인 적층 세라믹 캐패시터.
제 11 항에 있어서,
상기 제3 더미 패턴은 상기 제1 용량형성 패턴 및 상기 제2 용량형성 패턴 사이에 형성되고,
상기 제4 더미 패턴은 하나의 절연층을 사이에 두고 상기 제2 용량형성 패턴 하부에 형성되는 것인 적층 세라믹 캐패시터.
제 12 항에 있어서,
상기 제1 더미 패턴과 상기 제1 용량형성 패턴, 상기 제2 더미 패턴과 상기 제2 용량형성 패턴, 상기 제3 더미 패턴과 상기 제3 용량형성 패턴 및 상기 제4 더미 패턴과 상기 제4 용량형성 패턴은 복수개인 적층 세라믹 캐패시터.
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제7항 내지 제13항 중 어느 한 항에 기재된 적층 세라믹 캐패시터;
상기 적층 세라믹 캐패시터가 내장된 코어층;
상기 코어층 상에 형성된 절연층;
상기 절연층 상에 형성된 회로층; 및
상기 적층 세라믹 캐패시터의 외부전극과 상기 회로층을 전기적으로 도통하는 비아홀을 포함하는 인쇄회로기판.
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