JP3910907B2 - キャパシタ素子及びこの製造方法、半導体装置用基板、並びに半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明はキャパシタ素子及びこの製造方法、並びにキャパシタ素子を有する半導体装置用基板に関する。
【0002】
【従来の技術】
近年、半導体装置は搭載される半導体素子の動作周波数が高周波数化してきており、これに伴なって、半導体素子に供給する電源電圧の安定化を図ることが必要となってきている。これに対応するために、半導体素子が搭載される半導体装置用基板にキャパシタ素子を設ける構造が提案されている。
【0003】
図20は従来の半導体装置10を示す。半導体装置10は、半導体装置用基板11上に半導体素子12が搭載してある構造である。半導体装置用基板11は、基板本体13の内部にキャパシタ素子14が設けてある構成である。キャパシタ素子14は、シリコン基板15の上面に、誘電材料からなる膜16が形成してあり、更に膜16の上に導電性の膜17が形成してある構成である。(特許文献1参照)
【特許文献1】
特開特開2001−274034号公報(段落番号0025,0026、図3)
【0004】
【発明が解決しようとする課題】
ここで、キャパシタ素子14は、シリコン基板15を支持体とした構成であるため、膜16、17が形成されたシリコンウェハを個片化する場合に、シリコンウェハをダイシングする必要があり、製造に手間が掛かってしまう。シリコン基板15に貫通孔を形成する場合には、ドライエッチング、ウェットエッチング、レーザ加工等が必要となり、製造に更に手間が掛かってしまう。
【0005】
支持体がシリコン基板15であるので、キャパシタ素子14は、厚さが薄くできず、その分、半導体装置用基板11が厚くなってしまう。
【0006】
また、キャパシタ素子14は半導体装置用基板11のうち半導体素子搭載面から離れた位置に配置してあるので、半導体素子12とキャパシタ素子14との間の導電経路が長く、この部分のインダクタンスが大きくなって、半導体素子の動作周波数が高周波数化してきた場合に、このインダクタンスが原因で半導体素子に供給する電源電圧の安定化を図ることが難しくなる虞れがあった。
【0007】
そこで、本発明は上記課題を解決したキャパシタ素子及びこの製造方法、並びにキャパシタ素子を有する半導体装置用基板を提供することを目的とする。
【0008】
【課題を解決するための手段】
請求項1の発明は、有機ポリシラン製であり且つ膜状である有機ポリシラン膜状支持体上に、電極が誘電体層を挟んで対向するキャパシタ部を有する構成としたものである。
【0009】
有機ポリシラン膜が支持体であるため、シリコン基板が支持体であるキャパシタ素子に比べて薄くすることが可能となり、且つ、製造を容易とすることが可能となる。キャパシタ素子が薄いため、これを半導体装置用基板内に埋め込んだ場合に、半導体装置用基板も薄くなる。
【0010】
支持体が有機ポリシラン製であるので、キャパシタ素子の熱膨張係数が半導体素子の熱膨張係数と略同じくなって、キャパシタ素子を半導体装置用基板内に埋め込んで、キャパシタ素子上に半導体素子を搭載した構成の半導体装置において、キャパシタ素子と半導体素子との間に発生する熱応力が小さく抑制される。
【0011】
支持体が有機ポリシラン製であるので、キャパシタ部を形成する過程における高温条件のプロセスに対応することが可能となる。
【0012】
請求項2の発明は、有機ポリシラン製であり且つ膜状である有機ポリシラン膜状支持体上に、電極が誘電体層を挟んで対向するキャパシタ部を有し、
且つ、該キャパシタ部を覆う絶縁層を有する構成としたものである。
【0013】
有機ポリシラン膜が支持体であるため、シリコン基板が支持体であるキャパシタ素子に比べて薄くすることが可能となり、且つ、製造を容易とすることが可能となる。キャパシタ素子が薄いため、これを半導体装置用基板内に埋め込んだ場合に、半導体装置用基板も薄くなる。
【0014】
支持体が有機ポリシラン製であるので、キャパシタ素子の熱膨張係数が半導体素子の熱膨張係数と略同じくなって、キャパシタ素子を半導体装置用基板内に埋め込んで、キャパシタ素子上に半導体素子を搭載した構成の半導体装置において、キャパシタ素子と半導体素子との間に発生する熱応力が小さく抑制される。
【0015】
支持体が有機ポリシラン製であるので、キャパシタ部を形成する過程における高温条件のプロセスに対応することが可能となる。
【0016】
キャパシタ部を覆う絶縁層は、キャパシタ部を保護する。
【0017】
請求項3の発明は、有機ポリシラン製であり且つ膜状である有機ポリシラン膜状支持体上に、電極が誘電体層を挟んで対向するキャパシタ部を有するキャパシタ素子を製造する方法であって、
べース材の表面に有機ポリシラン製の層を形成し、
該有機ポリシラン層上に、第1の電極を形成し、
該第1の電極上に誘電体を形成し、
該誘電体上に第2の電極を形成し、
上記有機ポリシラン層上に絶縁層を形成し、
積層されている上記有機ポリシラン層及び絶縁層にキャパシタ素子を個片に分離するための分離用溝を形成し、
上記べース材を除去するようにしたものである。
【0018】
個片化はべース材を除去することによってなされるので、べース材をダイシングすることが必要でなく、よって、キャパシタ素子を生産性良く製造することが可能となる。
【0019】
請求項4の発明は、有機ポリシラン製であり且つ膜状である有機ポリシラン膜状支持体上に、電極が誘電体層を挟んで対向するキャパシタ部を有するキャパシタ素子を製造する方法であって、
べース材の表面に、最終的には上記の有機ポリシラン膜状支持体となる有機ポリシラン製の層を形成し、
該有機ポリシラン層上に、第1の電極を形成し、
該第1の電極上に誘電体層を形成し、
該誘電体層上に第2の電極を形成し、
上記有機ポリシラン層上に絶縁層を形成し、
積層されている上記有機ポリシラン層及び絶縁層にキャパシタ素子を個片に分離するための分離用溝を形成し、
上記絶縁層の上面に上記分離用溝を跨いでテープを接着し、
上記べース材を除去するようにしたものである。
【0020】
個片化はべース材を除去することによってなされるので、べース材をダイシングすることが必要でなく、よって、キャパシタ素子を生産性良く製造することが可能となる。
【0021】
べース材が除去されてキャパシタ素子が個片に分離された後も、各キャパシタ素子はテープに接着されて支持されており、ばらばらにはならず、取り扱いはし易い。
【0022】
請求項5の発明は、下面に外部接続端子が並んでいる実装面を有し、上面に半導体素子が搭載される半導体素子搭載面を有する半導体装置用基板本体の該半導体素子搭載面の直ぐ真下の位置に、
有機ポリシラン製であり且つ膜状である有機ポリシラン膜状支持体上に、電極が誘電体層を挟んで対向するキャパシタ部を有する構成のキャパシタ素子を設けた構成としたものである。
【0023】
キャパシタ素子が薄いため、半導体装置用基板も薄くすることが可能である。
【0024】
キャパシタ素子が半導体素子搭載面の直ぐ真下の位置に配置してあるので、キャパシタ部から半導体素子搭載面の端子との間の導電経路の長さが極く短くなって、キャパシタ部から半導体素子搭載面の端子との間の導電経路のインダクタンスを極く小さくすることが可能となり、高速で動作する半導体素子に対応することが可能となる。
【0025】
また、キャパシタ素子が半導体素子搭載面の直ぐ真下の位置に配置してあり、且つ、キャパシタ素子は有機ポリシラン膜状支持体を有する構成であるため、半導体装置用基板を使用した半導体装置において、キャパシタ素子と半導体素子との間に発生する熱応力を小さく抑制することが可能となる。
【0026】
請求項6の発明は、下面に外部接続端子が並んでいる実装面を有し、上面に半導体素子が搭載される半導体素子搭載面を有する半導体装置用基板本体の該半導体素子搭載面の直ぐ真下の位置に、有機ポリシラン製であり且つ膜状である有機ポリシラン膜状支持体上に、電極が誘電体層を挟んで対向するキャパシタ部を有する構成のキャパシタ素子を設けた構成の半導体装置用基板を製造する方法であって、
ベース上に、有機ポリシラン製であり且つ膜状である有機ポリシラン膜状支持体上に、電極が誘電体層を挟んで対向するキャパシタ部を有し、且つ、該キャパシタ部を覆う絶縁層を有する構成のキャパシタ素子を貼り付け、
該ベース上に、上記キャパシタ素子を覆うように複数の絶縁層を積層し、
最後に上記ベースを除去するようにしたものである。
【0027】
キャパシタ素子が埋め込まれた構成の半導体装置用基板を効率良く製造することが可能となる。
【0028】
請求項7の発明は、請求項5記載の半導体装置用基板の半導体素子搭載面に、半導体素子が搭載された構成としたものである。
【0029】
薄くて、且つ、キャパシタ素子と半導体素子との間に発生する熱応力が抑制される半導体装置が実現可能となる。
【0030】
【発明の実施の形態】
以下の順序で説明する。
【0031】
1.キャパシタ素子及びその製造方法。
【0032】
2.半導体装置用基板、半導体装置及び半導体装置用基板の製造方法。
【0033】
先ず、キャパシタ素子の複数の実施例及びその製造方法について説明する。
【0034】
[第1実施例]
図1は本発明の第1実施例になるキャパシタ素子20を示す。キャパシタ素子20は、半導体装置用基板にその表面に露出した状態で埋め込まれ、半導体素子の搭載部を形成する。後に説明するキャパシタ素子20A〜20Dも同様である。
【0035】
キャパシタ素子20は、支持体21が有機ポリシラン製の膜である構成である。キャパシタ素子20は、搭載される半導体素子と同じ大きさであり、有機ポリシラン製の膜状の支持体21と、膜状支持体21の上面に形成してあるキャパシタ部22と、膜状支持体21の上面に形成してあり、キャパシタ部22を覆う絶縁層23と、膜状支持体21の下面に露出している信号用端子24、25、電源用端子26及び接地用端子27と、絶縁層23の上面に突き出ている半田バンプ28とを有する構成である。
【0036】
信号用端子24、25、電源用端子26及び接地用端子27は、搭載される半導体素子のパッドに対応しており、膜状支持体21を貫通して設けてあり、膜状支持体21の面29に露出している。半田バンプ28は信号用端子24、25、電源用端子26及び接地用端子27と電気的及び機械的に接続されており、絶縁層23の面30より突き出ている。面30は実質上、半導体素子が搭載される半導体搭載面を構成する。
【0037】
キャパシタ部22は、下部電極32と上部電極33とが間に陽極酸化層(誘電体層)34を挟んで対向している構成であり、膜状支持体21と絶縁層23との間に配置されて保護されている。陽極酸化層34は下部電極32の表面に形成してある。下部電極32は接地用端子27と電気的に接続されており、上部電極33は電源用端子26と電気的に接続されている。キャパシタ部22は、電源用端子26と接地用端子27との間に設けてあり、後述するように半導体装置用基板に埋め込まれ、半導体素子が搭載された半導体装置がプリント基板に実装されて半導体装置が動作されるときに、バイパスキャパシタ又はデカップリングキャパシタとして機能して半導体素子に供給される電源電圧の安定化が図れる。
【0038】
キャパシタ素子20は、支持体21が有機ポリシラン製の膜である構成であるので、厚さt1は薄い。
【0039】
有機ポリシランは、具体的にはポリメチルフェニルシランであり、ケイ素原子を主鎖に、有機置換基を側壁に持つ構造であり、且つ、UV照射に対して光反応性を有し、且つ、ポストベークの温度によってガラス転移温度Tg(glass-transition temperature)、熱膨張係数(CTE)等が調整できる性質を有する。熱膨張係数は10〜100ppm/Kの範囲で調整される。支持体21の熱膨張係数は、後述するように半導体装置用基板本体の熱膨張係数と半導体素子の材質であるシリコン基板の熱膨張係数(約2.6ppm/K)との中間の特性であって、シリコン基板の熱膨張係数に近い値を有している。よって、後述する図14に示す半導体装置130において、半導体素子とキャパシタ素子20との間の熱応力、及びキャパシタ素子20と半導体装置用基板本体との間の熱応力が共に小さくなって改善される。
【0040】
なお、有機ポリシラン膜状支持体21のヤング率は1.2GPa、 誘電率は2.8、誘電正接は0.005、絶縁性は3〜7E+13である。
【0041】
次に、上記のキャパシタ素子20の製造方法について、図2及び図3を参照して説明する。
【0042】
キャパシタ素子20は、大きいサイズの基板上に多数のキャパシタ部22をマトリクス状に配置して形成し、最後に個片化して製造される。
【0043】
先ず、図2(A)に示すように、基材40の上面に有機ポリシラン層41を形成する。
【0044】
基材40はキャパシタ部を形成した後にエッチングによって除去することが可能であるものであり、且つ、約500℃の温度に耐え得るものであり、具体的には、銅板である。鉄板でもよい。有機ポリシラン層41は、有機ポリシランをスピンコートによって1〜数10μmの厚さに塗布し、120℃×10minでプリベークする。
【0045】
ここで、基材40の上面に形成してあるものが有機ポリシラン層41であるので、キャパシタ部22を形成する過程における高温条件のプロセスにも対応することが可能である。
【0046】
次いで、図2(B)に示すように、プリベークされた有機ポリシラン層を露光、現像して、基材40にまで到るビア用の開口42及び個片化用のマトリクス状の溝43を形成し、ポストベークを行う。有機ポリシラン層41はポストベーク済み有機ポリシラン層44となる。このポストベーク済み有機ポリシラン層44が前記の支持体21を構成する。露光は5J/cm2(310nm)で行い、現像はアルカリ現像液で行う。ポストベークは230℃×60minで行い、ポストベーク済み有機ポリシラン層44は、熱膨張係数が、半導体装置用基板本体の熱膨張係数とシリコンの熱膨張係数との中間の特性であって、シリコンの熱膨張係数に近い値を有している。なお、500℃以上の温度でポストベークした場合には、有機ポリシランは、完全に無機化して、Si02となり、支持体21の熱膨張係数は半導体素子を構成するシリコンの熱膨張係数と近くなる。なお、特許請求の範囲に記載の「有機ポリシラン膜状支持体」は高い温度でもってポストベークされて完全に無機化された層も包含するものである。
【0047】
次いで、図2(C)に示すように、ポストベーク済み有機ポリシラン層44の溝43をレジスト膜45でマスクし、この状態で、最初にチタンをスパッタリングし、次いでタンタルをスパッタリングして、開口42の底面及び側壁面を含めたポストベーク済み有機ポリシラン層44の表面に金属層46を形成する。
【0048】
チタン及びタンタルの層を形成する前に、ポストベーク済み有機ポリシラン層44の表面に、無電解銅めっき又は銅のスパッタリングをし、次いで銅の電解めっきを行って、銅の層を形成しておいてもよい。銅の層を形成しておくと、下部電極32の電気抵抗が低くなる。
【0049】
次いで、図2(D)に示すように、基材40の下面をレジスト膜47で被覆し、金属層46をエッチングして、残った金属層46によって、下部電極32とビア48〜51とを形成する。
【0050】
次いで、図2(E)に示すように、上面を下部電極32の部分を除いてレジスト膜52で被覆し、下部電極32の上面を陽極酸化し、下部電極32の上面に陽極酸化層34を形成する。陽極酸化層34がキャパシタ部22の誘電体となる。
【0051】
陽極酸化は、電解液として0.1%のクエン酸ナトリウム液を使用し、1.0mA/cm2の定電流で、化成電圧200Vまで酸化させて行う。
【0052】
次いで、図2(F)に示すように、溝43の部分のレジスト膜45はそのままとして、レジスト膜52を除去し、クロムをスパッタし、次いで銅をスパッタして、金属層53を形成する。
【0053】
次いで、図2(G)に示すように、金属層53をエッチングして、上部電極33を形成する。また、レジスト膜45を除去する。
【0054】
次いで、図2(H)に示すように、上面にエポキシ樹脂を塗布して絶縁層23を形成する。
【0055】
絶縁層23は、例えばエポキシ樹脂の膜である。このエポキシ樹脂の膜に代えて、ポリイミド樹脂を塗布してポリイミド樹脂膜でもよく、また、酸化シリコンやチッ化シリコンをスパッタして形成した膜でもよい。また、絶縁層23は、前記の支持板21と同様に有機ポリシランをベークして形成してもよい。
【0056】
次いで、図3(A)に示すように、レーザ加工又はエッチングによって、絶縁層23のうち、ビア用の開口42及び個片化用のマトリクス状の溝43を埋めている部分を除去して、開口54及び溝55を形成し、ビア48〜51及び溝43が露出するようにする。
【0057】
絶縁層23がエポキシ樹脂に代えて感光性樹脂膜である場合には、露光、現像によって開口54及び溝55を形成する。
【0058】
次いで、図3(B)に示すように、溝43及び溝55をレジスト膜56で埋め、基材40からビア48〜51に給電して、最初に銅の電解めっきを行って銅めっき部57でもってビア48〜51の内部を埋め、続いて半田の電解めっきを半田が絶縁層23の表面より突き出るまで行って半田バンプ28を形成する。
【0059】
また、はんだボールをビア48〜51の部分に搭載してリフローすることによって、半田バンプ28を形成してもよい。
【0060】
次いで、図3(C)に示すように、レジスト膜56を除去し、基材40の全面を覆う大きさの仮止め用テープ58を絶縁層23の表面に接着し、レジスト膜47を除去する。仮止め用テープ58は分離用溝55,43を跨いでいる。
【0061】
次いで、図3(D)に示すように、銅板である基材40をエッチングによって除去する。
【0062】
これによって、ポストベーク済み有機ポリシラン層44の下面が露出し、ビア48〜51がポストベーク済み有機ポリシラン層44の下面に露出して夫々信号用端子24、25、電源用端子26及び接地用端子27を構成するようになる。
【0063】
また、溝43及び溝55が露出して、隣り合うキャパシタ素子20が分離されて個片化され、個片化されたキャパシタ素子20が仮止め用テープ58に接着されてマトリクス状に並んで保持された状態となる。
【0064】
キャパシタ素子20の個片化は、ダイシングを行うことなしに、容易になされる。
【0065】
個片化されたキャパシタ素子20を仮止め用テープ58から剥離することによって、図3(E)及び図1に示すキャパシタ素子20が得られる。
【0066】
[第2実施例]
図4は本発明の第2実施例になるキャパシタ素子20Aを示す。キャパシタ素子20Aは、図1に示すキャパシタ素子20とはキャパシタ部及び端子の構造を異にし、他の部分は同じであり、図4中、図1に示す構成部分と対応する部分には同じ符号を付し、その説明は省略する。
【0067】
キャパシタ素子20は、搭載される半導体素子と同じ大きさであり、有機ポリシラン製の膜状の支持体21と、膜状支持体21の上面に形成してあるキャパシタ部22Aと、膜状支持体21の上面に形成してあり、キャパシタ部22Aを覆う絶縁層23と、膜状支持体21の下面に露出している信号用端子24A、25A、電源用端子26A及び接地用端子27Aと、絶縁層23の上面に突き出ている半田バンプ28とを有する構成である。
【0068】
キャパシタ部22Aは、下部電極32と上部電極33とが間に、陽極酸化層60が形成されたタンタル層61を挟んで対向している構成である。
【0069】
信号用端子24A、25A、電源用端子26A及び接地用端子27Aは、バリア層62とシード層63とを有する構成である。
【0070】
次に、上記のキャパシタ素子20Aの製造方法について、図5及び図6を参照して説明する。
【0071】
図5(A)乃至(H)及び図6(A)乃至(E)を図2(A)乃至(H)及び図3(A)乃至(D)と比較するに、図5(A)乃至(H)及び図6(A)乃至(F)のうち、図5(E)が特有の工程である。図5(A)乃至(D)は夫々図2(A)乃至(D)に対応し、図5(F)、(G),(H)は夫々図2(E)、(F),(G)に対応し、図6(A)は図2(H)に対応し、図6(B)乃至(E)は夫々図3(A)乃至(D)に対応する。
【0072】
先ず、図5(A)及び(B)に示すように、基材40の上面に有機ポリシラン層41を形成し、ここに、ビア用の開口42及び個片化用のマトリクス状の溝43を形成し、ポストベークを行う。
【0073】
次いで、図5(C)に示すように、ビア用の開口42の底面である基材40の露出している面に電解金めっきと電解ニッケルめっきとをこの順に行って、バリア層62を形成する。このバリア層62は、後述する半導体素子のバンプを接続するパッドや基材40をエッチングで除去するときに配線パターンが溶解されることを防止する。
【0074】
次いで、無電解銅めっきを行ってシード層63を、ポストベーク済み有機ポリシラン層44の上面、バリア層62の上面、及び開口42の周壁面に形成する。なお、シード層63はクロムのスパッタを行い続いて銅のスパッタを行うことによっても形成できる。
【0075】
次いで、このシード層63を給電層として電解銅めっきを行って、金属層64を形成する。金属層64は、ポストベーク済み有機ポリシラン層44の上面に形成されると共に、ビア用の開口42を埋める。
【0076】
次いで、図5(D)に示すように、金属層64をエッチングして、残った金属層64によって、下部電極32とビア48A〜51Aとを形成する。
【0077】
次いで、図5(E)に示すように、選択スパッタを行って、下部電極32上に、誘電体形成用の金属層であるタンタル層61を形成する。
【0078】
選択スパッタの代わりに、ポストベーク済み有機ポリシラン層44と下部電極32の表面全面にタンタルをスパッタし、エッチングでパターニングして、タンタル層を下部電極32上に残すようにしてもよい。
【0079】
また、最初にチタン層を形成し、このチタン層の上にタンタル層61を形成するようにしてもよい。
【0080】
次いで、図5(F)に示すように、タンタル層61の上面を陽極酸化し、タンタル層61の上面に陽極酸化層60を形成する。陽極酸化は図2(E)を参照して説明した条件と同じ条件で行う。
【0081】
次いで、図5(G)に示すように、表面に金属層53Aを形成する。金属層53Aは、溝43の部分のレジスト膜45はそのままとして、レジスト膜52を除去し、表面にシード層を形成し、このシード層を給電層として電解銅めっきを施して形成する。なお、シード層は、無電解銅めっきを行うことによって形成され、或いは、クロムのスパッタを行い続いて銅のスパッタを行うことによって形成される。なお、金属層53Aは、クロムと銅のスパッタによって形成してもよい。
【0082】
次いで、図5(H)に示すように、金属層53をエッチングして、上部電極33とパッド65とを形成する。パッド65は各ビア48A、49A、50Aの上面に形成される。また、陽極酸化層60及びタンタル層61のうちビア51Aに対応する個所をエッチングで除去して、開口66を形成して、ビア51Aの上面を露出させる。
【0083】
次いで、図6(A)に示すように、絶縁層23を形成し、図6(B)に示すように、絶縁層23に開口54及び溝55を形成し、ビア48A〜51A、パッド65及び溝43が露出するようにする。
【0084】
次いで、図6(C)に示すように、基材40から各ビア48A〜51Aに給電して、半田の電解めっきを半田が絶縁層23の表面より突き出るまで行って半田バンプ28を形成する。
【0085】
次いで、図6(D)に示すように、仮止め用テープ58を絶縁層23の表面に接着し、図6(E)に示すように、銅板である基材40をエッチングによって除去して、キャパシタ素子20を個片化させる。
【0086】
個片化されたキャパシタ素子20を仮止め用テープ58から剥離することによって、図6(F)及び図4に示すキャパシタ素子20Aが得られる。
【0087】
なお、各工程では、図2(A)乃至(H)及び図3(A)乃至(D)を参照して説明した変形例を同じく適用できる。
【0088】
[第3実施例]
図7(C)は本発明の第3実施例になるキャパシタ素子20Bを示す。
【0089】
キャパシタ素子20Bは、図4に示すキャパシタ素子20Aとは半田バンプ28を有しない点が相違する構造である。図7中、図4に示す構成部分と対応する部分には同じ符号を付し、その説明は省略する。
【0090】
キャパシタ素子20Bは、搭載される半導体素子と同じ大きさであり、有機ポリシラン製の膜状の支持体21と、膜状支持体21の上面に形成してあるキャパシタ部22Aと、膜状支持体21の上面に形成してあり、キャパシタ部22Aを覆う絶縁層23と、膜状支持体21の下面に露出している信号用端子24A、25A、電源用端子26A及び接地用端子27Aとを有する。絶縁層23には開口54が形成してあり、開口54の底に、パッド65が露出している。
【0091】
このキャパシタ素子20Bは、図7(A)、(B)に示すように、図6(B)に示す段階で仮止め用テープ58を絶縁層23の表面に接着し、銅板である基材40をエッチングによって除去することによって製造される。
【0092】
[第4実施例]
図8は本発明の第4実施例になるキャパシタ素子20Cを示す。
【0093】
キャパシタ素子20Cは、図4に示すキャパシタ素子20Aとはキャパシタ部を二つ並んで有する点が相違する構造である。図8中、図4に示す構成部分と対応する部分には同じ符号を付し、その説明は省略する。
【0094】
キャパシタ素子20Cは、搭載される半導体素子と同じ大きさであり、有機ポリシラン製の膜状の支持体21と、膜状支持体21の上面に形成してあるキャパシタ部22A−1、22A−2と、膜状支持体21の上面に形成してあり、キャパシタ部22A−1、22A−2を覆う絶縁層23と、膜状支持体21の下面に露出している信号用端子24A、25A、電源用端子26A−1、26A−2及び接地用端子27A−1、27A−2と、絶縁層23の上面に突き出ている半田バンプ28とを有する構成である。キャパシタ部22A−1は電源用端子26A−1と接地用端子27A−1との間に、キャパシタ部22A−2は電源用端子26A−2と接地用端子27A−2との間に設けてある。
【0095】
[第5実施例]
図9は本発明の第5実施例になるキャパシタ素子20Dを示す。
【0096】
キャパシタ素子20Dは、図4に示すキャパシタ素子20Aとは半田バンプ28を有しない点、及び、端子がバンプの形状である点が相違する構造である。図9中、図3に示す構成部分と対応する部分には同じ符号を付し、その説明は省略する。
【0097】
キャパシタ素子20Dは、搭載される半導体素子と同じ大きさであり、有機ポリシラン製の膜状の支持体21と、膜状支持体21の上面に形成してあるキャパシタ部22Aと、膜状支持体21の上面に形成してあり、キャパシタ部22Aを覆う絶縁層23と、膜状支持体21の下面に露出している信号用端子24D、25D、電源用端子26D及び接地用端子27Dとを有する。絶縁層23には開口54が形成してあり、開口54の底に、パッド65が露出している。
【0098】
次に、上記のキャパシタ素子20Dの製造方法について、図10及び図11を参照して説明する。
【0099】
キャパシタ素子20Dは、前記のキャパシタ素子20、20Aの製造方法とは逆に、最初に端子24D〜27Dを形成し、その後に、キャパシタ部22Aを形成して製造される。
【0100】
先ず、図10(A)及び(B)に示すように、基材40の上面に有機ポリシラン層41を形成し、プリベークし、ここに、ビア用の開口42及び個片化用のマトリクス状の溝43を形成し、ポストベークを行う。
【0101】
次いで、図10(C)に示すように、ポストベーク済み有機ポリシラン層44の溝43をレジスト膜45でマスクし、開口42の底部に露出した基材40をエッチングしてバンプ形成用の凹部70を形成する。
【0102】
次いで、図10(D)に示すように、基材40から給電して半田めっきをおこなって、半田めっきを凹部70及び開口42内に充填させ、信号用端子24D、25D、電源用端子26D及び接地用端子27Dを形成する。
【0103】
次いで、図10(E)に示すように、図5(C)に示す工程と同様に、ポストベーク済み有機ポリシラン層44の上面にシード層を形成し、このシード層を給電層として電解銅めっきを行って、金属層64を形成する。
【0104】
次いで、図10(F)に示すように、図5(D)に示す工程と同様に、金属層64をエッチングして、残った金属層64によって、下部電極32を形成する。
【0105】
その後に、図5(E)乃至(H)に示す工程及び図6(A)に示す工程と同様な工程を経て、図11(A)に示すように、キャパシタ部22Aと、絶縁層23と、開口54とを形成する。
【0106】
次いで、図11(B)に示すように、仮止め用テープ58を絶縁層23の表面に接着し、図11(C)に示すように、銅板である基材40をエッチングによって除去して、キャパシタ素子20Dを個片化させる。個片化されたキャパシタ素子20Dを仮止め用テープ58から剥離することによって、図11(D)及び図9に示すキャパシタ素子20Dが得られる。
【0107】
なお、各工程では、図5(A)乃至(H)及び図6(A)乃至(F)を参照して説明した変形例を同じく適用できる。
【0108】
なお、図1乃至図11に示すキャパシタ素子20、20A乃至20Dにおいて、キャパシタ部22、22A、22A−1、22A−2を、陽極酸化層34、60に代えて、PVDやCVDによってチタン酸バリウムやチタン酸ストロンチウム等の強誘電体を下部電極32の上面にスパッタした強誘電体層を有する構成としてもよい。また、陽極酸化層に代えてゾル-ゲル法によって形成した電体層でもよい。
【0109】
また、図1乃至図11に示すキャパシタ素子20、20A乃至20Dにおいて、有機ポリシラン膜状支持体21に代えて、液晶ポリマー製の膜状支持体としてもよい。
【0110】
また、図1乃至図11に示すキャパシタ素子20、20A乃至20Dにおいて、個片化用のマトリクス状の溝43を形成しないで、基材をダイシングして個片化してもよい。
【0111】
また、図1乃至図11に示すキャパシタ素子20、20A乃至20Dにおいて、配線パターンの途中に、陽極酸化層や強誘電体層を設けることによって、キャパシタ部に加えて、抵抗部を形成することも可能である。
【0112】
次に、半導体装置用基板及びその製造方法について説明する。
【0113】
図12は半導体装置用基板100を示し、図13はこの半導体装置用基板100の一部を拡大して示す。
【0114】
半導体装置用基板100は、半導体装置用基板本体101及び図1に示すキャパシタ素子20を有する。半導体装置用基板本体101は、樹脂層102、103,104が積層してある多層回路基板である。各層に形成された導体パターン105は各層を貫通しているビア106によって電気的に接続してある。半導体装置用基板本体101の上面には、補強材としての枠形状の金属板107が薄樹脂層108によって接合してある。110は半導体素子搭載面であり、半導体装置用基板本体101の上面のうち枠形状の金属板107の開口窓109の内側の部分であり、ここには、信号用端子111,112、電源用端子113及び接地用端子114が露出して並んでいる。115は実装面であり、半導体装置用基板本体101の下面であり、ここには、半田ボール116がビア106と接続されて設けてあり、且つ、ソルダレジスト117によって覆われている。
【0115】
図13に拡大して示すように、キャパシタ素子20は、樹脂層104内に埋め込まれて、半導体装置用基板本体101のうち半導体素子搭載面110の直ぐ真下の場所に埋め込んである。キャパシタ素子20のバンプ28は信号用端子111,112、電源用端子113及び接地用端子114と接続してある。キャパシタ素子20の信号用端子24、25、電源用端子26及び接地用端子27はビア156と接続してある。キャパシタ素子20内のキャパシタ部22は半導体装置用基板100内の電源供給導電経路118と接地導電経路119との間に接続してある。
【0116】
ここで、キャパシタ素子20は薄いため一つの樹脂層104内に埋め込まれており、よって、半導体装置用基板100の厚さt2は薄い。なお、樹脂層104の厚さは数10μm以上である。
【0117】
図14は半導体装置130を示す。半導体装置130は、図12に示す半導体装置用基板100の半導体素子搭載面110に、半導体素子140がフリップチップ接続によって搭載してある。半導体素子140の下面のバンプ141が、半導体素子搭載面110に露出している信号用端子111,112、電源用端子113及び接地用端子114と接続してある。
【0118】
ここで、キャパシタ素子20は半導体装置用基板100のうち半導体素子搭載面110の直ぐ直下の位置に配置してあり、実質上は半導体素子140がキャパシタ素子20上に搭載されている構成である。このため、半導体素子140とキャパシタ素子20との間の導電経路は極く短く、この部分のインダクタンスは小さい。よって、半導体素子の動作周波数が高周波数化してきた場合にも、半導体素子に供給する電源電圧はこのインダクタンスによる影響を受けないで、安定に維持される。
【0119】
また、実質上は半導体素子140がキャパシタ素子20上に搭載されている構成であり、且つ、キャパシタ素子20は、焼成された有機ポリシラン製の支持体21を有しておりシリコン製の半導体素子140と略等しい熱膨張係数を有している。よって、半導体素子140が動作時に発熱し、キャパシタ素子20が半導体素子140によって加熱された場合に、半導体素子140とキャパシタ素子20との間に発生する熱応力は小さく抑えられて改善される。
【0120】
次に、半導体装置用基板100の製造方法について、図15、図16及び図17を参照して説明する。
【0121】
先ず、図15(A)に示すように、銅等の金属板150の上面にポリイミド等の樹脂を塗布して薄樹脂膜151を形成する。
【0122】
次いで、図15(B)に示すように、薄樹脂膜151の表面に無電解めっき等によって銅等の薄膜金属層を形成し、この薄膜金属薄膜を給電層とする電解めっきにより形成した金属層に、フォトリソ法等の公知の方法でパターニングして接続パッド152を形成する。この接続パッド152が最終的には信号用端子111,112、電源用端子113及び接地用端子114となる。
【0123】
次いで、図15(C)に示すように、図1に示すキャパシタ素子20を、図1に示す姿勢から表裏反転させた姿勢で、半田バンプ28を対応する接続パッド152に接合させて搭載する。
【0124】
次いで、図15(D)に示すように、エポキシ等の樹脂層104をラミネートして、キャパシタ素子20を完全に覆う。樹脂層104はキャパシタ素子20と薄樹脂膜151との間の隙間も埋める。
【0125】
次いで、図15(E)に示すように、樹脂層104にレーザ加工やエッチング等によってビア形成用の凹部153を形成する。凹部153の底面には、キャパシタ素子20の信号用端子24、25、電源用端子26及び接地用端子27が露出する。
【0126】
次いで、図16(A)に示すように、銅の無電解めっきと電解めっきとを行って、樹脂層104の全面に金属層154を形成する。金属層154は凹部153を埋めている。
【0127】
次いで、図16(B)に示すように、金属層154をフォトリソ法でパターニングして、導体パターン155及びビア156を形成する。
【0128】
次いで、図16(C)に示すように、導体パターン155が覆われるように樹脂層103をラミネートし、この樹脂層103にレーザ加工やエッチング等によってビア形成用の凹部157を形成する。凹部157の底面には、導体パターン155及びビア156が露出する。
【0129】
次いで、図17(A)に示すように、上記と同じく、樹脂層104の全面に金属層を形成し、この金属層をパターニングして導体パターン157及びビア159を形成し、更に、樹脂層102をラミネートし、この樹脂層102にビア形成用の凹部を形成し、樹脂層102の全面に金属層を形成し、この金属層をパターニングしてビア160及びパッド161を形成する。
【0130】
次いで、図17(B)に示すように、パッド161の部分を除いて樹脂層102の全面にソルダレジスト117を塗布する。
【0131】
最後に、図17(C)に示すように、金属板150に対してエッチングを行って、金属板150に開口窓109を形成し、開口窓109の底面に露出している薄樹脂層151をこの薄樹脂層151のみをエッチングするエッチング液でこれらを除去し、更には、半田ボール116をパッド161に接合させる。なお、金属板150に開口窓109を形成する代わりに、金属板150を完全に除去してもよい。
【0132】
ここで、金属板150に対するエッチングの進行は薄樹脂層151によって停止され、過剰エッチングは起きない。また、半田ボール116のパッド161への接合は、半田ボール116をソルダレジスト117に形成してある凹部に置いて、リフローしてなされる。
【0133】
図4に示すキャパシタ素子20A、図8に示すキャパシタ素子20C、及び図9に示すキャパシタ素子20Dも、前記のキャパシタ素子20の場合と略同様にして、半導体装置用基板の内部のうち半導体素子搭載面の直ぐ直下の位置に配置されて埋め込まれて使用される。なお、図9の場合は、バンプ状の端子24D〜27Dによってキャパシタ素子20Dが接続パッド152と接続される。
【0134】
次に、図7(C)に示すキャパシタ素子20Bが組み込まれた半導体装置用基板をその製造方法と併せてついて説明する
図18(D)はキャパシタ素子20Bが組み込まれた半導体装置用基板200を示す。この半導体装置用基板200は、図18(A)乃至(C)に示す工程を経て製造される。
【0135】
先ず、図18(A)に示すように、金属板201にポリイミド等の樹脂を塗布して薄樹脂膜202を形成する。薄樹脂膜202が半硬化状態の段階で、図7(C)に示すキャパシタ素子20Bの面29を薄樹脂膜202に接着し、薄樹脂膜202をキュアして硬化させる。薄樹脂膜202は接着剤と同様な働きをする。
【0136】
次いで、図18(B)に示すように、キャパシタ素子20Bを覆うようにビルドアップ層203,204を形成する。
【0137】
次いで、図18(C)に示すように、エッチングによって金属板201を部分的に除去して、開口窓205を形成する。金属板201の全部を除去してもよい。
【0138】
最後に、エッチング又はアッシングを行って、開口窓205の底面に露出している薄樹脂膜202を除去して、図18(D)に示す半導体装置用基板200が完成する。
【0139】
半導体装置用基板200は、キャパシタ素子20Bの平坦な面29が開口窓205の底面に露出し、且つ、信号用端子24A、25A、電源用端子26A及び接地用端子27Aが開口窓205の底面に露出している構成である。平坦な面29が半導体素子搭載面であり、キャパシタ素子20Bの端子24A、25A、26A、27Aが半導体素子接続用の端子としての役割を有する。
【0140】
図19は図18(D)に示す半導体装置用基板200を有する半導体装置210を示す。半導体素子140が図18(D)に示す半導体装置用基板200に搭載してある。半導体素子140は、そのバンプを端子24A、25A、26A、27Aと接続されて、平坦な面29に搭載してある。
【0141】
なお、キャパシタ素子20、20A〜20Dは、半導体装置用基板100に埋め込まれて使用される他に、他の用途の基板に埋め込まれて使用することも可能である。
【0142】
【発明の効果】
上述の如く、請求項1の発明は、有機ポリシラン製であり且つ膜状である有機ポリシラン膜状支持体上に、電極が誘電体層を挟んで対向するキャパシタ部を有する構成としたものであるため、以下の効果を有する。
【0143】
▲1▼有機ポリシラン膜が支持体であるため、シリコン基板が支持体であるキャパシタ素子に比べて薄くすることが出来、且つ、製造を容易とすることが出来る。キャパシタ素子が薄いため、これを半導体装置用基板内に埋め込んだ場合に、半導体装置用基板も薄く出来る。
【0144】
▲2▼支持体が有機ポリシラン製であるので、キャパシタ素子の熱膨張係数が半導体素子の熱膨張係数と略同じくなって、キャパシタ素子を半導体装置用基板内に埋め込んで、キャパシタ素子上に半導体素子を搭載した構成の半導体装置において、キャパシタ素子と半導体素子との間に発生する熱応力を小さく抑制することが出来る。
【0145】
▲3▼支持体が有機ポリシラン製であるので、キャパシタ部を形成する過程における高温条件のプロセスに対応することが出来る。
【0146】
請求項2の発明は、有機ポリシラン製であり且つ膜状である有機ポリシラン膜状支持体上に、電極が誘電体層を挟んで対向するキャパシタ部を有し、且つ、該キャパシタ部を覆う絶縁層を有する構成としたものであるため、上記請求項1の発明の効果に加えて、キャパシタ部を覆う絶縁層によってキャパシタ部を保護することが出来るという効果を有する。
【0147】
請求項3の発明は、有機ポリシラン製であり且つ膜状である有機ポリシラン膜状支持体上に、電極が誘電体層を挟んで対向するキャパシタ部を有するキャパシタ素子を製造する方法であって、べース材の表面に有機ポリシラン製の層を形成し、該有機ポリシラン層上に、第1の電極を形成し、該第1の電極上に誘電体を形成し、該誘電体上に第2の電極を形成し、上記有機ポリシラン層上に絶縁層を形成し、積層されている上記有機ポリシラン層及び絶縁層にキャパシタ素子を個片に分離するための分離用溝を形成し、上記べース材を除去するようにしたものであり、個片化はべース材を除去することによってなされるようにしたものであるので、べース材をダイシングすることが必要でなく、よって、キャパシタ素子を生産性良く製造することが出来る。
【0148】
請求項4の発明は、有機ポリシラン製であり且つ膜状である有機ポリシラン膜状支持体上に、電極が誘電体層を挟んで対向するキャパシタ部を有するキャパシタ素子を製造する方法であって、べース材の表面に、最終的には上記の有機ポリシラン膜状支持体となる有機ポリシラン製の層を形成し、該有機ポリシラン層上に、第1の電極を形成し、該第1の電極上に誘電体層を形成し、該誘電体層上に第2の電極を形成し、上記有機ポリシラン層上に絶縁層を形成し、積層されている上記有機ポリシラン層及び絶縁層にキャパシタ素子を個片に分離するための分離用溝を形成し、上記絶縁層の上面に上記分離用溝を跨いでテープを接着し、上記べース材を除去するようにしたものであり、個片化はべース材を除去することによってなされるので、べース材をダイシングすることが必要でなく、よって、キャパシタ素子を生産性良く製造することが出来、しかも、べース材が除去されてキャパシタ素子が個片に分離された後も、各キャパシタ素子はテープに接着されて支持されており、ばらばらにはならず、取り扱いがし易く出来る。
【0149】
請求項5の発明は、下面に外部接続端子が並んでいる実装面を有し、上面に半導体素子が搭載される半導体素子搭載面を有する半導体装置用基板本体の該半導体素子搭載面の直ぐ真下の位置に、有機ポリシラン製であり且つ膜状である有機ポリシラン膜状支持体上に、電極が誘電体層を挟んで対向するキャパシタ部を有する構成のキャパシタ素子を設けた構成としたものであるので以下の効果を有する。
【0150】
▲1▼キャパシタ素子が薄いため、半導体装置用基板も薄くすることが出来る。
【0151】
▲2▼キャパシタ素子が半導体素子搭載面の直ぐ真下の位置に配置してあるので、キャパシタ部から半導体素子搭載面の端子との間の導電経路の長さが極く短くなって、キャパシタ部から半導体素子搭載面の端子との間の導電経路のインダクタンスを極く小さくすることが可能となり、高速で動作する半導体素子に対応することが可能となる。
【0152】
▲3▼キャパシタ素子が半導体素子搭載面の直ぐ真下の位置に配置してあり、且つ、キャパシタ素子は有機ポリシラン膜状支持体を有する構成であるため、半導体装置用基板を使用した半導体装置において、キャパシタ素子と半導体素子との間に発生する熱応力を小さく抑制することが可能となる。
【0153】
請求項6の発明は、下面に外部接続端子が並んでいる実装面を有し、上面に半導体素子が搭載される半導体素子搭載面を有する半導体装置用基板本体の該半導体素子搭載面の直ぐ真下の位置に、有機ポリシラン製であり且つ膜状である有機ポリシラン膜状支持体上に、電極が誘電体層を挟んで対向するキャパシタ部を有する構成のキャパシタ素子を設けた構成の半導体装置用基板を製造する方法であって、ベース上に、有機ポリシラン製であり且つ膜状である有機ポリシラン膜状支持体上に、電極が誘電体層を挟んで対向するキャパシタ部を有し、且つ、該キャパシタ部を覆う絶縁層を有する構成のキャパシタ素子を貼り付け、該ベース上に、上記キャパシタ素子を覆うように複数の絶縁層を積層し、最後に上記ベースを除去するようにしたものであるので、キャパシタ素子が埋め込まれた構成の半導体装置用基板を効率良く製造することが出来る。
【0154】
請求項7の発明は、請求項5記載の半導体装置用基板の半導体素子搭載面に、半導体素子が搭載された構成としたものであるので、薄くて、且つ、キャパシタ素子と半導体素子との間に発生する熱応力が抑制される半導体装置が実現可能となる。
【図面の簡単な説明】
【図1】本発明の第1実施例のキャパシタ素子を示す図である。
【図2】図1のキャパシタ素子の製造工程を示す図である。
【図3】図2(H)に続く製造工程を示す図である。
【図4】本発明の第2実施例のキャパシタ素子を示す図である。
【図5】図4のキャパシタ素子の製造工程を示す図である。
【図6】図5(H)に続く製造工程を示す図である。
【図7】本発明の第3実施例のキャパシタ素子を示す図である。
【図8】本発明の第4実施例のキャパシタ素子を示す図である。
【図9】本発明の第5実施例のキャパシタ素子を示す図である。
【図10】図9のキャパシタ素子の製造工程を示す図である。
【図11】図10(F)に続く製造工程を示す図である。
【図12】本発明の一実施例の半導体装置用基板を示す図である。
【図13】図12中の一部を拡大して示す図である。
【図14】図12の半導体装置用基板を有する半導体装置を示す図である。
【図15】図12の半導体装置用基板の製造工程を示す図である。
【図16】図16(E)に続く製造工程を示す図である。
【図17】図16(C)に続く製造工程を示す図である。
【図18】本発明の別の実施例の半導体装置用基板をその製造工程と併せて示す図である。
【図19】図18(D)の半導体装置用基板を有する半導体装置を示す図である。
【図20】従来例を示す図である。
【符号の説明】
20、20A〜20D キャパシタ素子
21 有機ポリシラン膜状支持体
22,22A キャパシタ部
23 絶縁層
24、25,24A、25A 信号用端子
26,26A 電源用端子
27,27A 接地用端子
28 半田バンプ
32 下部電極
33 上部電極
34、60 陽極酸化層
40 基材
41 有機ポリシラン層
42 ビア用の開口
43 個片化用のマトリクス状の溝
58 仮止め用テープ
100 半導体装置用基板
101 半導体装置用基板本体
102、103,104 樹脂層
106 導体パターン
106 ビア
107 金属板
110 半導体素子搭載面
115 実装面
118 電源供給導電経路
119 接地導電経路
130 半導体装置
140 半導体素子
Claims (7)
- 電極が誘電体層を挟んで対向するキャパシタ部を有するキャパシタ素子であって、
前記キャパシタ部が、有機ポリシラン製であり且つ膜状である有機ポリシラン膜状支持体の一方の面に形成してあり、
且つ、前記電極と電気的に接続された端子が、前記有機ポリシラン膜状支持体を貫通して設けてある構成としたことを特徴とするキャパシタ素子。 - 電極が誘電体層を挟んで対向するキャパシタ部を有するキャパシタ素子であって、
前記キャパシタ部が、有機ポリシラン製であり且つ膜状である有機ポリシラン膜状支持体の一方の面に形成してあり、
且つ、前記電極と電気的に接続された端子が、前記有機ポリシラン膜状支持体を貫通して設けてあり、
且つ、前記キャパシタ部を覆う絶縁層を有する構成としたことを特徴とするキャパシタ素子。 - 有機ポリシラン製であり且つ膜状である有機ポリシラン膜状支持体上に、電極が誘電体層を挟んで対向するキャパシタ部を有するキャパシタ素子を製造する方法であって、
ベース材の表面に有機ポリシラン製の層を形成し、
該有機ポリシラン層上に、第1の電極を形成し、
該第1の電極上に誘電体を形成し、
該誘電体上に第2の電極を形成し、
上記有機ポリシラン層上に絶縁層を形成し、
積層されている上記有機ポリシラン層及び絶縁層にキャパシタ素子を個片に分離するための分離用溝を形成し、
上記ベース材を除去するようにしたことを特徴とするキャパシタ素子の製造方法。 - 有機ポリシラン製であり且つ膜状である有機ポリシラン膜状支持体上に、電極が誘電体層を挟んで対向するキャパシタ部を有するキャパシタ素子を製造する方法であって、
ベース材の表面に、最終的には上記の有機ポリシラン膜状支持体となる有機ポリシラン製の層を形成し、
該有機ポリシラン層上に、第1の電極を形成し、
該第1の電極上に誘電体層を形成し、
該誘電体層上に第2の電極を形成し、
上記有機ポリシラン層上に絶縁層を形成し、
積層されている上記有機ポリシラン層及び絶縁層にキャパシタ素子を個片に分離するための分離用溝を形成し、
上記絶縁層の上面に上記分離用溝を跨いでテープを接着し、
上記ベース材を除去するようにしたことを特徴とするキャパシタ素子の製造方法。 - 半導体素子の搭載に使用される半導体装置用基板であって、
下面に外部接続端子が並んでいる実装面を有し、上面に半導体素子が搭載される半導体素子搭載面を有する半導体装置用基板本体と、
該半導体装置用基板本体の該半導体素子搭載面の直ぐ真下の位置に設けてあるキャパシタ素子とよりなる構成であり、
前記キャパシタ素子が、有機ポリシラン製であり且つ膜状である有機ポリシラン膜状支持体の一方の面に、電極が誘電体層を挟んで対向するキャパシタ部を有し、且つ、前記電極と電気的に接続された端子が、前記有機ポリシラン膜状支持体を貫通して設けてある構成であり、
前記半導体素子搭載面上の半導体素子搭載のための端子が、前記キャパシタ素子の前記端子と接続してある構成としたことを特徴とする半導体装置用基板。 - 下面に外部接続端子が並んでいる実装面を有し、上面に半導体素子が搭載される半導体素子搭載面を有する半導体装置用基板本体の該半導体素子搭載面の直ぐ真下の位置に、有機ポリシラン製であり且つ膜状である有機ポリシラン膜状支持体上に、電極が誘電体層を挟んで対向するキャパシタ部を有する構成のキャパシタ素子を設けた構成の半導体装置用基板を製造する方法であって、
ベース上に、有機ポリシラン製であり且つ膜状である有機ポリシラン膜状支持体上に、電極が誘電体層を挟んで対向するキャパシタ部を有し、且つ、該キャパシタ部を覆う絶縁層を有する構成のキャパシタ素子を貼り付け、
該ベース上に、上記キャパシタ素子を覆うように複数の絶縁層を積層し、
最後に上記ベースを除去することを特徴とする半導体装置用基板の製造方法。 - 請求項5記載の半導体装置用基板の半導体素子搭載面に、半導体素子が搭載された構成としたことを特徴とする半導体装置。
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