JP5000071B2 - 半導体装置用基板及び半導体装置 - Google Patents

半導体装置用基板及び半導体装置 Download PDF

Info

Publication number
JP5000071B2
JP5000071B2 JP2003049716A JP2003049716A JP5000071B2 JP 5000071 B2 JP5000071 B2 JP 5000071B2 JP 2003049716 A JP2003049716 A JP 2003049716A JP 2003049716 A JP2003049716 A JP 2003049716A JP 5000071 B2 JP5000071 B2 JP 5000071B2
Authority
JP
Japan
Prior art keywords
semiconductor device
terminal
capacitor element
upper terminal
grounding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003049716A
Other languages
English (en)
Other versions
JP2004259988A (ja
Inventor
智生 山崎
昭雄 六川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2003049716A priority Critical patent/JP5000071B2/ja
Priority to US10/782,557 priority patent/US7115931B2/en
Publication of JP2004259988A publication Critical patent/JP2004259988A/ja
Priority to US11/226,535 priority patent/US7341919B2/en
Application granted granted Critical
Publication of JP5000071B2 publication Critical patent/JP5000071B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/13—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body combined with thin-film or thick-film passive components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)
  • Ceramic Capacitors (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、キャパシタ素子を有する半導体装置用基板及び半導体装置に関する。
【０００２】
【従来の技術】
近年、半導体装置は搭載される半導体素子の動作周波数が高周波数化してきており、これに伴って、半導体素子に供給する電源電圧の安定化を図ることが必要となってきている。これに対応するために、半導体素子が搭載される半導体装置用基板にキャパシタ素子を設ける構造が提案されている。
【０００３】
図１２は従来の半導体装置１０を示す。半導体装置１０は、半導体装置用基板１１上に半導体素子１２が搭載してある構造である。半導体装置用基板１１は、基板本体１３の内部にキャパシタ素子１４が設けてある構成である。キャパシタ素子１４は、シリコン基板１５の上面に、誘電材料からなる膜１６が形成してあり、更に膜１６の上に導電性の膜１７が形成してある構成である（特許文献１参照）。
【０００４】
【特許文献１】
特開２００１−２７４０３４号公報（段落番号００２５，００２６、図３）
【０００５】
【発明が解決しようとする課題】
ここで、キャパシタ素子１４は、シリコン基板１５を支持体とした構成であるため、シリコン基板１５に貫通孔を形成する場合には、ドライエッチング、ウェットエッチング、レーザ加工等が必要となり、製造に更に手間が掛かってしまう。また、シリコン基板１５は半導体であるので、貫通孔をＣｕ等で埋める前に、絶縁性を確保するために、貫通孔の内周面及びシリコン基板１５の上面に絶縁膜を形成する必要があり、この点でも、製造に更に手間が掛かってしまう。
【０００６】
シリコン基板は薄くすると強度が低下してクラックが入り易くなるので、薄くすることは困難である。ここで、支持体がシリコン基板１５であるので、キャパシタ素子１４は、厚さが薄くできず、その分、半導体装置用基板１１が厚くなってしまう。
【０００７】
また、キャパシタ素子１４は半導体装置用基板１１のうち半導体素子搭載面から離れた位置に配置してあるので、半導体素子１２とキャパシタ素子１４との間の導電経路が長く、この部分のインダクタンスが大きくなって、半導体素子の動作周波数が高周波数化してきた場合に、このインダクタンスが原因で半導体素子に供給する電源電圧の安定化を図ることが難しくなる虞れがあった。
【０００８】
そこで、本発明は上記課題を解決したキャパシタ素子及びこの製造方法、並びにキャパシタ素子を有する半導体装置用基板を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の一形態は、半導体素子が搭載される半導体装置用基板であって、下面に外部接続端子が並んでいる実装面を有すると共に、積層された複数の樹脂層により構成された多層回路基板からなる半導体装置用基板本体と、線膨張係数が調整された支持体上に、二つの電極が誘電体層を挟んで対向してなるキャパシタ部を有し、且つ、キャパシタ素子の上面に、前記二つの電極のうち一方の電極と電気的に接続された接地用上部端子と、他方の電極と電気的に接続された電源用上部端子と、信号用上部端子とを有し、且つ、前記接地用上部端子、前記電源用上部端子、及び前記信号用上部端子が搭載される半導体素子のパッドに対応して配置してあり、且つ、前記キャパシタ素子の下面に、前記キャパシタ素子の上面の前記接地用上部端子、前記電源用上部端子、及び前記信号用上部端子に夫々対応して、前記接地用上部端子、前記電源用上部端子、及び前記信号用上部端子の直下に設けられた前記支持体を貫通する導体よりなる接地用下部端子、電源用下部端子、信号用下部端子を有し、前記半導体装置用基板本体の上面に、該半導体装置用基板本体と電気的に接続された状態で且つ露出した状態で埋め込まれる薄いシート片状のキャパシタ素子と、を備え、前記キャパシタ素子が、その上面が前記半導体装置用基板の上面に露出して、積層された前記複数の樹脂層の最上層に埋め込んであり、前記キャパシタ素子の上面が半導体素子搭載面である構成であり、前記支持体は、無機フィラーを含有しており、前記無機フィラーは、前記線膨張係数が、前記半導体装置用基板本体の線膨張係数と搭載される前記半導体素子の線膨張係数との中間の値を有するように調整されていることを特徴とする半導体装置用基板である。
【００２３】
キャパシタ素子が樹脂製の支持体を有する構成であり薄くなるため、半導体装置用基板も薄くすることが可能である。また、キャパシタ素子の上面が半導体素子搭載面である構成であるので、キャパシタ部から半導体素子搭載面の端子との間の導電経路の長さがそれ以上短くすることが出来なくなるまで短くなって、キャパシタ部から半導体素子搭載面の端子との間の導電経路のインダクタンスである寄生インダクタンスをそれ以上小さくすることが出来なくなるまで小さくすることが可能となり、寄生インダクタンスの影響を受け易い高速で動作する半導体素子が搭載された場合でも、電源電圧の安定化が図られるようになる。よって、半導体装置用基板は、高速で動作する半導体素子の搭載に適したものとなる。
【００２４】
本発明の他の形態は、半導体素子が半導体装置用基板上に搭載された構成の半導体装置であって、前記半導体装置用基板は、下面に外部接続端子が並んでいる実装面を有すると共に、積層された複数の樹脂層により構成された多層回路基板からなる半導体装置用基板本体と、線膨張係数が調整された支持体上に、二つの電極が誘電体層を挟んで対向してなるキャパシタ部を有し、且つ、キャパシタ素子の上面に、前記二つの電極のうち一方の電極と電気的に接続された接地用上部端子と、他方の電極と電気的に接続された電源用上部端子と、信号用上部端子とを有し、且つ、前記接地用上部端子、前記電源用上部端子、及び前記信号用上部端子が搭載される半導体素子のパッドに対応して配置してあり、且つ、前記キャパシタ素子の下面に、前記キャパシタ素子の上面の前記接地用上部端子、前記電源用上部端子、及び前記信号用上部端子に夫々対応して、前記接地用上部端子、前記電源用上部端子、及び前記信号用上部端子の直下に設けられた前記支持体を貫通する導体よりなる接地用下部端子、電源用下部端子、信号用下部端子を有し、前記半導体装置用基板本体の上面に、該半導体装置用基板本体と電気的に接続された状態で且つ露出した状態で埋め込まれる薄いシート片状のキャパシタ素子と、を備え、前記キャパシタ素子が、その上面が前記半導体装置用基板の上面に露出して、積層された前記複数の樹脂層の最上層に埋め込んであり、前記キャパシタ素子の上面が半導体素子搭載面である構成であり、前記支持体は、無機フィラーを含有しており、前記無機フィラーは、前記線膨張係数が、前記半導体装置用基板本体の線膨張係数と搭載される前記半導体素子の線膨張係数との中間の値を有するように調整されており、前記半導体素子が、前記キャパシタ素子の露出している上面に搭載してあることを特徴とする半導体装置である。
【００２５】
半導体素子がキャパシタ素子の上面に搭載してある構成であるので、搭載された半導体素子とキャパシタ部との間の導電経路の長さがそれ以上短くすることが出来なくなるまで短くなって、搭載された半導体素子とキャパシタ部との間の導電経路のインダクタンスである寄生インダクタンスをそれ以上小さくすることが出来なくなるまで小さくすることが可能となり、寄生インダクタンスの影響を受け易い高速で動作する半導体素子を搭載した場合でも、電源電圧の安定化が図られるようになる。また、キャパシタ素子と半導体素子との間に発生する熱応力が小さく抑制される。
【００２６】
【発明の実施の形態】
以下の順序で説明する。
【００２７】
キャパシタ素子及びその製造方法、半導体装置用基板、半導体装置、及び半導体装置用基板の製造方法。
【００２８】
先ず、キャパシタ素子の一実施例及びその製造方法について説明する。
【００２９】
図１（Ａ）は本発明の一実施例になるキャパシタ素子２０を示す。キャパシタ素子２０は、シート片状である。図１（Ｂ）及び図１（Ｃ）は、夫々図１（Ａ）中、Ｂ−Ｂ線に沿う断面及びＣ−Ｃ線に沿う断面を示す。
【００３０】
キャパシタ素子２０は、図５に示すように半導体装置用基板にその表面に露出した状態で埋め込まれて使用され、半導体装置用基板１００の一部を構成して、半導体素子の搭載部を形成する。この半導体装置用基板１００には、その半導体素子搭載部に、図７に示すように、ＬＳＩ半導体素子１４０が搭載されて、半導体装置１３０が構成される。
【００３１】
図１（Ａ）に示すように、キャパシタ素子２０は、コア基板としての支持体２１と、支持体２１の上面に形成してある薄膜キャパシタ部２２と、支持体２１の上面に形成してあり、キャパシタ部２２を覆う絶縁性の保護膜２３と、キャパシタ素子２０の下面３０に露出している信号用下部端子２４、２５、電源用下部端子２６及び二つの接地用下部端子２７−１、２７−２と、キャパシタ素子２０の上面３１に露出している信号用上部端子４４、４５、電源用上部端子４６及び二つの接地用上部端子４７−１、４７−２とを有する構成である。
【００３２】
支持体２１は、シリカ無機フィラーが含有してあるエポキシ樹脂製のシート片である。シリカ無機フィラーは線膨張係数を調整するために含有してあり、支持体２１は、線膨張係数が、半導体素子であるＬＳＩのコア基板であるシリコン基板の線膨張係数（約３ｐｐｍ／Ｋ）を考慮して、５〜３０ｐｐｍ／Ｋの範囲内であるように調整してある。支持体２１はエポキシ樹脂製であるので、厚さｔ１を５０μｍより薄くすることは困難ではなく、しかも、厚さｔ１が５０μｍより薄くても機械的強度は十分に高く、更には、フレキシブル性を有する。
【００３３】
信号用上部端子４４、４５、電源用上部端子４６及び二つの接地用上部端子４７−１、４７−２は、搭載される半導体素子のパッドに対応して配置してある。二つの接地用上部端子４７−１、４７−２は電源用上部端子４６の両側に位置している。各上部端子４４、４５、４６、４７−１、４７−２は、上面にＮｉ／Ａｕメッキ部４８を有し、Ｃｕ製である上部端子４４、４５、４６、４７−１、４７−２の露出した面が酸化することが防止されている。信号用下部端子２４、２５、電源用下部端子２６及び二つの接地用下部端子２７−１、２７−２は、信号用上部端子４４、４５、電源用上部端子４６及び二つの接地用上部端子４７−１、４７−２に対応している。
【００３４】
キャパシタ部２２は、下部電極３２と上部電極３３とが間にタンタルの陽極酸化層（誘電体層）３４を挟んで対向している構成であり、支持体２１上に配置してあり、保護膜２３によって覆われて保護されている。陽極酸化層３４は下部電極３２の表面に形成してある。下部電極３２は接地用端子２７−１と電気的に接続されており、上部電極３３は電源用端子２６と電気的に接続されている。キャパシタ部２２は、電源用端子２６と、接地用端子２７−１、２７−２との間に設けてある。キャパシタ素子２０が後述するように半導体装置用基板に埋め込まれ、半導体素子が搭載された半導体装置がプリント基板に実装されて半導体装置が動作されるときに、キャパシタ部２２はバイパスキャパシタ又はデカップリングキャパシタとして機能して半導体素子に供給される電源電圧の安定化が図られる。
【００３５】
なお、キャパシタ素子２０が半導体素子を搭載しない場合には、キャパシタ部２２に関してみると、端子２６、４６が一方の端子であり、端子２７−１、４７−１、２７−２、４７−２が他方の端子である。
【００３６】
支持体２１が厚さｔ１が５０μｍより薄いシート片である構成であるので、キャパシタ素子２０は、厚さｔ１０は薄い。また、支持体２１がフレキシブル性を有するので、キャパシタ素子２０もフレキシブル性を有する。
【００３７】
なお、キャパシタ素子２０の線膨張係数は、支持体２１の線膨張係数に対応し、５〜３０ｐｐｍ／Ｋの範囲内である。この熱膨張係数は、後述するように半導体装置用基板本体の熱膨張係数と半導体素子の材質であるシリコン基板の熱膨張係数（約３ｐｐｍ／Ｋ）との中間の特性であって、シリコン基板の熱膨張係数に近い値を有している。よって、後述する図７に示す半導体装置１３０において、半導体素子とキャパシタ素子２０との間の熱応力、及びキャパシタ素子２０と半導体装置用基板本体との間の熱応力が共に小さくなって改善される。
【００３８】
なお、支持体２１は、シリカ無機フィラーが含有してあるポリイミド樹脂製のシート片であり、線膨張係数が５〜３０ｐｐｍ／Ｋの範囲のものでもよく、或いは、線膨張係数が５〜３０ｐｐｍ／Ｋの範囲の熱可塑性樹脂の液晶ポリマーでもよい。更には、アラミド繊維を含有しており、線膨張係数が５〜３０ｐｐｍ／Ｋの範囲内であるエポキシ樹脂製でもよい。
【００３９】
次に、上記のキャパシタ素子２０の製造方法について、図２、図３及び図４を参照して説明する。
【００４０】
なお、実際には、キャパシタ素子２０は、大きいサイズの樹脂シート上に対をなすキャパシタ部２２を多数個、マトリクス状に配置して形成し、最後に個片化して製造されるけれども、説明の便宜上、キャパシタ素子２０に対応するサイズの支持体２１に対して加工を施して、一つのキャパシタ素子２０を製造する方法について説明する。
【００４１】
先ず、図２（Ａ）に示すように、基材５０の上面に離型材の膜５１を形成し、この離型膜５１上に支持体２１を貼り付ける。離型膜５１に代えて、Ｃｒ、Ｎｉ，Ｓｎの膜でもよい。
【００４２】
次いで、図２（Ｂ）に示すように、レーザ加工又はドライエッチング等で、支持体２１にビア５２を形成する。ここで、支持体２１はエポキシ樹脂製であるので、シリコン基板にビアを形成する場合に比較して、ビア５２の形成は短い時間で完了する。
【００４３】
次いで、図２（Ｃ）に示すように、支持体２１の表面に無電解銅めっきと電解銅めっきとを行って、銅めっき層５３を、支持体２１の上面及び側面を覆い、且つ、ビア５２を埋めるように形成する。５４はビア５２を埋めている銅部分、５５は支持体２１の上面の銅層である。銅めっき層５３に代えて、支持体２１の表面に導電性フィラーの膜を形成してもよい。
【００４４】
次いで、図３（Ａ）に示すように、銅層５５をパターニングして、各ビア５２を埋めている銅部分５４間を分断して信号用下部端子２４、２５、電源用下部端子２６及び二つの接地用下部端子２７−１、２７−２を形成すると共に、接地用下部端子２７−１、２７−２から電源用下部端子２６の方向に延びている下部電極３２を形成する（図１（Ｂ）参照）。
【００４５】
次いで、図３（Ｂ）に示すように、支持体２１の表面にタンタルをスパッタリングしてタンタル膜を形成し、このタンタル膜を陽極酸化してタンタル酸化膜を形成する。
【００４６】
次いで、このタンタル酸化膜をエッチングしてパターニングし、下部電極３２上にはタンタル酸化膜が残るようにし、且つ、下部端子２４、２５、２６、２７−１、２７−２の上面は露出するようにし、誘電体層５６とする（図１（Ｂ）参照）。誘電体層５６のうち、下部電極３２の上部に形成された部分が、夫々キャパシタ部２２の誘電体層３４を構成する。ここで、タンタルのスパッタリングは２００℃以下の温度でもって行われるため、誘電体層３４はエポキシ樹脂製である支持体２１に悪影響を与えずに形成される。なお、タンタルに代えて、他のバルブ金属であるＴｉ，Ｓｉ，Ａｌ等を使用してもよい。
【００４７】
次いで、図３（Ｃ）に示すように、上面に表面に無電解銅めっきを行って、銅めっき層を形成し、これをエッチングしてパターニングし、銅めっき層が誘電体層３４の上面、及び下部端子２４、２５、２６、２７−１、２７−２の上面には銅めっき層が残るようにして、上部電極３３、並びに信号用上部端子４４、４５、電源用上部端子４６及び二つの接地用上部端子４７−１、４７−２を形成する（図１（Ｃ）参照）。上部電極３３が形成されると、キャパシタ部２２が構成される。
【００４８】
次いで、図４（Ａ）に示すように、感光性レジストを形成して上面及び周囲の側面に絶縁性の膜を形成し、これを上部端子４４、４５、４６、４７−１、４７−２が露出するようにパターニングして、保護膜２３を形成する（図１（Ｃ）参照）。
【００４９】
次いで、図４（Ｂ）に示すように、Ｎｉ／Ａｕメッキを行って上部端子４４、４５、４６、４７−１、４７−２の露出している上面に表面処理をしてＮｉ／Ａｕメッキ部４８を形成する。これによって、キャパシタ素子２０が支持体２１上に完成する。
【００５０】
最後に、図４（Ｃ）に示すように、熱又は光を当てて離型膜５１の接着力を低下させて、キャパシタ素子２０を支持体２１から分離する。基材５０がガラス板である場合には、光を当てるのがよい。なお、図２（Ａ）において剥離膜５１に代えてＣｒ、Ｎｉ，Ｓｎの膜を形成した場合には、ウェットエッチングによってＣｒ、Ｎｉ，Ｓｎの膜を除去して、キャパシタ素子２０を支持体２１から分離する。
【００５１】
次に、半導体装置用基板について説明する。
【００５２】
図５は半導体装置用基板１００を示し、図６はこの半導体装置用基板１００の一部を拡大して示す。
【００５３】
半導体装置用基板１００は、半導体装置用基板本体１０１と、この上面に埋め込んであるキャパシタ素子２０とよりなる構造である。キャパシタ素子２０は、その上面が半導体装置用基板１００の上面に露出した状態で樹脂層１０４内に埋め込まれてあり、上面は半導体装置用基板１００の上面に露出している。半導体装置用基板本体１０１は、樹脂層１０２、１０３，１０４が積層してある多層回路基板である。各層に形成された導体パターン１０５は各層を貫通しているビア１０６によって電気的に接続してある。半導体装置用基板本体１０１の内部には、これを厚さ方向に貫通するように、信号用導電経路１２４，１２５、電源供給導電経路１２６、接地導電経路１２７−１、１２７−２が形成してある。
【００５４】
１１０は半導体素子搭載面であり、キャパシタ素子２０の上面であり、ここには、図６に示すように、信号用上部端子４４、４５、電源用上部端子４６及び二つの接地用上部端子４７−１、４７−２が露出して並んでいる。
【００５５】
１１５は実装面であり、半導体装置用基板本体１０１の下面であり、ここには、半田ボール１１６がビア１０６と接続されて設けてあり、且つ、ソルダレジスト１１７によって覆われている。
【００５６】
キャパシタ素子２０の信号用端子２４、２５、電源用端子２６及び接地用端子２７−１、２７−２はビア１５６と接続してある。キャパシタ素子２０内のキャパシタ部２２は、電源供給導電経路１２６と、接地導電経路１２７−１、１２７−２との間に接続してある。
【００５７】
図６に示すように、電源用上部端子４６の上面とキャパシタ部２２との間の導電経路の距離ａ１、及び、接地用上部端子４７−１の上面とキャパシタ部２２との間の導電経路の距離ｂ１は共にごく短い。電源用上部端子４６の上面とキャパシタ部２２との間の導電経路の距離ａ２、及び、接地用上部端子４７−２の上面とキャパシタ部２２との間の導電経路の距離ｂ２も共にごく短い。よって、この部分の導電経路のインダクタンスである寄生インダクタンスはごく小さい。
【００５８】
また、キャパシタ素子２０は薄いため一つの樹脂層１０４内に埋め込まれており、よって、半導体装置用基板１００の厚さｔ２０は薄い。なお、樹脂層１０４の厚さは数１０μｍ以上である。
【００５９】
図７及び図８は半導体装置１３０を示す。半導体装置１３０は、図５及び図６に示す半導体装置用基板１００の半導体素子搭載面１１０に、半導体素子１４０がフリップチップ接続によって搭載してある。半導体素子１４０の下面のバンプ１４１が、半導体素子搭載面１１０に露出している信号用上部端子４４、４５、電源用上部端子４６及び二つの接地用上部端子４７−１、４７−２と接続してある。１４２はアンダーフィルである。
【００６０】
ここで、キャパシタ素子２０は半導体素子１４０の直ぐ直下の位置に配置してある構成である。このため、半導体素子１４０とキャパシタ素子２０との間の導電経路はごく短く、この部分のインダクタンスである寄生インダクタンスはごく小さい。よって、半導体素子の動作周波数が高周波数化してきた場合にも、半導体素子に供給する電源電圧はこの寄生インダクタンスによって影響を受けないで、安定に維持される。
【００６１】
また、実質上は半導体素子１４０がキャパシタ素子２０上に搭載されている構成であり、且つ、キャパシタ素子２０は、シリコン製の半導体素子１４０と略等しい熱膨張係数を有している。よって、半導体素子１４０が動作時に発熱し、キャパシタ素子２０が半導体素子１４０によって加熱された場合に、半導体素子１４０とキャパシタ素子２０との間に発生する熱応力は小さく抑えられて改善される。
【００６２】
次に、半導体装置用基板１００の製造方法について、図９、図１０及び図１１を参照して説明する。
【００６３】
先ず、図９（Ａ）に示すように、銅等の金属板１５０の上面にポリイミド等の樹脂を塗布して薄樹脂膜１５１を形成する。
【００６４】
次いで、図９（Ｂ）に示すように、図１に示すキャパシタ素子２０を、図１に示す姿勢から表裏反転させた姿勢で、搭載する。
【００６５】
次いで、図９（Ｃ）に示すように、エポキシ等の樹脂層１０４をラミネートして、キャパシタ素子２０を完全に覆う。樹脂層１０４はキャパシタ素子２０と薄樹脂膜１５１との間の隙間も埋める。
【００６６】
次いで、図９（Ｄ）に示すように、樹脂層１０４にレーザ加工やエッチング等によってビア形成用の凹部１５３を形成する。凹部１５３の底面には、キャパシタ素子２０の信号用端子２４、２５、電源用端子２６及び接地用端子２７−１、２７−２が露出する。
【００６７】
次いで、図１０（Ａ）に示すように、銅の無電解めっきと電解めっきとを行って、樹脂層１０４の全面に金属層１５４を形成する。金属層１５４は凹部１５３を埋めている。
【００６８】
次いで、図１０（Ｂ）に示すように、金属層１５４をフォトリソ法でパターニングして、導体パターン１５５及びビア１５６を形成する。
【００６９】
次いで、図１０（Ｃ）に示すように、導体パターン１５５が覆われるように樹脂層１０３をラミネートし、この樹脂層１０３にレーザ加工やエッチング等によってビア形成用の凹部１５７を形成する。凹部１５７の底面には、導体パターン１５５及びビア１５６が露出する。
【００７０】
次いで、図１１（Ａ）に示すように、上記と同じく、樹脂層１０３の全面に金属層を形成し、この金属層をパターニングして導体パターン１５８及びビア１５９を形成し、更に、樹脂層１０２をラミネートし、この樹脂層１０２にビア形成用の凹部を形成し、樹脂層１０２の全面に金属層を形成し、この金属層をパターニングしてビア１６０及びパッド１６１を形成する。
【００７１】
次いで、図１１（Ｂ）に示すように、パッド１６１の部分を除いて樹脂層１０２の全面にソルダレジスト１１７を塗布する。
【００７２】
最後に、図１１（Ｃ）に示すように、金属板１５０に対してエッチングを行って、金属板１５０を完全に除去する。
【００７３】
ここで、金属板１５０に対するエッチングの進行は薄樹脂層１５１によって停止され、過剰エッチングは起きない。金属板１５０を除去した後に、薄樹脂層１５１をドライエッチングで除去する。また、半田ボール１１６のパッド１６１への接合は、半田ボール１１６をソルダレジスト１１７に形成してある凹部に置いて、リフローしてなされる。
【００７４】
なお、キャパシタ素子２０は、半導体装置用基板１００に埋め込まれて使用される他に、他の用途の基板に埋め込まれて使用することも可能である。
【００７５】
【発明の効果】
上述の如く、本発明の一形態は、半導体素子が搭載される半導体装置用基板であって、下面に外部接続端子が並んでいる実装面を有すると共に、積層された複数の樹脂層により構成された多層回路基板からなる半導体装置用基板本体と、線膨張係数が調整された支持体上に、二つの電極が誘電体層を挟んで対向してなるキャパシタ部を有し、且つ、キャパシタ素子の上面に、前記二つの電極のうち一方の電極と電気的に接続された接地用上部端子と、他方の電極と電気的に接続された電源用上部端子と、信号用上部端子とを有し、且つ、前記接地用上部端子、前記電源用上部端子、及び前記信号用上部端子が搭載される半導体素子のパッドに対応して配置してあり、且つ、前記キャパシタ素子の下面に、前記キャパシタ素子の上面の前記接地用上部端子、前記電源用上部端子、及び前記信号用上部端子に夫々対応して、前記接地用上部端子、前記電源用上部端子、及び前記信号用上部端子の直下に設けられた前記支持体を貫通する導体よりなる接地用下部端子、電源用下部端子、信号用下部端子を有し、前記半導体装置用基板本体の上面に、該半導体装置用基板本体と電気的に接続された状態で且つ露出した状態で埋め込まれる薄いシート片状のキャパシタ素子と、を備え、前記キャパシタ素子が、その上面が前記半導体装置用基板の上面に露出して、積層された前記複数の樹脂層の最上層に埋め込んであり、前記キャパシタ素子の上面が半導体素子搭載面である構成であり、前記支持体は、無機フィラーを含有しており、前記無機フィラーは、前記線膨張係数が、前記半導体装置用基板本体の線膨張係数と搭載される前記半導体素子の線膨張係数との中間の値を有するように調整されていることを特徴とする半導体装置用基板である。
【００８１】
その結果、キャパシタ素子が樹脂製の支持体を有する構成であり薄くなるため、半導体装置用基板も薄くすることが出来る。また、キャパシタ素子の上面が半導体素子搭載面である構成であるので、キャパシタ部から半導体素子搭載面の端子との間の導電経路の長さがそれ以上短くすることが出来なくなるまで短くなって、キャパシタ部から半導体素子搭載面の端子との間の導電経路のインダクタンスである寄生インダクタンスをそれ以上小さくすることが出来なくなるまで小さくすることが可能となり、寄生インダクタンスの影響を受け易い高速で動作する半導体素子が搭載された場合でも、従来に比べて電源電圧の安定化が図られるようになり、よって、高速で動作する半導体素子の搭載に適した半導体装置用基板を実現することが出来る。
【００８２】
本発明の他の形態は、半導体素子が半導体装置用基板上に搭載された構成の半導体装置であって、前記半導体装置用基板は、下面に外部接続端子が並んでいる実装面を有すると共に、積層された複数の樹脂層により構成された多層回路基板からなる半導体装置用基板本体と、線膨張係数が調整された支持体上に、二つの電極が誘電体層を挟んで対向してなるキャパシタ部を有し、且つ、キャパシタ素子の上面に、前記二つの電極のうち一方の電極と電気的に接続された接地用上部端子と、他方の電極と電気的に接続された電源用上部端子と、信号用上部端子とを有し、且つ、前記接地用上部端子、前記電源用上部端子、及び前記信号用上部端子が搭載される半導体素子のパッドに対応して配置してあり、且つ、前記キャパシタ素子の下面に、前記キャパシタ素子の上面の前記接地用上部端子、前記電源用上部端子、及び前記信号用上部端子に夫々対応して、前記接地用上部端子、前記電源用上部端子、及び前記信号用上部端子の直下に設けられた前記支持体を貫通する導体よりなる接地用下部端子、電源用下部端子、信号用下部端子を有し、前記半導体装置用基板本体の上面に、該半導体装置用基板本体と電気的に接続された状態で且つ露出した状態で埋め込まれる薄いシート片状のキャパシタ素子と、を備え、前記キャパシタ素子が、その上面が前記半導体装置用基板の上面に露出して、積層された前記複数の樹脂層の最上層に埋め込んであり、前記キャパシタ素子の上面が半導体素子搭載面である構成であり、前記支持体は、無機フィラーを含有しており、前記無機フィラーは、前記線膨張係数が、前記半導体装置用基板本体の線膨張係数と搭載される前記半導体素子の線膨張係数との中間の値を有するように調整されており、前記半導体素子が、前記キャパシタ素子の露出している上面に搭載してあることを特徴とする半導体装置である。
その結果、搭載された半導体素子とキャパシタ部との間の導電経路の長さがそれ以上短くすることが出来なくなるまで短くなって、搭載された半導体素子とキャパシタ部との間の導電経路のインダクタンスである寄生インダクタンスをそれ以上小さくすることが出来なくなるまで小さくすることが可能となり、寄生インダクタンスの影響を受け易い高速で動作する半導体素子を搭載した場合でも、従来に比べて電源電圧の安定化を図ることが出来る。また、キャパシタ素子と半導体素子との間に発生する熱応力を小さく抑制することが出来る。
【図面の簡単な説明】
【図１】本発明の一実施例になるキャパシタ素子を示す図である。
【図２】図１のキャパシタ素子の製造工程を示す図である。
【図３】図２（Ｃ）に続く製造工程を示す図である。
【図４】図３（Ｃ）に続く製造工程を示す図である。
【図５】本発明の一実施例の半導体装置用基板を示す図である。
【図６】図５中、キャパシタ素子の内部構造及びキャパシタ素子と基板との接続部分を拡大して示す図である。
【図７】図５の半導体装置用基板を有する半導体装置を示す図である。
【図８】図７中、半導体素子とキャパシタ素子との接続部分を拡大して示す図である。
【図９】図５の半導体装置用基板の製造工程を示す図である。
【図１０】図９（Ｄ）に続く製造工程を示す図である。
【図１１】図１０（Ｃ）に続く製造工程を示す図である。
【図１２】従来例を示す図である。
【符号の説明】
２０ キャパシタ素子
２１ 支持体
２２−１、２２−２ 薄膜キャパシタ部
２３ 保護膜
２４、２５ 信号用下部端子
２６ 電源用下部端子
２７−１、２７−２ 接地用下部端子
３２−１、３２−２ 下部電極
３３−１、３３−２ 上部電極
３４−１、３４−２ タンタルの陽極酸化層（誘電体層）
４４、４５ 信号用上部端子
４６ 電源用上部端子
４７−１、４７−２ 接地用上部端子
４８ Ｎｉ／Ａｕメッキ部
５０ 基材
５１ 離型膜
５２ ビア
５３ 銅めっき層
１００ 半導体装置用基板
１０１ 半導体装置用基板本体
１０２、１０３，１０４ 樹脂層
１１０ 半導体素子搭載面
１１５ 実装面
１２４，１２５ 信号用導電経路
１２６ 電源供給導電経路
１２７−１、１２７−２ 接地導電経路
１３０ 半導体装置
１４０ ＬＳＩ半導体素子
１４１ バンプ

Claims (2)

  1. 半導体素子が搭載される半導体装置用基板であって、
    下面に外部接続端子が並んでいる実装面を有すると共に、積層された複数の樹脂層により構成された多層回路基板からなる半導体装置用基板本体と、
    線膨張係数が調整された支持体上に、二つの電極が誘電体層を挟んで対向してなるキャパシタ部を有し、且つ、キャパシタ素子の上面に、前記二つの電極のうち一方の電極と電気的に接続された接地用上部端子と、他方の電極と電気的に接続された電源用上部端子と、信号用上部端子とを有し、且つ、前記接地用上部端子、前記電源用上部端子、及び前記信号用上部端子が搭載される半導体素子のパッドに対応して配置してあり、
    且つ、前記キャパシタ素子の下面に、前記キャパシタ素子の上面の前記接地用上部端子、前記電源用上部端子、及び前記信号用上部端子に夫々対応して、前記接地用上部端子、前記電源用上部端子、及び前記信号用上部端子の直下に設けられた前記支持体を貫通する導体よりなる接地用下部端子、電源用下部端子、信号用下部端子を有し、前記半導体装置用基板本体の上面に、該半導体装置用基板本体と電気的に接続された状態で且つ露出した状態で埋め込まれる薄いシート片状のキャパシタ素子と、を備え、
    前記キャパシタ素子が、その上面が前記半導体装置用基板の上面に露出して、積層された前記複数の樹脂層の最上層に埋め込んであり、前記キャパシタ素子の上面が半導体素子搭載面である構成であり、
    前記支持体は、無機フィラーを含有しており、前記無機フィラーは、前記線膨張係数が、前記半導体装置用基板本体の線膨張係数と搭載される前記半導体素子の線膨張係数との中間の値を有するように調整されていることを特徴とする半導体装置用基板。
  2. 半導体素子が半導体装置用基板上に搭載された構成の半導体装置であって、
    前記半導体装置用基板は、下面に外部接続端子が並んでいる実装面を有すると共に、積層された複数の樹脂層により構成された多層回路基板からなる半導体装置用基板本体と、
    線膨張係数が調整された支持体上に、二つの電極が誘電体層を挟んで対向してなるキャパシタ部を有し、且つ、キャパシタ素子の上面に、前記二つの電極のうち一方の電極と電気的に接続された接地用上部端子と、他方の電極と電気的に接続された電源用上部端子と、信号用上部端子とを有し、且つ、前記接地用上部端子、前記電源用上部端子、及び前記信号用上部端子が搭載される半導体素子のパッドに対応して配置してあり、
    且つ、前記キャパシタ素子の下面に、前記キャパシタ素子の上面の前記接地用上部端子、前記電源用上部端子、及び前記信号用上部端子に夫々対応して、前記接地用上部端子、前記電源用上部端子、及び前記信号用上部端子の直下に設けられた前記支持体を貫通する導体よりなる接地用下部端子、電源用下部端子、信号用下部端子を有し、前記半導体装置用基板本体の上面に、該半導体装置用基板本体と電気的に接続された状態で且つ露出した状態で埋め込まれる薄いシート片状のキャパシタ素子と、を備え、
    前記キャパシタ素子が、その上面が前記半導体装置用基板の上面に露出して、積層された前記複数の樹脂層の最上層に埋め込んであり、前記キャパシタ素子の上面が半導体素子搭載面である構成であり、
    前記支持体は、無機フィラーを含有しており、前記無機フィラーは、前記線膨張係数が、前記半導体装置用基板本体の線膨張係数と搭載される前記半導体素子の線膨張係数との中間の値を有するように調整されており、
    前記半導体素子が、前記キャパシタ素子の露出している上面に搭載してあることを特徴とする半導体装置。
JP2003049716A 2003-02-26 2003-02-26 半導体装置用基板及び半導体装置 Expired - Fee Related JP5000071B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2003049716A JP5000071B2 (ja) 2003-02-26 2003-02-26 半導体装置用基板及び半導体装置
US10/782,557 US7115931B2 (en) 2003-02-26 2004-02-19 Capacitor element, manufacturing method therefor, semiconductor device substrate, and semiconductor device
US11/226,535 US7341919B2 (en) 2003-02-26 2005-09-14 Capacitor element, manufacturing method therefor, semiconductor device substrate, and semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003049716A JP5000071B2 (ja) 2003-02-26 2003-02-26 半導体装置用基板及び半導体装置

Publications (2)

Publication Number Publication Date
JP2004259988A JP2004259988A (ja) 2004-09-16
JP5000071B2 true JP5000071B2 (ja) 2012-08-15

Family

ID=32866635

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003049716A Expired - Fee Related JP5000071B2 (ja) 2003-02-26 2003-02-26 半導体装置用基板及び半導体装置

Country Status (2)

Country Link
US (2) US7115931B2 (ja)
JP (1) JP5000071B2 (ja)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3910907B2 (ja) * 2002-10-29 2007-04-25 新光電気工業株式会社 キャパシタ素子及びこの製造方法、半導体装置用基板、並びに半導体装置
JP3910908B2 (ja) * 2002-10-29 2007-04-25 新光電気工業株式会社 半導体装置用基板及びこの製造方法、並びに半導体装置
DE102004032706A1 (de) * 2004-07-06 2006-02-02 Epcos Ag Verfahren zur Herstellung eines elektrischen Bauelements und das Bauelement
JP4351148B2 (ja) * 2004-12-28 2009-10-28 新光電気工業株式会社 配線基板の製造方法
US20080248596A1 (en) * 2007-04-04 2008-10-09 Endicott Interconnect Technologies, Inc. Method of making a circuitized substrate having at least one capacitor therein
US7282797B2 (en) * 2005-05-27 2007-10-16 Motorola, Inc. Graded liquid crystal polymer package
JP4783692B2 (ja) * 2006-08-10 2011-09-28 新光電気工業株式会社 キャパシタ内蔵基板及びその製造方法と電子部品装置
US20080292979A1 (en) * 2007-05-22 2008-11-27 Zhe Ding Transparent conductive materials and coatings, methods of production and uses thereof
US20090056589A1 (en) * 2007-08-29 2009-03-05 Honeywell International, Inc. Transparent conductors having stretched transparent conductive coatings and methods for fabricating the same
US7727578B2 (en) * 2007-12-27 2010-06-01 Honeywell International Inc. Transparent conductors and methods for fabricating transparent conductors
US7960027B2 (en) * 2008-01-28 2011-06-14 Honeywell International Inc. Transparent conductors and methods for fabricating transparent conductors
US7642463B2 (en) * 2008-01-28 2010-01-05 Honeywell International Inc. Transparent conductors and methods for fabricating transparent conductors
JP4826593B2 (ja) * 2008-03-11 2011-11-30 Ｔｄｋ株式会社 電子部品の製造方法
JP4844578B2 (ja) * 2008-03-11 2011-12-28 Ｔｄｋ株式会社 電子部品の製造方法
US8391015B2 (en) * 2008-03-17 2013-03-05 Ibiden Co., Ltd. Capacitor-incorporated printed wiring board and electronic component
JP2009027186A (ja) * 2008-09-29 2009-02-05 Toshiba Corp コンデンサおよび電子機器
TWI446497B (zh) * 2010-08-13 2014-07-21 Unimicron Technology Corp 嵌埋被動元件之封裝基板及其製法
US9432258B2 (en) * 2011-06-06 2016-08-30 At&T Intellectual Property I, L.P. Methods and apparatus to configure virtual private mobile networks to reduce latency
JP2013065876A (ja) * 2012-11-22 2013-04-11 Princo Corp 多層基板及びその製造方法
JP2015095587A (ja) * 2013-11-13 2015-05-18 日本特殊陶業株式会社 多層配線基板
US9711488B2 (en) * 2015-03-13 2017-07-18 Mediatek Inc. Semiconductor package assembly
US10278290B2 (en) * 2016-07-19 2019-04-30 Tdk Corporation Electronic component embedded substrate
JP2018137310A (ja) * 2017-02-21 2018-08-30 Tdk株式会社 薄膜キャパシタ
CN109686719B (zh) * 2017-10-18 2021-09-21 群创光电股份有限公司 电子装置及包含其的显示设备

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2059020C (en) * 1991-01-09 1998-08-18 Kohji Kimbara Polyimide multilayer wiring board and method of producing same
US5323520A (en) * 1993-04-29 1994-06-28 Fujitsu Limited Process for fabricating a substrate with thin film capacitor
KR100290993B1 (ko) * 1995-06-13 2001-08-07 이사오 우치가사키 반도체장치,반도체탑재용배선기판및반도체장치의제조방법
TW383435B (en) * 1996-11-01 2000-03-01 Hitachi Chemical Co Ltd Electronic device
JPH11214250A (ja) * 1998-01-28 1999-08-06 Kuraray Co Ltd デバイスとこれを実装した実装回路基板
JP3331953B2 (ja) * 1998-03-19 2002-10-07 株式会社村田製作所 高圧コンデンサ
US6229249B1 (en) * 1998-08-31 2001-05-08 Kyocera Corporation Surface-mount type crystal oscillator
JP3674333B2 (ja) * 1998-09-11 2005-07-20 株式会社日立製作所 パワー半導体モジュール並びにそれを用いた電動機駆動システム
JP2000311921A (ja) * 1999-04-27 2000-11-07 Sony Corp 半導体装置およびその製造方法
KR100823767B1 (ko) * 1999-09-02 2008-04-21 이비덴 가부시키가이샤 프린트배선판 및 프린트배선판의 제조방법
JP2001106570A (ja) * 1999-10-07 2001-04-17 Murata Mfg Co Ltd 誘電体セラミック組成物及びセラミック電子部品
JP3881480B2 (ja) * 1999-10-14 2007-02-14 ローム株式会社 固体電解コンデンサおよびその製法
JP3630367B2 (ja) * 1999-11-12 2005-03-16 松下電器産業株式会社 回路基板および回路基板の製造方法
US6538210B2 (en) * 1999-12-20 2003-03-25 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module, radio device having the same, and method for producing the same
JP3809053B2 (ja) * 2000-01-20 2006-08-16 新光電気工業株式会社 電子部品パッケージ
JP2001307923A (ja) * 2000-04-24 2001-11-02 Hitachi Ltd Ｌｃフィルタ
TWI299419B (en) * 2000-05-31 2008-08-01 Nitto Denko Corp Liquid crystal cell substrate and liquid crystal displays
US6775150B1 (en) * 2000-08-30 2004-08-10 Intel Corporation Electronic assembly comprising ceramic/organic hybrid substrate with embedded capacitors and methods of manufacture
US6798078B2 (en) * 2000-12-14 2004-09-28 Yamaha Hatsudoki Kabushiki Kaisha Power control device with semiconductor chips mounted on a substrate
JP3929250B2 (ja) * 2001-03-08 2007-06-13 株式会社ルネサステクノロジ 半導体装置
US6759600B2 (en) * 2001-04-27 2004-07-06 Shinko Electric Industries Co., Ltd. Multilayer wiring board and method of fabrication thereof
JP4413452B2 (ja) * 2001-05-30 2010-02-10 パナソニック株式会社 半導体装置およびその製造方法
US7176055B2 (en) * 2001-11-02 2007-02-13 Matsushita Electric Industrial Co., Ltd. Method and apparatus for manufacturing electronic component-mounted component, and electronic component-mounted component
US6683781B2 (en) * 2002-05-23 2004-01-27 Industrial Technology Research Institute Packaging structure with low switching noises

Also Published As

Publication number Publication date
US7341919B2 (en) 2008-03-11
JP2004259988A (ja) 2004-09-16
US20040164337A1 (en) 2004-08-26
US7115931B2 (en) 2006-10-03
US20060008579A1 (en) 2006-01-12

Similar Documents

Publication Publication Date Title
JP5000071B2 (ja) 半導体装置用基板及び半導体装置
JP3813402B2 (ja) 半導体装置の製造方法
JP3910907B2 (ja) キャパシタ素子及びこの製造方法、半導体装置用基板、並びに半導体装置
JP4790297B2 (ja) 半導体装置およびその製造方法
US6998308B2 (en) Substrate for carrying a semiconductor chip and a manufacturing method thereof
JP3865989B2 (ja) 多層配線基板、配線基板、多層配線基板の製造方法、配線基板の製造方法、及び半導体装置
TWI327363B (en) Carrier structure for semiconductor chip and method for manufacturing the same
US20120119379A1 (en) Electric part package and manufacturing method thereof
JP5387407B2 (ja) 半導体装置
JP2005327984A (ja) 電子部品及び電子部品実装構造の製造方法
JP2001257288A (ja) フリップチップ型半導体装置及びその製造方法
JP2004273563A (ja) 基板の製造方法及び基板
JP2004134606A (ja) 配線基板及びその製造方法、半導体装置、回路基板並びに電子機器
JP4061506B2 (ja) 半導体装置の製造方法
JP2004327480A (ja) 半導体装置及びその製造方法、電子装置及びその製造方法並びに電子機器
US8062927B2 (en) Wiring board and method of manufacturing the same, and electronic component device using the wiring board and method of manufacturing the same
JP3832641B2 (ja) 半導体装置、積層型半導体装置及び半導体装置の製造方法
JP2006041122A (ja) 電子部品内蔵要素、電子装置及びそれらの製造方法
JP2002076166A (ja) 樹脂封止型半導体装置及びその製造方法
US7498676B2 (en) Semiconductor device
JP2001244366A (ja) 半導体集積回路装置及びその製造方法
JP2002231765A (ja) 半導体装置
JP2008227161A (ja) 半導体装置
JP3726694B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2004119646A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051028

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080731

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080819

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081017

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090623

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090819

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100316

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100611

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20100623

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20100827

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120327

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120516

R150 Certificate of patent or registration of utility model

Ref document number: 5000071

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150525

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees