JP2004273480A - 配線基板およびその製造方法および半導体装置 - Google Patents
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Abstract
【課題】陽極酸化膜を用いて、所望の部分の孔に導電材料を埋め込み、その他の孔に絶縁材料を埋め込むことで、短絡を起こさない電極接続の信頼性を高めた配線基板の提供を図る。
【解決手段】貫通孔12が多数形成されている多孔質金属酸化膜11からなる基板と、前記基板の電極が配置される位置に形成されている貫通孔12の内部を埋め込む導電材料13と、前記導電材料13が埋め込まれた以外の前記貫通孔12の内部を埋め込む絶縁材料14とを備えた配線基板10である。
【選択図】 図1
【解決手段】貫通孔12が多数形成されている多孔質金属酸化膜11からなる基板と、前記基板の電極が配置される位置に形成されている貫通孔12の内部を埋め込む導電材料13と、前記導電材料13が埋め込まれた以外の前記貫通孔12の内部を埋め込む絶縁材料14とを備えた配線基板10である。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、配線基板およびその製造方法およびその配線基板を用いた半導体装置に関し、詳しくは陽極酸化により形成される多孔質金属酸化物膜を用いた配線基板およびその製造方法およびその配線基板を用いた半導体装置に関する。
【0002】
【従来の技術】
ビルドアップ配線基板と呼ばれる配線基板がある。この配線基板は、そのコア層に形成されたスルーホールにより、配線基板の表面および裏面に形成された配線を接続している。
【0003】
超高密度3次元LSI積層実装技術の開発においては、シリコンウエハにスルーホールを形成して、銅めっき法によりスルーホールの埋め込みを行っている。さらにウエハを薄膜化するために裏面研削を行って、研削後に基板の裏面のシリコンエッチングを行い、スルーホールに埋め込んだ銅の頭出しを行っている(例えば、非特許文献1参照。)。
【0004】
また、陽極酸化膜を形成し、めっき法によってその陽極酸化膜に形成された多数の孔に金属を埋め込むことが開示されている。この技術では、めっき法によって孔内に金属を埋め込むため、全ての孔にめっきが形成され、金属が埋め込まれることになる。そのため、陽極酸化膜の表面側と裏面側とを孔に埋め込まれた金属により導通を図る場合、隣接する電極が表面側と裏面側とでずれて形成された場合等には、不必要な短絡を起こす可能性がある(例えば、特許文献1参照。)。また、特定領域だけめっきをする方法としては、めっき液を特定領域のみに供給する方法や対向電極を予めパターニングしておく方法が提案されている(例えば、特許文献2参照。)。
【0005】
【特許文献1】
特開2001−207288号公報(第3−5頁、図1,2,8)
【特許文献2】
特開2001−207288号公報(第3頁、段落番号0014)
【非特許文献1】
盆子原学著「今後の実装技術の展開II−ASETの活動と今後の課題について」エレクトロニクス実装学会誌、第4巻、第3号、2001年、P.185−191
【0006】
【発明が解決しようとする課題】
しかしながら、ビルドアップ配線基板は、配線のラインアンドスペースを小さくすることができないこと、樹脂基板のため熱膨張率がシリコンと大きく異なること、配線基板の平坦性がよくないこと等に問題点がある。また、シリコンチップのバンプ径が小さくなった場合(例えば40μm以下)、基板の配線ルールではシリコンチップをフリップチップ実装することは困難になる。接続したとしても熱膨張率がシリコンチップとは異なるので、リフロー時に応力がバンプにかかり、接続信頼性が低下する。さらにバンプ径が小さくなるとバンプ高さも小さくなり、基板の平坦性が接続信頼性に大きく影響してくる。すなわち、基板のランドの高さばらつきをバンプが吸収できなくなることがある。
【0007】
また、シリコンウエハにスルーホールを形成して、銅めっき法によりスルーホールの埋め込みを行う方法では、一つのスルーホールに対して、一つのランドのため、スルーホールの埋め込みを含め、穴加工などのプロセスには高歩留まりが要求される。さらにウエハを薄膜化するために裏面研削をして、研削後に基板の裏面パターニングを行っている。したがって、このプロセスではウエハ裏面の研削をしないとウエハを薄膜にすることはできない。ウエハを薄膜化するため、ウエハ裏面研削によってウエハの大部分は捨てることになり、材料のむだが多い。また、シリコン基板の場合には、厚い基板に対して穴を開けなければならず、しかも加工が難しくて時間を要するアスペクト比の高い穴を形成する必要である。
【0008】
さらに陽極酸化膜を用いる方法では、めっき液を特定領域だけに、特許文献1に記載された液滴吐出方法で供給して、めっきを成長させることは、多数の孔に対して均一に金属を埋め込むことが難しく、実現困難である。また、対向電極と絶縁部分とが予めパターニングされていると、絶縁部分は多孔質膜が成長しないので、陽極酸化膜の膜厚の均一性が落ち、電極のパターニングが困難になる。
【0009】
【課題を解決するための手段】
本発明は、上記課題を解決するためになされた配線基板およびその製造方法および半導体装置である。
【0010】
本発明の配線基板は、貫通孔が多数形成されている多孔質金属酸化膜からなる基板と、前記基板の電極が配置される位置に形成されている貫通孔の内部を埋め込む導電材料と、前記導電材料が埋め込まれた以外の前記貫通孔の内部を埋め込む絶縁材料とを備えたものであり、前記貫通孔に埋め込まれた導電材料の一端に形成されたもので前記多孔質金属酸化膜の表面側に形成された第1電極と、前記導電材料の他端に接続されたもので前記多孔質金属酸化膜の裏面側に形成された第2電極とを備えているものであってよい。また、上記多孔質金属酸化膜は陽極酸化法により形成されたものからなる。さらに前記第1電極と前記第2電極とは複数の貫通孔に埋め込まれた導電材料により接続されている。
【0011】
上記配線基板では、多孔質金属酸化膜からなる基板に形成されている貫通孔のうち、電極が形成される貫通孔内部を導電材料が埋め込まれ、それ以外の貫通孔内部に絶縁材料が埋め込まれていることから、電極が形成される必要最小限の領域のみに配線基板の表面と裏面とを導通させることができる。このため、不必要な短絡は起こらない。また、上記多孔質金属酸化膜は陽極酸化法により形成されたものを用いることにより、すなわち、自己形成された孔を有する多孔質金属酸化膜を用いることにより、多孔質金属酸化膜を成膜するプロセス以外に新たに貫通孔を形成するプロセスを必要としないで配線基板を形成することが可能になっている。また、多孔質金属酸化膜に形成された貫通孔を利用することから、第1,第2電極は、複数の貫通孔に埋め込まれた導電材料が接続することになり、電極接続の信頼性が向上される。
【0012】
本発明の配線基板の製造方法は、電極膜が形成された基板を用いて陽極酸化を行って前記電極膜上に多孔質金属酸化膜を形成する工程と、前記多孔質金属酸化膜に形成された孔の底部に存在する金属酸化膜を除去して前記多孔質金属酸化膜を貫通する貫通孔形成する工程と、前記多孔質金属酸化膜表面の第1電極を形成する位置にマスクを形成して、前記マスクに被覆されていない部分の前記貫通孔に絶縁材料を埋め込む工程と、前記マスクを除去した後に前記マスクに被覆されていた貫通孔に導電材料を埋め込む工程とを備えている。
【0013】
上記配線基板の製造方法では、陽極酸化法により貫通孔が自己形成された多孔質金属酸化膜を配線基板とすることにより、配線基板に対して新たに貫通孔を形成するプロセスを必要としない。また多孔質金属酸化膜表面の第1電極を形成する位置にマスクを形成して、マスクに被覆されていない部分の貫通孔に絶縁材料を埋め込む工程と、マスクを除去した後にマスクに被覆されていた貫通孔に導電材料を埋め込む工程を備えていることから、電極が形成される必要最小限の領域のみに配線基板の表面と裏面とを導通させるための導電材料を埋め込むことができる。このため、配線基板の必要な部分のみ、配線基板の表面と裏面とが導通されるので、不必要な短絡は起こらない。また、多孔質金属酸化膜に形成された貫通孔を利用することから、一つの電極に複数の貫通孔に埋め込まれた導電材料が接続することになり、電極接続の信頼性が向上される。
【0014】
本発明の半導体装置は、配線基板と、前記配線基板に実装された半導体チップとからなる半導体装置であって、前記配線基板は、貫通孔が多数形成されている多孔質金属酸化膜からなる基板と、前記基板の電極が配置される位置に形成されている貫通孔の内部を埋め込む導電材料と、前記導電材料が埋め込まれた以外の前記貫通孔の内部を埋め込む絶縁材料とを備えたものであり、前記貫通孔に埋め込まれた導電材料の一端に形成されたもので前記多孔質金属酸化膜の表面側に形成された第1電極と、前記導電材料の他端に接続されたもので前記多孔質金属酸化膜の裏面側に形成された第2電極とを備えているものであってよい。
【0015】
上記半導体装置では、本願発明の配線基板を用いて半導体チップが実装されることから、信頼性の高い実装が実現される。
【0016】
【発明の実施の形態】
本発明の配線基板に係る一実施の形態を、図1によって説明する。図1では、(1)は斜視図、(2)はA−A線部分拡大断面図、(3)はB部拡大図、(4)はC部拡大図を示す。
【0017】
図1に示すように、配線基板10は、主としてコア材に陽極酸化によって形成された多孔質金属酸化膜11が用いられる。この多孔質金属酸化膜11は、電気的絶縁性を有しており、例えば陽極酸化法により形成された多孔質酸化アルミニウムからなる。この多孔質金属酸化膜11に形成された貫通孔12は、例えば、孔径が約200nm、ピッチが約400nmで形成されている。この多孔質金属酸化膜11のうち、多孔質金属酸化膜11の表面側と裏面側とを導通させる領域の貫通孔121には導電材料13が埋め込まれている。この導電材料13は、例えば銅、銀、金、アルミニウム等の導電性材料で形成されている。それ以外の領域の貫通孔122には絶縁材料14が埋め込まれている。この絶縁材料14は、例えば、酸化シリコンもしくは有機絶縁材料で形成されている。この有機絶縁材料としては、絶縁性を有する樹脂であれば如何なる樹脂であってもよく、既知の有機絶縁材料を用いることができ、例えばポリイミド、ポリアミド、エポキシ樹脂、フェノール樹脂、フッ素系樹脂等を用いることができる。
【0018】
さらに、上記多孔質金属酸化膜11の表面側における上記導電材料13が埋め込まれた領域上には第1電極15が形成されている。この第1電極15は、銅、アルミニウム、金等の一般的な金属電極材料を用いることができる。また、上記多孔質金属酸化膜11の裏面側における上記導電材料13が埋め込まれた領域上には第2電極16が形成されている。この第2電極16は、上記第1電極15と同様に、銅、アルミニウム、金等の一般的な金属電極材料を用いることができる。
【0019】
上記配線基板10では、多孔質金属酸化膜11からなる基板に形成されている貫通孔12のうち、電極が形成される貫通孔12内部を導電材料13が埋め込まれ、それ以外の貫通孔12内部に絶縁材料14が埋め込まれていることから、電極が形成される必要最小限の領域のみに配線基板10の表面と裏面とを導通させることができる。このため、不必要な短絡は起こらない。また、上記多孔質金属酸化膜11は陽極酸化法により形成されたものを用いることにより、すなわち、自己整合的にスルーホールが形成された多孔質金属酸化膜を用いることにより、多孔質金属酸化膜11を成膜するプロセス以外に新たに貫通孔12を形成するプロセスを必要としないで配線基板10を形成することが可能になっている。また、多孔質金属酸化膜11に形成された貫通孔12を利用することから、第1,第2電極15、16は、複数の貫通孔12に埋め込まれた導電材料13が接続することになり、電極接続の信頼性が向上される。さらに、多孔質金属酸化膜11を酸化アルミニウム(線膨張率:約7×10−6/K)で形成した場合、従来の有機基板(例えばガラスエポキシ基板(線膨張率:約12〜20×10−6/K))よりもシリコンチップのシリコン(線膨張率:4.15×10−6/K)に近い線膨張率となるので、熱歪の影響を受けにくくなる。
【0020】
次に、本発明の配線基板の製造方法に係る一実施の形態を、図2の概略構成断面図によって説明する。
【0021】
図2(1)に示すように、スパッタリング等の電極材料を成膜できる成膜技術を用いて基板21上に電極層22を形成する。この基板21には、例えばガラス基板を用いることができ、上記電極層22には、アルミニウムを用いることができる。上記電極層22の成膜方法としては、アルミニウム膜を成膜できれば如何なる方法も用いることができ、ここでは一例としてスパッタリング法を用いる。もしくは、上記基板21と電極層22とを兼ねたアルミニウム板を用いることも可能である。
【0022】
次いで、電極層22表面を洗浄した後、陽極酸化法によって、電極層22上に多孔質金属酸化膜11を形成する。陽極酸化法の陽極酸化電解液としては、シュウ酸、硫酸、スルファミン酸、リン酸等の無機酸の水溶液や、マロン酸、コハク酸などの有機酸の水溶液を用いることができ、溶媒としては、エチレングリコール、グリセリンなどの多価アルコールを用いることができる。この陽極酸化法では、電極層22を陽極酸化電解液に浸漬し、電極層22を陽極とし、電極層22に対向する白金電極を陰極として通電し、電極層22表面に陽極酸化層として多孔質金属酸化膜11を形成する。
【0023】
その後、電極層22を陽極酸化電解液(図示せず)に浸漬し、パルス電圧を印加し、多数の孔120の下部に形成されている陽極酸化膜を除去する、その結果、図2(2)に示すように、底部に電極層22が露出された多数の貫通孔12が形成される。また、多孔質金属酸化膜11に形成された貫通孔12の径を広げることも好ましい。これにより、電解めっき時に、多数の貫通孔12中に金属を容易に成長させることが可能となる。
【0024】
次に、図2(3)に示すように、多孔質金属酸化膜11表面にレジスト膜41を形成した後、既知のリソグラフィー技術によってレジスト膜41をパターニングして、貫通孔12の導通部Eとなる領域上にレジスト膜41を残す。その後、開放されている貫通孔12(122)の内部に絶縁材料14を埋め込む。この絶縁材料14は、例えば、酸化シリコンもしくは有機絶縁材料で形成されている。この有機絶縁材料としては、絶縁性を有する樹脂であれば如何なる樹脂であってもよく、既知の有機絶縁材料を用いることができ、例えばポリイミド、ポリアミド、エポキシ樹脂、フェノール樹脂、フッ素系樹脂等を用いることができる。または、酸化シリコン系材料であれば、SOG(Spin on glass)を用いることができる。
【0025】
上記絶縁材料14の埋め込み方法としては、毛細管現象を利用して、貫通孔12内部に埋め込む。すなわち、粘度の低いものは、毛細管現象により貫通孔12内部に入り込む性質を利用している。特にこの方法は粘度の低い材料に有効であり、ほとんどの樹脂材料に適用できる。また粘度の高い材料の場合には脱泡処理を行うことによって貫通孔12内のボイドを無くすことも有用である。
【0026】
次に、レジスト膜41を剥離する。その結果、図2(4)に示すように、導通部Eの貫通孔12(121)が露出される。
【0027】
次に、図2(5)に示すように、電解めっきにより、導通部となる貫通孔12(121)に導電材料13を埋め込む。この導電材料13は、例えば銅、銀、金、アルミニウム等の導電性材料を用いることができる。
【0028】
次に、図2(6)に示すように、上記多孔質金属酸化膜11の表面側における上記導電材料13が埋め込まれた領域に第1電極15を形成する。例えば、既知の金属成膜技術により、上記多孔質金属酸化膜11表面に第1電極形成膜を成膜した後、通常のリソグラフィー技術およびエッチング技術により第1電極形成膜をパターニングして、第1電極15を得る。この第1電極15は、銅、アルミニウム、金等の一般的な金属電極材料を用いることができる。
【0029】
次に、図2(7)に示すように、電解液中で、前記図2(1)によって説明した陽極酸化とは逆電位を印加する。すなわち、電極層22を陰極とし、電極層22に対向する白金電極を陽極として電位をかける。これによって、電極層22が溶解し、多孔質金属酸化膜11から電極層22が基板21とともに剥離される。
【0030】
その後、図2(8)に示すように、上記多孔質金属酸化膜11の裏面側における上記導電材料13が埋め込まれた領域に第2電極16を形成する。例えば、既知の金属成膜技術により、上記多孔質金属酸化膜11裏面に第2電極形成膜を成膜した後、通常のリソグラフィー技術およびエッチング技術により第2電極形成膜をパターニングして、第2電極16を得る。この第2電極16は、銅、アルミニウム、金等の一般的な金属電極材料を用いることができる。このようにして、配線基板10が形成される。
【0031】
上記製造方法では、貫通孔12内に絶縁材料14を埋め込んでから導電材料13を埋め込んだが、逆に導電材料13を埋め込んでから絶縁材料14を埋め込んでもよい。この場合には、導電材料を埋め込む領域以外はマスクを形成しておき、めっきが形成されていない貫通孔12に導電材料13を埋め込む。その後マスクを除去した後、その他の貫通孔12に絶縁材料14を埋め込めばよい。
【0032】
上記配線基板の製造方法では、陽極酸化法により自己整合的に貫通孔12が形成される多孔質金属酸化膜11を配線基板10とすることにより、配線基板10に対して新たに貫通孔12を形成するプロセスを必要としない。また多孔質金属酸化膜11表面の第1電極15を形成する位置にマスクとなるレジスト膜41を形成して、レジスト膜41に被覆されていない部分の貫通孔12に絶縁材料14を埋め込む工程と、レジスト膜41を除去した後にレジスト膜41に被覆されていた貫通孔12に導電材料13を埋め込む工程を備えていることから、第1、第2電極15、16が形成される必要最小限の領域のみに配線基板10の表面と裏面とを導通させるための導電材料13を埋め込むことができる。このため、配線基板10の必要な部分のみ、配線基板10の表面と裏面とが導通されるので、不必要な短絡は起こらない。また、多孔質金属酸化膜11に形成された貫通孔12を利用することから、第1、第2電極15、16に複数の貫通孔12に埋め込まれた導電材料13が接続することになり、電極接続の信頼性が向上される。さらに、多孔質金属酸化膜11を酸化アルミニウム(線膨張率:約7×10−6/K)で形成した場合、従来の有機基板(例えばガラスエポキシ基板(線膨張率:約12〜20×10−6/K))よりもシリコンチップのシリコン(線膨張率:4.15×10−6/K)に近い線膨張率となるので、熱歪の影響を受けにくくなる。また、配線基板は矩形が一般的であるが、従来技術のシリコン基板を持ちル場合には円形のシリコンウエハを加工することになるので、周辺部に配線基板を製造することができない。一方、本願発明の陽極酸化膜を用いる製造方法では、矩形の基板状態で製造できるので、シリコン基板を用いる場合と比較して無駄が少なくなる。
【0033】
次に、本発明の半導体装置に係る一実施の形態を、図3の概略構成断面図によって説明する。図面では、上記配線基板を用いて半導体チップを実装した一例として、配線基板に半導体チップをフリップチップ実装し、セラミックスケールパッケージ(CSP)化するものを示す。
【0034】
図3に示すように、配線基板10の表面側には、層間絶縁膜31が形成されている。この層間絶縁膜31には各第1電極15に通じるビアホール32が形成されている。同様に、配線基板10の裏面側には、層間絶縁膜33が形成されている。この層間絶縁膜33には各第2電極16に通じるビアホール34が形成されている。上記層間絶縁膜31、33には、例えば酸化シリコン(SiO2 )膜、感光性ポリイミド等の樹脂絶縁膜を用いることができる。上記ビアホール32を通じて第1電極15に接続する電極(もしくは配線)35が形成されているとともに、上記ビアホール34を通じて第2電極16に接続する配線(もしくは電極)36が形成されている。
【0035】
半導体チップ50をマウントする電極(ランドもしくはパッドともいう)35には、はんだバンプ37が設けられている。そして、このはんだバンプ37に半導体チップ50に設けられた電極51を対向接続させて、半導体チップ50がフリップチップ実装されている。なお、必要に応じて、半導体チップ50をマウントするランド(もしくはパッド)に対して無電解めっきを行い、はんだプリコートを行ってもよく、または、無電解めっきまでの配線にしてもよい。
【0036】
また、配線基板10の裏面側には、上記配線(電極)36に接続するマザー基板接続用のはんだボール38が形成されている。
【0037】
上記半導体装置では、本願発明の配線基板10を用いて半導体チップ50が実装されることから、信頼性の高い実装が実現される。
【0038】
次に、上記半導体装置の製造方法の一例を、図4、図5の概略構成断面図によって説明する。
【0039】
図4(1)に示すように、前記図1によって説明したと同様の配線基板10を用意する。
【0040】
図4(2)に示すように、配線基板10の表面に第1電極15を被覆する層間絶縁膜31を形成するとともに、配線基板10の裏面に第2電極16を被覆する層間絶縁膜33を形成する。この層間絶縁膜31、33は、例えば酸化シリコンからなり、例えば化学的気相成長法によって成膜される。この層間絶縁膜31、33は酸化シリコンに限定されることは無く、例えば絶縁性を有する有機材料を用いることができる。例えば感光性ポリイミドを用いることもできる。感光性ポリイミドの場合には、例えば真空ラミネータなどを用いて、配線基板10に貼り付けて形成することもできる。
【0041】
図4(3)に示すように、上記層間絶縁膜31に第1電極15に通じるビアホール32を形成するとともに、上記層間絶縁膜33に第2電極16に通じるビアホール34を形成する。上記層間絶縁膜31、33が非感光性材料からなる場合には、ビアホールを形成するためのレジストマスクを形成した後、エッチングにより層間絶縁膜31、33にビアホール32、34を形成する。その後レジストマスクは除去する。層間絶縁膜31、33が感光性材料の場合には、層間絶縁膜に直接露光を行い、現像を行って、ビアホール32、34を完成させる。
【0042】
図4(4)に示すように、第1電極15および第2電極16に接続する配線(もしくは電極)35、36をそれぞれに形成する。電極35の形成は、通常の配線形成技術による。例えばスパッタリング法やめっき技術により層間絶縁膜31上に配線形成膜を成膜した後、通常のリソグラフィー技術とエッチング技術により配線形成膜をエッチング加工して配線35を得ればよい。同様にして、配線36の形成は、通常の配線形成技術による。例えばスパッタリング法やめっき技術により層間絶縁膜33上に配線形成膜を形成した後、通常のリソグラフィー技術とエッチング技術により配線形成膜をエッチング加工して配線36を得ればよい。
【0043】
図5(5)に示すように、半導体チップをマウントする電極(ランドもしくはパッドともいう)35には、はんだバンプ37を設けても良い。図面では、はんだバンプ37を設けた例を示した。なお、必要に応じて、半導体チップをマウントするランド(もしくはパッド)に対して無電解めっきを行い、はんだプリコートを行ってもよく、または、無電解めっきまでの配線にしてもよい。
【0044】
図5(6)に示すように、そして、このはんだバンプ37に半導体チップ50に設けられた電極51を対向接続させて、半導体チップ50がフリップチップ実装されている。そして、半導体チップ50と配線基板10との間に封止材53を封入して封止する。この封止材53は、半導体チップ50を接続する前に、配線基板10に塗布しておき、その後、半導体チップ50を実装してもよい。
【0045】
次に、図5(7)に示すように、配線基板10の裏面側に、上記配線(電極)36に接続するマザー基板接続用のはんだボール38を形成する。このはんだボール38は、例えば、はんだボールをボールマウンターでマウントする、もしくは、はんだペーストを印刷で塗布してからリフローすることで形成される。
【0046】
【発明の効果】
以上、説明したように本発明の配線基板によれば、多孔質金属酸化膜からなる基板に形成されている貫通孔のうち、電極が形成される貫通孔内部を導電材料が埋め込まれ、それ以外の貫通孔内部に絶縁材料が埋め込まれているので、電極が形成される必要最小限の領域のみに配線基板の表面と裏面とを導通させることができる。このため、不必要な短絡は起こらない。また、上記多孔質金属酸化膜は陽極酸化法により形成されたものを用いることにより、すなわち、自己形成された多孔質金属酸化膜を用いることにより、多孔質金属酸化膜を成膜するプロセス以外に新たに貫通孔を形成するプロセスを必要としないで配線基板を形成することができる。また、多孔質金属酸化膜に形成された貫通孔を利用することから、第1,第2電極は、複数の貫通孔に埋め込まれた導電材料が接続することになり、電極接続の信頼性が向上できる。
【0047】
本発明の配線基板の製造方法によれば、陽極酸化法により貫通孔が自己形成された多孔質金属酸化膜を配線基板とすることから、配線基板に対して新たに貫通孔を形成するプロセスを必要としない。また多孔質金属酸化膜表面の第1電極を形成する位置にマスクを形成して、マスクに被覆されていない部分の貫通孔に絶縁材料を埋め込む工程と、マスクを除去した後にマスクに被覆されていた貫通孔に導電材料を埋め込む工程を備えていることから、電極が形成される必要最小限の領域のみに配線基板の表面と裏面とを導通させるための導電材料を埋め込むことができる。このため、配線基板の必要な部分のみ、配線基板の表面と裏面とが導通されるので、不必要な短絡は起こらない。また、多孔質金属酸化膜に形成された貫通孔を利用することから、一つの電極に複数の貫通孔に埋め込まれた導電材料が接続することになり、電極接続の信頼性が向上できる。
【0048】
本発明の半導体装置によれば、本願発明の配線基板を用いて半導体チップが実装されることから、信頼性の高い実装が実現される。
【図面の簡単な説明】
【図1】本発明の配線基板に係る一実施の形態を示す概略構成断面図である。
【図2】本発明の配線基板の製造方法に係る一実施の形態を示す概略構成断面図である。
【図3】本発明の半導体装置に係る一実施の形態を示す概略構成断面図である。
【図4】本発明の半導体装置の製造方法に係る一例を示す概略構成断面図である。
【図5】本発明の半導体装置の製造方法に係る一例を示す概略構成断面図である。
【符号の説明】
10…配線基板、11…多孔質金属酸化膜、12…貫通孔、13…導電材料、14…絶縁材料
【発明の属する技術分野】
本発明は、配線基板およびその製造方法およびその配線基板を用いた半導体装置に関し、詳しくは陽極酸化により形成される多孔質金属酸化物膜を用いた配線基板およびその製造方法およびその配線基板を用いた半導体装置に関する。
【0002】
【従来の技術】
ビルドアップ配線基板と呼ばれる配線基板がある。この配線基板は、そのコア層に形成されたスルーホールにより、配線基板の表面および裏面に形成された配線を接続している。
【0003】
超高密度3次元LSI積層実装技術の開発においては、シリコンウエハにスルーホールを形成して、銅めっき法によりスルーホールの埋め込みを行っている。さらにウエハを薄膜化するために裏面研削を行って、研削後に基板の裏面のシリコンエッチングを行い、スルーホールに埋め込んだ銅の頭出しを行っている(例えば、非特許文献1参照。)。
【0004】
また、陽極酸化膜を形成し、めっき法によってその陽極酸化膜に形成された多数の孔に金属を埋め込むことが開示されている。この技術では、めっき法によって孔内に金属を埋め込むため、全ての孔にめっきが形成され、金属が埋め込まれることになる。そのため、陽極酸化膜の表面側と裏面側とを孔に埋め込まれた金属により導通を図る場合、隣接する電極が表面側と裏面側とでずれて形成された場合等には、不必要な短絡を起こす可能性がある(例えば、特許文献1参照。)。また、特定領域だけめっきをする方法としては、めっき液を特定領域のみに供給する方法や対向電極を予めパターニングしておく方法が提案されている(例えば、特許文献2参照。)。
【0005】
【特許文献1】
特開2001−207288号公報(第3−5頁、図1,2,8)
【特許文献2】
特開2001−207288号公報(第3頁、段落番号0014)
【非特許文献1】
盆子原学著「今後の実装技術の展開II−ASETの活動と今後の課題について」エレクトロニクス実装学会誌、第4巻、第3号、2001年、P.185−191
【0006】
【発明が解決しようとする課題】
しかしながら、ビルドアップ配線基板は、配線のラインアンドスペースを小さくすることができないこと、樹脂基板のため熱膨張率がシリコンと大きく異なること、配線基板の平坦性がよくないこと等に問題点がある。また、シリコンチップのバンプ径が小さくなった場合(例えば40μm以下)、基板の配線ルールではシリコンチップをフリップチップ実装することは困難になる。接続したとしても熱膨張率がシリコンチップとは異なるので、リフロー時に応力がバンプにかかり、接続信頼性が低下する。さらにバンプ径が小さくなるとバンプ高さも小さくなり、基板の平坦性が接続信頼性に大きく影響してくる。すなわち、基板のランドの高さばらつきをバンプが吸収できなくなることがある。
【0007】
また、シリコンウエハにスルーホールを形成して、銅めっき法によりスルーホールの埋め込みを行う方法では、一つのスルーホールに対して、一つのランドのため、スルーホールの埋め込みを含め、穴加工などのプロセスには高歩留まりが要求される。さらにウエハを薄膜化するために裏面研削をして、研削後に基板の裏面パターニングを行っている。したがって、このプロセスではウエハ裏面の研削をしないとウエハを薄膜にすることはできない。ウエハを薄膜化するため、ウエハ裏面研削によってウエハの大部分は捨てることになり、材料のむだが多い。また、シリコン基板の場合には、厚い基板に対して穴を開けなければならず、しかも加工が難しくて時間を要するアスペクト比の高い穴を形成する必要である。
【0008】
さらに陽極酸化膜を用いる方法では、めっき液を特定領域だけに、特許文献1に記載された液滴吐出方法で供給して、めっきを成長させることは、多数の孔に対して均一に金属を埋め込むことが難しく、実現困難である。また、対向電極と絶縁部分とが予めパターニングされていると、絶縁部分は多孔質膜が成長しないので、陽極酸化膜の膜厚の均一性が落ち、電極のパターニングが困難になる。
【0009】
【課題を解決するための手段】
本発明は、上記課題を解決するためになされた配線基板およびその製造方法および半導体装置である。
【0010】
本発明の配線基板は、貫通孔が多数形成されている多孔質金属酸化膜からなる基板と、前記基板の電極が配置される位置に形成されている貫通孔の内部を埋め込む導電材料と、前記導電材料が埋め込まれた以外の前記貫通孔の内部を埋め込む絶縁材料とを備えたものであり、前記貫通孔に埋め込まれた導電材料の一端に形成されたもので前記多孔質金属酸化膜の表面側に形成された第1電極と、前記導電材料の他端に接続されたもので前記多孔質金属酸化膜の裏面側に形成された第2電極とを備えているものであってよい。また、上記多孔質金属酸化膜は陽極酸化法により形成されたものからなる。さらに前記第1電極と前記第2電極とは複数の貫通孔に埋め込まれた導電材料により接続されている。
【0011】
上記配線基板では、多孔質金属酸化膜からなる基板に形成されている貫通孔のうち、電極が形成される貫通孔内部を導電材料が埋め込まれ、それ以外の貫通孔内部に絶縁材料が埋め込まれていることから、電極が形成される必要最小限の領域のみに配線基板の表面と裏面とを導通させることができる。このため、不必要な短絡は起こらない。また、上記多孔質金属酸化膜は陽極酸化法により形成されたものを用いることにより、すなわち、自己形成された孔を有する多孔質金属酸化膜を用いることにより、多孔質金属酸化膜を成膜するプロセス以外に新たに貫通孔を形成するプロセスを必要としないで配線基板を形成することが可能になっている。また、多孔質金属酸化膜に形成された貫通孔を利用することから、第1,第2電極は、複数の貫通孔に埋め込まれた導電材料が接続することになり、電極接続の信頼性が向上される。
【0012】
本発明の配線基板の製造方法は、電極膜が形成された基板を用いて陽極酸化を行って前記電極膜上に多孔質金属酸化膜を形成する工程と、前記多孔質金属酸化膜に形成された孔の底部に存在する金属酸化膜を除去して前記多孔質金属酸化膜を貫通する貫通孔形成する工程と、前記多孔質金属酸化膜表面の第1電極を形成する位置にマスクを形成して、前記マスクに被覆されていない部分の前記貫通孔に絶縁材料を埋め込む工程と、前記マスクを除去した後に前記マスクに被覆されていた貫通孔に導電材料を埋め込む工程とを備えている。
【0013】
上記配線基板の製造方法では、陽極酸化法により貫通孔が自己形成された多孔質金属酸化膜を配線基板とすることにより、配線基板に対して新たに貫通孔を形成するプロセスを必要としない。また多孔質金属酸化膜表面の第1電極を形成する位置にマスクを形成して、マスクに被覆されていない部分の貫通孔に絶縁材料を埋め込む工程と、マスクを除去した後にマスクに被覆されていた貫通孔に導電材料を埋め込む工程を備えていることから、電極が形成される必要最小限の領域のみに配線基板の表面と裏面とを導通させるための導電材料を埋め込むことができる。このため、配線基板の必要な部分のみ、配線基板の表面と裏面とが導通されるので、不必要な短絡は起こらない。また、多孔質金属酸化膜に形成された貫通孔を利用することから、一つの電極に複数の貫通孔に埋め込まれた導電材料が接続することになり、電極接続の信頼性が向上される。
【0014】
本発明の半導体装置は、配線基板と、前記配線基板に実装された半導体チップとからなる半導体装置であって、前記配線基板は、貫通孔が多数形成されている多孔質金属酸化膜からなる基板と、前記基板の電極が配置される位置に形成されている貫通孔の内部を埋め込む導電材料と、前記導電材料が埋め込まれた以外の前記貫通孔の内部を埋め込む絶縁材料とを備えたものであり、前記貫通孔に埋め込まれた導電材料の一端に形成されたもので前記多孔質金属酸化膜の表面側に形成された第1電極と、前記導電材料の他端に接続されたもので前記多孔質金属酸化膜の裏面側に形成された第2電極とを備えているものであってよい。
【0015】
上記半導体装置では、本願発明の配線基板を用いて半導体チップが実装されることから、信頼性の高い実装が実現される。
【0016】
【発明の実施の形態】
本発明の配線基板に係る一実施の形態を、図1によって説明する。図1では、(1)は斜視図、(2)はA−A線部分拡大断面図、(3)はB部拡大図、(4)はC部拡大図を示す。
【0017】
図1に示すように、配線基板10は、主としてコア材に陽極酸化によって形成された多孔質金属酸化膜11が用いられる。この多孔質金属酸化膜11は、電気的絶縁性を有しており、例えば陽極酸化法により形成された多孔質酸化アルミニウムからなる。この多孔質金属酸化膜11に形成された貫通孔12は、例えば、孔径が約200nm、ピッチが約400nmで形成されている。この多孔質金属酸化膜11のうち、多孔質金属酸化膜11の表面側と裏面側とを導通させる領域の貫通孔121には導電材料13が埋め込まれている。この導電材料13は、例えば銅、銀、金、アルミニウム等の導電性材料で形成されている。それ以外の領域の貫通孔122には絶縁材料14が埋め込まれている。この絶縁材料14は、例えば、酸化シリコンもしくは有機絶縁材料で形成されている。この有機絶縁材料としては、絶縁性を有する樹脂であれば如何なる樹脂であってもよく、既知の有機絶縁材料を用いることができ、例えばポリイミド、ポリアミド、エポキシ樹脂、フェノール樹脂、フッ素系樹脂等を用いることができる。
【0018】
さらに、上記多孔質金属酸化膜11の表面側における上記導電材料13が埋め込まれた領域上には第1電極15が形成されている。この第1電極15は、銅、アルミニウム、金等の一般的な金属電極材料を用いることができる。また、上記多孔質金属酸化膜11の裏面側における上記導電材料13が埋め込まれた領域上には第2電極16が形成されている。この第2電極16は、上記第1電極15と同様に、銅、アルミニウム、金等の一般的な金属電極材料を用いることができる。
【0019】
上記配線基板10では、多孔質金属酸化膜11からなる基板に形成されている貫通孔12のうち、電極が形成される貫通孔12内部を導電材料13が埋め込まれ、それ以外の貫通孔12内部に絶縁材料14が埋め込まれていることから、電極が形成される必要最小限の領域のみに配線基板10の表面と裏面とを導通させることができる。このため、不必要な短絡は起こらない。また、上記多孔質金属酸化膜11は陽極酸化法により形成されたものを用いることにより、すなわち、自己整合的にスルーホールが形成された多孔質金属酸化膜を用いることにより、多孔質金属酸化膜11を成膜するプロセス以外に新たに貫通孔12を形成するプロセスを必要としないで配線基板10を形成することが可能になっている。また、多孔質金属酸化膜11に形成された貫通孔12を利用することから、第1,第2電極15、16は、複数の貫通孔12に埋め込まれた導電材料13が接続することになり、電極接続の信頼性が向上される。さらに、多孔質金属酸化膜11を酸化アルミニウム(線膨張率:約7×10−6/K)で形成した場合、従来の有機基板(例えばガラスエポキシ基板(線膨張率:約12〜20×10−6/K))よりもシリコンチップのシリコン(線膨張率:4.15×10−6/K)に近い線膨張率となるので、熱歪の影響を受けにくくなる。
【0020】
次に、本発明の配線基板の製造方法に係る一実施の形態を、図2の概略構成断面図によって説明する。
【0021】
図2(1)に示すように、スパッタリング等の電極材料を成膜できる成膜技術を用いて基板21上に電極層22を形成する。この基板21には、例えばガラス基板を用いることができ、上記電極層22には、アルミニウムを用いることができる。上記電極層22の成膜方法としては、アルミニウム膜を成膜できれば如何なる方法も用いることができ、ここでは一例としてスパッタリング法を用いる。もしくは、上記基板21と電極層22とを兼ねたアルミニウム板を用いることも可能である。
【0022】
次いで、電極層22表面を洗浄した後、陽極酸化法によって、電極層22上に多孔質金属酸化膜11を形成する。陽極酸化法の陽極酸化電解液としては、シュウ酸、硫酸、スルファミン酸、リン酸等の無機酸の水溶液や、マロン酸、コハク酸などの有機酸の水溶液を用いることができ、溶媒としては、エチレングリコール、グリセリンなどの多価アルコールを用いることができる。この陽極酸化法では、電極層22を陽極酸化電解液に浸漬し、電極層22を陽極とし、電極層22に対向する白金電極を陰極として通電し、電極層22表面に陽極酸化層として多孔質金属酸化膜11を形成する。
【0023】
その後、電極層22を陽極酸化電解液(図示せず)に浸漬し、パルス電圧を印加し、多数の孔120の下部に形成されている陽極酸化膜を除去する、その結果、図2(2)に示すように、底部に電極層22が露出された多数の貫通孔12が形成される。また、多孔質金属酸化膜11に形成された貫通孔12の径を広げることも好ましい。これにより、電解めっき時に、多数の貫通孔12中に金属を容易に成長させることが可能となる。
【0024】
次に、図2(3)に示すように、多孔質金属酸化膜11表面にレジスト膜41を形成した後、既知のリソグラフィー技術によってレジスト膜41をパターニングして、貫通孔12の導通部Eとなる領域上にレジスト膜41を残す。その後、開放されている貫通孔12(122)の内部に絶縁材料14を埋め込む。この絶縁材料14は、例えば、酸化シリコンもしくは有機絶縁材料で形成されている。この有機絶縁材料としては、絶縁性を有する樹脂であれば如何なる樹脂であってもよく、既知の有機絶縁材料を用いることができ、例えばポリイミド、ポリアミド、エポキシ樹脂、フェノール樹脂、フッ素系樹脂等を用いることができる。または、酸化シリコン系材料であれば、SOG(Spin on glass)を用いることができる。
【0025】
上記絶縁材料14の埋め込み方法としては、毛細管現象を利用して、貫通孔12内部に埋め込む。すなわち、粘度の低いものは、毛細管現象により貫通孔12内部に入り込む性質を利用している。特にこの方法は粘度の低い材料に有効であり、ほとんどの樹脂材料に適用できる。また粘度の高い材料の場合には脱泡処理を行うことによって貫通孔12内のボイドを無くすことも有用である。
【0026】
次に、レジスト膜41を剥離する。その結果、図2(4)に示すように、導通部Eの貫通孔12(121)が露出される。
【0027】
次に、図2(5)に示すように、電解めっきにより、導通部となる貫通孔12(121)に導電材料13を埋め込む。この導電材料13は、例えば銅、銀、金、アルミニウム等の導電性材料を用いることができる。
【0028】
次に、図2(6)に示すように、上記多孔質金属酸化膜11の表面側における上記導電材料13が埋め込まれた領域に第1電極15を形成する。例えば、既知の金属成膜技術により、上記多孔質金属酸化膜11表面に第1電極形成膜を成膜した後、通常のリソグラフィー技術およびエッチング技術により第1電極形成膜をパターニングして、第1電極15を得る。この第1電極15は、銅、アルミニウム、金等の一般的な金属電極材料を用いることができる。
【0029】
次に、図2(7)に示すように、電解液中で、前記図2(1)によって説明した陽極酸化とは逆電位を印加する。すなわち、電極層22を陰極とし、電極層22に対向する白金電極を陽極として電位をかける。これによって、電極層22が溶解し、多孔質金属酸化膜11から電極層22が基板21とともに剥離される。
【0030】
その後、図2(8)に示すように、上記多孔質金属酸化膜11の裏面側における上記導電材料13が埋め込まれた領域に第2電極16を形成する。例えば、既知の金属成膜技術により、上記多孔質金属酸化膜11裏面に第2電極形成膜を成膜した後、通常のリソグラフィー技術およびエッチング技術により第2電極形成膜をパターニングして、第2電極16を得る。この第2電極16は、銅、アルミニウム、金等の一般的な金属電極材料を用いることができる。このようにして、配線基板10が形成される。
【0031】
上記製造方法では、貫通孔12内に絶縁材料14を埋め込んでから導電材料13を埋め込んだが、逆に導電材料13を埋め込んでから絶縁材料14を埋め込んでもよい。この場合には、導電材料を埋め込む領域以外はマスクを形成しておき、めっきが形成されていない貫通孔12に導電材料13を埋め込む。その後マスクを除去した後、その他の貫通孔12に絶縁材料14を埋め込めばよい。
【0032】
上記配線基板の製造方法では、陽極酸化法により自己整合的に貫通孔12が形成される多孔質金属酸化膜11を配線基板10とすることにより、配線基板10に対して新たに貫通孔12を形成するプロセスを必要としない。また多孔質金属酸化膜11表面の第1電極15を形成する位置にマスクとなるレジスト膜41を形成して、レジスト膜41に被覆されていない部分の貫通孔12に絶縁材料14を埋め込む工程と、レジスト膜41を除去した後にレジスト膜41に被覆されていた貫通孔12に導電材料13を埋め込む工程を備えていることから、第1、第2電極15、16が形成される必要最小限の領域のみに配線基板10の表面と裏面とを導通させるための導電材料13を埋め込むことができる。このため、配線基板10の必要な部分のみ、配線基板10の表面と裏面とが導通されるので、不必要な短絡は起こらない。また、多孔質金属酸化膜11に形成された貫通孔12を利用することから、第1、第2電極15、16に複数の貫通孔12に埋め込まれた導電材料13が接続することになり、電極接続の信頼性が向上される。さらに、多孔質金属酸化膜11を酸化アルミニウム(線膨張率:約7×10−6/K)で形成した場合、従来の有機基板(例えばガラスエポキシ基板(線膨張率:約12〜20×10−6/K))よりもシリコンチップのシリコン(線膨張率:4.15×10−6/K)に近い線膨張率となるので、熱歪の影響を受けにくくなる。また、配線基板は矩形が一般的であるが、従来技術のシリコン基板を持ちル場合には円形のシリコンウエハを加工することになるので、周辺部に配線基板を製造することができない。一方、本願発明の陽極酸化膜を用いる製造方法では、矩形の基板状態で製造できるので、シリコン基板を用いる場合と比較して無駄が少なくなる。
【0033】
次に、本発明の半導体装置に係る一実施の形態を、図3の概略構成断面図によって説明する。図面では、上記配線基板を用いて半導体チップを実装した一例として、配線基板に半導体チップをフリップチップ実装し、セラミックスケールパッケージ(CSP)化するものを示す。
【0034】
図3に示すように、配線基板10の表面側には、層間絶縁膜31が形成されている。この層間絶縁膜31には各第1電極15に通じるビアホール32が形成されている。同様に、配線基板10の裏面側には、層間絶縁膜33が形成されている。この層間絶縁膜33には各第2電極16に通じるビアホール34が形成されている。上記層間絶縁膜31、33には、例えば酸化シリコン(SiO2 )膜、感光性ポリイミド等の樹脂絶縁膜を用いることができる。上記ビアホール32を通じて第1電極15に接続する電極(もしくは配線)35が形成されているとともに、上記ビアホール34を通じて第2電極16に接続する配線(もしくは電極)36が形成されている。
【0035】
半導体チップ50をマウントする電極(ランドもしくはパッドともいう)35には、はんだバンプ37が設けられている。そして、このはんだバンプ37に半導体チップ50に設けられた電極51を対向接続させて、半導体チップ50がフリップチップ実装されている。なお、必要に応じて、半導体チップ50をマウントするランド(もしくはパッド)に対して無電解めっきを行い、はんだプリコートを行ってもよく、または、無電解めっきまでの配線にしてもよい。
【0036】
また、配線基板10の裏面側には、上記配線(電極)36に接続するマザー基板接続用のはんだボール38が形成されている。
【0037】
上記半導体装置では、本願発明の配線基板10を用いて半導体チップ50が実装されることから、信頼性の高い実装が実現される。
【0038】
次に、上記半導体装置の製造方法の一例を、図4、図5の概略構成断面図によって説明する。
【0039】
図4(1)に示すように、前記図1によって説明したと同様の配線基板10を用意する。
【0040】
図4(2)に示すように、配線基板10の表面に第1電極15を被覆する層間絶縁膜31を形成するとともに、配線基板10の裏面に第2電極16を被覆する層間絶縁膜33を形成する。この層間絶縁膜31、33は、例えば酸化シリコンからなり、例えば化学的気相成長法によって成膜される。この層間絶縁膜31、33は酸化シリコンに限定されることは無く、例えば絶縁性を有する有機材料を用いることができる。例えば感光性ポリイミドを用いることもできる。感光性ポリイミドの場合には、例えば真空ラミネータなどを用いて、配線基板10に貼り付けて形成することもできる。
【0041】
図4(3)に示すように、上記層間絶縁膜31に第1電極15に通じるビアホール32を形成するとともに、上記層間絶縁膜33に第2電極16に通じるビアホール34を形成する。上記層間絶縁膜31、33が非感光性材料からなる場合には、ビアホールを形成するためのレジストマスクを形成した後、エッチングにより層間絶縁膜31、33にビアホール32、34を形成する。その後レジストマスクは除去する。層間絶縁膜31、33が感光性材料の場合には、層間絶縁膜に直接露光を行い、現像を行って、ビアホール32、34を完成させる。
【0042】
図4(4)に示すように、第1電極15および第2電極16に接続する配線(もしくは電極)35、36をそれぞれに形成する。電極35の形成は、通常の配線形成技術による。例えばスパッタリング法やめっき技術により層間絶縁膜31上に配線形成膜を成膜した後、通常のリソグラフィー技術とエッチング技術により配線形成膜をエッチング加工して配線35を得ればよい。同様にして、配線36の形成は、通常の配線形成技術による。例えばスパッタリング法やめっき技術により層間絶縁膜33上に配線形成膜を形成した後、通常のリソグラフィー技術とエッチング技術により配線形成膜をエッチング加工して配線36を得ればよい。
【0043】
図5(5)に示すように、半導体チップをマウントする電極(ランドもしくはパッドともいう)35には、はんだバンプ37を設けても良い。図面では、はんだバンプ37を設けた例を示した。なお、必要に応じて、半導体チップをマウントするランド(もしくはパッド)に対して無電解めっきを行い、はんだプリコートを行ってもよく、または、無電解めっきまでの配線にしてもよい。
【0044】
図5(6)に示すように、そして、このはんだバンプ37に半導体チップ50に設けられた電極51を対向接続させて、半導体チップ50がフリップチップ実装されている。そして、半導体チップ50と配線基板10との間に封止材53を封入して封止する。この封止材53は、半導体チップ50を接続する前に、配線基板10に塗布しておき、その後、半導体チップ50を実装してもよい。
【0045】
次に、図5(7)に示すように、配線基板10の裏面側に、上記配線(電極)36に接続するマザー基板接続用のはんだボール38を形成する。このはんだボール38は、例えば、はんだボールをボールマウンターでマウントする、もしくは、はんだペーストを印刷で塗布してからリフローすることで形成される。
【0046】
【発明の効果】
以上、説明したように本発明の配線基板によれば、多孔質金属酸化膜からなる基板に形成されている貫通孔のうち、電極が形成される貫通孔内部を導電材料が埋め込まれ、それ以外の貫通孔内部に絶縁材料が埋め込まれているので、電極が形成される必要最小限の領域のみに配線基板の表面と裏面とを導通させることができる。このため、不必要な短絡は起こらない。また、上記多孔質金属酸化膜は陽極酸化法により形成されたものを用いることにより、すなわち、自己形成された多孔質金属酸化膜を用いることにより、多孔質金属酸化膜を成膜するプロセス以外に新たに貫通孔を形成するプロセスを必要としないで配線基板を形成することができる。また、多孔質金属酸化膜に形成された貫通孔を利用することから、第1,第2電極は、複数の貫通孔に埋め込まれた導電材料が接続することになり、電極接続の信頼性が向上できる。
【0047】
本発明の配線基板の製造方法によれば、陽極酸化法により貫通孔が自己形成された多孔質金属酸化膜を配線基板とすることから、配線基板に対して新たに貫通孔を形成するプロセスを必要としない。また多孔質金属酸化膜表面の第1電極を形成する位置にマスクを形成して、マスクに被覆されていない部分の貫通孔に絶縁材料を埋め込む工程と、マスクを除去した後にマスクに被覆されていた貫通孔に導電材料を埋め込む工程を備えていることから、電極が形成される必要最小限の領域のみに配線基板の表面と裏面とを導通させるための導電材料を埋め込むことができる。このため、配線基板の必要な部分のみ、配線基板の表面と裏面とが導通されるので、不必要な短絡は起こらない。また、多孔質金属酸化膜に形成された貫通孔を利用することから、一つの電極に複数の貫通孔に埋め込まれた導電材料が接続することになり、電極接続の信頼性が向上できる。
【0048】
本発明の半導体装置によれば、本願発明の配線基板を用いて半導体チップが実装されることから、信頼性の高い実装が実現される。
【図面の簡単な説明】
【図1】本発明の配線基板に係る一実施の形態を示す概略構成断面図である。
【図2】本発明の配線基板の製造方法に係る一実施の形態を示す概略構成断面図である。
【図3】本発明の半導体装置に係る一実施の形態を示す概略構成断面図である。
【図4】本発明の半導体装置の製造方法に係る一例を示す概略構成断面図である。
【図5】本発明の半導体装置の製造方法に係る一例を示す概略構成断面図である。
【符号の説明】
10…配線基板、11…多孔質金属酸化膜、12…貫通孔、13…導電材料、14…絶縁材料
Claims (10)
- 貫通孔が多数形成されている多孔質金属酸化膜からなる基板と、
前記基板の電極が配置される位置に形成されている貫通孔の内部を埋め込む導電材料と、
前記導電材料が埋め込まれた以外の前記貫通孔の内部を埋め込む絶縁材料と
を備えたことを特徴とする配線基板。 - 前記貫通孔に埋め込まれた導電材料の一端に形成されたもので前記多孔質金属酸化膜の表面側に形成された第1電極と、
前記導電材料の他端に接続されたもので前記多孔質金属酸化膜の裏面側に形成された第2電極と
を備えたことを特徴とする請求項1記載の配線基板。 - 前記多孔質金属酸化膜は陽極酸化により形成されたものからなる
ことを特徴とする請求項1記載の配線基板。 - 前記第1電極と前記第2電極とは複数の貫通孔に埋め込まれた導電材料により接続されている
ことを特徴とする請求項1記載の配線基板。 - 電極膜が形成された基板を用いて陽極酸化を行って前記電極膜上に多孔質金属酸化膜を形成する工程と、
前記多孔質金属酸化膜に形成された孔の底部に存在する金属酸化膜を除去して前記多孔質金属酸化膜を貫通する貫通孔形成する工程と、
前記多孔質金属酸化膜表面の第1電極を形成する位置にマスクを形成して、前記マスクに被覆されていない部分の前記貫通孔に絶縁材料を埋め込む工程と、
前記マスクを除去した後に前記マスクに被覆されていた貫通孔に導電材料を埋め込む工程と
を備えたことを特徴とする配線基板の製造方法。 - 前記多孔質金属酸化膜表面に、前記貫通孔に埋め込んだ導電材料に接続する第1電極を形成する工程と、
前記電極膜および前記基板を前記多孔質金属酸化膜から剥離する工程と、
前記多孔質金属酸化膜裏面に、前記貫通孔に埋め込んだ導電材料に接続する第2電極を形成する工程と、
を備えたことを特徴とする請求項5記載の配線基板の製造方法。 - 複数の貫通孔に埋め込まれた導電材料により前記第1電極と前記第2電極とを接続する
ことを特徴とする請求項5記載の配線基板の製造方法。 - 配線基板と、
前記配線基板に実装された半導体チップと
からなる半導体装置であって、
前記配線基板は、
貫通孔が多数形成されている多孔質金属酸化膜からなる基板と、
前記基板の電極が配置される位置に形成されている貫通孔の内部を埋め込む導電材料と、
前記導電材料が埋め込まれた以外の前記貫通孔の内部を埋め込む絶縁材料と
を備えたことを特徴とする半導体装置。 - 前記貫通孔に埋め込まれた導電材料の一端に形成されたもので前記多孔質金属酸化膜の表面側に形成された第1電極と、
前記導電材料の他端に接続されたもので前記多孔質金属酸化膜の裏面側に形成された第2電極と
を備えたことを特徴とする請求項8記載の半導体装置。 - 前記第1電極と前記第2電極とは複数の貫通孔に埋め込まれた導電材料により接続されている
ことを特徴とする請求項8記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003057950A JP2004273480A (ja) | 2003-03-05 | 2003-03-05 | 配線基板およびその製造方法および半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003057950A JP2004273480A (ja) | 2003-03-05 | 2003-03-05 | 配線基板およびその製造方法および半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004273480A true JP2004273480A (ja) | 2004-09-30 |
Family
ID=33121182
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003057950A Pending JP2004273480A (ja) | 2003-03-05 | 2003-03-05 | 配線基板およびその製造方法および半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004273480A (ja) |
Cited By (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009147241A (ja) * | 2007-12-18 | 2009-07-02 | Taiyo Yuden Co Ltd | 回路基板およびその製造方法並びに回路モジュール |
JP2009231387A (ja) * | 2008-03-19 | 2009-10-08 | Sanyo Electric Co Ltd | 太陽電池の製造方法及び太陽電池 |
US20100307808A1 (en) * | 2009-06-03 | 2010-12-09 | Shinko Electric Industries Co., Ltd. | Wiring board |
JP2011014612A (ja) * | 2009-06-30 | 2011-01-20 | Ibiden Co Ltd | 配線基板及び配線基板の製造方法 |
JP2011029236A (ja) * | 2009-07-21 | 2011-02-10 | Shinko Electric Ind Co Ltd | 配線基板及び半導体装置 |
JP2011082346A (ja) * | 2009-10-07 | 2011-04-21 | Shinko Electric Ind Co Ltd | インダクタ及びインダクタの製造方法 |
JP2011151185A (ja) * | 2010-01-21 | 2011-08-04 | Shinko Electric Ind Co Ltd | 配線基板及び半導体装置 |
JP2011171531A (ja) * | 2010-02-19 | 2011-09-01 | Shinko Electric Ind Co Ltd | 配線基板及びその製造方法 |
JP2011181642A (ja) * | 2010-03-01 | 2011-09-15 | Shinko Electric Ind Co Ltd | 配線基板 |
JP2011187863A (ja) * | 2010-03-11 | 2011-09-22 | Shinko Electric Ind Co Ltd | 配線基板及びその製造方法 |
US8138609B2 (en) | 2009-07-17 | 2012-03-20 | Shinko Electric Industries Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
US8304664B2 (en) | 2009-05-19 | 2012-11-06 | Shinko Electric Industries Co., Ltd. | Electronic component mounted structure |
US20130329337A1 (en) * | 2012-06-07 | 2013-12-12 | Taiyo Yuden Co., Ltd. | Capacitor |
US8638542B2 (en) | 2009-07-14 | 2014-01-28 | Shinko Electric Industries Co., Ltd. | Capacitor containing a large number of filamentous conductors and method of manufacturing the same |
JP2014179411A (ja) * | 2013-03-14 | 2014-09-25 | Shinko Electric Ind Co Ltd | 配線基板及びその製造方法 |
JP2015037131A (ja) * | 2013-08-14 | 2015-02-23 | 日本特殊陶業株式会社 | 配線基板および半導体モジュール |
-
2003
- 2003-03-05 JP JP2003057950A patent/JP2004273480A/ja active Pending
Cited By (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009147241A (ja) * | 2007-12-18 | 2009-07-02 | Taiyo Yuden Co Ltd | 回路基板およびその製造方法並びに回路モジュール |
JP2009231387A (ja) * | 2008-03-19 | 2009-10-08 | Sanyo Electric Co Ltd | 太陽電池の製造方法及び太陽電池 |
US8304664B2 (en) | 2009-05-19 | 2012-11-06 | Shinko Electric Industries Co., Ltd. | Electronic component mounted structure |
US20100307808A1 (en) * | 2009-06-03 | 2010-12-09 | Shinko Electric Industries Co., Ltd. | Wiring board |
US8362369B2 (en) | 2009-06-03 | 2013-01-29 | Shinko Electric Industries Co., Ltd. | Wiring board |
JP2011014612A (ja) * | 2009-06-30 | 2011-01-20 | Ibiden Co Ltd | 配線基板及び配線基板の製造方法 |
US8638542B2 (en) | 2009-07-14 | 2014-01-28 | Shinko Electric Industries Co., Ltd. | Capacitor containing a large number of filamentous conductors and method of manufacturing the same |
US8138609B2 (en) | 2009-07-17 | 2012-03-20 | Shinko Electric Industries Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
US8242612B2 (en) | 2009-07-21 | 2012-08-14 | Shinko Electric Industries Co., Ltd. | Wiring board having piercing linear conductors and semiconductor device using the same |
JP2011029236A (ja) * | 2009-07-21 | 2011-02-10 | Shinko Electric Ind Co Ltd | 配線基板及び半導体装置 |
JP2011082346A (ja) * | 2009-10-07 | 2011-04-21 | Shinko Electric Ind Co Ltd | インダクタ及びインダクタの製造方法 |
JP2011151185A (ja) * | 2010-01-21 | 2011-08-04 | Shinko Electric Ind Co Ltd | 配線基板及び半導体装置 |
US8324513B2 (en) | 2010-01-21 | 2012-12-04 | Shinko Electric Industries Co., Ltd. | Wiring substrate and semiconductor apparatus including the wiring substrate |
JP2011171531A (ja) * | 2010-02-19 | 2011-09-01 | Shinko Electric Ind Co Ltd | 配線基板及びその製造方法 |
JP2011181642A (ja) * | 2010-03-01 | 2011-09-15 | Shinko Electric Ind Co Ltd | 配線基板 |
JP2011187863A (ja) * | 2010-03-11 | 2011-09-22 | Shinko Electric Ind Co Ltd | 配線基板及びその製造方法 |
US8729401B2 (en) | 2010-03-11 | 2014-05-20 | Shinko Electric Industries Co., Ltd. | Wiring substrate and method of manufacturing the same |
US20130329337A1 (en) * | 2012-06-07 | 2013-12-12 | Taiyo Yuden Co., Ltd. | Capacitor |
KR20130137535A (ko) * | 2012-06-07 | 2013-12-17 | 다이요 유덴 가부시키가이샤 | 콘덴서 |
US9214277B2 (en) * | 2012-06-07 | 2015-12-15 | Taiyo Yuden Co., Ltd. | Capacitor having a plurality of minute internal electrode portions filled by a dielectric layer |
KR101582375B1 (ko) * | 2012-06-07 | 2016-01-04 | 다이요 유덴 가부시키가이샤 | 콘덴서 |
JP2014179411A (ja) * | 2013-03-14 | 2014-09-25 | Shinko Electric Ind Co Ltd | 配線基板及びその製造方法 |
US9204544B2 (en) | 2013-03-14 | 2015-12-01 | Shinko Electric Industries Co., Ltd. | Wiring substrate and method of manufacturing the same |
JP2015037131A (ja) * | 2013-08-14 | 2015-02-23 | 日本特殊陶業株式会社 | 配線基板および半導体モジュール |
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