JP2015037131A - 配線基板および半導体モジュール - Google Patents

Abstract

【課題】ビア群を内部に含む配線基板においてクラックの発生を抑制する。【解決手段】配線基板は、セラミックス層と、セラミックス層の厚さ方向の一端に位置する第１表面に配置されている第１表面電極と、他端に位置する第２表面に配置されている第２表面電極と、セラミックス層の内部に配置され、第１表面電極と第２表面電極とに接触し、互いに同じ第１抵抗値を有する少なくとも２つのビアを有する第１ビア群と、を備え、第１表面電極において第１ビア群のうちの隣り合う２つのビアと接触する２つの接触部の間は、第２抵抗値を有し、第２表面電極において第１ビア群のうちの隣り合う２つのビアと接触する２つの接触部の間は、第３抵抗値を有し、（前記第１抵抗値）／（前記第２抵抗値）＞１０と、（前記第１抵抗値）／（前記第３抵抗値）＞１０とのうち、少なくとも一方を満たす。【選択図】図１

Description

本発明は、配線基板、および配線基板を用いた半導体モジュールに関する。

半導体素子を種々の装置に実装するために、配線基板に半導体素子が接合された半導体モジュールが用いられている。配線基板として、セラミックス層の両面に配線層が形成され、これら２つの配線層間が、ビアによって電気的に接続された構成を有する配線基板が提案されている（特許文献１または２）。ビアは、セラミックス層の内部に形成された複数のビアホール内に充填された銅、タングステン、モリブデン等の導電性材料により構成される。

特開２００３−１０１１８０号広報 特開２００３−１２４４０８号広報

上述のような配線基板では、各ビアにおいて、電流分布に起因して発生するジュール熱により生じる熱応力が互いに異なり、その熱応力の差に起因してセラミックス層にクラックや反りが生じて、配線基板が損傷するという問題があった。

本発明は、上述の課題を解決するためになされたものであり、以下の形態又は適用例として実現することが可能である。

（１）本発明の一形態によれば、セラミックス層と、前記セラミックス層の厚さ方向の一端に位置する第１表面に配置されている第１表面電極と、前記セラミックス層の厚さ方向の他端に位置する第２表面に配置されている第２表面電極と、前記セラミックス層の内部に配置され、前記第１表面電極と前記第２表面電極とに接触し、互いに同じ第１抵抗値を有する少なくとも２つのビアを有する第１ビア群と、を備える配線基板が提供される。この配線基板は、前記第１表面電極において、前記第１ビア群のうちの隣り合う２つのビアと接触する２つの接触部の間は、第２抵抗値を有し、前記第２表面電極において、前記第１ビア群のうちの隣り合う２つのビアと接触する２つの接触部の間は、第３抵抗値を有し、（前記第１抵抗値）／（前記第２抵抗値）＞１０と、（前記第１抵抗値）／（前記第３抵抗値）＞１０とのうち、少なくとも一方を満たすこと、を特徴とする。この形態の配線基板によれば、（前記第１抵抗値）／（前記第２抵抗値）＞１０と、（前記第１抵抗値）／（前記第３抵抗値）＞１０とのうち、少なくとも一方を満たすので、（前記第１抵抗値）／（前記第２抵抗値）と、（前記第１抵抗値）／（前記第３抵抗値）とのいずれもが１０以下となる構成に比べて、第１ビア群を構成するビア間の電流密度のばらつきを抑制できる。このため、各ビアで生じるジュール熱に起因する熱応力のばらつきを抑制でき、クラックの発生等のセラミックス層の損傷を抑制できる。

加えて、（前記第１抵抗値）／（前記第２抵抗値）＞１０と、（前記第１抵抗値）／（前記第３抵抗値）＞１０とのうち、少なくとも一方を満たすので、（前記第１抵抗値）／（前記第２抵抗値）の変化に対する（第１ビア群における最大電流密度）／（第１ビア群における最小電流密度）の値の変化と、（前記第１抵抗値）／（前記第３抵抗値）の変化に対する（第１ビア群における最大電流密度）／（第１ビア群における最小電流密度）の値の変化とのうち、少なくとも一方を低減することができる。ここで、（前記第１抵抗値）／（前記第２抵抗値）と、（前記第１抵抗値）／（前記第３抵抗値）とは、配線基板の製造誤差等により容易に変化し得る。また、（第１ビア群における最大電流密度）／（第１ビア群における最小電流密度）は、第１ビア群の総抵抗値と比例関係にあるので、（前記第１抵抗値）／（前記第２抵抗値）と（前記第１抵抗値）／（前記第３抵抗値）とのうち、少なくとも一方の変化に対する第１ビア群全体としての抵抗値の変化を低減することができる。このため、（前記第１抵抗値）／（前記第２抵抗値）と（前記第１抵抗値）／（前記第３抵抗値）とのうち、少なくとも一方が製造誤差等によりロット間で異なったとしたとしても、ビア全体としての抵抗値のロット間での変化（相違）を小さく抑えることができる。このため、配線基板のロット間の製造ばらつきを抑制できる。

（２）上記形態の配線基板において、（前記第１抵抗値）／（前記第２抵抗値）＞１０と、（前記第１抵抗値）／（前記第３抵抗値）＞１０とをいずれも満たしてもよい。この形態の配線基板によれば、（前記第１抵抗値）／（前記第２抵抗値）＞１０と、（前記第１抵抗値）／（前記第３抵抗値）＞１０とのうち、少なくとも一方が満たされない構成に比べて、第１ビア群に含まれる各ビア間における電流密度のばらつきを抑制できる。

（３）上記形態の配線基板において、前記第１ビア群を構成するビアは、前記厚さ方向に沿って互いに平行に配置され、前記第２抵抗値と前記第３抵抗値とは互いに等しくてもよい。この形態の配線基板によれば、例えば、第１表面電極の接続部間と第２表面電極の接続部間とが互いに同じ大きさであり、かつ、互いに同じ材料により形成されている場合等において、第１ビア群に含まれる各ビア間における電流密度のばらつきを抑制できる。

（４）上記形態の配線基板において、前記第２表面電極は、前記第２表面に沿って互いに所定の距離だけ離れて配置されている第３表面電極および第４表面電極を含み、前記第１ビア群は、前記第１表面電極と前記第３表面電極とに接触する少なくとも２つのビアからなる第２ビア群と、前記第１表面電極と前記第４表面電極とに接触する少なくとも２つのビアからなる第３ビア群とを含んでもよい。この形態の配線基板によれば、配線基板における電流の流れが、例えば、第３表面電極から第２ビア群を通って第１表面電極に至り、また、第１表面電極から第３ビア群を通って第４表面電極に至るような流れである場合において、第２ビア群および第３ビア群に含まれる各ビア間における電流密度のばらつきを抑制できる。

（５）上記形態の配線基板において、前記第２ビア群は、前記第１表面電極における電流の流れる方向と前記第３表面電極における電流の流れる方向とのいずれにも平行な方向に並ぶ複数のビアと；前記第１表面電極における電流の流れる方向と前記第３表面電極における電流の流れる方向とのいずれにも垂直な方向に並ぶ複数のビアと；からなり、前記第３ビア群は、前記第１表面電極における電流の流れる方向と前記第４表面電極における電流の流れる方向とのいずれにも平行な方向に並ぶ複数のビアと；前記第１表面電極における電流の流れる方向と前記第４表面電極における電流の流れる方向とのいずれにも垂直な方向に並ぶ複数のビアと；からなってもよい。この形態の配線基板によれば、各ビアが面状に並んだ構成を有する場合において、各ビア間における電流密度のばらつきを抑制できる。また、各ビアを面状に配置するので、第１表面電極と第３表面電極との間、および第１表面電極と第４表面電極との間において、大きな電流を流すことができる。

（６）上記形態の配線基板において、前記第１ビア群を構成するビアは、タングステンとモリブデンとのうち、少なくとも一方を含む金属により形成されていてもよい。この形態の配線基板によれば、第１ビア群を構成するビアは、タングステンとモリブデンとのうち、少なくとも一方を含む金属により形成されているので、高温耐性を高めることができる。

（７）上記形態の配線基板において、前記第１表面電極と前記第２表面電極とのうち、少なくとも一方は、銅を含む金属により形成されていてもよい。この形態の配線基板によれば、前記第１表面電極と前記第２表面電極とのうち、少なくとも一方は、銅を含む金属により形成されているので、高い導電性および高い熱伝導性を得ることができる。

（８）本発明の他の形態によれば、上記形態の配線基板と、電力用半導体素子とを有し、２０アンペア以上の電流が通電される、半導体モジュールが提供される。この形態の半導体モジュールによれば、いわゆる電力用半導体素子を用いた半導体モジュールにおいて、配線基板におけるクラックの発生等を抑制できる。２０アンペア以上の比較的大きな電流が通電される場合、配線基板（第１ビア群）において発生するジュール熱は非常に大きくなる。しかしながら、かかる半導体モジュールによれば、配線基板において、（前記第１抵抗値）／（前記第２抵抗値）＞１０と、（前記第１抵抗値）／（前記第３抵抗値）＞１０とのうち、少なくとも一方を満たすので、各ビアで生じるジュール熱に起因する熱応力のばらつきを抑制でき、クラックの発生等のセラミックス層の損傷を抑制できる。

本発明は、配線基板および半導体モジュール以外の種々の形態で実現することも可能である。例えば、半導体モジュールを搭載した電気自動車，電車，および工作機械、配線基板の製造方法、半導体モジュールの製造方法等の形態で実現することができる。

本発明の一実施形態としての半導体モジュールの構成を示す断面図である。 配線基板１０の詳細構成を示す斜視図である。 単位表面電極１１０の厚さＴを変化させた場合の各ビアｖ１１〜ｖ１７，ｖ２１〜ｖ２７の電流密度をシミュレーションにより求めた結果を示す説明図である。 ビアピッチｖｐを変化させた場合の各ビアｖ１１〜ｖ１７，ｖ２１〜ｖ２７の電流密度をシミュレーションにより求めた結果を示す説明図である。 各ビアの導電率σを変化させた場合の各ビアｖ１１〜ｖ１７，ｖ２１〜ｖ２７の電流密度をシミュレーションにより求めた結果を示す説明図である。 ｒ／Ｒとビア群における最大電流密度（Ｊｍａｘ）／ビア群における最小電流密度（Ｊｍｉｎ）との関係を示す説明図である。 Ｊｍａｘ／Ｊｍｉｎとビア群の抵抗値との関係を示す説明図である。 変形例の配線基板１０ａの詳細構成を示す斜視図である。 変形例２における配線基板の第１の態様を示す断面図である。 変形例２における配線基板の第２の態様を示す断面図である。

Ａ．第１実施形態：
図１は、本発明の一実施形態としての半導体モジュールの構成を示す断面図である。半導体モジュール１００は、本発明の一実施形態としての配線基板１０と、半導体素子２００と、接合層５４と、絶縁層５５と、放熱器３００とを備えている。本実施形態において、半導体モジュール１００は、いわゆるパワーモジュールであり、電気自動車や電車や工作機械等における電力制御等に用いられる。

配線基板１０は、第１配線層５１と、第２配線層５２と、セラミックス層５３とを備えている。第１配線層５１は、セラミックス層５３における厚さ方向（Ｚ軸方向）の一端に位置する第１表面Ｓ１に配置されている。なお、本実施形態において、Ｚ軸方向とは、＋Ｚ方向および−Ｚ方向の総称である。同様に、Ｘ軸方向とは、＋Ｘ方向および−Ｘ方向の総称であり、Ｙ軸方向とは、＋Ｙ方向および−Ｙ方向の総称である。第１配線層５１は、第１表面電極１１と、第１絶縁部１３とを備えている。第１表面電極１１は、本実施形態では、銅により構成されている。なお、銅に代えて、銀、ニッケル、アルミニウム等の任意の導電性材料を用いてもよい。第１表面電極１１は、半導体素子２００に対する電力供給経路として機能する。第１絶縁部１３は、第１配線層５１において、第１表面電極１１を除いた他の領域に配置されている。第１絶縁部１３は、絶縁性材料で構成されており、第１表面電極１１とセラミックス層５３との間の絶縁性を確保する。第１絶縁部１３としては、例えば、絶縁性の無機系材料を主成分とし、加熱により軟化する粉末ガラスにより形成してもよい。なお、粉末ガラスとしては、例えば、酸化ケイ素、酸化亜鉛、酸化ホウ素、酸化ビスマスなどを採用してもよい。また、粉末ガラスに代えて、樹脂により形成してもよい。

第２配線層５２は、セラミックス層５３における厚さ方向（Ｚ軸方向）の他端に位置する第２表面Ｓ２に配置されている。第２配線層５２は、第２表面電極２１と、第３表面電極２２と、第２絶縁部２３とを備えている。第２表面電極２１および第３表面電極２２は、本実施形態では、第１表面電極１１と同様に銅により構成されている。なお、第１表面電極１１と同様に、銅に代えて、任意の導電性材料を用いてもよい。第２表面電極２１および第３表面電極２２は、いずれも半導体素子２００に対する電力供給経路として機能する。第２表面電極２１は、第２配線層５２における＋Ｘ方向の端部に配置されている。第２表面電極２１の＋Ｘ方向の端部ｅ１は、電流入力部として機能する。具体的には、端部ｅ１は、配線基板１０（第２配線層５２）の−Ｚ方向に設置されている図示しない電力供給デバイスと電気的に接続され、かかる電力供給デバイスから出力される電流を受ける。第３表面電極２２は、第２配線層５２における−Ｘ方向の端部に配置されている。第３表面電極２２の−Ｘ方向の端部ｅ２は、電流出力部として機能する。具体的には、端部ｅ２は、上述した図示しない電力供給デバイスに電気的に接続され、かかる電力供給デバイスに電流を出力する。第２絶縁部２３は、第２配線層５２において、第２表面電極２１と第３表面電極２２との間に配置されている。第２絶縁部２３は、絶縁性材料で構成されており、第２表面電極２１と第３表面電極２２との間の絶縁性を確保する。本実施形態では、第２絶縁部２３は、第１絶縁部１３と同じ材料により形成されている。

セラミックス層５３は、セラミックス材料の薄板状部材により形成されている。セラミックス材料としては、例えば、酸化アルミナ（Ａｌ₂Ｏ₃）、窒化アルミニウム（ＡｌＮ）、窒化珪素（Ｓｉ₃Ｎ₄）、ＬＴＣＣ（ガラス複合セラミックス）などを採用し得る。

セラミックス層５３の内部には、複数のビアから成る２つのビア群（第１ビア群ＶＧ１および第２ビア群ＶＧ２）が配置されている。２つのビア群ＶＧ１，ＶＧ２は、いずれも半導体素子２００に対する電力供給経路として機能する。２つのビア群ＶＧ１，ＶＧ２は、互いにＸ軸方向に所定の距離だけ離されて配置されている。各ビア群ＶＧ１，ＶＧ２を構成する各ビアは、セラミックス層５３の厚さ方向（Ｚ軸方向）に沿って延びている。第１ビア群ＶＧ１は、第２表面電極２１と第１表面電極１１とを電気的に接続する。第２ビア群ＶＧ２は、第３表面電極２２と第１表面電極１１とを電気的に接続する。各ビア群ＶＧ１，ＶＧ２を構成するビアは、本実施形態では、タングステンおよびモリブデンを主成分として、アルミナ（酸化アルミニウム）をフィラーとして含む材料により形成されている。なお、タングステンおよびモリブデンに代えて、銀、銅などの任意の導電性材料を用いてもよい。アルミナのフィラーは、ビアの導電率σを制御するために用いられる。すなわち、フィラーの含有量を多くすることによりビアの導電率σを低くし、フィラーの含有量を少なくすることによりビアの導電率σを高くすることができる。

半導体素子２００は、電力用半導体素子（パワーデバイス）であり、例えば、２０アンペア以上の電流が供給される。半導体素子２００としては、例えば、パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor)や、ダイオード（ショットキーバリアダイオード等）などを採用することができる。半導体素子２００は、第１表面電極１１と電気的に接続される。半導体素子２００と第１表面電極１１との電気的な接続としては、例えば、バンプ（突起状金属端子）を介した接合（いわゆるフリップチップ接合）を採用することができる。

接合層５４は、上述した半導体素子２００と、半導体素子２００の周りを囲む絶縁接合部５６とからなる。絶縁接合部５６は、配線基板１０と半導体素子２００との間の絶縁を確保する。

絶縁層５５は、接合層５４の＋Ｚ方向の端面に接して配置されている。絶縁層５５は、半導体素子２００と放熱器３００との間の絶縁を確保する。

放熱器３００は、筐体３２０の内部にフィン３１０が形成された構成を有する。本実施形態では、筐体３２０およびフィン３１０の基材として、銅を用いる。なお、銅に代えて、アルミニウムやモリブデンなどの熱伝導性に優れる任意の金属を用いてもよい。

フィン３１０の基端部は、絶縁層５５に接続されている。半導体素子２００で生じた熱は、絶縁層５５を介してフィン３１０の基端部に伝わる。フィン３１０は、半導体素子２００の熱を放出する。なお、筐体３２０には、図示しない開口が設けられており、この開口を利用して、フィン３１０からの放熱により温められた筐体３２０内部の冷却媒体（例えば、空気）と、筐体３２０外部の冷却媒体とが交換される。

図１の一点鎖線の矢印に示すように、配線基板１０における電流の流れｃ１は、以下のとおりである。まず、第２表面電極２１の端部ｅ１から入力された電流は、第２表面電極２１を−Ｘ方向に伝わって第１ビア群ＶＧ１の−Ｚ方向の端部に至る。次に、第１ビア群ＶＧ１を＋Ｚ方向に伝わり、第１表面電極１１に達すると、第１表面電極１１を−Ｘ方向に伝わり、半導体素子２００に至る。次に、半導体素子２００から第１表面電極１１に沿って−Ｘ方向に伝わって第２ビア群ＶＧ２の＋Ｚ方向の端部に至り、第２ビア群ＶＧ２を−Ｚ方向に伝わる。第３表面電極２２に達すると、第３表面電極２２を−Ｘ方向に伝わり、端部ｅ２から外部へと出力される。

図２は、配線基板１０の詳細構成を示す斜視図である。図２では、配線基板１０の斜視図と共に、配線基板１０の一部の領域Ａｒ１の拡大図を表わしている。なお、図２では、第１絶縁部１３、第２絶縁部２３、および絶縁接合部５６は、図示の便宜上省略している。

図２に示すように、第１ビア群ＶＧ１では、７つのビアｖ１１，ｖ１２，ｖ１３，ｖ１４，ｖ１５，ｖ１６，ｖ１７が、互いにＸ軸方向に沿って所定の間隔（ビアピッチｖｐ）だけ離れて配置されている。これら７つのビアのうち、ビアｖ１１が最も＋Ｘ方向に位置し、また、−Ｘ方向に沿ってビアｖ１２，ｖ１３，ｖ１４，ｖ１５，ｖ１６，ｖ１７の順序で並んで配置されている。換言すると、第１ビア群ＶＧ１を構成する７つのビアのうち、ビアｖ１１が端部ｅ１に最も近く、ビアｖ１２，ｖ１３，ｖ１４，ｖ１５，ｖ１６，ｖ１７の順序で、次第に端部ｅ１から離れて配置されている。同様に、第２ビア群ＶＧ２は、７つのビアｖ２１，ｖ２２，ｖ２３，ｖ２４，ｖ２５，ｖ２６，ｖ２７が、互いにＸ軸方向に沿って所定の間隔（ビアピッチｖｐ）だけ離れて配置されている。これら７つのビアのうち、ビアｖ２１が最も＋Ｘ方向に位置し、また、−Ｘ方向に沿ってビアｖ２２，ｖ２３，ｖ２４，ｖ２５，ｖ２６，ｖ２７の順序で並んで配置されている。換言すると、第２ビア群ＶＧ２を構成する７つのビアのうち、ビアｖ２７が端部ｅ２に最も近く、ビアｖ２６，ｖ２５，ｖ２４，ｖ２３，ｖ２２，ｖ２１の順序で、次第に端部ｅ２から離れて配置されている。なお、図２に示すように、合計１４個のビアは、いずれも中心軸がＺ軸方向と平行となるように配置されている。

図２に示すように、領域Ａｒ１は、ビアｖ１６およびｖ１７を含む。図２では、領域Ａｒ１の拡大図に加えて、ビアｖ１６の拡大図を表わしている。また、図２では、第１表面電極１１において、ビアｖ１６との接触部と、ビアｖ１７との接触部との間の領域Ａｒ２の拡大図を表わしている。

ビアｖ１６の拡大図に示すように、ビアは、円筒形の外観形状を有する。以降では、ビアの直径Ｄとは、ビアのＸＹ平面と平行な断面形状（円形）の直径を意味する。また、ビアの高さＨとは、ビアのＺ軸方向の長さを意味する。また、１つのビアの抵抗値を、第１抵抗値ｒと呼ぶ。また、ビアピッチｖｐは、隣り合う２つのビアの中心間のＸ軸方向に沿った長さを意味する。なお、第１ビア群ＶＧ１を構成する各ビアおよび第２ビア群ＶＧ２を構成する各ビアは、いずれも図２に示すビアｖ１６と同じ形状および同じ抵抗値を有する。なお、前述の「同じ抵抗値」とは、各ビアの抵抗値の差分が０（ゼロ）である場合に限定されるものではなく、例えば、各ビアの抵抗値の差分が抵抗値の５％未満である場合も含む広い概念を有する。

領域Ａｒ２の拡大図に示すように、第１表面電極１１において、隣り合う２つのビアとそれぞれ接触する２つの接触部間（以下、「単位表面電極」と呼ぶ）を、本実施形態では、直方体の外観形状を有する導電領域として定義する。以降では、単位表面電極１１０の幅Ｗとは、Ｙ軸方向に沿った大きさを意味する。また、単位表面電極１１０の長さＬとはＸ軸方向に沿った大きさを、単位表面電極１１０の厚さＴとはＺ軸方向に沿った大きさを、それぞれ意味する。また、単位表面電極１１０の抵抗値を、第２抵抗値Ｒと呼ぶ。図２から理解できるように、単位表面電極１１０の長さＬは、ビアピッチｖｐからビアの直径Ｄを減じて得られる長さと等しい。また、単位表面電極１１０の幅Ｗは、ビアの直径Ｄと等しい。

本実施形態では、第１表面電極１１の厚さと、第２表面電極２１の厚さとは等しい。同様に、第１表面電極１１の厚さと、第３表面電極２２の厚さとは等しい。加えて、第１表面電極１１のＹ軸方向の長さと、第２表面電極２１のＹ軸方向の長さとは等しい。同様に、第１表面電極１１のＹ軸方向の長さと、第３表面電極２２のＹ軸方向の長さとは等しい。したがって、第２表面電極２１において、隣り合う２つのビアとそれぞれ接触する２つの接触部間は、上述した単位表面電極１１０と同じ大きさおよび同じ形状の領域である。同様に、第３表面電極２２において、隣り合う２つのビアとそれぞれ接触する２つの接触部間は、上述した単位表面電極１１０と同じ大きさおよび同じ形状の領域である。換言すると、第１表面電極１１に含まれる合計１２個の単位表面電極１１０と、第２表面電極２１に含まれる合計６個の単位表面電極１１０と、第３表面電極２２に含まれる合計６個の単位表面電極１１０とは、互いに同じ形状および同じ抵抗値を有する。なお、前述の「同じ抵抗値」とは、各単位表面電極１１０の抵抗値の差分が０（ゼロ）である場合に限定されるものではなく、例えば、各単位表面電極１１０の抵抗値の差分が抵抗値の５％未満である場合も含む広い概念を有する。

上記構成を有する半導体モジュール１００では、第１ビア群ＶＧ１の各ビアにおける電流密度のばらつきを抑制することにより、各ビアで生じる熱に起因する熱応力のばらつきを抑制し、クラックの発生などの配線基板１０の損傷を抑制する。同様に、半導体モジュール１００では、第２ビア群ＶＧ２の各ビアにおける電流密度のばらつきを抑制することにより、各ビアで生じる熱に起因する熱応力のばらつきを抑制し、クラックの発生などの配線基板１０の損傷を抑制する。本実施形態では、各ビアにおける電流密度のばらつきの抑制は、第１抵抗値ｒと第２抵抗値Ｒとの比（ｒ／Ｒ）を、以下の式（１）を満たすように制御することにより実現している。

ｒ／Ｒ＞１０ ・・・（１）

なお、第２表面電極２１および第３表面電極２２は、請求項における第２表面電極に相当する。また、第２表面電極２１は請求項における第３表面電極に、第３表面電極２２は請求項における第４表面電極に、第１ビア群ＶＧ１および第２ビア群ＶＧ２は請求項における第１ビア群に、第１ビア群ＶＧ１は請求項における第２ビア群に、第２ビア群ＶＧ２は請求項における第３ビア群に、それぞれ相当する。

Ｂ．シミュレーション結果：
ｒ／Ｒが上記式（１）を満たすことにより、各ビアにおける電流密度のばらつきを抑制できることを確認するために、また、ｒ／Ｒが、上記式（１）を満たすための第１抵抗値ｒおよび第２抵抗値Ｒの制御方法を確認するために、以下に説明するようなシミュレーションによる検討を行った。

Ｂ１．単位表面電極１１０の厚さＴの制御（第１シミュレーション）：
図３は、単位表面電極１１０の厚さＴを変化させた場合の各ビアｖ１１〜ｖ１７，ｖ２１〜ｖ２７の電流密度を、シミュレーションにより求めた結果を示す説明図である。図３では、説明の便宜上、配線基板１０の断面図をシミュレーション結果と共に表わしている。なお、図３に示す配線基板１０では、図２と同様に、第１絶縁部１３、第２絶縁部２３、および絶縁接合部５６を、図示の便宜上省略している。

図３に示すように、本シミュレーション（以下、「第１シミュレーション」と呼ぶ）では、単位表面電極１１０の厚さＴを、２０マイクロメートル、１００マイクロメートル、２００マイクロメートルに、それぞれ設定した場合の各ビアの電流密度を求めた。図３では、各ビアの電流密度として、図３の左側に示す電流密度の数値範囲ｂ１〜ｂ１６のうち、いずれの数値範囲に含まれているかにより表わしている。各数値範囲ｂ１〜ｂ１６は、以下の通りである。
数値範囲ｂ１：１．００００ｅ＋００４（アンペア毎平方センチメートル）よりも小さい。
数値範囲ｂ２〜ｂ１５：下方に記載の数値以上、かつ、上方に記載の数値よりも小さい。
数値範囲ｂ１６：３．７２７７ｅ＋００４以上。

第１シミュレーションでは、次のような条件を設定した。なお、第１シミュレーションでは、シミュレーションツールとして、アンシス・ジャパン株式会社の「ＡＮＳＹＳ Ｑ３Ｄ Ｅｘｔｒａｃｔｏｒ」を用いた。
［条件１］ビアの直径Ｄ＝０．２ミリメートル
［条件２］ビアピッチｖｐ＝５００マイクロメートル
［条件３］ビアの高さＨ＝１．０ミリメートル
［条件４］ビアの導電率σ＝２７０００００ジーメンス毎メートル（Ｓ／ｍ）
［条件５］単位表面電極の導電率＝５８００００００ジーメンス毎メートル（Ｓ／ｍ）

図３に示すように、単位表面電極１１０の厚さＴが２０マイクロメートル、１００マイクロメートル、２００マイクロメートルのいずれの場合においても、第１ビア群ＶＧ１の各ビアｖ１１〜ｖ１７の電流密度のうち、両端のビアｖ１１，ｖ１７の電流密度が最も高かった。また、単位表面電極１１０の厚さＴが２０マイクロメートルの場合においては、第１ビア群ＶＧ１においてより内側に位置するビアの電流密度がより低かった。また、単位表面電極１１０の厚さＴが１００マイクロメートルの場合、および２００マイクロメートルの場合においては、第１ビア群ＶＧ１において端から２つ目の２つのビアｖ１２，ｖ１６は、第１ビア群ＶＧ１において端から３つ目のビアｖ１３，ｖ１５および中央に位置するビアｖ１４よりも高い電流密度であった。また、図３に示すように、第２ビア群ＶＧ２の各ビアｖ２１〜ｖ２７の電流密度は、上述した第１ビア群ＶＧ１の各ビアｖ１１〜ｖ１７の電流密度と同様であった。

上述した第１ビア群ＶＧ１における電流密度の分布は、以下の理由により生じたものと推定される。第１ビア群ＶＧ１において端部ｅ１により近いビアほど、第２表面電極２１における端部ｅ１との間の距離が短いために、第２表面電極２１における端部ｅ１との間の抵抗値が小さい。このため、第１ビア群ＶＧ１において端部ｅ１により近いビアほど、端部ｅ１から送られる電流がより通り易い。また、第１ビア群ＶＧ１において、第２ビア群ＶＧ２により近いビアほど、第１表面電極１１における第２ビア群ＶＧ２との間の距離が短いために、第１表面電極１１における第２ビア群ＶＧ２との間の抵抗値が小さい。このため、第１ビア群ＶＧ１において、第２ビア群ＶＧ２により近いビアほど、端部ｅ１から送られる電流がより通り易い。

また、上述した第２ビア群ＶＧ２における電流密度の分布は、以下の理由により生じたものと推定される。第２ビア群ＶＧ２において第１ビア群ＶＧ１により近いビアほど、第１表面電極１１における第１ビア群ＶＧ１との間の距離が短いために、第１表面電極１１における第１ビア群ＶＧ１との間の抵抗値が小さい。このため、第２ビア群ＶＧ２において第１ビア群ＶＧ１により近いビアほど、第１ビア群ＶＧ１および第１表面電極１１を介して送られる電流がより通り易い。また、第２ビア群ＶＧ２において端部ｅ２により近いビアほど、第３表面電極２２における端部ｅ２との間の距離が短いために、第３表面電極２２における端部ｅ２との間の抵抗値が小さい。このため、第２ビア群ＶＧ２において端部ｅ２により近いビアほど、端部ｅ２への電流がより通り易い。

ここで、図３に示すように、単位表面電極１１０の厚さＴが大きいほど、各ビア群ＶＧ１，ＶＧ２において、ビア間の電流密度のばらつきは小さかった。具体的には、単位表面電極１１０の厚さＴが２００マイクロメートルの場合には、第１ビア群ＶＧ１の最大電流密度は、両端のビアｖ１１，ｖ１７の電流密度（数値範囲ｂ１２内の値）であり、第１ビア群ＶＧ１の最小電流密度は、第１ビア群ＶＧ１における内側の３つのビアｖ１３，ｖ１４，ｖ１５の電流密度（数値範囲ｂ１０内の値）であった。これに対して、単位表面電極１１０の厚さＴが１００マイクロメートルの場合には、第１ビア群ＶＧ１の最大電流密度は、両端のビアｖ１１，ｖ１７の電流密度（数値範囲ｂ１２内の値）であり、第１ビア群ＶＧ１の最小電流密度は、第１ビア群ＶＧ１における最も内側（換言すると中央の）のビアｖ１４の電流密度（数値範囲ｂ９内の値）であった。また、単位表面電極１１０の厚さＴが２０マイクロメートルの場合には、第１ビア群ＶＧ１の最大電流密度は、両端のビアｖ１１，ｖ１７の電流密度（数値範囲ｂ１６内の値）であり、第１ビア群ＶＧ１の最小電流密度は、第１ビア群ＶＧ１における最も内側の（換言すると中央の）ビアｖ１４の電流密度（数値範囲ｂ４内の値）であった。なお、第２ビア群ＶＧ２における最大電流密度および最小電流密度は、上述した第１ビア群ＶＧ１における最大電流密度および最小電流密度と同じであった。

このように、単位表面電極１１０の厚さＴがより大きいほど、各ビア群ＶＧ１，ＶＧ２において、ビア間の電流密度のばらつきが小さいのは、以下の理由によるものと推測される。単位表面電極１１０の厚さＴがより大きいほど、第２抵抗値Ｒが小さくなるので、第２表面電極２１の抵抗値は小さくなる。このため、端部ｅ１から入力され、第２表面電極２１を通る電流は、端部ｅ１に最も近いビアｖ１１のみならず、端部ｅ１からより遠いビアにも届き易くなる。また、第２抵抗値Ｒが小さくなると、第１表面電極１１における第１ビア群ＶＧ１の各ビアと第２ビア群ＶＧ２との間の抵抗値は小さくなるので、第１ビア群ＶＧ１において、第２ビア群ＶＧ２から離れたビアであっても、端部ｅ１から送られる電流が通り易くなる。同様に、第２抵抗値Ｒが小さくなると、第１表面電極１１における第１ビア群ＶＧ１の各ビアと第２ビア群ＶＧ２との間の抵抗値は小さくなるので、第２ビア群ＶＧ２において、第１ビア群ＶＧ１から離れたビアであっても、第１ビア群ＶＧ１および半導体素子２００を介して入力される電流が通り易くなる。また、第２抵抗値Ｒが小さくなると、第３表面電極２２の抵抗値が小さくなるので、端部ｅ２から最も近いビアｖ２７のみならず、端部ｅ２からより遠いビアであっても、端部ｅ２に電流を送り易くなる。以上より、単位表面電極１１０の厚さＴがより大きいほど、各ビア群ＶＧ１，ＶＧ２において、ビア間の電流密度のばらつきが小さくなったものと推測される。

なお、上記条件２を変更して、ビアピッチｖｐを３００マイクロメートル、および７００マイクロメートルに設定して行ったシミュレーションにおいても、上述した第１シミュレーション結果と同様な結果が得られた。また、上記条件４を変更して、ビアの導電率σを１７９０００００ジーメンス毎メートル（Ｓ／ｍ）に設定して行ったシミュレーションにおいても、上述した第１シミュレーション結果と同様な結果が得られた。

Ｂ２．ビアピッチｖｐの制御（第２シミュレーション）：
図４は、ビアピッチｖｐを変化させた場合の各ビアｖ１１〜ｖ１７，ｖ２１〜ｖ２７の電流密度を、シミュレーションにより求めた結果を示す説明図である。図４では、図３と同様に、配線基板１０の断面図をシミュレーション結果と共に表わしている。

図４に示すように、本シミュレーション（以下、「第２シミュレーション」と呼ぶ）では、ビアピッチｖｐを、３００マイクロメートル、５００マイクロメートル、７００マイクロメートルに、それぞれ設定した場合の各ビアの電流密度を求めた。ビアピッチｖｐが小さいことは、単位表面電極１１０の長さが小さいことを意味し、第２抵抗値Ｒが小さいことを意味する。図４では、各ビアｖ１１〜ｖ１７，ｖ２１〜ｖ２７の電流密度（シミュレーション結果）を、図３に示す第１シミュレーション結果と同様に、数値範囲ｂ１〜ｂ１６により示している。

第２シミュレーションでは、第１シミュレーションと同じツールを用いた。また、第２シミュレーションにおいて設定した条件は、上記条件２に代えて、下記条件６を採用した点を除き、第１シミュレーションの各条件（条件１，３〜５）と同じであった。
［条件６］単位表面電極１１０の厚さＴ＝２０マイクロメートル

図４に示すように、ビアピッチｖｐが３００マイクロメートル、５００マイクロメートル、７００マイクロメートルのいずれの場合においても、第１ビア群ＶＧ１において両端のビアｖ１１，ｖ１７の電流密度が最も高く、より内側のビアほど電流密度がより低かった。同様に、ビアピッチｖｐが３００マイクロメートル、５００マイクロメートル、７００マイクロメートルのいずれの場合においても、第２ビア群ＶＧ２において両端のビアｖ２１，ｖ２７の電流密度が最も高く、より内側のビアほど電流密度がより低かった。これら２つのビア群ＶＧ１，ＶＧ２における電流密度分布は、上述した第１シミュレーションにおける電流密度分布と同様の理由により生じたものと推測される。

図４に示すように、ビアピッチｖｐが小さいほど、各ビア群ＶＧ１，ＶＧ２において、ビア間の電流密度のばらつきは小さかった。具体的には、ビアピッチｖｐが３００マイクロメートルの場合には、第１ビア群ＶＧ１の最大電流密度は、両端のビアｖ１１，ｖ１７の電流密度（数値範囲ｂ１４内の値）であり、第１ビア群ＶＧ１の最小電流密度は、第１ビア群ＶＧ１において最も内側のビアｖ１４の電流密度（数値範囲ｂ７内の値）であった。これに対して、ビアピッチｖｐが５００マイクロメートルの場合には、第１ビア群ＶＧ１の最大電流密度は、両端のビアｖ１１，ｖ１７の電流密度（数値範囲ｂ１６内の値）であり、第１ビア群ＶＧ１の最小電流密度は、第１ビア群ＶＧ１において最も内側のビアｖ１４の電流密度（数値範囲ｂ４内の値）であった。また、ビアピッチｖｐが７００マイクロメートルの場合には、第１ビア群ＶＧ１の最大電流密度は、両端のビアｖ１１，ｖ１７の電流密度（数値範囲ｂ１６内の値）であり、第１ビア群ＶＧ１の最小電流密度は、第１ビア群ＶＧ１において最も内側のビアｖ１４の電流密度（数値範囲ｂ２内の値）であった。なお、第２ビア群ＶＧ２における最大電流密度および最小電流密度は、上述した第１ビア群ＶＧ１における最大電流密度および最小電流密度と同じであった。

ビアピッチｖｐがより小さいほど、第２抵抗値Ｒはより小さくなる。したがって、上述した第１シミュレーションにおける理由と同様な理由により、ビアピッチｖｐがより小さいほど、各ビア群ＶＧ１，ＶＧ２においてビア間の電流密度のばらつきがより小さくなったものと推測される。

なお、上記条件６を変更して、単位表面電極１１０の厚さＴを４０〜２００マイクロメートルに設定して行ったシミュレーションにおいても、上述した第２シミュレーション結果と同様な結果が得られた。また、上記条件４を変更して、ビアの導電率σを１７９０００００ジーメンス毎メートル（Ｓ／ｍ）に設定して行ったシミュレーションにおいても、上述した第２シミュレーション結果と同様な結果が得られた。

Ｂ３．ビアの導電率σの制御（第３シミュレーション）：
図５は、各ビアの導電率σを変化させた場合の各ビアｖ１１〜ｖ１７，ｖ２１〜ｖ２７の電流密度を、シミュレーションにより求めた結果を示す説明図である。図５では、図３と同様に、配線基板１０の断面図をシミュレーション結果と共に表わしている。

図５に示すように、本シミュレーション（以下、「第３シミュレーション」と呼ぶ）では、ビアの導電率σを、２７０００００ジーメンス毎メートル、および１７９０００００ジーメンス毎メートルに、それぞれ設定した場合の各ビアの電流密度を求めた。ビアの導電率σが低いことは、第１抵抗値ｒが大きいことを意味する。図５では、各ビアｖ１１〜ｖ１７，ｖ２１〜ｖ２７の電流密度（シミュレーション結果）を、図３に示す第１シミュレーション結果と同様に、数値範囲ｂ１〜ｂ１６により示している。

第３シミュレーションでは、第１シミュレーションと同じツールを用いた。また、第３シミュレーションにおいて設定した条件は、上記条件４に代えて、上記条件６を採用した点を除き、第１シミュレーションの各条件（条件１〜３，５）と同じであった。

図５に示すように、ビアの導電率σが２７０００００ジーメンス毎メートルおよび１７９０００００ジーメンス毎メートルのいずれの場合においても、第１ビア群ＶＧ１において両端のビアｖ１１，ｖ１７の電流密度が最も高かった。また、第１ビア群ＶＧ１では、より内側のビアほど電流密度がより低かった。第１ビア群ＶＧ１では、両端から２番目の２つのビアｖ１２，１６の電流密度が２番目に高く、内側の３つのビアｖ１３〜ｖ１５の電流密度が最も低かった。なお、第２ビア群ＶＧ２における各ビアｖ２１〜ｖ２７の電流密度分布は、上述した第１ビア群ＶＧ１における各ビアｖ１１〜ｖ１７の電流密度分布と同じであった。これら２つのビア群ＶＧ１，ＶＧ２における電流密度分布は、上述した第１シミュレーションにおける電流密度分布と同様の理由により生じたものと推測される。

図５に示すように、ビアの導電率σがより小さいほど、各ビア群ＶＧ１，ＶＧ２において、ビア間の電流密度のばらつきは小さかった。具体的には、ビアの導電率σが２７０００００ジーメンス毎メートルの場合には、第１ビア群ＶＧ１の最大電流密度は、両端のビアｖ１１，ｖ１７の電流密度（数値範囲ｂ１６内の値）であり、第１ビア群ＶＧ１の最小電流密度は、第１ビア群ＶＧ１における最も内側のビアｖ１４の電流密度（数値範囲ｂ４内の値）であった。これに対して、ビアの導電率σが１７９０００００ジーメンス毎メートルの場合には、第１ビア群ＶＧ１の最大電流密度は、両端のビアｖ１１，ｖ１７の電流密度（数値範囲ｂ１６内の値）であり、第１ビア群ＶＧ１の最小電流密度は、第１ビア群ＶＧ１における内側の３つのビアｖ１３，ｖ１４，ｖ１５の電流密度（数値範囲ｂ１内の値）であった。なお、第２ビア群ＶＧ２における最大電流密度および最小電流密度は、上述した第１ビア群ＶＧ１における最大電流密度および最小電流密度と同じであった。

このように、ビアの導電率σがより小さいほど、各ビア群ＶＧ１，ＶＧ２において、ビア間の電流密度のばらつきが小さいのは、以下の理由によるものと推測される。ビアの導電率σがより小さいほど、ビアの抵抗値（第１抵抗値ｒ）は大きくなる。このため、端部ｅ１から入力され、第２表面電極２１を通って第１ビア群ＶＧ１に達した電流は、端部ｅ１に最も近いビアｖ１１および第２ビア群ＶＧ２に最も近いビアｖ１７のみを集中して通ろうとせず、第２表面電極２１内を広がって、他のビアｖ１２〜ｖ１６をも通ろうとする。同様に、第１表面電極１１および半導体素子２００を介して第２ビア群ＶＧ２に達した電流は、第１ビア群ＶＧ１に最も近いビアｖ２１および端部ｅ２に最も近いビアｖ２７のみを集中して通ろうとせず、第１表面電極１１内を広がって、他のビアｖ２２〜ｖ２６をも通ろうとする。以上より、ビアの導電率σがより小さいほど、各ビア群ＶＧ１，ＶＧ２において、ビア間の電流密度のばらつきが小さくなったものと推測される。

なお、上記条件２を変更して、ビアピッチｖｐを３００マイクロメートル、および７００マイクロメートルに設定して行ったシミュレーションにおいても、上述した第３シミュレーション結果と同様な結果が得られた。また、上記条件６を変更して、単位表面電極１１０の厚さＴを４０〜２００マイクロメートルに設定して行ったシミュレーションにおいても、上述した第３シミュレーション結果と同様な結果が得られた。

上述した第１ないし第３シミュレーション結果から、第１抵抗値ｒがより大きく、かつ、第２抵抗値Ｒがより小さいほど、ビア群ＶＧ１，ＶＧ２において、各ビア間の電流密度のばらつきが抑制されることが理解できる。すなわち、ｒ／Ｒの値がより大きいほど、ビア群ＶＧ１，ＶＧ２において、各ビア間の電流密度のばらつきを抑制できる。そこで、ｒ／Ｒの値の適切な範囲について検討を行った。

図６は、ｒ／Ｒと、ビア群における最大電流密度（Ｊｍａｘ）／ビア群における最小電流密度（Ｊｍｉｎ）との関係を示す説明図である。図６において、横軸はｒ／Ｒを示し、縦軸はＪｍａｘ／Ｊｍｉｎを示す。図６では、上述した各シミュレーションの結果に基づき、各値をプロットしている。加えて、上記条件３に代えて、ビア高さＨを０．５ミリメートルおよび２．０ミリメートルに変化させて行ったシミュレーション（以下、「第４シミュレーション」と呼ぶ）の結果もプロットしている。なお、第４シミュレーションの条件は、上述した第１シミュレーションの条件１，２，４，５と同じであった。

図６では、ｒ／Ｒが１０以下である各値から求めた近似直線９１と、ｒ／Ｒが１０よりも大きい各値から求めた近似直線９２とを、各値（シミュレーション結果）と併せて表示している。

近似直線９１に示すように、ｒ／Ｒが１０以下の場合には、ｒ／Ｒの変化に対するＪｍａｘ／Ｊｍｉｎの変化（近似直線９１の傾き）は大きい。これに対して、ｒ／Ｒが１０よりも大きい場合には、ｒ／Ｒの変化に対するＪｍａｘ／Ｊｍｉｎの変化（近似直線９２の傾き）は、非常に小さい。Ｊｍａｘ／Ｊｍｉｎの変化が小さいと、後述するようにビア群全体としての抵抗値の変化が小さくなるため、半導体モジュール１００のロット間の製造ばらつきが抑制される。そこで、本実施形態では、上記式（１）（ｒ／Ｒ＞１０）を満たすことにより、各ビアの電流密度のばらつきを制御すると共に、半導体モジュール１００のロット間の製造ばらつきを抑制する。

前述のように、Ｊｍａｘ／Ｊｍｉｎの変化を小さくすることにより半導体モジュール１００のロット間の製造ばらつきが抑制されることを、図７を用いて説明する。

図７は、Ｊｍａｘ／Ｊｍｉｎと、ビア群の抵抗値との関係を示す説明図である。図７において、横軸はＪｍａｘ／Ｊｍｉｎを示し、縦軸はビア群の抵抗値を示す。ビア群の抵抗値は、ビア群全体としての抵抗値（ミリオーム）を示す。図７では、黒色の矩形のドットは、ビアの直径Ｄが０．２ミリメートルであり、ビアの抵抗値が基準抵抗値である場合の値を示す。基準抵抗値とは、所定の抵抗値を意味する。黒色の三角形のドットは、ビアの直径Ｄが０．２ミリメートルであり、ビアの抵抗値が基準抵抗値の１／２である場合の値を示す。白色の三角形のドットは、ビアの直径Ｄが０．２ミリメートルであり、ビアの抵抗値が基準抵抗値の２倍である場合の値を示す。黒色の円形のドットは、ビアの直径Ｄが０．３ミリメートルであり、ビアの抵抗値が基準抵抗値である場合の値を示す。なお、図７に示す各値は、シミュレーションにより得られた値である。

図７に示すように、ビアの直径Ｄの大きさやビアの抵抗値の大きさに関わらず、Ｊｍａｘ／Ｊｍｉｎと、ビア群の抵抗値とは、比例関係にある。したがって、Ｊｍａｘ／Ｊｍｉｎの変化が大きいと、ビア群の抵抗値の変化も大きくなる。ビア群の抵抗値の変化が大きいと、半導体モジュール１００の特性も大きく変化するため、半導体モジュール１００のロット間の製造ばらつきが大きくなる。このため、Ｊｍａｘ／Ｊｍｉｎの変化を小さくすることにより、半導体モジュール１００のロット間の製造ばらつきを抑制することができる。

ｒ／Ｒ＞１０を満たすように、第１抵抗値ｒを制御することは、第３シミュレーションのように、ビアの導電率σを制御することにより実現できる。ビアの導電率σの制御は、例えば、ビアにおけるフィラーの含有量を制御することや、ビアの材料を選択するにより実現できる。また、第１抵抗値ｒの制御は、例えば、ビアの高さＨやビアの直径Ｄにより制御できる。具体的には、ビアの高さＨをより高くすることにより、または、ビアの直径Ｄをより小さくすることにより、第１抵抗値ｒをより大きくすることができる。

また、ｒ／Ｒ＞１０を満たすように、第２抵抗値Ｒを制御することは、第１シミュレーションのように単位表面電極１１０の厚さＴを制御することや、第２シミュレーションのようにビアピッチｖｐを制御することにより実現できる。また、単位表面電極１１０の導電率や単位表面電極１１０の長さＬを制御することによっても、第２抵抗値Ｒを制御することができる。具体的には、単位表面電極１１０の導電率をより大きくすることにより、および、単位表面電極１１０の長さＬをより小さくすることにより、第２抵抗値Ｒをより小さくすることができる。

以上説明したように、本実施形態の半導体モジュール１００では、第１抵抗値ｒ（ビアの抵抗値）と、第２抵抗値Ｒ（単位表面電極１１０の抵抗値）との比（ｒ／Ｒ）が１０よりも大きくなるように構成されている。このため、各ビア群ＶＧ１，ＶＧ２において、各ビア間の電流密度のばらつきを抑制して、各ビアで生じる熱に起因する熱応力のばらつきを抑制できる。したがって、各ビアの熱応力のばらつきに起因するクラックや反りの発生を抑制し、配線基板１０の損傷を抑制できる。加えて、ｒ／Ｒを１０よりも大きくするので、ｒ／Ｒの変化に対するＪｍａｘ／Ｊｍｉｎの変化を低減することができる。ここで、ｒ／Ｒは、製造誤差により容易に変化し得る。また、Ｊｍａｘ／Ｊｍｉｎは、ビア群全体としての抵抗値と比例関係にある。このため、ｒ／Ｒの変化に対するビア群全体としての抵抗値の変化を低減できる。したがって、ｒ／Ｒが製造誤差等によってロット間で変化（相違）しても、ビア全体としての抵抗値のロット間での変化（相違）を小さくできる。このため、半導体モジュール１００のロット間の製造ばらつきを抑制することができる。

Ｃ．変形例：
Ｃ１．変形例１：
図８は、変形例の配線基板１０ａの詳細構成を示す斜視図である。上記実施形態の配線基板１０では、各ビア群ＶＧ１，ＶＧ２を構成するビアは、図２に示すように、Ｘ軸方向に沿って線状に並んで配置されていた。しかしながら、本発明のビアの配列は、このように線状に並ぶ配列に限定されるものではなく、図８に示すように、面状に並ぶ配列を採用してもよい。

図８に示すように、変形例の配線基板１０ａは、２つのビア群ＶＧ１１，ＶＧ１２（第３ビア群ＶＧ１１および第４ビア群ＶＧ１２）を備えている。第３ビア群ＶＧ１１の各ビアの−Ｚ方向の端面は、第２表面電極２１ａに接している。また、第３ビア群ＶＧ１１の各ビアの＋Ｚ方向の端面は、第１表面電極１１ａに接して配置されている。第４ビア群ＶＧ１２の各ビアの−Ｚ方向の端面は、第３表面電極２２ａに接して配置されている。また、第４ビア群ＶＧ１２の各ビアの＋Ｚ方向の端面は、第１表面電極１１ａに接して配置されている。第２表面電極２１ａの＋Ｘ方向の端部ｅ１１は、実施形態の端部ｅ１と同様に、電流入力部として機能する。また、第３表面電極２２ａの−Ｘ方向の端部ｅ１２は、実施形態の端部ｅ２と同様に、電流出力部として機能する。

第３ビア群ＶＧ１１は、Ｘ軸方向に沿って所定の間隔（ビアピッチｖｐａ）で並ぶ多数のビアと、Ｙ軸方向に沿って並ぶ多数のビアとからなる。同様に、第４ビア群ＶＧ１２は、Ｘ軸方向に沿って所定の間隔（ビアピッチｖｐａ）で並ぶ多数のビアと、Ｙ軸方向に沿って並ぶ多数のビアとからなる。なお、ビアピッチｖｐａは、実施形態におけるビアピッチｖｐと同じ長さである。

変形例の配線基板１０ａにおける電流の流れｃ１１は、図８の一点鎖線に示すように、実施形態の配線基板１０における電流の流れｃ１と同様である。すなわち、端部ｅ１１から入力された電流は、第２表面電極２１ａを−Ｘ方向に向かい、第３ビア群ＶＧ１１の各ビアの−Ｚ方向の端部に至る。その後、電流の流れｃ１１は、ビア群ＶＧ１１を通って第１表面電極１１ａに至り、第１表面電極１１ａを−Ｘ方向に向かって図示しない半導体素子２００に至る。電流の流れｃ１１は、図示しない半導体素子２００から第１表面電極１１ａを−Ｘ方向に向かって第４ビア群ＶＧ１２の各ビアの＋Ｚ方向の端部に至る。そして、第４ビア群ＶＧ１２を通って第１表面電極１１ａから第３表面電極２２ａに至った電流は、第３表面電極２２ａを−Ｘ方向に向かって端部ｅ１２に至り、さらに、端部ｅ１２から外部へと出力される。

上述した電流の流れｃ１１に基づき、第３ビア群ＶＧ１１を言い換えると、第３ビア群ＶＧ１１は、第１表面電極１１ａにおける電流の流れｃ１１と第２表面電極２１における電流の流れｃ１１とのいずれにも並行な方向に並ぶ複数のビアと、第１表面電極１１ａにおける電流の流れｃ１１と第２表面電極２１における電流の流れｃ１１とのいずれにも垂直な方向に並ぶ複数のビアとからなる。同様に、第４ビア群ＶＧ１２を言い換えると、第４ビア群ＶＧ１２は、第１表面電極１１ａにおける電流の流れｃ１１と第３表面電極２２ａにおける電流の流れｃ１１とのいずれにも並行な方向に並ぶ複数のビアと、第１表面電極１１ａにおける電流の流れｃ１１と第３表面電極２２ａにおける電流の流れｃ１１とのいずれにも垂直な方向に並ぶ複数のビアとからなる。

以上の構成を有する配線基板１０ａは、上記実施形態の配線基板１０と同様な効果を有する。また、配線基板１０ａを有する変形例の半導体モジュールは、上記実施形態の半導体モジュール１００と同様な効果を有する。なお、上述した変形例１において、第３ビア群ＶＧ１１は請求項における第２ビア群に相当し、第４ビア群ＶＧ１２は請求項における第３ビア群に相当する。

Ｃ２．変形例２：
上記実施形態では、第１表面電極１１における単位表面電極１１０と、第２表面電極２１における単位表面電極１１０と、第３表面電極２２における単位表面電極１１０とは、互いに同じであったが、これら３つの表面電極１１，２１，２２における単位表面電極のうち、少なくとも２つは互いに異なる構成としてもよい。

図９は、変形例２における配線基板の第１の態様を示す断面図である。図９に示す変形例２の第１の態様の配線基板１０ｂは、第２配線層５２に代えて、第２配線層５２ａを備えている点において、図１および図２に示す実施形態の配線基板１０と異なり、他の構成は、配線基板１０と同じである。図９では、第１ビア群ＶＧ１近傍の構成を拡大して示す。なお、第２ビア群ＶＧ２近傍の構成は、図９に示す構成と同様であるので、図示および説明を省略する。

変形例２の第１の態様の第２配線層５２ａは、Ｚ軸方向の長さがより小さい点において、実施形態の第２配線層５２と異なり、他の構成は、第２配線層５２と同じである。第２配線層５２ａに含まれる端部ｅ１０１のＺ軸方向の長さは、実施形態の端部ｅ１のＺ軸方向の長さよりも小さい。また、第２配線層５２ａに含まれる第２表面電極１２１ａのＺ軸方向の長さは、実施形態の第２表面電極２１のＺ軸方向の長さよりも小さい。したがって、変形例２の第１の態様では、単位表面電極１１０ａの厚さＴ（Ｚ軸方向の長さ）は、実施形態の単位表面電極１１０の厚さＴよりも小さい。このため、単位表面電極１１０ａの抵抗値Ｒａ（以下、「第３抵抗値Ｒａ」と呼ぶ）は、実施形態の単位表面電極１１０の抵抗値（第２抵抗値Ｒ）よりも大きい。なお、第１配線層５１は、実施形態の第１配線層５１と同じであるため、第１表面電極１１に含まれる単位表面電極１１０の第２抵抗値Ｒは、実施形態の第２抵抗値Ｒと同じである。

変形例２の第１の態様においては、第２表面電極１２１ａに含まれる単位表面電極１１０ａの第３抵抗値Ｒａは、単位表面電極１１０の第２抵抗値Ｒよりも大きく、ｒ／Ｒａ（第１抵抗値／第３抵抗値）は、１０以下の値となっている。これに対して、第１表面電極１１の第２抵抗値Ｒについては、ｒ／Ｒは１０よりも大きい。

以上説明した変形例２の第１の態様においても、第１表面電極１１および第２表面電極１２１ａのうち、少なくとも第１表面電極１１について、ｒ／Ｒ＞１０を満たすので、ｒ／Ｒおよびｒ／Ｒａのいずれもが１０以下となる構成に比べて、第１ビア群ＶＧ１を構成するビア間における電流密度のばらつきを抑制できる。

図１０は、変形例２における配線基板の第２の態様を示す断面図である。図１０に示す変形例２の第２の態様の配線基板１０ｃは、セラミックス層５３に代えて、セラミックス層５３ａを備えている点において、図１および図２に示す実施形態の配線基板１０と異なり、他の構成は、配線基板１０と同じである。図１０では、第１ビア群ＶＧ２１近傍の構成を拡大して示す。なお、第２ビア群近傍の構成は、図９に示す構成と同様であるので、図示および説明を省略する。

変形例２の第２の態様のセラミックス層５３ａは、第１ビア群ＶＧ１に代えて、第１ビア群ＶＧ２１を備えている点において、実施形態のセラミックス層５３と異なり、他の構成は、実施形態のセラミックス層５３と同じである。

図１０に示すように、第１ビア群ＶＧ２１の各ビアは、互いに平行に配置されていない。図１０に示すように、第１ビア群ＶＧ２１は、隣り合うビア間のＸ軸方向に沿った距離が、＋Ｚ方向に向かうにつれて大きくなるように配置されている。このため、第１ビア群ＶＧ２１は、全体として扇状に配置されている。

第１ビア群ＶＧ２１を構成する各ビアは、扇状に配置されているため、各ビアの長手方向に沿った長さは一定ではない。具体的には、第１ビア群ＶＧ２１を構成する７つのビアのうち、最も外側の２つのビアの長手方向の長さが最も長く、外側から２番目の２つのビアの長手方向の長さが２番目に長く、外側から３番目の２つのビアの長手方向の長さが３番目に長く、最も内側の（すなわち、中央の）ビアの長手方向の長さが最も短い。したがって、第１ビア群ＶＧ２１を構成する７つのビアのうち、より外側のビアの抵抗値ｒは、より大きい。なお、以降では、説明の便宜上、第１ビア群ＶＧ２１を構成する７つのビアの抵抗値を、いずれも抵抗値ｒａと表わす。

変形例２の第２の態様では、第２表面電極２１における単位表面電極１１０ｂのＸ軸方向の長さは、実施形態の単位表面電極１１０のＸ軸方向の長さよりも短い。このため、単位表面電極１１０ｂの抵抗値Ｒｂは、実施形態の単位表面電極１１０の第２抵抗値Ｒよりも小さい。そして、変形例２の第２の態様では、いずれのビアについても、ｒａ／Ｒｂが１０よりも大きい。

これに対して、第１表面電極１１における単位表面電極１１０ｃのＸ軸方向の長さは、実施形態の単位表面電極１１０のＸ軸方向の長さよりも長い。このため、単位表面電極１１０ｃの抵抗値Ｒｃは、単位表面電極１１０の第２抵抗値Ｒよりも大きい。そして、変形例２の第２の態様では、いずれのビアについても、ｒａ／Ｒｃが１０以下である。

以上説明した変形例２の第２の態様においても、第１表面電極１１および第２表面電極２１のうち、少なくとも第２表面電極２１について、ｒａ／Ｒｂ＞１０を満たすので、ｒａ／Ｒｂおよびｒａ／Ｒｃのいずれもが１０以下となる構成に比べて、第１ビア群ＶＧ２１を構成するビア間における電流密度のばらつきを抑制できる。

なお、上述した変形例２および実施形態では、配線基板１０，１０ｂ，１０ｃに含まれる２つのビア群は、互いに同じ構成であったが、互いに異なる構成とすることもできる。例えば、第１ビア群およびその近傍の構成を、図２に示す実施形態の第１ビア群ＶＧ１およびその近傍の構成とすると共に、第２ビア群およびその近傍の構成を、図１０に示す変形例２の第２の態様の第１ビア群ＶＧ２１およびその近傍の構成としてもよい。

また、上述した変形例２の第２の態様においては、第１ビア群ＶＧ２１を構成する７つのビアの抵抗値は、一定値ではなかったが、これに代えて一定値としてもよい。この構成においては、例えば、各ビアの導電率σを制御することにより、互いに同じ抵抗値とすることができる。

Ｃ３．変形例３：
上記実施形態では、電流の流れｃ１は、第２配線層５２（第２表面電極２１）からセラミックス層５３（第１ビア群ＶＧ１）を通って第１配線層５１（第１表面電極１１）に至り、また、第１配線層５１（第１表面電極１１）からセラミックス層５３（第２ビア群ＶＧ２）を通って第２配線層５２（第３表面電極２２）に至る流れであったが、本発明はこれに限定されるものではない。例えば、第２配線層５２（第２表面電極２１）からセラミックス層５３（第１ビア群ＶＧ１）をとおって第１配線層５１（第１表面電極１１）に至り、その後、半導体素子２００を介して第１表面電極１１から外部への出力する流れを採用してもよい。この構成においては、第２ビア群ＶＧ２を省略すると共に、第１表面電極１１に電流出力部を設けることが望ましい。このような構成においても、第１ビア群ＶＧ１を構成する各ビア間の電流密度のばらつきを抑制し、配線基板１０におけるクラックの発生等を抑制できる。

Ｃ４．変形例４：
上記実施形態では、配線基板１０には、電力供給用の配線（２つのビア群ＶＧ１，ＶＧ２、第１表面電極１１、第２表面電極２１、および第３表面電極２２）のみが形成されていたが、電力供給用の配線に加えて、制御用信号（半導体素子２００駆動用の信号）の伝達用の配線が形成されていてもよい。また、上記実施形態では、配線基板１０に含まれるセラミックス層５３の数は一層であったが、複数層とすることもできる。この構成においては、複数のセラミックス層５３を積層させ、得られた積層体の表面に、第１表面電極１１、第２表面電極２１および第３表面電極２２を形成することが望ましい。なお、このような複数のセラミックス層５３が積層された構造を有する配線基板においては、予め各層においてビアホールを形成し、かつ、ビアホールを導電材料で埋めておき、その後に各層を積層させることにより、各ビアを形成することができる。なお、ビアホールを導電材料で埋める方法としては、例えば、導電材料をめっきや印刷することにより実現できる。

Ｃ５．変形例５：
上記実施形態では、第１ビア群ＶＧ１および第２ビア群ＶＧ２を構成するビアの数は、いずれも７つであったが、それぞれ複数の任意の数としてもよい。また、第１ビア群ＶＧ１と第２ビア群ＶＧ２とで互い異なる数のビアを含む構成としてもよい。

本発明は、上述の実施形態および変形例に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する本実施形態、変形例中の技術的特徴は、上述の課題の一部又は全部を解決するために、あるいは、上述の効果の一部又は全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。

１０…配線基板
１０ａ…配線基板
１０ｂ…配線基板
１０ｃ…配線基板
１１…第１表面電極
１１ａ…第１表面電極
１３…第１絶縁部
２１…第２表面電極
２１ａ…第２表面電極
２２…第３表面電極
２２ａ…第３表面電極
２３…第２絶縁部
５１…第１配線層
５２…第２配線層
５２ａ…第２配線層
５３…セラミックス層
５３ａ…セラミックス層
５４…接合層
５５…絶縁層
５６…絶縁接合部
９１…近似直線
９２…近似直線
１００…半導体モジュール
１１０…単位表面電極
１１０ａ…単位表面電極
１１０ｂ…単位表面電極
１１０ｃ…単位表面電極
１２１ａ…第２表面電極
２００…半導体素子
３００…放熱器
３１０…フィン
３２０…筐体
ｒ…第１抵抗値
Ｒ…第２抵抗値
Ａｒ１…領域
Ａｒ２…領域
ＶＧ１…第１ビア群
ＶＧ２…第２ビア群
ＶＧ１１…第３ビア群
ＶＧ１２…第４ビア群
ＶＧ２１…第１ビア群
Ｓ１…第１表面
Ｓ２…第２表面
ｂ１〜ｂ１６…数値範囲
ｅ１…端部
ｅ２…端部
ｅ１１…端部
ｅ１２…端部
ｅ１０１…端部
Ｒａ…第３抵抗値
Ｒｂ…抵抗値
Ｒｃ…抵抗値
ｖｐ…ビアピッチ
ｖｐａ…ビアピッチ
ｖ１１〜ｖ１７，ｖ２１〜ｖ２７…ビア

Claims (8)

1. セラミックス層と、
   前記セラミックス層の厚さ方向の一端に位置する第１表面に配置されている第１表面電極と、
   前記セラミックス層の厚さ方向の他端に位置する第２表面に配置されている第２表面電極と、
   前記セラミックス層の内部に配置され、前記第１表面電極と前記第２表面電極とに接触し、互いに同じ第１抵抗値を有する少なくとも２つのビアを有する第１ビア群と、
   を備える配線基板であって、
   前記第１表面電極において、前記第１ビア群のうちの隣り合う２つのビアと接触する２つの接触部の間は、第２抵抗値を有し、
   前記第２表面電極において、前記第１ビア群のうちの隣り合う２つのビアと接触する２つの接触部の間は、第３抵抗値を有し、
   （前記第１抵抗値）／（前記第２抵抗値）＞１０と、（前記第１抵抗値）／（前記第３抵抗値）＞１０とのうち、少なくとも一方を満たすこと、
   を特徴とする配線基板。
2. 請求項１に記載の配線基板において、
   （前記第１抵抗値）／（前記第２抵抗値）＞１０と、（前記第１抵抗値）／（前記第３抵抗値）＞１０とをいずれも満たすこと、
   を特徴とする配線基板。
3. 請求項２に記載の配線基板において、
   前記第１ビア群を構成するビアは、前記厚さ方向に沿って互いに平行に配置され、
   前記第２抵抗値と前記第３抵抗値とは互いに等しいこと、
   を特徴とする配線基板。
4. 請求項１から請求項３までのいずれか一項に記載の配線基板において、
   前記第２表面電極は、前記第２表面に沿って互いに所定の距離だけ離れて配置されている第３表面電極および第４表面電極を含み、
   前記第１ビア群は、前記第１表面電極と前記第３表面電極とに接触する少なくとも２つのビアからなる第２ビア群と、前記第１表面電極と前記第４表面電極とに接触する少なくとも２つのビアからなる第３ビア群とを含むこと、
   を特徴とする配線基板。
5. 請求項４に記載の配線基板において、
   前記第２ビア群は、
   前記第１表面電極における電流の流れる方向と前記第３表面電極における電流の流れる方向とのいずれにも平行な方向に並ぶ複数のビアと、
   前記第１表面電極における電流の流れる方向と前記第３表面電極における電流の流れる方向とのいずれにも垂直な方向に並ぶ複数のビアと、
   からなり、
   前記第３ビア群は、
   前記第１表面電極における電流の流れる方向と前記第４表面電極における電流の流れる方向とのいずれにも平行な方向に並ぶ複数のビアと、
   前記第１表面電極における電流の流れる方向と前記第４表面電極における電流の流れる方向とのいずれにも垂直な方向に並ぶ複数のビアと、
   からなること、
   を特徴とする配線基板。
6. 請求項１から請求項５までのいずれか一項に記載の配線基板において、
   前記第１ビア群を構成するビアは、タングステンとモリブデンとのうち、少なくとも一方を含む金属により形成されていること、
   を特徴とする配線基板。
7. 請求項１から請求項６までのいずれか一項に記載の配線基板において、
   前記第１表面電極と前記第２表面電極とのうち、少なくとも一方は、銅を含む金属により形成されていることを、
   を特徴とする配線基板。
8. 請求項１から請求項７までのいずれか一項に記載の配線基板と、電力用半導体素子とを有し、２０アンペア以上の電流が通電される、半導体モジュール。

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