JP4385729B2 - キャパシタ素子内蔵多層回路板及びその製造方法 - Google Patents
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Description
このように構成されたキャパシタ素子内蔵多層回路板においては、第1、第2のキャパシタ素子の上方から見た外形形状は相似関係を有するので、第1、第2のキャパシタ素子の各下部電極上に形成された誘電体層の厚みをより等しくできる。
このように構成されたキャパシタ素子内蔵多層回路板においては、第1、第2のキャパシタ素子の各下部電極上に形成された誘電体層を同一の誘電体層で形成できるので、各下部電極上に形成された誘電体層の厚みをより等しくできる。
このように構成されたキャパシタ素子内蔵多層回路板においては、各キャパシタ素子の下部電極上に形成された誘電体層を同一の誘電体層で形成できるので、各下部電極上に形成された誘電体層の厚みをより等しくできる。
図1(a)は本発明の第1実施形態に係わるキャパシタ素子内蔵多層回路板の断面図であり、図1(b)は図1(a)のキャパシタ素子内蔵多層回路板をA―A’線で切断して、上方から見た断面図である。図5に示す従来のキャパシタ素子内蔵多層回路板21と同一部分には同一符号を付して重複する部分の詳細説明を省略する。
第1実施形態においては、各キャパシタ素子23a、23bにおける下部電極15a、15bの周囲に形成した各ダミーパターン22a、22bの外形形状及び外形寸法は等しく設定した。しかしながら、各キャパシタ素子23a、23bの下部電極15a、15bの電極面積S1、S2と、各ダミーパターンの面積D1、D2との関係を下記のように設定することも可能である。
このような大小関係に設定することにより、各キャパシタ素子23a、23bにおける下部電極15a、15bとダミーパターン22a、22bを加算した各領域の面積(S1+D1)、(S2+D2)を近似できるので、各領域の上面には誘電体層18がほぼ同一条件で形成される。
図2、図3、図4は、本発明の第2実施形態に係わるキャパシタ素子内蔵多層回路板の製造方法を示す製造工程図である。この第2実施形態においては、図1に示した第1実施形態のキャパシタ素子内蔵多層回路板25のビルドアップ工法による製造方法を説明する。
次に、UVYAGレーザーを用いたレーザー加工により、絶縁層13の所定位置にビア用穴26を形成する(図2(c))。
誘電体シートを構成している樹脂としては、ポリイミド、ポリアミド、エポキシ樹脂、フェノール樹脂、PEEK、PTEF等を採用することができる。
各実施形態では、回路基板10として、2層の両面配線板を用いた事例について説明したが、回路基板10の配線層数は特に限定されるものではなく、必要に応じて任意の層数の回路基板を使用できる。
さらに、ダミーパターン22a、22bの形状は、下部電極15a、15bの周辺部にあり、線状で全てが囲まれた状態、線状で且つ浮島上のパターン、丸パターン等多くの形状が可能であり、特に限定されるものではない。
Claims (2)
- それぞれ下部電極、誘電体層、上部電極を順番に積層した第1、第2のキャパシタ素子を内蔵するキャパシタ素子内蔵多層回路板において、
前記第1、第2のキャパシタ素子は、同一絶縁体上で同一面内に形成されており、それぞれ下部電極と導通せずかつ下部電極の周囲に形成されたダミーパターンを含み、
前記第1、第2のキャパシタ素子のダミーパターンの外側形状で示される当該第1、第2のキャパシタ素子の上方から見た外形形状及び外形寸法は互いに等しく、
前記第1、第2のキャパシタ素子の下部電極の電極面積をS1、S2とし、前記第1、第2のキャパシタ素子のダミーパターンの面積をD1、D2とすると、S1>S2のときD1<D2、及びS1<S2のときD1>D2の関係を有し、かつ、S1+D1及びS2+D2がほぼ等しい
ことを特徴とするキャパシタ素子内蔵多層回路板。 - 請求項1記載のキャパシタ素子内蔵多層回路板の製造方法であって、
前記絶縁体の上面に、前記複数の下部電極と、この各下部電極と導通せず各下部電極の周囲にありかつ各外形形状及び外形寸法が互いに等しい前記複数のダミーパターンとを形成するステップと、
前記複数の下部電極の上面と前記複数のダミーパターンの上面とを共通に覆う誘電体層を形成するステップと、
この誘電体層の上面における前記各下部電極の対向位置に、各下部電極と誘電体層の一部とで容量値が定まり、各下部電極と各ダミーパターンと誘電体層の一部とで各キャパシタ素子を構成する複数の上部電極を形成するステップと
を備えたことを特徴とするキャパシタ素子内蔵多層回路板の製造方法。
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