JP2005072229A

JP2005072229A - キャパシタ素子内蔵多層プリント配線板

Info

Publication number: JP2005072229A
Application number: JP2003299622A
Authority: JP
Inventors: Hidekatsu Sekine; 秀克関根
Original assignee: Toppan Printing Co Ltd
Current assignee: Toppan Inc
Priority date: 2003-08-25
Filing date: 2003-08-25
Publication date: 2005-03-17

Abstract

【課題】キャパシタ素子内蔵プリント配線板やインターポーザー等の多層プリント配線板において、キャパシタ素子の容量の精度を向上させたキャパシタ素子内蔵多層プリント配線板を提供することを目的とする。
【解決手段】絶縁基材１１の両面に配線層２１ａ及び２１ｂが形成された回路基板１０の一方の面に絶縁層３１を形成し、絶縁層３１上にキャパシタ素子５０を形成したキャパシタ素子内蔵多層プリント配線板１００は、キャパシタ用下部電極５３ａ周辺部を囲むように、ダミーパターン５３ｂが設けられており、このダミーパターン５３ｂを設けることにより、キャパシタ用下部電極５３ａとキャパシタ用上部電極５４ａ間には平坦な誘電体層７１を形成することができる。
【選択図】図１

Description

本発明は受動素子内蔵の多層プリント配線板に係わり、さらに詳しくはキャパシタ素子内蔵多層プリント配線板に関するものである。

従来のキャパシタ素子内蔵プリント配線板について以下に説明する。
キャパシタ素子内蔵プリント配線板としては、図４に示すように、誘電体層７１をキャパシタ用下部電極５１ａ及び上部電極５４ａで挟み込んだもので、キャパシタ用上部電極５４ａ、下部電極５１ａは、銅箔等からなる導体層をエッチングして形成するサブストラクティブ法か、又は、電解銅めっき等でパターンめっきして形成するセミアディテイブ法のいずれかで形成される。

更に詳しくは、例えば、絶縁基材１１の両面に配線層２１ａ及び２１ｂが形成された回路基板１０の一方の面に絶縁層３１及び導体層５１を形成し、導体層５１をエッチングしてキャパシタ用下部電極５１ａを形成し、次に、銅箔付き誘電体シートを積層して誘電体層７１及び導体層５４を形成し、導体層５４をエッチングすることでキャパシタ用上部電極５４ａを形成し、回路基板１０の一方の面に絶縁層３１を介してキャパシタ素子５０’及び配線層を形成し、キャパシタ素子内蔵プリント配線板２００を作製するというものである。

上記のようなキャパシタ素子内蔵プリント配線板ではキャパシタ用下部電極５１ａがある厚みを持っているため、銅箔付誘電体シートを積層した後では、キャパシタ用下部電極５１ａ周辺部上の誘電体層７１の膜厚が薄くなり、所望のキャパシタ容量が得られないという問題を有している。
これらの問題を多少でも解消するするために、キャパシタ用下部電極の膜厚を薄くしたサンドイッチ型キャパシタ素子内蔵プリント配線板が提案されている（例えば、特許文献１参照。）。

しかしながら、プリント配線板及びインターポーザーの最近の高密度、薄型化の流れの中では、キャパシタ用下部電極の膜厚を薄くする方法でも限界があり、更なる誘電体層の平坦性及びキャパシタ素子の容量値の精度を向上させることが求められている。
特２００２−１７６２６６号公報

本発明は、上記問題点に鑑み考案されたものであり、キャパシタ素子内蔵プリント配線板やインターポーザー等の多層プリント配線板において、キャパシタ素子の容量の精度を向上させることができるキャパシタ素子内蔵多層プリント配線板を提供することを目的とする。

本発明は、上記課題を達成するために、キャパシタ素子を内蔵した多層プリント配線板において、前記キャパシタ素子のキャパシタ用下部電極周辺部を囲むようにダミーパターンを設けたことを特徴とするキャパシタ素子内蔵多層プリント配線板したものである。なお本発明において、多層プリント配線板とはプリント配線板やインターポーザー等を指すものである。

本発明のキャパシタ素子内蔵多層プリント配線板は、キャパシタ用下部電極周辺部を取り囲むようにダミーパターンを設けているので、キャパシタ用下部電極及びキャパシタ用上部電極間には平坦な誘電体層を形成でき、結果として、所望のキャパシタ素子容量を精度良く得ることができる。

以下本発明の実施の形態につき説明する。
図１に、本発明のキャパシタ素子内蔵多層プリント配線板の一実施例を示す模式構成断面図を示す。
本発明のキャパシタ素子内蔵多層プリント配線板１００は、絶縁基材１１の両面に配線層２１ａ及び２１ｂが形成された回路基板１０の一方の面に絶縁層３１を形成し、絶縁層３１上にキャパシタ素子５０を形成したもので、キャパシタ用下部電極５３ａ周辺部を囲むように、ダミーパターン５３ｂが設けられており、このダミーパターン５３ｂを設けることにより、キャパシタ用下部電極５３ａとキャパシタ用上部電極５４ａ間には平坦な誘電体層７１を形成することができ、所望のキャパシタ素子容量が精度良く得られるようにしたものである。

以下、本発明のキャパシタ素子内蔵多層プリント配線板の製造方法について説明する。図２（ａ）〜（ｅ）及び図３（ｆ）〜（ｉ）に、本発明のキャパシタ素子内蔵多層プリント配線板の製造方法の一実施例を工程順に示す模式構成部分断面図を示す。
まず、エポキシ系樹脂からなる絶縁基材１１の両面に配線層２１ａ及び２１ｂを形成した２層の回路基板１０を準備する（図２（ａ）参照）。
次に、回路基板１０の一方の面に樹脂シートもしくはプリプレグを積層する等の方法で所定厚の絶縁層３１を形成する（図２（ｂ）参照）。

次に、絶縁層３１の所定位置にレーザー加工により、ビア用穴４１を形成する（図２（ｃ）参照）。
次に、デスカム処理、触媒核付与及び無電解銅めっきを行って、めっき下地導電層（特に、図示せず）を形成し、めっき下地導電層をカソードにして電解銅めっきを行い、所定厚の導体層５１及びフィルドビア５２を形成する（図２（ｄ）参照）。

次に、導体層５１上にドライフィルムを貼り合わせて感光層を形成し、パターン露光、現像等の一連のパターニング処理を行って、キャパシタ用下部電極、ダミーパターン、配線層を形成するためのレジストパターン６１ａ、６１ｂ及び６１ｃを形成する（図２（ｅ）参照）。

次に、レジストパターン６１ａ、６１ｂ及び６１ｃをマスクにして、塩化第２銅エッチング液等を用いて導体層５１をエッチングし、専用の剥離液でレジストパターン６１ａ、６１ｂ及び６１ｃを剥離処理して、キャパシタ用下部電極５３ａ、ダミーパターン５３ｂ及び配線層２１ａとフィルドビアにて電気的接続された配線層５３ｃをそれぞれ形成する（図３（ｆ）及び図３（ｆ’）参照）。
ここで、ダミーパターン５３ｂの配置状態を分かり易くするため、図３（ｆ’）に模式平面図を示したもので、図３（ｆ）は、図３（ｆ’）の模式平面図をＡ−Ａ’線で切断した模式構成断面図である。

次に、キャパシタ用下部電極５３ａ、ダミーパターン５３ｂ及び配線層５３ｃ上に銅箔付き誘電体シートをラミネートし、誘電体層７１及び導体層５４を形成する（図３（ｇ）参照）。
ここで、ダミーパターン５３ｂと配線層５３ｃの周辺部では誘電体層７１と導体層５４が部分的に落ち込み、段差がついたようになっているが、キャパシタ用下部電極５３ａからダミーパターン５３ｂまでは平坦性が確保されている。ダミーパターン５３ｂの線幅とキャパシタ用下部電極５３ａとの間隔は、キャパシタ用下部電極５３ａのサイズにもよるが、ダミーパターン５３ｂの線幅は５０μｍ前後、キャパシタ用下部電極５３ａとの間隔は１０〜１５μｍが好適である。

誘電体シートを構成している樹脂としては、ポリイミド、ポリアミド、エポキシ樹脂、フェノール樹脂、ＰＥＥＫ、ＰＴＦＥ等を上げることができる。
誘電体シートに混入されている誘電体フィラーとしては、公知のものを用いることができ、比誘電率が５０以上のものが好ましい。このようなものとして、例えば、二酸化チタンセラミックス、チタン酸バリウム系セラミックス、チタン酸カルシウム系セラミックス、チタン酸ストロンチウム系セラミックス、ジルコン酸塩系セラミックスを上げることができ、これらを単独もしくは混合して用いることができる。

次に、導体層５４上にドライフィルムフォトレジストをラミネートするか、フォレジストを塗布する等の方法で、感光層を形成し、パターン露光、現像等の一連のパターニング処理を行い、レジストパターン６２を形成する（図３（ｈ）参照）。

次に、レジストパターン６２をマスクにして塩化第２銅溶液で導体層５４をエッチングし、専用の剥離液でレジストパターン６２を剥離処理して、キャパシタ用上部電極５４ａを形成し、絶縁基材１１の両面に配線層２１ａ、２１ｂが形成された回路基板１０に絶縁層３１を介してキャパシタ素子５０及び配線層２１ａとビア接続された配線層５３ｃが形成された３層のキャパシタ素子内蔵の多層プリント配線板１００を得ることができる（図３（ｉ）参照）。

ここでは、回路基板１０として２層の両面配線板を用いた事例について説明したが、回路基板１０の配線層数は特に限定されるものではなく、必要に応じて任意の層数の回路基板を使用できる。
また、回路基板１０をベースにしてビルドアップ方式にて多層配線層及びキャパシタ素子を形成していく際にも配線層数、キャパシタ素子の配置数には特に限定されるものではなく、必要に応じて任意の層数の配線層及び任意の個数のキャパシタ素子を形成できる。

以下実施例により本発明を詳細に説明する。
まず、ガラス不織布にエポキシ樹脂を含浸させた絶縁基材１１の両面に銅箔を積層した銅張り積層板をパターニング処理し、絶縁基材１１の両面に配線層２１ａ及び２１ｂが形成された回路基板１０を作製した（図２（ａ）参照）。

次に、回路基板１０の一方の面にエポキシ樹脂からなるプリプレグを積層し、絶縁層３１を形成した（図２（ｂ）参照）。

次に、ＵＶＹＡＧレーザーを用いたレーザー加工により、絶縁層３１の所定位置にビア用穴４１を形成し（図２（ｃ）参照）、デスカム処理、触媒核付与及び無電解銅めっきを行って、めっき下地導電層（特に、図示せず）を形成し、めっき下地導電層をカソードにして電解銅めっきを行い、１０μｍ厚の導体層５１及びフィルドビア５２を形成した（図２（ｄ）参照）。

次に、導体層５１上にドライフィルムを貼り合わせて感光層を形成し、パターン露光、現像等の一連のパターニング処理を行って、レジストパターン６１ａ、６１ｂ及び６１ｃ
を形成した（図２（ｅ）参照）。

次に、レジストパターン６１ａ、６１ｂ及び６１ｃをマスクにして、塩化第２銅エッチング液を用いて導体層５１をエッチングし、専用の剥離液でレジストパターン６１ａ、６１ｂ及び６１ｃを剥離処理して、キャパシタ用下部電極５３ａ、線幅５０μｍのダミーパターン５３ｂ及び配線層５３ｃをそれぞれ形成した（図３（ｆ）及び図３（ｆ’）参照）。キャパシタ用下部電極５３ａとダミーパターン５３ｂの間隔は１５μｍとした。

次に、キャパシタ用下部電極５３ａ、ダミーパターン５３ｂ及び配線層５３ｃ上にエポキシ系樹脂にチタン酸バリウム粉を高充填させた銅箔付き誘電体シートをラミネートし、４０μｍ厚の誘電体層７１及び導体層５４を形成した（図３（ｇ）参照）。

次に、導体層５４上にドライフィルムフォトレジストをラミネートして感光層を形成し、パターン露光、現像等の一連のパターニング処理を行い、レジストパターン６２を形成した（図３（ｈ）参照）。

次に、レジストパターン６２をマスクにして塩化第２銅溶液で導体層５４をエッチングし、専用の剥離液でレジストパターン６２を剥離処理して、キャパシタ用上部電極５４ａを形成し、絶縁基材１１の両面に配線層２１ａ、２１ｂが形成された回路基板１０に絶縁層３１を介してキャパシタ素子５０及び配線層２１ａとビア接続された配線層５３ｃが形成された３層のキャパシタ素子内蔵の多層プリント配線板１００を得た（図３（ｉ）参照）。

本発明のキャパシタ素子内蔵多層プリント配線板の一実施例を示す模式構成部分断面図である。（ａ）〜（ｅ）は、本発明のキャパシタ素子内蔵多層プリント配線板の製造方法における工程の一部を模式的に示す部分断面図である。（ｆ）〜（ｉ）は、本発明のキャパシタ素子内蔵多層プリント配線板の製造方法における工程の一部を模式的に示す部分断面図である。従来のキャパシタ素子内蔵プリント配線板の一例を示す模式構成部分断面図である。

符号の説明

１０……回路基板
１１……絶縁基材
２１ａ、２１ｂ……配線層
３１……絶縁層
４１……ビア用孔
５１、５４……導体層
５２……フィルドビア
５３ａ……キャパシタ用下部電極
５３ｂ……ダミーパターン
５３ｃ……配線層
５４ａ……キャパシタ用上部電極
６１ａ、６１ｂ、６１ｃ、６２……レジストパターン
７１……誘電体層
１００……キャパシタ素子内蔵多層プリント配線板
２００……キャパシタ素子内蔵プリント配線板

Claims

キャパシタを内蔵した多層プリント配線板において、前記キャパシタのキャパシタ下部電極周辺部を囲むようにダミーパターンを設けたことを特徴とするキャパシタ内蔵多層プリント配線板。