JP4802575B2

JP4802575B2 - 電気回路基板

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Publication number: JP4802575B2
Application number: JP2005187966A
Authority: JP
Inventors: 尽佐藤; 憲治河本; 秀克関根
Original assignee: Toppan Inc
Current assignee: Toppan Inc
Priority date: 2005-06-28
Filing date: 2005-06-28
Publication date: 2011-10-26
Anticipated expiration: 2025-06-28
Also published as: JP2007012667A

Description

本発明は、電気回路基板の構造及びその製造方法に係り、特に、受動素子として容量素子及び抵抗素子を配線基板に予め作り込んだ受動素子内蔵電気回路基板及びその製造方法に関する。

近年の電子機器の高密度化、高速化に伴い、プリント配線基板の高密度化対応、高周波数対応への要求が益々高まっている。高密度化を図る上で実装部品の小型化が進んでいるが、実装歩留りを考えると、現在以上の小型化は限界に近い。従来、抵抗やコンデンサといった受動電子部品は、はんだ付実装によってプリント配線基板と接続されていたが、最近にあっては、厚膜や薄膜の誘電体材料、抵抗材料をプリント配線基板に局所的に形成し、層間容量素子、又は抵抗素子として用いる方法が提案され始めてきた（特許文献１，特許文献２参照）。

従来の受動素子内蔵の技術は、例えば図５に示すように、銅層回路２０を表面に保持した回路基板１０上の銅層回路の一部を第一の電極２０ａとして、その上に、例えば、エポキシ樹脂にチタン酸バリウムを分散させた誘電ペーストを印刷により塗布した後、焼成して誘電体層３０を形成し、他の銅層回路の一部を第一の電極２０ｃと第二の電極２０ｄとして、その電極間に、例えば、フェノール樹脂にカーボンフィラーを分散させた、抵抗ペーストを印刷により塗布した後、焼成して抵抗体６０を形成するものである。

次いで、容量素子に関しては上記誘電体層３０上に、例えば、フェノール樹脂に銅フィラーを分散させた、導電塗料を第二の電極２０ｂと電気的に接続されるように塗布した後、焼成することにより導電体層４０を形成し、容量素子５０、抵抗素子５１が回路基板上に形成される（図５参照）。

また、受動素子内蔵の技術として、例えば、受動素子が内蔵される配線基板の製造方法としては、例えば、エポキシ樹脂等にカーボンブラックを分散させた抵抗体ペーストをスクリーン印刷法により、第一の銅層２１上に抵抗体６１を設ける（図６（ａ）参照）。

次いで、例えば、エポキシ樹脂にチタン酸バリウムを分散させた誘電体３１の片面に第二の銅層２２が形成された誘電体シート１１と、前記抵抗体６１を形成した第一の銅層２１を抵抗体６１と誘電体３１が接するように、かつ、抵抗体６１と第二の銅層２２が接触されることなくラミネートされ、抵抗体、誘電体一体型シート１２を形成する（図６（ｂ）参照）。

次いで、抵抗体側の第一の銅層２１を、抵抗素子用電極２１ａと容量素子用下電極２１ｂが形成されるようにドライフィルムフォトレジストをバリアとして、電極部分を残し、除去すべき部分にエッチング液による処理で所望の形状の電極及び配線２１’が形成される。また、ここで、抵抗素子５２が形成される（図６（ｃ）参照）。

次いで、上記電極及び配線２１’が形成された面が、例えば、積層途中工程における配線基板にプリプレグ７０を介して、また、に面するように、上記抵抗体、誘電体一体型シート１２を積層する。更に、容量素子用上電極２２ａを形成すべく、ドライフィルムフォトレジストをバリアとして、電極部分を残し、除去すべきぶぶんにエッチング液により第二の銅層２２を処理することにより、所望の形状の配線及び電極２２’を形成し受動素子内蔵回路基板１３が形成されるものである（図６（ｄ）参照）。

上記容量素子と抵抗素子とを印刷による製造方法によると、容量素子の膜厚がばらつき、その容量の精度が低下する。また、印刷に適した材料特性でなくてはならないために、材料の制限があり、材料選択の幅が小さいという問題がある。特に、容量素子は抵抗素子よりも面積が大きい場合が多く、そのトリミングでの調整は手間が多くなる問題がある。膜厚精度を確保するため、容量素子の誘電体層をフイルムで作成し、抵抗素子の抵抗体は誘電体層へ埋め込む構造とすると、電極形成前に抵抗体が埋め込まれてしまうため抵抗素子のトリミングが難しい。抵抗素子に関してはトリミングにより容量バラツキを回避できるが、容量素子についてはトリミングが困難なため、容量精度が確保できないという問題がある。

特許文献３による、容量素子、抵抗素子の製造方法及び構造によると、抵抗体を第一の銅層上に形成し誘電体を抵抗体上にラミネートされるため、誘電体にある程度の流動性が求められるが、積層時に誘電体が流動してしまうと、膜厚精度が確保できないという問題がある。

また、抵抗素子として形成する前に抵抗体上に誘電体がラミネートされる製造工程のため、素子形成後の抵抗体のトリミングが不可能になり、容量精度の確保が出来なくなる。

さらに、誘電体層と抵抗素子の一体の受動素子内蔵層を回路基板上に絶縁層などを介して積層するため、積層工程での受動素子内蔵層のハンドリング時の屈曲や積層圧力での応力により、抵抗素子の信頼性や歩留りに問題が生じる可能性がある。

上記のような回路基板の製造方法では、容量素子と抵抗素子の容量精度や信頼性が確保できない等の問題点を有する。

以下に公知文献を記す。
特開平８−１２５３０２号公報特開２００４−２３０９４号公報特開２００１−１８９５４１号公報

本発明は、以上の問題点を鑑み、これを有効に解決すべく考案されたものである。すなわち、本発明の課題は電気回路基板に形成する受動素子において、容量精度の良い容量素子と、トリミングにより正確に調整された抵抗素子を内蔵する受動素子内蔵電気回路基板を提供し、信頼性や歩留りを確保でき、容量素子において特性の良い材料が選択でき、さらにそのような構造の受動素子内蔵電気回路基板を製造することのできる方法を提供することである。

本発明の請求項１に係る発明は、受動素子として容量素子及び抵抗素子を配線基板に予め作り込んだ受動素子内蔵電気回路基板において、シート状の誘電体層と、該誘電体層を挟持する、下層の第一の容量素子電極と、誘電体層の上層の第二の容量素子電極からなる容量素子、及び一対の抵抗素子電極と該抵抗素子電極間を接続する抵抗体からなる抵抗素子とを内蔵する電気回路基板であって、前記第二容量素子電極と、前記一対の抵抗素子電極とは、前記誘電体層の表面上に形成され、前記誘電体層と前記抵抗体との界面は平坦であり、前記第二容量素子電極と、前記一対の抵抗素子電極は、同じ導電体層から形成されていることを特徴とする受動素子内蔵電気回路基板である。

本発明によれば、抵抗素子の形成後に、抵抗素子電極及び抵抗体が誘電体層に埋め込まれず、露出した状態であり、抵抗値を測定しながらトリミングすることができる。

本発明の請求項２に係る発明は、前記誘電体層は、熱可塑性樹脂及び／又は熱硬化性樹脂を含む誘電材料であることを特徴とする請求項１に記載の受動素子内蔵電気回路基板である。

本発明の請求項３に係る発明は、前記誘電材料は、誘電性フィラーを含むことを特徴とする請求項２記載の受動素子内蔵電気回路基板である。

本発明の請求項４に係る発明は、前記抵抗体は、熱可塑性樹脂及び／又は熱硬化性樹脂を含む抵抗ペーストにより形成されていることを特徴とする請求項１乃至３のいずれか１項記載の受動素子内蔵電気回路基板である。

本発明の請求項５に係る発明は、前記抵抗ペーストは、カーボンフィラーを含むことを特徴とする請求項４記載の受動素子内蔵電気回路基板である。

本発明の請求項６に係る発明は、前記請求項１乃至５のいずれか１項記載の受動素子内蔵電気回路基板の製造方法において、（ａ）誘電体層と、該誘電体層を挟持する、下層の第一の導電体層と、誘電体層の上層の第二の導電体層を具備する両面導電体層付き誘電体シートの、第一の導電体層をパターニングして、第一の配線パターン及び第一の容量素子電極を形成する工程と、（ｂ）最上層に配線層を有する配線基板の該配線層上に、前記両面導電体層付き誘電体シートの第一の配線パターン及び第一の容量素子電極を形成した面を、半硬化性絶縁樹脂シートを介して積層する工程と、（ｃ）前記第二の導電体層から前記第一の配線パターンに到達する誘電体層を貫通の孔を穿孔し、該孔を介して電気的に導通させる工程と、（ｄ）前記第二の導電体層をパターニングして、前記第一の容量素子電極に対応する第二の容量素子電極と、第二の配線パターンと、少なくとも一対の抵抗素子電極とを形成する工程と、（ｅ）前記抵抗素子電極間に、抵抗体を配置し、抵抗素子を形成する工程と、を具備し、さらに、（ｆ）前記抵抗素子を形成する前に、前記抵抗素子電極上には、銀からなる層を無電界めっきにより形成する工程を具備することを特徴とする受動素子内蔵電気回路基板の製造方法である。

本発明の請求項７に係る発明は、前記請求項１乃至５のいずれか１項記載の受動素子内蔵電気回路基板の製造方法において、（ａ）誘電体層と、該誘電体層を挟持する、下層の第一の導電体層と、誘電体層の上層の第二の導電体層を具備する両面導電体層付き誘電体シートの、第一の導電体層をパターニングして、第一の配線パターン及び第一の容量素子電極を形成し、前記第二の導電体層をパターニングして、第二の容量素子電極及び第二の配線パターンと、少なくとも一対の抵抗素子電極とを形成する工程と、（ｂ）最上層に配線層を有する配線基板の該配線層上に、前記両面導電体層付き誘電体シートの第一の配線パターン及び第一の容量素子電極を形成した面を、半硬化性絶縁樹脂シートを介して積層する工程と、（ｃ）前記抵抗素子電極間に、抵抗体を配置し、抵抗素子を形成する工程と、を具備し、さらに、（ｄ）前記抵抗素子を形成する前に、前記抵抗素子電極上には、銀からなる層を無電界めっきにより形成する工程を具備することを特徴とする受動素子内蔵電気回路基板の製造方法である。

本発明の請求項８に係る発明は、前記抵抗素子電極間に抵抗体を配置する方法は、印刷法によることを特徴とする請求項６、又は７記載の受動素子内蔵電気回路基板の製造方法である。

本発明の請求項９に係る発明は、前記抵抗素子電極間に抵抗体を配置する方法は、めっき法によることを特徴とする請求項６、又は７記載の受動素子内蔵電気回路基板の製造方法である。

本発明によれば、抵抗素子を形成する際に、抵抗素子の構成である１対の電極と抵抗体との間に、樹脂と導電性フィラーからなる導電性ペーストを印刷により、もしくは、貴金属をめっきに介在させる構造をとることが好ましい、この構造により、接触抵抗が抑えられ、容量安定性、信頼性が確保できる。

本発明によれば、膜厚一定の誘電体層を用いて容量素子を形成するため、又は抵抗素子として完成後の抵抗素子の電極及び抵抗体の全体が表面に露出しているので、抵抗値を測定しながらトリミングして所望の抵抗値に調整した後、絶縁体層に埋め込むことで、容量精度の高い容量素子と、トリミングにより抵抗値の調整された精度の高い抵抗素子を内蔵する受動素子内蔵電気回路基板をうることができる。

本発明による電気回路基板の構造及び製造方法によると、電気回路基板に形成する受動素子において、容量精度、信頼性や歩留りを確保でき、容量素子において特性の良い材料が選択でき、さらにそのような構造の電気回路基板を製造することができる。

以下に本発明の実施の形態について図を用いて詳細に説明する。

図１は、本発明の第一の実施形態に係る受動素子内蔵電気回路基板の構造を示す側断面図である。

図１に示すように、シート状の誘電体層３２と、該誘電体層を挟持する、下層の第一の容量素子電極２４ａと、誘電体層の上層の第二の容量素子電極２５ａからなる容量素子５４、及び一対の抵抗素子電極２５ｂ、２５ｃと、該抵抗素子電極間を接続するトリミングされた抵抗体６２からなる抵抗素子５５とを内蔵する電気回路基板である。前記第二の容量素子電極２５ａと、前記一対の抵抗素子電極２５ｂ、２５ｃとは、前記誘電体層３２の表面上に形成され、前記誘電体層３２と前記抵抗体６２との界面は平坦である。図１は、配線基板１００の積層途中工程における最上層の配線層上と、前記第一の容量素子電極２４ａ側とを半硬化性絶縁樹脂シート７１を介して積層した。配線基板１００の配線層と、前記誘電体層を挟持する、容量素子５４、及び抵抗素子５５とをスルーホール、又はビアホールを介して電気的の導通させた電気回路を形成する受動素子内蔵電気回路基板である。なお、図上の絶縁層７０の表面上には、従来の配線基板と同様の工法、例えばビルドアップ工法により配線層の形成を繰り返し、最外配線層に入出力端子を形成し、配線回路を保護するソルダーレジスト（ＳＲ層）を形成し受動素子内蔵電気回路基板が完成する（図表示せず）。

図２（ａ）〜（ｄ）及び図３（ｅ）〜（ｊ）は、本発明による電気回路基板の製造方法の一実施例の工程説明図である。本発明による電気回路基板の製造方法は、まず、誘電材３２の片面に両面に金属箔の銅層２３，２４を有する部材１４を形成する（図２（ａ）参照）。この部材１４は、例えば、有機系の絶縁樹脂に誘電率無機粉末を分散させた樹脂シートの片面に金属箔の銅層、例えば、銅箔をラミネートもしくは銅箔上に樹脂ペーストを塗工し、所望の熱処理を行い、誘電体シート１４を形成する。

次いで、図２（ｂ）に示すように、金属箔の銅層２３，２４の表面にドライフィルムフォトレジスト８０を設け、露光、現像を行ない、露出した銅層２３のエッチングを行ない、ドライフィルムフォトレジストパターン８０を剥離することで第一の配線パターン及び受動素子電極パターン２４’を形成する（図２（ｃ）参照）。

次いで、図２（ｄ）に示すように、配線基板１００の積層途中工程における配線上に、半硬化性絶縁樹脂シート７１を介して第一の配線及び受動素子用電極パターン２４’側が半硬化性絶縁樹脂シート７１側になるよう上記部材を接着し、必要な熱処理を行う。

次いで、必要とする個所にビアをレーザーやドリル等により孔９０を設けた後（図３（ｅ）参照）に、孔内を含む全面にフィルドビアメッキを行い、銅めっきの銅層２５を形成し層間の導通を取る（図３（ｆ）参照）。

次いで、銅めっきの銅層２５にドライフォトレジスト８１を設け、露光、現像をして（図３（ｇ）参照）、露出した銅層のエッチングを行い、フォトレジストパターンを剥離することで第二の配線及び受動素子用電極パターン２５’を形成し、第一の受動素子用電極２４ａと構造的、電気的に対向する第二の受動素子用電極２５ａの一部とが誘電体材３２を狭持し、容量素子５４が形成される。尚、配線２４’、２５’の形成と同時にスパイラル型インダクタ等を形成しても良い（図３（ｈ）参照）。

次いで、第二の配線及び受動素子用電極２５’の面内の一対の抵抗素子用電極２５ｂ、２５ｃ上に抵抗材料がまたがる構造になるように印刷もしくはめっき法、スパッタ、蒸着等により、好ましくはめっき法により抵抗体６２を形成し抵抗素子５５とする（図３（ｉ）参照）。なお、抵抗体６２を形成する前に、抵抗素子用電極２５ｂ、２５ｃ上には、貴金属からなる層を形成する場合もある。前記貴金属は、金、銀、白金等より適宜選択する。好ましくは、銀であり、その形成方法は、無電界めっきによる方法である。

さらに、ビルドアップ工程を経ることにより、受動素子が内蔵された本発明の構造及び製造方法に受動素子内蔵電気回路基板１６となる（図３（ｊ）参照）。

本発明による受動素子内蔵電気回路基板の製造方法によると、あらかじめ両面に金属箔の銅層が設けられた誘電体シートを配線パターニング及び積層することで容量素子が形成でき、その後、誘電材上の配線により抵抗素子を形成するという構造と製造方法を採用することにより、素子容量の精度や信頼性が確保できる。また、誘電体シートを用いることから、ペーストとして選択できなかった樹脂の選択が可能となる。

以下に、実施例により本発明を具体的に説明する。

図２（ａ）〜（ｄ）及び図３（ｅ）〜（ｊ）に従って実施例１を説明する。

ポリイミド樹脂にチタン酸カルシウムを分散させた、誘電体層３２の両面に銅層２３、２４が設けられた誘電体シート１４の両面に１５μｍ厚のドライフィルムフォトレジスト８０を１１０℃でラミネートし、露光・現像を行い、銅層２４の所望の配線となる部分以外の銅層表面を露出させた。ここで、もう片面の銅層２３はドライフィルムフォトレジストにより全面被覆されている。

次に、露出している銅層表面を塩化第二銅液等でエッチング除去した後、ドライフィルムフォトレジスト８０を炭酸ナトリウム等のアルカリ液により剥離することで、銅層２４を配線パターニングし、第一の配線及び受動素子用電極２４’が形成された誘電体シート１５を作製した（図２（ｃ）参照）。

次いで、両面に所定の回路パターンが形成された不織ガラスエポキシ樹脂を含浸させた銅張り樹脂基板の配線基板１００の配線層と、作製した誘電体シート１５の第一の配線及び受動素子用電極２４’が形成された側とを絶縁樹脂シート７１を介して真空プレス機により１７５℃、３０分／２ＭＰａで積層した（図２（ｄ）参照）。

次いで、第一の配線層２４’と上層の銅層２３を電気的に接続するために、所望の位置に炭酸ガスレーザーを用いてビアホールの孔９０を形成し、ビアめっきによりパネル銅めっきの銅層２５を設け層間の電気的な導通接続を行った（図３（ｆ）参照）。

次いで、パネル銅めっきの銅層２５上に１５μｍのドライフィルムフォトレジスト８１をラミネートし、露光・現像を行い、所望の配線となる部分以外の銅層表面を露出させた。

次いで、露出している銅層表面を塩化第二銅液等でエッチング除去し、ドライフィルムフォトレジスト８１を炭酸ナトリウム等のアルカリ液により剥離することで、第二の配線及び受動素子用電極２５’が形成され、さらに誘電材３２を第一と二の受動素子用電極２４ａ、２５ａで挟持することにより容量素子５４を形成した（図３（ｈ）参照）。

次に、第二の配線及び受動素子用電極２５’の一部である面内一対の抵抗素子用電極２５ｂ、２５ｃ上にまたがるように粘度６００〜１０００ｄＰａ・ｓ程度のフェノール樹脂にカーボンフィラーを分散させた、抵抗ペーストをスクリーン印刷により抵抗体６２を形成し、９０℃、１０分で乾燥後、２００℃、２ｈで本焼成を行い抵抗素子５５を形成した（図３（ｉ）参照）。さらに、ビルドアップ工程を経ることにより、受動素子が内蔵された本発明の構造及び製造方法による電気回路基板１６を作製した（図３（ｊ）参照）。

図４を用いて説明する。実施例２は、上記の実施形態同様に誘電体シート１４をもちいて、両面に１５μｍのドライフィルムフォトレジスト８２を１１０℃でラミネートし、露光・現像を行い、所望の配線となる部分以外の銅層の表面を露出させた。

次に、露出している銅層表面を塩化第二銅液等でエッチング除去し、ドライフィルムフォトレジスト８２を炭酸ナトリウム等のアルカリ液により剥離することで、配線パターニングし、第一と第二の配線２６’、２７’とその配線の一部である受動素子用電極２６ａ〜２６ｃ、２７ａが形成された誘電体シート１７を作製した。この際に、第一と第二の配線の一部２６ａ、２７ａが誘電材３２を構造的、電気的に狭持した部分は容量素子５６として形成されている（図４（ｂ）参照）。

次いで、両面に所定の回路パターンが形成された不織ガラスエポキシ樹脂を含浸させた銅張り樹脂基板の配線基板１０１の配線層と、誘電体シート１７とを絶縁樹脂シート７２を介して、作製した誘電体シート１７を真空プレス機により１７５℃、３０分／２ＭＰａで積層した。

次に、第一の配線及び受動素子用電極２６’の一部である面内一対の抵抗素子用電極上２６ｂ、２６ｃにまたがるように粘度６００〜１０００ｄＰａ・ｓ程度のフェノール樹脂にカーボンフィラーを分散させた、抵抗ペーストをスクリーン印刷により抵抗体６３を形成し、９０℃、１０分で乾燥後、２００℃、２ｈで本焼成を行い抵抗素子５７を形成した（図４（ｃ）参照）。

次いで、絶縁樹脂シート７３を第一の配線２６’上に真空プレスを用いて１７５℃、３０分／２ＭＰａで積層し、絶縁層を形成した。更に、第一の配線２６’及び第二の配線２７’を電気的に絶縁層７３上に引き出す為に、所望の位置にＵＶ／ＹＡＧレーザーによりビアホールの孔９１、９２を形成し、ビアめっきによりパネル銅めっきの銅層２７を設け、層間の電気的接続を行った。ここで、第一の配線２６’を電気的に接続するビアホールを９１、第二の配線２７’を電気的に接続するビアホールを９２とする（図４（ｅ）参照）。

次いで、パネル銅めっきの銅層２７上に１５μｍのドライフィルムフォトレジスト８３をラミネートし、露光・現像を行い、所望の配線となる部分以外の銅層表面を露出させた。さらに、ビルドアップ工程を経ることにより、受動素子が内蔵された本発明の構造及び製造方法による電気回路基板１８を作製した（図４（ｇ）参照）。

なお、本発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより種種の発明を形成できる。たとえば、実施形態に示される全構成要素からいくつかの構成要素を削除してもよい。更に、異なる実施形態に構成要素を適宜組み合わせてもよい。

本発明の第一の実施形態に係る電気回路基板の構造を示す断面図である。（ａ）〜（ｄ）は、本発明の第一の実施形態に係る電気回路基板の製造方法を示す工程断面図である。（ｅ）〜（ｊ）は、本発明の第一の実施形態に係る電気回路基板の製造方法を示す工程断面図である。本発明の第二の実施形態に係る電気回路基板の製造方法を示す工程断面図である。従来の電気回路基板の構造を示す断面図である。従来の電気回路基板の構造とその製造方法を示す工程断面図である。

符号の説明

１０…回路基板
２０…銅層回路
２０ａ、２０ｃ…第一電極
２０ｂ、２０ｄ…第二電極
３０…誘電体層
４０…導電体層
５０，５３，５４，５６…容量素子
５１，５２，５５，５７…抵抗素子
６０〜６３…抵抗体
１１，１４…誘電体シート
２１〜２７…銅層
３１，３２…誘電体（層）
２１ａ，２５ｂ，２５ｃ，２６ｂ，２６ｃ…抵抗素子用電極
２１ｂ，２２ａ，２４ａ〜２７ａ…容量素子用電極
１２…抵抗体・誘電体一体型シート
７０…絶縁層
１３…受動素子内蔵回路基板
２４’〜２７’…配線層
８０〜８３…ドライフィルムフォトレジスト
７１〜７３…半硬化性絶縁樹脂シート、絶縁層
９０〜９２…孔、ビアホール，スルーホール
１００，１０１…配線基板
１６，１８…電気回路基板

Claims

受動素子として容量素子及び抵抗素子を配線基板に予め作り込んだ受動素子内蔵電気回路基板において、シート状の誘電体層と、該誘電体層を挟持する、下層の第一の容量素子電極と、誘電体層の上層の第二の容量素子電極からなる容量素子、及び一対の抵抗素子電極と該抵抗素子電極間を接続する抵抗体からなる抵抗素子とを内蔵する電気回路基板であって、前記第二容量素子電極と、前記一対の抵抗素子電極とは、前記誘電体層の表面上に形成され、前記誘電体層と前記抵抗体との界面は平坦であり、前記第二容量素子電極と、前記一対の抵抗素子電極は、同じ導電体層から形成されていることを特徴とする受動素子内蔵電気回路基板。
前記誘電体層は、熱可塑性樹脂及び／又は熱硬化性樹脂を含む誘電材料であることを特徴とする請求項１に記載の受動素子内蔵電気回路基板。
前記誘電材料は、誘電性フィラーを含むことを特徴とする請求項２記載の受動素子内蔵電気回路基板。
前記抵抗体は、熱可塑性樹脂及び／又は熱硬化性樹脂を含む抵抗ペーストにより形成されていることを特徴とする請求項１乃至３のいずれか１項記載の受動素子内蔵電気回路基板。
前記抵抗ペーストは、カーボンフィラーを含むことを特徴とする請求項４記載の受動素子内蔵電気回路基板。
前記請求項１乃至５のいずれか１項記載の受動素子内蔵電気回路基板の製造方法において、（ａ）誘電体層と、該誘電体層を挟持する、下層の第一の導電体層と、誘電体層の上層の第二の導電体層を具備する両面導電体層付き誘電体シートの、第一の導電体層をパターニングして、第一の配線パターン及び第一の容量素子電極を形成する工程と、（ｂ）最上層に配線層を有する配線基板の該配線層上に、前記両面導電体層付き誘電体シートの第一の配線パターン及び第一の容量素子電極を形成した面を、半硬化性絶縁樹脂シートを介して積層する工程と、（ｃ）前記第二の導電体層から前記第一の配線パターンに到達する誘電体層を貫通の孔を穿孔し、該孔を介して電気的に導通させる工程と、（ｄ）前記第二の導電体層をパターニングして、前記第一の容量素子電極に対応する第二の容量素子電極と、第二の配線パターンと、少なくとも一対の抵抗素子電極とを形成する工程と、（ｅ）前記抵抗素子電極間に、抵抗体を配置し、抵抗素子を形成する工程と、を具備し、さらに、（ｆ）前記抵抗素子を形成する前に、前記抵抗素子電極上には、銀からなる層を無電界めっきにより形成する工程を具備することを特徴とする受動素子内蔵電気回路基板の製造方法。
前記請求項１乃至５のいずれか１項記載の受動素子内蔵電気回路基板の製造方法において、（ａ）誘電体層と、該誘電体層を挟持する、下層の第一の導電体層と、誘電体層の上層の第二の導電体層を具備する両面導電体層付き誘電体シートの、第一の導電体層をパターニングして、第一の配線パターン及び第一の容量素子電極を形成し、前記第二の導電体層をパターニングして、第二の容量素子電極及び第二の配線パターンと、少なくとも一対の抵抗素子電極とを形成する工程と、（ｂ）最上層に配線層を有する配線基板の該配線層上に、前記両面導電体層付き誘電体シートの第一の配線パターン及び第一の容量素子電極を形成した面を、半硬化性絶縁樹脂シートを介して積層する工程と、（ｃ）前記抵抗素子電極間に、抵抗体を配置し、抵抗素子を形成する工程と、を具備し、さらに、（ｄ）前記抵抗素子を形成する前に、前記抵抗素子電極上には、銀からなる層を無電界めっきにより形成する工程を具備することを特徴とする受動素子内蔵電気回路基板の製造方法。
前記抵抗素子電極間に抵抗体を配置する方法は、印刷法によることを特徴とする請求項６、又は７記載の受動素子内蔵電気回路基板の製造方法。
前記抵抗素子電極間に抵抗体を配置する方法は、めっき法によることを特徴とする請求項６、又は７記載の受動素子内蔵電気回路基板の製造方法。