KR100673860B1 - 임베디드 인쇄회로기판 제작방법 - Google Patents

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조석현
류창섭
조한서
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Abstract

임베디드 인쇄회로기판 제작방법이 개시된다. 본 발명에 따른 임베디드 인쇄회로기판 제작방법은 기재에 제1전도층 및 제2전도층을 순차적으로 적층하는 단계와, 제2전도층에 홀을 형성한 후 유전 물질로 충진하는 단계와, 제2전도층 상에 제3전도층을 적층한 후 일부를 제거함으로써 유전 물질의 상부에 위치하는 상부전극 및 제1전도층과 전기적으로 연결되는 패드를 형성하는 단계와, 제3전도층 상에 절연층을 적층한 후 상부전극 및 패드와 전기적으로 연결되는 비어홀 및 외층회로를 형성하는 단계를 포함하고, 이로 인해 유전 물질을 동일한 두께로 가공하는 것이 용이하고 커패시터와 저항을 동시에 구현할 수 있다.
임베딩, 커패시터, 비어홀

Description

임베디드 인쇄회로기판 제작방법{FABRICATING METHOD FOR IMBEDDED PRINTED CIRCUIT BOARD}
도 1은 본 발명의 일 실시예에 따른 임베디드 인쇄회로기판 제작방법에서, 기재에 제1전도층 및 제2전도층을 적층한 상태를 도시한 단면도.
도 2는 도 1의 제2전도층의 일부를 제거하여 홀을 형성한 상태를 도시한 단면도.
도 3은 도 2에 도시된 홀에 유전 물질을 충진한 상태를 도시한 단면도.
도 4는 유전 물질의 충전 후 제2전도층 상에 제3전도층을 적층한 상태를 도시한 단면도.
도 5는 상부 전극 및 패드를 형성한 상태를 도시한 단면도.
도 6a는 상부 전극 및 패드를 도시한 단면도.
도 6b는 도 6a의 상부 전극 및 패드의 평면도.
도 7a 유전물질 상에 상부 전극 및 패드를 형성한 상태를 도시한 본 발명의 다른 실시예에 따른 평면도.
도 7b는 본 발명의 또 다른 실시예에 따른 상부 전극 및 패드의 평면도.
도 7c는 본 발명의 또 다른 실시예에 따른 상부 전극 및 패드의 평면도.
도 8은 제3전도층 상에 절연물질을 도포한 후 홀을 형성한 상태를 도시한 단면도.
도 9는 도 8에서 비어홀 형성 및 도금 후 외층 회로를 형성한 상태를 도시한 단면도.
도 10a는 인덕터를 형성하는 본 발명의 일 실시예에서, 제2전도층 상에 홀을 형성하여 제1전도층의 일부를 노출한 상태를 도시한 평면도.
도 10b는 도 10a의 AA'선에 따른 단면도.
도 11a는 도 10a의 제2전도층 상에 감광성 물질을 도포한 상태를 도시한 평면도.
도 11b는 도 11a의 AA'선에 따른 단면도.
도 12a는 도 11a에서 하부 인덕터의 일부를 형성한 후 감광성 물질을 제거한 상태를 도시한 평면도.
도 12b는 도 12a의 AA'선에 따른 단면도.
도 13a는 도 12a의 홀에 절연 물질을 충진한 상태를 도시한 평면도.
도 13b는 도 13a의 AA'선에 따른 단면도.
도 14a는 도 13a의 제2전도층 상에 제3전도층을 적층한 상태를 도시한 평면도.
도 14b는 도 14a의 AA'선에 따른 단면도.
도 15a는 도 14a에서 제3전도층의 일부를 제거하여 상부 인덕터의 일부를 형성한 상태를 도시한 평면도.
도 15b는 도 15a의 AA'선에 따른 단면도.
도 16은 링 형태의 인덕터를 도시한 평면도.
도 17a는 본 발명의 다른 실시예에 따른 임베디드 인덕터 제작방법에서, 감광성 물질을 이용하여 제1전도층과 제2전도층의 일부를 제거하여 홀을 형성한 상태를 도시한 평면도.
도 17b는 도 17a의 AA'선에 따른 단면도.
도 18a는 도 17a에서 감광성 물질 및 제2전도층의 일부를 제거한 상태를 도시한 평면도.
도 18b는 도 18a의 AA'선에 따른 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11: 기재 13: 제1전도층
14: 하부전극 15: 제2전도층
17: 제3전도층 18: 상부전극
19: 패드 21: 절연층
23: 비어홀 25: 외층회로
27: 유전물질 29: 홀
31: 감광성 물질 33: 절연물질
35: 인덕터
본 발명은 임베디드 전기소자를 구비한 임베디드 인쇄회로기판 제작방법에 관한 것이다.
최근 전자기기의 소형, 박형 및 경량화에 따라서 이에 사용되는 인쇄회로기판(Printed Circuit Board, PCB) 또한 소형 및 경량화가 요구되고 있다. 종래의 패키지용 인쇄회로기판에서는 커패시터 또는 저항과 같은 수동소자를 인쇄회로기판의 표면에 실장하였다. 그러나 날로 소형화, 고밀도화 되어가는 전자기기에 있어서, 인쇄회로기판의 표면적 자체가 감소할 뿐 아니라 표면에 실장되는 전자부품의 수가 증가함에 따라 전기소자의 표면 실장에 많은 어려움이 발생하였고, 이로 인해 전기소자를 인쇄회로기판에 내장하는 임베딩(embedding) 공정이 널리 사용되고 있다.
임베딩 공정은 커패시터, 저항과 같은 전기소자를 기판의 내부에 위치하게 함으로써, 기판의 두께 및 크기를 줄이고 회로의 길이가 짧아져 임피던스(impedance)가 감소하며, 이로 인해 노이즈(noise) 감소 및 전원이 안정적으로 공급되게 한다.
커패시터를 임베딩하는 종래의 방법으로는, 감광성 물질을 전면에 코팅한 후 동박을 적층하고 가열 가압한 후 이후에 에칭으로 동박을 제거하고, 불필요한 부분은 선택적으로 UV를 조사함으로써 제거하는 방법과, 동박에 절연물질을 미리 코팅해 둔 상태에서 가열 가압하여 회로가 형성된 내층기판에 부착한 후 동박을 선 택적으로 제거하여 남은 부위를 상부전극으로 사용하는 방법이 있다. 또한, 이 경우 필요에 따라서 절연층을 제거하는 방법도 사용되고 있다.
그러나 상기와 같은 방법은, 제작 공정이 복잡하고 유전 물질의 두께의 균일성을 확보하기가 곤란하다는 문제점이 있다. 또한, 커패시터와 저항을 별도로 형성하기 때문에 제작공정이 복잡할 뿐만 아니라 기판 내부의 공간 확보가 어려워 설계 상에 많은 제약이 있었다.
본 발명은 유전 물질을 동일한 두께로 가공하는 것이 용이한 임베디드 인쇄회로기판 및 그 제작방법을 제공하는 것이다.
본 발명은 커패시터와 저항을 동시에 구현할 수 있는 임베디드 인쇄회로기판 및 그 제작방법을 제공하는 것이다.
본 발명은 커패시터 제작 공정을 이용하여 인덕터를 구현할 수 있는 임베디드 인쇄회로기판 및 그 제작방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 본 발명에 따른 임베디드 인쇄회로기판 제작방법은 기재에 제1전도층 및 제2전도층을 순차적으로 적층하는 단계와, 제2전도층에 홀을 형성한 후 유전 물질로 충진하는 단계와, 제2전도층 상에 제3전도층을 적층한 후 일부를 제거함으로써 유전 물질의 상부에 위치하는 상부전극 및 제1전도층과 전기적으로 연결되는 패드를 형성하는 단계와, 제3전도층 상에 절연층을 적층한 후 상부전극 및 패드와 전기적으로 연결되는 비어홀 및 외층회로를 형성하는 단계를 포함한다.
본 발명에 따른 실시예들은 다음과 같은 특징들을 추가로 구비할 수 있다. 예를 들면, 기재는 동박적층판일 수 있다. 제1전도층은 니켈 합금으로 이루어질 수 있고 제2전도층은 동박일 수 있으며, 제1전도층은 제2전도층에 비해 전기 저항이 큰 물질로 형성될 수 있다. 홀은 동박 에칭액에 의해 형성될 수 있다. 유전 물질은 스크린 인쇄에 의해 충진되거나 잉크젯 프린터에 의해 충진될 수 있다.
홀을 형성한 후 홀에 의해 외부로 노출되는 제1전도층 상에 금 또는 은과 같은 도전성 물질을 추가로 도금할 수 있다. 홀을 형성한 후 홀에 의해 외부로 노출되는 제1전도층 상에 조도(roughness)를 형성하기 위한 표면 처리 공정을 추가로 수행할 수 있다.
제3전도층은 구리도금에 의해 형성될 수 있다. 제1전도층은 기재의 상부에 적층된 니켈 합금층과 니켈 합금층 상에 전기 전도도가 우수한 물질의 층으로 이루어질 수 있다. 기재와 제1전도층 사이에 열전도성이 우수하고 절연성인 열발산층을 추가로 개재할 수 있다. 열발산층은 폴리머 수지, 세라믹, 폴리머 수지와 세라믹 또는 금속의 복합 재료일 수 있다.
본 발명의 일 측면에 따른 임베디드 인쇄회로기판의 제작방법은, 기재에 제1전도층 및 제2전도층을 순차적으로 적층하는 단계와, 제2전도층에 홀을 형성하여 제1전도층의 일부가 외부로 노출되도록 하는 단계와, 홀에 의해 노출된 제1전도층의 일부를 제거하여 하부 인덕터의 일부를 형성하는 단계와, 홀의 내부를 절연물 질로 충진하는 단계와, 제2전도층 상에 제3전도층을 형성한 후 그 일부를 제거함으로써 하부 인덕터와 연결되는 상부 인덕터의 일부를 형성하는 단계를 포함한다.
본 발명의 다른 측면에 따른 임베디드 인덕터 제작방법은, 기재에 제1전도층 및 제2전도층을 순차적으로 적층하는 단계와, 제2전도층과 제1전도층의 일부를 제거하고 홀을 형성하여 기재의 일부가 외부로 노출되도록 하는 단계와, 제2전도층의 일부를 제거하여 인덕터의 하부코일의 일부를 형성하는 단계와, 홀의 내부를 절연물질로 충진하는 단계와, 제2전도층 상에 제3전도층을 적층한 후 상기 제3전도층의 일부를 제거함으로써 상기 하부코일과 연결되는 상부코일의 일부를 형성하는 단계를 포함한다.
본 발명에 따른 실시예들은 다음과 같은 특징들을 추가로 구비할 수 있다. 예를 들면, 기재는 동박적층판일 수 있으며, 제2전도층은 동박일 수 있다. 그리고 홀은 동박 에칭액에 의해 형성될 수 있다.
하부 인덕터는 홀에 의해 외부로 노출되는 제1전도층 및 제2전도층 상에 감광성 물질을 도포한 후 에칭 공정을 통해서 제1전도층의 일부를 제거함으로써 형성될 수 있다. 절연물질은 페라이트 또는 코발트와 같은 절연성 강자성 물질 또는 절연성 강자성 물질에 절연물질로 표면 처리한 것을 사용할 수 있다.
이하, 본 발명에 따른 임베디드 커패시터 및 임베디드 인덕터 제작방법의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하에서는, 본 발명의 일 실시예에 따른 커패시터와 저항을 구비한 임베디드 인쇄회로기판 제작방법을 도 1 내지 도 9를 통해 설명하기로 한다.
도 1을 참조하면, 기재(11) 상에 제1전도층(13) 및 제2전도층(15)이 순차적으로 적층되어 있다. 기재(11)는 종이 또는 유리 등의 절연물과 수지(resin) 시트를 여려 겹 적층한 후 가열 및 가압 처리하여 제작한 절연층의 양면 또는 일면에 동박이 적층된 동박적층판(Copper Clad Lamination, CCL)일 수 있다. 그리고 제1전도층(13)은 동박 에칭액에 의해 제거되지 않는 니켈 합금층일 수 있으며 제2전도층(15)과 접하고 있다. 제1전도층(13)은 추후 공정에 의해 커패시터의 하부전극(도 9의 14)으로 된다. 제2전도층(15)은 제1전도층(13)의 상부에 도금된 동박일 수 있다. 제2전도층(15)은, 도 9에 도시된 바와 같이, 하부전극(14)과 패드(19)를 전기적으로 연결하는 역할을 한다.
도면에는 도시하지 않았지만, 기재(11)와 제1전도층(13) 사이에는 열전도성이 우수하고 절연성인 열발산층(미도시)이 개재될 수 있다. 절연 물질은 커패시터 또는 저항 등에 의해 발산되는 열이 외부로 용이하게 방출되게 한다. 절연 물질로는 에폭시 등과 같은 폴리머 수지, 세라믹, 또는 폴리머 수지와 세라믹 또는 금속의 복합 재료가 사용될 수 있다.
도 2를 참조하면, 제2전도층(15) 소정의 위치에는 커패시터의 유전물질이 충진되는 홀(29)이 형성된다. 홀(29)은 제2전도층(15)의 두께(일반적으로 수㎛ 내지 수십 ㎛)만큼 형성되기 때문에, 유전물질의 두께를 얇게 형성할 수 있다. 홀 (29)은 동박만을 선택적으로 에칭 가능한 동박 에칭액을 이용하여 제2전도층(15)의 일부를 제거함으로써 형성될 수 있다. 이때, 제1전도층(13)은 동박 에칭액에 의해 제거되지 않는 니켈 합금층 등으로 이루어지기 때문에, 에칭액에 의해 제거되지 않는다.
유전물질(29)로는 일반적인 커패시터 파우더(capacitor powder)를 사용할 수 있는데, 높은 전기용량(capacitance)을 갖는 물질일 수 있다. 예를 들면, 1,000~10,000 사이의 유전 상수(dielectric constant)를 갖는 BaTiO3 세라믹 파우더, 열경화성 에폭시 수지, 폴리이미드 또는 이들의 복합 재료일 수 있다.
홀(27)을 형성한 후 도 3에 도시된 바와 같이 유전물질(27)을 충진하기 전, 홀(29)에 의해 외부로 노출된 제1전도층(13) 표면에 전기 전도성이 우수한 금 또는 은 등을 이용하여 도금할 수 있다. 이는 전기 전도성이 우수한 전도체를 커패시터의 하부전극 상에 적층함으로써 커패시터의 용량을 크게 하기 위함이다. 또한, 유전물질(27)과 홀(29) 사이의 접착력을 높이기 위해서, 홀(29)에 의해 외부로 노출되는 제1전도층(13)의 표면에 표면 조도 형성을 위한 표면 처리 등을 수행할 수 있다. 표면 처리 공정으로는 표면 에칭 공정 등이 있다.
도 3을 참조하면, 홀(29)의 내부에는 유전물질(27)이 충진된다. 유전물질(27)을 충진하는 방법으로는, 메탈 마스크(미도시)를 이용한 스크린 인쇄법 또는 잉크젯 프린터를 이용한 프린팅 방법 등이 있다. 유전물질(27)의 두께와 제2전도층(15)의 두께가 일치하지 않는 경우, 연마기 등으로 절삭함으로써 두께를 균일하게 할 수 있다. 이와 같이, 유전물질을 두께가 얇은 홀(27)에 충진하기 때문에, 얇고 두께가 균일한 유전 물질을 형성하는 것이 용이하게 된다.
도 4를 참조하면, 제2전도층(15)의 상부에는 제3전도층(17)이 적층된다. 제3전도층(17)은 구리 도금 등에 의해 형성될 수 있다. 제3전도층(17)은 추후 공정에 의해 커패시터의 상부전극(도 9의 18)으로 된다.
도 5 및 도 6a 내지 도 6b를 참조하면, 제1전도층(13), 제2전도층(15) 및 제3전도층(17)을 동시에 또는 각각 제거함으로써 커패시터의 상부전극(18), 하부전극(14) 및 패드(19)를 형성한다. 상부전극(18)은 유전물질(27)의 상부에 위치하고 있으며, 추후 공정에 의해 형성되는 비어홀(도 9의 23)에 의해 외층회로(25)와 전기적으로 연결된다. 상부전극(18)의 형상은 유전물질(27)과 같이 원형으로 형성하는데, 이에 국한되는 것은 아니다. 하부전극(14)은 제2전도층(15)에 의해 패드(19)와 연결되며, 패드(19)는 추후 공정에 의해 형성되는 비어홀(도 9의 23)을 통해 외층회로(25)와 연결된다. 패드(19)는 도 6a 및 도 6b에 도시된 바와 같이 상부전극(18)과 절연되어 있으며, 상부 전극(18)을 중심으로 좌우 대칭으로 위치하고 있다. 따라서, 도 6a에 도시된 바와 같이, 하부전극(14)은 길이 R만큼이 저항으로서 작용하게 되고, 이로 인해 본 실시예에 따른 임베디드 인쇄회로기판 제작방법은 커패시터와 저항을 동시에 형성할 수 있기 때문에 제조 공정을 단순화하고 기판의 두께를 줄일 수 있다.
또한, 제1전도층(13)의 전기 저항이 제2전도층(15) 보다 크게 형성함으로써 제1전도층(13)을 저항 특성을 변형할 수 있다. 제1전도층(13)이 니켈층인 경우, 제 1전도층(13)의 저항 값을 올리는 방법으로는 니켈에 인(P) 또는 구리(Cu)를 첨가할 수 있다. 이때, 제1전도층(13)이 커패시터의 하부 전극으로 되므로, 커패시터의 특성 등을 고려하여 인 또는 구리의 함유량을 조절할 수 있다.
패드(19)의 형상은 도 7a 내지 도 7d에 도시된 바와 같이, 다양한 형상을 구비할 수 있다.
도 7a에 도시된 바와 같이, 유전물질(27) 상에 원형의 상부 전극(18) 및 상부 전극(18)의 일측에 패드(19)를 형성할 수 있다. 그리고 도 7b에 도시한 바와 같이 패드(19)를 넓게 형성할 수도 있고, 도 7c에 도시한 바와 같이 상부 전극(18)의 양 측에 좌우 대칭으로 패드(19)를 형성할 수도 있다.
도 8을 참조하면, 제3전도층(17) 상에는 절연층(21)이 적층된다. 절연층(21)은 에폭시계 수지와 같은 절연 물질로 이루어지며, 에칭 등에 의해 일부가 제거된 제1전도층(13), 제2전도층(15) 및 제3전도층(17) 사이에 충진된다. 그리고 절연층(21)에는 상부전극(18)과 하부전극(14)을 외층회로(25)와 연결하는 비어홀(도 9의 23)을 형성하기 위한 홀(37)이 형성된다. 홀(37)은 상부전극(18) 및 패드(19) 상에 드릴 등에 의해 형성된다.
도 9를 참조하면, 절연층(21) 상에는 구리 도금 및 에칭 등에 의해 외층 회로(25) 및 비어홀(via hole)(23)이 형성된다. 외층 회로(25)는 비어홀(23)에 의해 상부전극(18) 및 하부전극(14)과 연결된다. 그리고 외층 회로(25)와 연결되는 층을 추가적으로 적층할 수 있다.
이하에서는 도 10a 내지 도 15b를 참조하면서, 본 발명의 일 실시예에 따 른 임베디드 인덕터를 구비한 인쇄회로기판 제작방법에 대해 설명하기로 한다.
도 10a 내지 도 10b를 참조하면, 기재(11) 상에는 제1전도층(13) 및 제2전도층(15)이 적층되어 있다. 그리고 제2전도층(15)의 일부는 제거되어 제1전도층(13)의 일부가 외부로 노출되게 하는 홀(29)이 형성되어 있다. 제2전도층(15)은 에칭 등에 의해 제거될 수 있다. 제1전도층(13)은 추후 공정에 의해 그 일부가 제거되어 인덕터의 하부 인덕터(도 14a의 35a)의 일부가 된다.
도 11a 내지 도 11b를 참조하면, 제2전도층(15) 및 제1전도층(13)에서 하부 인덕터로 될 부분을 제외한 부분에 감광성 물질(31)을 도포한다. 그리고 에칭 공정 등을 통해 감광성 물질(31) 이외의 부분을 제거함으로써, 도 12a에 도시된 바와 같이, 하부 인덕터(35a)를 형성한다. 하부 인덕터(35a)는 도 12a 내지 도 12b에 도시된 바와 같이, 일정한 간격을 가지는 다수 개로 형성되며, 각각은 추후의 공정에 의해 형성되는 상부 컨덕터(도 15a의 35b)와 각각 연결되어 코일 형상의 인덕터를 형성한다.
도 13a 내지 도 13b를 참조하면, 홀(29)의 내부에는 절연 물질(33)이 충진된다. 충진하는 방법으로는 스크린 인쇄 또는 잉크젯 프린터를 이용한 프린팅 등의 방법이 사용될 수 있다. 절연 물질(33)의 상면이, 도 12b에 도시된 바와 같이, 제2전도층(15)의 상면과 동일하게 하기 위해 연마기 등을 이용하여 절연 물질(33)의 일부를 절삭할 수 있다.
절연 물질(33)로는 절연성을 띄는 강자성체 물질을 사용할 수 있다. 강자성체 물질 중 절연 물질로는 페라이트, 코발트 또는 코발트 합금 시트를 들 수 있 다. 절연 물질(33)로 강자성체 물질을 이용하는 경우 인덕터의 효율이 향상된다. 강자성체 물질을 충진하는 방법으로는, 홀(29)에 강자성 물질을 직접 충진하거나 절연물질에 의해 표면이 도포되어 있는 강자성체 물질을 이용할 수도 있다.
도 14a 내지 도 14b에 도시된 바와 같이, 제2전도층(15)의 상부에는 제3전도층(17)이 적층된다. 제3전도층(17)은 구리 도금 등에 의해 적층될 수 있으며, 추후의 공정에 의해 그 일부가 제거되어 상부 인덕터(도 14a의 35b)가 된다.
도 15a 내지 도 15b에 도시된 바와 같이, 제3전도층(17)의 일부를 에칭 등에 의해 제거함으로써 상부 인덕터(35b)를 형성한다. 상부 인덕터(35b)는 제2전도층(15)에 의해 하부 인덕터(35a)와 전기적으로 연결되어 있다. 따라서 상부 인덕터(35b)와 하부 인덕터(35a)는 각각 코일 형태의 인덕터(inductor)를 형성한다.
이상에서 살펴본 바와 같이, 본 발명에 따른 임베디드 인덕터를 구비한 인쇄회로기판의 제작 방법은 앞서 설명한 커패시터와 저항을 형성하는 공정에서, 하부 인덕터(35a)를 형성하기 위해 제1전도층(13)의 일부를 제거하는 공정만 추가하면 되기 때문에, 인덕터를 형성하기 위한 제작 공정을 단순화할 수 있게 된다.
도 16을 참조하면, 하부 인덕터(35a) 및 하부 인덕터(35b)를 링 형태로 형성할 수도 있다. 이때, 절연물질(33) 또한 이에 대응하는 링 형태로 형성된다.
본 발명의 다른 실시예에 따른 임베디드 인덕터 제작방법에 대해서 도 17a 내지 도 18b를 참조하면서 설명하기로 한다.
도 17a에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 임베디드 인덕터 제작방법은, 제2전도층(15) 상에 감광성 물질(31)을 적층하여 제2전도층(15) 및 제1전도층(13)의 일부를 동시에 제거하고 홀을 형성한다. 그리고 감광성 물질(31)을 제거한 후 에칭 공정 등에 의해 제2전도층(15)의 일부를 제거하여 도 18a 또는 18b와 같이 하부 인덕터(35a)를 형성한다. 그리고 절연물질(33)을 충진하고 제3전도층(17)을 적층한 후 상부 인덕터(35b)를 형성함으로써 인덕터를 완성한다.
이상에서 본 발명의 실시예를 설명하였지만, 본 발명의 다양한 변경예와 수정예도 본 발명의 기술적 사상을 구현하는 한 본 발명의 범위에 속하는 것으로 해석되어야 한다.
본 발명은 유전 물질을 동일한 두께로 가공하는 것이 용이한 임베디드 인쇄회로기판 제작방법을 제공할 수 있다.
본 발명은 커패시터와 저항을 동시에 구현할 수 있는 임베디드 인쇄회로기판 제작방법을 제공할 수 있다.
본 발명은 커패시터 제작 공정을 이용하여 인덕터를 구현할 수 있는 임베디드 인쇄회로기판 제작방법을 제공할 수 있다.

Claims (23)

  1. (a) 기재에 제1전도층 및 제2전도층을 순차적으로 적층하는 단계와;
    (b) 상기 제2전도층에 홀을 형성한 후 유전 물질로 충진하는 단계와;
    (c) 상기 제2전도층 상에 제3전도층을 적층한 후 일부를 제거함으로써 상기 유전 물질의 상부에 위치하는 상부전극 및 상기 제1전도층과 전기적으로 연결되는 패드를 형성하는 단계와;
    (d) 상기 제3전도층 상에 절연층을 적층한 후 상기 상부전극 및 상기 패드와 전기적으로 연결되는 비어홀 및 외층회로를 형성하는 단계;
    를 포함하는 임베디드 인쇄회로기판 제작방법.
  2. 제 1 항에 있어서,
    상기 기재는 동박적층판인 임베디드 인쇄회로기판 제작방법.
  3. 제 1 항에 있어서,
    상기 제1전도층은 상기 제2전도층보다 전기 저항이 큰 임베디드 인쇄회로기판 제작방법.
  4. 제 1 항에 있어서,
    상기 제1전도층은 니켈 합금으로 이루어지는 임베디드 인쇄회로기판 제작방법.
  5. 제 1 항에 있어서,
    상기 제2전도층은 동박인 임베디드 인쇄회로기판 제작방법.
  6. 제 1 항에 있어서,
    상기 홀은 동박 에칭액에 의해 형성되는 임베디드 인쇄회로기판 제작방법.
  7. 제 1 항에 있어서,
    상기 유전 물질은 스크린 인쇄에 의해 충진되는 임베디드 인쇄회로기판 제작방법.
  8. 제 1 항에 있어서,
    상기 유전 물질은 잉크젯 프린터에 의해 충진되는 임베디드 인쇄회로기판 제작방법.
  9. 제 1 항에 있어서,
    상기 홀을 형성한 후 상기 홀에 의해 외부로 노출되는 상기 제1전도층 상에 도전성 물질을 도금하는 임베디드 인쇄회로기판 제작방법.
  10. 제 9 항에 있어서,
    상기 도전성 물질은 금 또는 은으로 이루어지는 임베디드 인쇄회로기판 제작방법.
  11. 제 1 항에 있어서,
    상기 홀을 형성한 후 상기 홀에 의해 외부로 노출되는 상기 제1전도층 상에 표면 조도 형성을 위한 처리를 수행하는 임베디드 인쇄회로기판 제작방법.
  12. 제 1 항에 있어서,
    상기 제3전도층은 구리도금에 의해 형성되는 임베디드 인쇄회로기판 제작방법.
  13. 제 1 항에 있어서,
    상기 제1전도층은 상기 기재의 상부에 적층된 니켈 합금층과 상기 니켈 합금층 상에 적층된 전기 전도도가 우수한 물질로 이루어지는 임베디드 인쇄회로기판 제작방법.
  14. 제 1 항에 있어서,
    상기 기재와 상기 제1전도층 사이에 열전도성이 우수하고 절연성인 열발산층을 개재하는 임베디드 인쇄회로기판 제작방법.
  15. 제 14 항에 있어서,
    상기 열발산층은 폴리머 수지, 세라믹, 또는 폴리머 수지와 세라믹 혹은 금속 중 어느 하나에 의해 형성되는 임베디드 인쇄회로기판 제작방법.
  16. (a) 기재에 제1전도층 및 제2전도층을 순차적으로 적층하는 단계와;
    (b) 상기 제2전도층에 홀을 형성하여 상기 제1전도층의 일부가 외부로 노출되도록 하는 단계와;
    (c) 상기 홀에 의해 노출된 상기 제1전도층의 일부를 제거하여 하부 인덕터의 일부를 형성하는 단계와;
    (d) 상기 홀의 내부를 절연물질로 충진하는 단계와;
    (e) 상기 제2전도층 상에 제3전도층을 적층한 후 그 일부를 제거함으로써 상기 하부 인덕터와 연결되는 상부 인덕터의 일부를 형성하는 단계;
    를 포함하는 임베디드 인쇄회로기판 제작방법.
  17. (a) 기재에 제1전도층 및 제2전도층을 순차적으로 적층하는 단계와;
    (b) 상기 제2전도층과 상기 제1전도층의 일부를 제거하고 홀을 형성하여 상기 기재의 일부가 외부로 노출되도록 하는 단계와;
    (c) 상기 제2전도층의 일부를 제거하여 인덕터의 하부코일의 일부를 형성하는 단계와;
    (d) 상기 홀의 내부를 절연물질로 충진하는 단계와;
    (e) 상기 제2전도층 상에 제3전도층을 적층한 후 상기 제3전도층의 일부를 제거함으로써 상기 하부코일과 연결되는 상부코일의 일부를 형성하는 단계;
    를 포함하는 임베디드 인쇄회로기판 제작방법.
  18. 제 16 항 또는 제 17 항 중 어느 하나의 항에 있어서,
    상기 기재는 동박적층판인 임베디드 인쇄회로기판 제작방법.
  19. 제 16 항 또는 제 17 항 중 어느 하나의 항에 있어서,
    상기 제2전도층은 동박인 임베디드 인쇄회로기판 제작방법.
  20. 제 16 항 또는 제 17 항 중 어느 하나의 항에 있어서,
    상기 홀은 동박 에칭액에 의해 형성되는 임베디드 인쇄회로기판 제작방법.
  21. 제 16 항에 있어서,
    상기 하부 인덕터는 상기 홀에 의해 외부로 노출되는 상기 제1전도층 및 상기제2전도층 상에 감광성 물질을 도포한 후 에칭 공정을 통해서 상기 제1전도층의 일부를 제거함으로써 형성되는 임베디드 인쇄회로기판 제작방법.
  22. 제 16 항 또는 제 17 항 중 어느 하나의 항에 있어서,
    상기 절연물질은 절연성의 강자성 물질인 임베디드 인쇄회로기판 제작방법.
  23. 제 16 항 또는 제 17 항 중 어느 하나의 항에 있어서,
    상기 절연물질은 표면이 절연물질로 처리된 강자성 물질인 임베디드 인쇄회로기판 제작방법.
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