JP5197436B2 - センサーチップ及びその製造方法。 - Google Patents

センサーチップ及びその製造方法。 Download PDF

Info

Publication number
JP5197436B2
JP5197436B2 JP2009044523A JP2009044523A JP5197436B2 JP 5197436 B2 JP5197436 B2 JP 5197436B2 JP 2009044523 A JP2009044523 A JP 2009044523A JP 2009044523 A JP2009044523 A JP 2009044523A JP 5197436 B2 JP5197436 B2 JP 5197436B2
Authority
JP
Japan
Prior art keywords
semiconductor substrate
light transmissive
sensor chip
light
light receiving
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009044523A
Other languages
English (en)
Other versions
JP2010199422A (ja
Inventor
一真 谷田
英夫 沼田
英治 高野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2009044523A priority Critical patent/JP5197436B2/ja
Priority to US12/556,613 priority patent/US20100213564A1/en
Publication of JP2010199422A publication Critical patent/JP2010199422A/ja
Application granted granted Critical
Publication of JP5197436B2 publication Critical patent/JP5197436B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144Devices controlled by radiation
    • H01L27/146Imager structures
    • H01L27/14683Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144Devices controlled by radiation
    • H01L27/146Imager structures
    • H01L27/14601Structural or functional details thereof
    • H01L27/14618Containers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0237Disposition of the redistribution layers
    • H01L2224/02377Fan-in arrangement
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05541Structure
    • H01L2224/05548Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05573Single external layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05639Silver [Ag] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644Gold [Au] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655Nickel [Ni] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666Titanium [Ti] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05671Chromium [Cr] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/05686Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1302Disposition
    • H01L2224/13022Disposition the bump connector being at least partially embedded in the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1302Disposition
    • H01L2224/13024Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/94Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Light Receiving Elements (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Description

本発明は、センサーチップ及びその製造方法に関する。
CCD(Charge Coupled Device)や、CMOS(Comple
mentary Metal−Oxide Semiconductor)イメージセン
サなどを備えたセンサーチップが、デジタルカメラやカメラ付き携帯電話などの電子機器
に広く用いられている。近年、これらの電子機器の小型化、軽量化に伴い、これらの電子
機器に搭載されるセンサーチップの小型化、軽量化が求められている。センサーチップの
小型化、軽量化の技術としてチップサイズパッケージ(Chip Size Packa
ge、以下「CSP」と言う。)が提案されている(例えば、特許文献1参照。)。
CSPでは、例えば、表面にCCD、CMOSセンサーなどの撮像素子から構成される
受光部を有し、裏面に外部端子を有する半導体基板に、表裏面を貫通する貫通孔が設けら
れ、この貫通孔内に導電体層が形成される。さらに、受光部上にはカラーフィルタや、集
光用のマイクロレンズが形成される。この受光部、外部端子等は、半導体ウェハー上に複
数形成され、ダイシング加工されることにより個別のセンサーチップとなる。この製造工
程において、半導体基板の表面に形成された受光部を埃やごみから保護するため、受光部
を含む領域を覆うように光透過性保護部材(例えば、ガラス基板)を形成したセンサーチ
ップが開示されている(例えば、特許文献1、Fig3A参照。)。このセンサーチップ
によれば、表面に受光部を有する半導体基板上に、受光部に開口部を有するパターンの接
着層を設け、この接着層を介して光透過性保護部材を半導体基板に接着する。これにより
、光透過性保護部材と半導体基板の間の受光部上に間隙部を備えるセンサーチップが形成
される。光透過性保護部材は、ガラスなどの無機材料からなる。接着層は、ポリイミド樹
脂などの有機材料からなる。
国際公開2005/022631号。
本発明は、歩留まりを改善する構造を有するセンサーチップを提供する。
本発明の一態様のセンサーチップは、主面に受光部を備えた半導体基板と、前記半導体基板の主面上に設けられ、周囲よりも突出された突出部を備え、前記受光部の側面部及び上面部を一体として覆うように前記突出部が前記半導体基板の主面と接合され、前記受光部の上方に前記半導体基板との間で設けられる中空部を備える光透過性部材と、前記光透過性部材上に設けられた光透過性保護部材とを有することを特徴とする。
本発明の別態様のセンサーチップは、第1面に受光部を備えた半導体基板と、前記半導体基板の第1面と相対向する第2面上に設けられ、周囲よりも突出された突出部を備え、前記受光部と相対向する前記半導体基板の第2面の領域の側面部及び上面部を一体として覆うように前記突出部が前記半導体基板の第2面と接合され、前記受光部と相対向する前記半導体基板の第2面の領域の上方に前記半導体基板との間で設けられる中空部を備える光透過性部材と、前記光透過性部材上に設けられた光透過性保護部材とを有することを特徴とする。
本発明によれば、歩留まりを改善する構造を有するセンサーチップを提供することがで
きる。
本発明の実施例1に係るセンサーチップの装置断面図である。 本発明の実施例1に係るセンサーチップを製造するプロセスを説明する装置断面図である。 本発明の実施例1に係るセンサーチップを製造するプロセスを説明する装置断面図である。 本発明の実施例1に係るセンサーチップを製造するプロセスを説明する装置断面図である。 本発明の実施例1に係るセンサーチップを製造するプロセスを説明する装置断面図である。 本発明の実施例1に係るセンサーチップを製造するプロセスを説明する装置断面図である。 本発明の実施例1に係るセンサーチップを製造するプロセスを説明する装置断面図である。 本発明の実施例1に係るセンサーチップを製造するプロセスを説明する装置断面図である。 本発明の実施例2に係るセンサーチップの装置断面図である。 本発明の実施例3に係るセンサーチップの装置断面図である。 本発明の実施例3に係るセンサーチップを製造するプロセスを説明する装置断面図である。 本発明の実施例3に係るセンサーチップを製造するプロセスを説明する装置断面図である。 本発明の実施例3に係るセンサーチップを製造するプロセスを説明する装置断面図である。 本発明の実施例3に係るセンサーチップを製造するプロセスを説明する装置断面図である。 本発明の実施例3に係るセンサーチップを製造するプロセスを説明する装置断面図である。 本発明の実施例3に係るセンサーチップを製造するプロセスを説明する装置断面図である。 本発明の実施例3に係るセンサーチップを製造するプロセスを説明する装置断面図である。 本発明の実施例3に係るセンサーチップを製造するプロセスを説明する装置断面図である。 本発明の実施例3に係るセンサーチップを製造するプロセスを説明する装置断面図である。 本発明の実施例3に係るセンサーチップを製造するプロセスを説明する装置断面図である。
以下、本発明の実施例について図面を参照しながら説明する。
図1は、本発明の実施例1に係るセンサーチップ1を示す断面図である。図2から図8
は、本発明の実施例1に係るセンサーチップ1の製造工程の一部を示す断面図である。
センサーチップ1の半導体基板2の第1面(図1中の半導体基板2の上面)には、フォ
トダイオードやトランジスタ等が形成された受光部3が設けられている。また、半導体基
板2の第1面には、受光部3のフォトダイオードやトランジスタ等を結ぶ配線回路で構成
される能動素子領域(図示せず)が設けられている。さらに、半導体基板2の第1面には
、受光部3、能動素子領域に電気接続され、電気信号の入出力や、電源の供給などを行う
複数の電極(図示せず)が設けられている。受光部3、能動素子領域、電極は、所謂イメ
ージセンサを構成している。
半導体基板2には、半導体基板2の第1面と第2面(図1中の半導体基板2の下面)を
貫通する貫通孔8が形成され、貫通孔8の内壁面から半導体基板の第2面に亘って絶縁膜
(図示せず)が形成されている。貫通孔8内には貫通配線層9が形成されている。貫通配
線層9は、半導体基板2の第1面に形成された前述の電極(図示せず)と第2面に形成さ
れた外部端子11(例えば、半田ボール)とを電気的に接続している。半導体基板2の第
2面の外部端子11以外の領域は保護膜10により覆われている。
半導体基板2の第1面に形成された受光部3上には、カラーフィルタ(図示せず)、オ
ーバーコート膜(図示せず)、マイクロレンズ4が形成されている。カラーフィルタ、オ
ーバーコート膜、マイクロレンズ4は、一般に有機材料で構成される。
半導体基板2の第1面上には、受光部3の周囲及び上方を囲うように光透過性部材5が
形成されている。これにより、半導体基板2と光透過性部材5との間の受光部3上方に中
空部7が形成される。さらに、光透過性部材5上には、光透過性保護部材6が形成されて
いる。このように、光透過性部材5が半導体基板2の主面上に、受光部3の周囲及び上方
を囲うように形成され、さらに光透過性部材5上に光透過性保護部6が形成されることに
より、中空部7の光透過性保護部材6側は、すべて光透過性部材5で覆われる。このため
、中空部7内において、光透過性保護部材6と光透過性部材5の界面は露出されない。こ
れにより、従来のように、ドライエッチング法やCVD法、スパッタ法などの高真空プロ
セスの工程において、中空部の内圧が増加した場合に、光透過性保護部材と光透過性部材
(接着層)の界面において、界面角部を起点として剥離が生じ、光透過性保護部材が半導
体基板からはずれ、歩留まりが低下するという問題を低減することができる。
なお、有機材料から構成された光透過性部材5は、半導体基板2の第1面に形成された
有機材料から構成されるカラーフィルタ、オーバーコート膜、マイクロレンズ4等を介し
て半導体基板2の第1面に接合される。このため、半導体基板2の第1面と光透過性部材
5は、有機材料同士の接合であるため、半導体基板2の第1面と光透過性部材5との接着
性は良好である。
また、光透過性部材5は、半導体基板2の第1面との接着性を有していてもよいし、接
着性を有していなくてもよい。接着性を有する場合には、熱圧着、UV接着等により、光
透過性部材5が半導体基板2の第1面に直接接着される。また、接着性を有さない場合に
は、例えば、光透過性部材5と半導体基板2の第1面は、エポキシ系樹脂、ポリイミド系
樹脂、又はアクリル系樹脂等からなる接着剤を介して接着される。
また、一般に有機材料と無機材料の(単位面積当たりの)接着性は弱いが、本実施例で
は、有機材料である光透過性部材5と、無機材料である光透過性保護部材6の接着であっ
ても、光透過性部材5と光透過性部材6は従来に比べ広い面積で接着するため、接着強度
が増加する。
さらに、光透過性部材5は、光透過性保護部材6と同程度の屈折率を有することが好ま
しい。具体的には、光透過性部材5の屈折率と、光透過性保護部材6の屈折率との差が0
.1以内であることが好ましい。光透過性部材5は、光透過性保護部材6と共に、受光部
3を覆うように設けられている。このため、光や電子は、光透過性部材5と、光透過性保
護部材6を透過して受光部3に入射する。光透過性部材5の屈折率と、光透過性保護部材
6の屈折率とを同程度とすることにより、光透過性部材5と光透過性保護部材6との接着
面(界面)における入射光の屈折、反射等を考慮する必要がなくなり、従来の光学設計を
用いることができる。また、光透過性部材5の屈折率と、光透過性保護部材6の屈折率と
の差が0.1以内でない場合であっても、光透過性部材5の屈折率等の光学特性が既知で
あれば、光学設計の最適化は容易である。
次に、本実施例に係るセンサーチップの製造方法について、図2から図8を参照して説
明する。図2から図8には、同一半導体基板上に2つセンサーチップを同時に形成し、こ
の2つのセンサーチップを個片化することにより、2つの個別のセンサーチップを製造す
る工程を示す。
まず、図2に示すように、半導体基板2の第1面にフォトダイオードやトランジスタか
ら構成される受光部3と、フォトダイオードやトランジスタ等を結ぶ配線回路で構成され
る能動素子領域(図示せず)を形成する。さらに、受光部3、能動素子領域の周囲には、
受光部3、能動素子領域に電気接続され、電気信号の入出力や、電源の供給などを行う複
数の電極(図示せず)を形成する。次いで、半導体基板2の第1面には、有機材料からな
る、カラーフィルタ(図示せず)、オーバーコート膜(図示せず)、マイクロレンズ4を
形成する。
次に、図3、図4に順に示すように、光透過性部材5を表面に備えた光透過性保護部材
6を、光透過性部材5を介して半導体基板2の第1面上に接着する。光透過性部材5は、
受光部3の周囲及び上方を囲うように表面に突出部12を備えている。光透過性保護部材
6は、突出部12を備えた光透過性部材5を表面に備え、突出部12を介して半導体基板
2に接着される。これにより、光透過性部材5と半導体基板2の間の受光部3上には中空
部7が形成される。
光透過性部材5は、半導体基板2の第1面に対して接着性を有していてもよい。その場
合、熱圧着、UV接着等により、光透過性部材5の突出部12が半導体基板2の第1面に
直接接着される。また、光透過性部材5は、半導体基板2の第1面に対して接着性を有し
ていなくてもよい。その場合、光透過性部材5の突出部12と半導体基板2の第1面は、
エポキシ系樹脂、ポリイミド系樹脂、又はアクリル系樹脂等からなる接着剤を介して接着
される。
また、光透過性部材5は、例えば、所定のパターンのマスクを用いてドライエッチング
法又はウェットエッチング法で形成されてもよいし、又は光透過性保護部材5が感光性を
有する有機材料や無機材料、有機・無機ハイブリット材料などで構成される場合は、リソ
グラフィーによって形成されてもよい。また、光透過性部材5が光硬化性を有する有機材
料や無機材料、有機・無機ハイブリット材料などで構成される場合は、所定のスタンプマ
スクを用いて、UVインプリント法や熱インプリント法によって形成されてもよい。
次に、図5に示すように、半導体基板2の第2面から機械研削、化学機械研磨(Che
mical Mechanical Polishing)、ウェットエッチング、ドラ
イエッチング法等によりエッチングすることにより、半導体基板2を薄化する。これによ
り、半導体基板2の厚さを、50〜150μm程度とする。
次に、図6に示すように、所定のパターンのマスクを用いて、プラズマエッチング法に
より半導体基板2の第2面から貫通孔8を形成する。これにより、貫通孔8から、半導体
基板2の第1面に形成されている電極を露出させる。
次に、図7に示すように、所定のパターンのマスクを用いて、スパッタ法、CVD法(
Chemical Vapor Deposition法)、蒸着法、めっき法、印刷法
により、貫通孔8から露出された電極に内接するとともに、半導体基板2の第2面に亘る
貫通配線層9を形成する。貫通配線層9は、例えば、高抵抗金属材料(Ti、TiN、T
iW、Ni、NiV、NiFe、Cr、TaN、CoWP等)、又は低抵抗金属材料(A
l、Al−Cu、Al−Si−Cu、Cu、Au、Ag、半田材等)、導電性樹脂が単層
、若しくは複数層状に形成される。なお、貫通配線層9と半導体基板2の間には絶縁のた
め、貫通孔8内から半導体基板2の第2面に亘って、貫通配線層9と半導体基板2の間に
絶縁層(図示せず)を形成する。
次に、図8に示すように、半導体基板の第2面に、貫通配線層9に接して外部端子11
を形成する。外部端子11は、例えば、半田材で形成される。さらに、半導体基板2の第
2面の外部端子11以外の領域に、保護膜10を形成する。保護部材10は、例えば、ポ
リイミド、エポキシ樹脂、ソルダーレジスト材で形成される。次いで、半導体基板2、光
透過性部材5、光透過性保護部材6をダイサーの切削ブレードにより切断することにより
、図1に示す個片のセンサーチップ1が得られる。
本実施例のセンサーチップの製造方法によれば、光透過性部材5を光透過性保護部材6
側にあらかじめ形成するため、光透過性部材5の形成に失敗しても、無機材料である光透
過性保護部材6上に形成された光透過性部材5は、有機剥離液などで容易に剥離・洗浄・
リワークが可能である。
図9は、本発明の実施例2に係るセンサーチップ21を示す断面図である。実施例1に
係るセンサーチップ1と同様の構成については、同じ符号を付し、説明を省略する。
実施例2に係るセンサーチップ21は、光透過性部材5が半導体基板2の主面上に、受
光部3の周囲及び上方を囲うように形成され、さらに光透過性部材5上に光透過性保護部
6が形成されることにより、中空部7の光透過性保護部材6側は、すべて光透過性部材5
で覆うことにより、歩留まり低下するという従来の問題を低減している点で実施例1に係
るセンサーチップ1と同様である。
実施例2に係るセンサーチップ21が、実施例1に係るセンサーチップ1と異なる点は
、光透過性部材5が外縁部において半導体基板2との間に間隙22を備えている点である
。また、光透過性保護部材5は、実施例1と同様に光透過性保護部材6の外縁部まで形成
されていることである。
この構成により以下の効果が得られる。即ち、光透過性部材5が外縁部において間隙2
2を備えることにより、実施例1のセンサーチップの製造方法の説明の図8に示したよう
に、同一基板上に形成されたセンサーチップをダイサーで個片化する際に、間隙22の位
置において半導体基板2、光透過性部材5、光透過性保護部材6を切断することにより、
切断箇所における光透過性部材5の厚さを薄くすることができる。これにより、切断に用
いる切削ブレードが光透過性部材5を切削する際に目詰まりが起こることを抑制でき、歩
留まりを改善することができる
さらに、光透過性保護部材5は、実施例1と同様に光透過性保護部材6の外縁部まで形
成されていることにより、間隙22内の光透過性保護部材6側は、全て光透過性部材5で
覆われ、間隙22内に光透過性保護部材6と光透過性部材5の界面は露出されない。これ
により、光透過性保護部材と接着層の界面角部を起点として剥離が生じ、光透過性保護部
材が半導体基板からはずれ、歩留まりが低下するという問題を低減でき、さらに歩留まり
を改善することができる。
本発明の実施例2に係るセンサーチップの製造方法は、本発明の実施例1に係るセンサ
ーチップの製造方法と同様である。実施例1に係るセンサーチップの製造方法の図3に示
す工程において、図9に示すような突出部12に間隙22を備えた光透過性部材5を用い
ることで実施例2に係るセンサーチップ21を製造することができる。また、実施例2に
係るセンサーチップの製造方法においても、実施例1に係るセンサーチップの製造方法に
よる効果と同様の効果が得られる。
図10は、本発明の実施例3に係るセンサーチップ31を示す断面図である。図11か
ら図20は、本発明の実施例3に係るセンサーチップの製造工程の一部を示す断面図であ
る。実施例1に係るセンサーチップ1と同様の構成については、同じ符号を付し、説明を
省略する。
本実施例は、本発明に係るセンサーチップに搭載される撮像素子として裏面照射型撮像
素子を用いた例である。
半導体基板2の第1面(図10中の半導体基板2の下面)にはフォトダイオードやトラ
ンジスタ等が形成された受光部3が設けられている。また、半導体基板2の第1面には、
受光部3のフォトダイオードやトランジスタ等を結ぶ配線回路で構成される能動素子領域
(図示せず)が設けられている。さらに、半導体基板2の第1面には、受光部3、能動素
子領域に電気接続され、電気信号の入出力や、電源の供給などを行う複数の電極(図示せ
ず)が設けられている。受光部3は、半導体基板2の第2面(図10中の半導体基板2の
上面)に入射し、半導体基板2を透過してくる光や電子等のエネルギー線を受光する。受
光部3、能動素子領域、電極は、所謂裏面照射型イメージセンサを構成している。
半導体基板2の第1面には、貫通孔33を持つ支持材32が貼り合わせられ、貫通孔3
3の内壁面から支持材32の表面に亘って絶縁膜(図示せず)が形成されている。貫通孔
33内には貫通配線層34が形成されている。貫通配線34は、半導体基板2の第1面に
形成された前述の電極(図示せず)と支持材32の表面に形成された外部端子36(例え
ば、半田ボール)とを電気的に接続している。支持材32の表面の外部端子36以外の領
域は保護膜35により覆われている。
半導体基板2の第2面上にはカラーフィルタ(図示せず)、オーバーコート膜(図示せ
ず)、マイクロレンズ4が形成されている。カラーフィルタ、オーバーコート膜、マイク
ロレンズ4は、一般に有機材料で構成される。
半導体基板2の第2面上には、受光部3に対応する領域の周囲及び上方を囲うように光
透過性部材5が形成されている。ここで、「対応する」とは、半導体基板の第1面上の受
光部3が形成された領域と、その領域の裏面に位置する半導体基板の第2面上の領域との
関係を言う。これにより、半導体基板2と光透過性部材5との間の受光部3に対応する領
域上方に中空部7が形成される。さらに、光透過性部材5上には、光透過性部材5に平行
に光透過性保護部材6が形成されている。このように、光透過性部材5が半導体基板2の
主面上に、受光部3に対応する領域の周囲及び上方を囲うように形成され、さらに光透過
性部材5上に光透過性保護部6が形成されることにより、中空部7の光透過性保護部材6
側は、すべて光透過性部材5で覆われる。このため、中空部7内において、光透過性保護
部材6と光透過性部材5の界面は露出されない。これにより、従来のように、ドライエッ
チング法やCVD法、スパッタ法などの高真空プロセスの工程において、中空部の内圧が
増加すると、光透過性保護部材と光透過性部材(接着層)の界面において、界面角部を起
点として剥離が生じ、光透過性保護部材が半導体基板からはずれ、歩留まりが低下すると
いう問題を低減することができる。
また、本実施例の構造においても、実施例2で説明したように、光透過性部材5が外縁
部において半導体基板2との間に間隙22を備え、かつ、光透過性保護部材6の外縁部ま
で形成されている構造としてもよい。こうすることにより、実施例2と同様の効果が得ら
れる。
さらに、本実施例のセンサーチップでは裏面照射型の撮像素子を用いるため、実施例1
のセンサーチップに比べ、受光部3における光損失を低減することができる。
次に、本実施例に係るセンサーチップの製造方法について、図11から図20を参照し
て説明する。図11から図20には、同一半導体基板上に2つセンサーチップを同時に形
成し、この2つのセンサーチップを個片化することにより、2つの個別のセンサーチップ
を形成する工程を示す。
まず、図11に示すように、半導体基板2の第1面にフォトダイオードやトランジスタ
から構成される受光部3と、フォトダイオードやトランジスタ等を結ぶ配線回路で構成さ
れる能動素子領域(図示せず)を形成する。さらに、受光部3、能動素子領域の周囲には
、受光部3、能動素子領域に電気接続され、電気信号の入出力や、電源の供給などを行う
複数の電極(図示せず)を形成する。
次に、図12、図13に順に示すように、半導体基板2の第1面と、支持部材32を貼
り合わせる。貼り合わせの方法は、エポキシ系樹脂、ポリイミド系樹脂、アクリル系樹脂
等からなる接着剤を介して貼り合わせてもよいし、水素結合や陽極酸化接合等により直接
貼り合わせてもよい。支持部材32は、例えば、シリコン、ガリウムヒ素、ホウ圭酸ガラ
ス、石英ガラス、ソーダ石灰ガラス、エポキシ樹脂、ポリイミド樹脂等で構成される。
次に、図14に示すように、半導体基板2の第2面から、機械研磨、化学機械研磨、ウ
ェットエッチング、ドライエッチング法等によりエッチングすることにより、半導体基板
2を薄化する。半導体基板2は、第2面に入射する光や電子等のエネルギー線が半導体基
板2を透過し、第1面に形成された受光部3のフォトダイオードで収集できる厚さまで薄
化する。このため、半導体基板2の厚さは、例えば、1〜20μm程度であることが望ま
しい。次いで、半導体基板2の第2面上に、カラーフィルタ(図示せず)、オプティカル
ブラック層(図示せず)、マイクロレンズ4を形成する。
次に、図15、図16に順に示すように、光透過性部材5を表面に備えた光透過性保護
部材6を、光透過性部材5を介して半導体基板2の第1面上に接着する。光透過性部材5
は、受光部3の周囲及び上方を囲うように表面に突出部12を備えている。光透過性保護
部材6は、突出部12を備えた光透過性部材5を表面に備え、突出部12を介して半導体
基板2に接着される。これにより、光透過性部材5と、半導体基板2の第1面に形成され
た受光部3に対応する第2面上の領域との間に中空部7が形成される。
次に、図17に示すように、支持材32の表面から、機械研磨、化学機械研磨、ウェッ
トエッチング、ドライエッチング法等によりエッチングすることにより、支持材32を薄
化する。これにより、支持材32の厚さを、50〜50μm程度とする。
次に、図18に示すように、所定のパターンのマスクを用いて、プラズマエッチング法
により支持材32の表面から貫通孔33を形成する。これにより、貫通孔33から、半導
体基板2の第1面に形成されている電極を露出させる。
次に、図19に示すように、所定のパターンのマスクを用いて、スパッタ法、CVD法
、蒸着法、めっき法、印刷法により、貫通孔32から露出された電極に内接するとともに
、支持材32の表面に亘る貫通配線34を形成する。なお、例えば、支持材32がシリコ
ン等で構成される場合には、貫通配線34と支持材32の間の絶縁のため、貫通孔33内
から支持材32の表面に亘って、貫通配線34と支持材32の間に絶縁層(図示せず)を
形成する。
次に、図20に示すように、支持材32の表面に、貫通配線33に接して外部端子36
を形成する。次いで、支持材32の表面の外部端子36以外の領域に、保護膜35を形成
する。次いで、支持材32、半導体基板2、光透過性部材5、光透過性保護部材6をダイ
サーの切削ブレードにより切断することにより、図10に示す個片のセンサーチップ31
が得られる。
本実施例に係るセンサーチップの製造方法においても、実施例1に係るセンサーチップ
の製造方法による効果と同様の効果が得られる。
なお、前述した各実施形態は、本発明の理解を容易にするためのものであり、本発明を
限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更/
改良されうると共に、本発明にはその等価物も含まれる。
1、 21、31 センサーチップ
2 半導体基板
3 受光部
4 マイクロレンズ
5 光透過性部材
6 光透過性保護部材
7 中空部
8、33 貫通孔
9、34 貫通配線層
10、35 保護膜
11、36 外部端子
22 間隙
32 支持材

Claims (5)

  1. 主面に受光部を備えた半導体基板と、
    前記半導体基板の主面上に設けられ、周囲よりも突出された突出部を備え、前記受光部の側面部及び上面部を一体として覆うように前記突出部が前記半導体基板の主面と接合され、前記受光部の上方に前記半導体基板との間で設けられる中空部を備える光透過性部材と
    前記光透過性部材上に設けられた光透過性保護部材と
    を有することを特徴とするセンサーチップ。
  2. 第1面に受光部を備えた半導体基板と、
    前記半導体基板の第1面と相対向する第2面上に設けられ、周囲よりも突出された突出部を備え、前記受光部と相対向する前記半導体基板の第2面の領域の側面部及び上面部を一体として覆うように前記突出部が前記半導体基板の第2面と接合され、前記受光部と相対向する前記半導体基板の第2面の領域の上方に前記半導体基板との間で設けられる中空部を備える光透過性部材と
    前記光透過性部材上に設けられた光透過性保護部材と
    を有することを特徴とするセンサーチップ。
  3. 前記光透過性部材は、カラーフィルタ及びオーバーコート膜の少なくとも一つを介して前記半導体基板に接着されることを特徴とする請求項1または2に記載のセンサーチップ。
  4. 前記光透過性部材及び前記光透過性保護部材は前記受光部を覆うように設けられ、前記光透過性部材の屈折率と、前記光透過性保護部材の屈折率との差が0.1以内であることを特徴とする請求項1乃至3いずれか1項に記載のセンサーチップ。
  5. 前記光透過性部材は外縁部において、前記半導体基板側に前記半導体基板との間で間隙を備え、かつ、前記前記光透過性保護部材側では前記光透過性保護部材の外縁部まで延在されていることを特徴とする請求項1乃至4いずれか1項に記載のセンサーチップ。
JP2009044523A 2009-02-26 2009-02-26 センサーチップ及びその製造方法。 Expired - Fee Related JP5197436B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2009044523A JP5197436B2 (ja) 2009-02-26 2009-02-26 センサーチップ及びその製造方法。
US12/556,613 US20100213564A1 (en) 2009-02-26 2009-09-10 Sensor chip and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009044523A JP5197436B2 (ja) 2009-02-26 2009-02-26 センサーチップ及びその製造方法。

Publications (2)

Publication Number Publication Date
JP2010199422A JP2010199422A (ja) 2010-09-09
JP5197436B2 true JP5197436B2 (ja) 2013-05-15

Family

ID=42630228

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009044523A Expired - Fee Related JP5197436B2 (ja) 2009-02-26 2009-02-26 センサーチップ及びその製造方法。

Country Status (2)

Country Link
US (1) US20100213564A1 (ja)
JP (1) JP5197436B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010245121A (ja) * 2009-04-01 2010-10-28 Toshiba Corp 半導体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03270073A (ja) * 1990-03-19 1991-12-02 Toshiba Corp InSbフォトダイオードアレイ素子
JP3910907B2 (ja) * 2002-10-29 2007-04-25 新光電気工業株式会社 キャパシタ素子及びこの製造方法、半導体装置用基板、並びに半導体装置
JP4542768B2 (ja) * 2003-11-25 2010-09-15 富士フイルム株式会社 固体撮像装置及びその製造方法
JP4838501B2 (ja) * 2004-06-15 2011-12-14 富士通セミコンダクター株式会社 撮像装置及びその製造方法
US7675131B2 (en) * 2007-04-05 2010-03-09 Micron Technology, Inc. Flip-chip image sensor packages and methods of fabricating the same
JP2008305972A (ja) * 2007-06-07 2008-12-18 Panasonic Corp 光学デバイス及びその製造方法、並びに、光学デバイスを用いたカメラモジュール及び該カメラモジュールを搭載した電子機器
WO2009009765A1 (en) * 2007-07-11 2009-01-15 Cubic Corporation Flip chip quantum well modulator
CN101369592A (zh) * 2007-08-14 2009-02-18 鸿富锦精密工业(深圳)有限公司 影像感测器
JP4693827B2 (ja) * 2007-09-20 2011-06-01 株式会社東芝 半導体装置とその製造方法
DE102007053839B4 (de) * 2007-11-12 2009-09-24 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verwendung eines beschichteten, transparenten Substrats zur Beeinflussung der menschlichen Psyche
US20090224343A1 (en) * 2008-03-06 2009-09-10 Micron Technology, Inc. Methods of forming imager devices, imager devices configured for back side illumination, and systems including the same
US7919348B2 (en) * 2008-06-13 2011-04-05 Aptina Imaging Corporation Methods for protecting imaging elements of photoimagers during back side processing
US7859033B2 (en) * 2008-07-09 2010-12-28 Eastman Kodak Company Wafer level processing for backside illuminated sensors
JP2010114320A (ja) * 2008-11-07 2010-05-20 Panasonic Corp 半導体装置

Also Published As

Publication number Publication date
JP2010199422A (ja) 2010-09-09
US20100213564A1 (en) 2010-08-26

Similar Documents

Publication Publication Date Title
JP4693827B2 (ja) 半導体装置とその製造方法
JP5324890B2 (ja) カメラモジュールおよびその製造方法
JP3881888B2 (ja) 光デバイスの製造方法
US7083999B2 (en) Optical device, method of manufacturing the same, optical module, circuit board and electronic instrument
US7981727B2 (en) Electronic device wafer level scale packages and fabrication methods thereof
KR101547091B1 (ko) 반도체 장치
TWI508235B (zh) 晶片封裝體及其製作方法
JP2010040672A (ja) 半導体装置およびその製造方法
WO2010116584A1 (ja) 光学デバイス、電子機器、及びその製造方法
JP4922342B2 (ja) 電子デバイスパッケージ及びその製造方法
JP2011146486A (ja) 光学デバイスおよびその製造方法ならびに電子機器
JP2009064839A (ja) 光学デバイス及びその製造方法
JP4095300B2 (ja) 光デバイス及びその製造方法、光モジュール、回路基板並びに電子機器
US20090050995A1 (en) Electronic device wafer level scale packges and fabrication methods thereof
JP5342838B2 (ja) カメラモジュール及びその製造方法
TWI442535B (zh) 電子元件封裝體及其製作方法
CN109698208A (zh) 图像传感器的封装方法、图像传感器封装结构和镜头模组
CN107369695B (zh) 晶片封装体与其制造方法
JP2010245121A (ja) 半導体装置
CN109103208B (zh) 一种影像传感芯片的封装方法及封装结构
JP4450168B2 (ja) 半導体装置の製造方法および半導体装置用カバー
JP4468427B2 (ja) 半導体装置の製造方法
JP4407800B2 (ja) 半導体装置の製造方法
JP5197436B2 (ja) センサーチップ及びその製造方法。
JP2012049401A (ja) 光センサの製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110318

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20111125

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20111205

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120926

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120928

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121127

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20121127

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20121127

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130108

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130205

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160215

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160215

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees