WO2006016589A1 - 誘電層構成材料の製造方法及びその製造方法で得られた誘電層構成材料、誘電層構成材料を用いてキャパシタ回路形成部材を製造する方法及びその製造方法で得られたキャパシタ回路形成部材及び、該誘電層構成材料又は／及びキャパシタ回路形成部材を用いて得られる多層プリント配線板。 - Google Patents

誘電層構成材料の製造方法及びその製造方法で得られた誘電層構成材料、誘電層構成材料を用いてキャパシタ回路形成部材を製造する方法及びその製造方法で得られたキャパシタ回路形成部材及び、該誘電層構成材料又は／及びキャパシタ回路形成部材を用いて得られる多層プリント配線板。 Download PDF

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Kensuke Nakamura
Kazuhiro Yamazaki
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Definitions

  • a multilayer printed wiring board obtained using Z and a capacitor circuit forming member obtained using Z and a capacitor circuit forming member.
  • the invention according to the present application relates to a method for manufacturing a dielectric layer constituent material, a dielectric layer constituent material obtained by the manufacturing method, a method for manufacturing a capacitor circuit forming member using the dielectric layer constituent material, and a manufacturing method thereof
  • a capacitor circuit forming member obtained by the method, and a multilayer printed wiring board containing a capacitor circuit manufactured using the dielectric layer constituting material or Z and the capacitor circuit forming member are provided.
  • a multilayer printed wiring board with a built-in capacitor circuit uses one or more of the insulating layers located in the inner layer as a dielectric layer, and is used as an inner layer circuit located on both sides of the dielectric layer.
  • the first electrode circuit and the second electrode circuit as a capacitor have been used in a confronting manner. Therefore, such a capacitor circuit was sometimes referred to as a built-in capacitor circuit.
  • the manufacturing method shown in FIGS. 22 to 24 has been adopted.
  • the dielectric layer forming material metal-clad dielectric 2 with conductor layers 4 on both sides of the dielectric layer 3 shown in Fig. 22 (a)
  • the conductor layer 4 on one side is etched to form the first electrode circuit 5.
  • the dielectric layer in a portion other than the region where the first electrode circuit 5 is formed is exposed.
  • the second electrode circuit 6 is a surface that is substantially free of etching force.
  • the pre-preder 7 and the metal foil 4 are bonded to both surfaces of the dielectric layer constituting material Id on which the first electrode circuit 5 is formed, and the state shown in FIG. 23 (d) is obtained.
  • the metal layer 4 located in the outer layer is processed into the outer layer circuit 22 by etching or the like, and a four-layer multilayer printed wiring board 20 ′ having a built-in capacitor circuit as shown in FIG. 24 (e) is obtained. It is. [0005]
  • the dielectric layer extends over the entire surface of the multilayer printed wiring board, and the power line and signal other than the capacitor circuit are provided.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 09-116247.
  • Patent Document 2 Japanese Patent Laid-Open No. 2000-323845
  • Patent Document 3 Japanese Patent Laid-Open No. 08-125302
  • Patent Document 1 Japanese Patent Application Laid-Open No. 09-116247
  • Patent Document 2 JP 2000-323845 A
  • Patent Document 3 Japanese Patent Laid-Open No. 08-125302
  • Patent Document 1 Japanese Patent Laid-Open No. 09-116247
  • Patent Document 2 Japanese Patent Laid-Open No. 2000-323845
  • Patent Document 3 Japanese Patent Laid-Open No. 08-125302
  • a capacitor is required as a basic quality to have as much electric capacity as possible.
  • the inventors of the present invention have obtained a satisfactory capacitor by using a dielectric layer constituting material obtained by the following production method and a capacitor circuit forming member produced using this dielectric layer constituting material. He came up with a method for manufacturing multilayer printed wiring boards with built-in circuits.
  • the manufacturing method of the dielectric layer constituent material used for forming the built-in capacitor circuit of the multilayer printed wiring board according to the present invention includes the following steps a and b.
  • Step a a first conductor layer, a Z-dielectric layer, a Z-dielectric layer, and a metal-clad dielectric including a three-layer structure, wherein the first conductor layer is etched to form a first electrode circuit.
  • One electrode circuit formation process One electrode circuit formation process.
  • 1Mb A dielectric layer removing step for removing a dielectric layer exposed between the first electrode circuits to form a capacitor circuit forming member.
  • the metal-clad dielectric used in the step a is a first conductor layer Z dielectric layer Z
  • the dielectric layer constituent material is manufactured using a metal-clad dielectric having a five-layer structure including a three-layer structure of two conductor layers and a third conductor layer provided on the second conductive layer via an insulating layer. Is also preferable.
  • the metal-clad dielectric used in the step a includes a three-layer structure of a first conductor layer, a Z dielectric layer, and a second conductor layer, and includes a support on the second conductive layer. It is also preferable to produce the dielectric layer constituent material using a metal-clad dielectric.
  • the dielectric layer removing step it is preferable to employ a method of dissolving and removing using a chemical reaction in order to remove the dielectric layer exposed between the first electrode circuits. It is preferable to use desmear treatment.
  • the dielectric layer removing step in order to remove the dielectric layer exposed between the first electrode circuits, it is preferable to employ a removal method by mechanical processing, and blasting is preferably used. Preferred.
  • the manufacturing method of the capacitor circuit forming member according to the present invention includes the following three manufacturing methods.
  • the first capacitor circuit forming member is manufactured by using the metal-clad dielectric having a three-layer structure of the first conductor layer, the Z dielectric layer, and the second conductor layer to manufacture the dielectric layer constituent material by the above-described method. Furthermore, the present invention provides a method for producing a chip-shaped capacitor circuit forming member, wherein the second electrode circuit is formed by removing unnecessary portions of the second conductor layer of the dielectric layer constituting material.
  • the method for producing the second capacitor circuit forming member includes the first conductor layer Z dielectric layer Z second conductor layer Z insulating layer Z third conductor layer and a metal-clad dielectric having a five-layer structure.
  • a dielectric layer constituent material is manufactured by the method, and an unnecessary portion of the second conductor layer of the dielectric layer constituent material is removed to form a second electrode circuit. It is a manufacturing method of the sheet-like capacitor circuit formation member of the layer constitution of a conductor layer.
  • the third method for manufacturing a capacitor circuit forming member includes a first conductor layer, a Z dielectric layer, a second conductor layer, a Z support layer, and a four-layered metal-clad dielectric. A component material is manufactured, and further, an unnecessary portion of the second conductor layer of the dielectric layer component material is removed to form a second electrode circuit. This is a manufacturing method for a capacitor-shaped capacitor circuit forming member.
  • the dielectric layer constituting materials according to the present invention can be roughly classified into three types. Therefore, it is classified into three types.
  • the first dielectric layer constituting material is obtained by the above-described method for producing a dielectric layer constituting material using a metal-clad dielectric having a three-layer structure of a first conductor layer, a Z dielectric layer, and a second conductor layer.
  • the first electrode circuit, the dielectric layer positioned below the first electrode circuit, and the second conductor layer are provided.
  • the second dielectric layer constituent material includes a first conductor layer, a Z dielectric layer, a second conductor layer, a Z insulating layer, and a third conductor layer. It is obtained by a method of manufacturing a constituent material, and has a layer configuration of a first electrode circuit, a dielectric layer located under the first electrode circuit, a second conductor layer, an insulating layer, and a third conductor layer. It is characterized by.
  • the third dielectric layer constituting material is a first conductor layer, a Z dielectric layer, a second conductor layer, and a support layer. What is obtained by the method is characterized by comprising a layer configuration of a first electrode circuit, a dielectric layer located under the first electrode circuit, a second conductor layer, and a support layer. .
  • the capacitor circuit forming member according to the present invention is obtained by further processing the above-mentioned dielectric layer constituent material, it can be roughly divided into three types as with the dielectric layer constituent material.
  • the first capacitor circuit forming member uses the metal-clad dielectric having a three-layer structure of the first conductor layer Z dielectric layer Z second conductor layer to produce a dielectric layer constituent material by the above-described method, It is a chip-shaped capacitor circuit forming member obtained in an individually separated state by removing unnecessary portions of the second conductor layer of the dielectric layer constituent material to form a second electrode circuit.
  • the second capacitor circuit forming member includes a first conductor layer, a Z dielectric layer, a Z second conductor layer, a Z insulating layer, and a Z third conductor layer.
  • Capacitor circuit layer Z insulating layer Z third conductor layer obtained by manufacturing the layer constituent material and further removing the unnecessary part of the second conductor layer of the dielectric layer constituent material to form the second electrode circuit layer It is a sheet-like capacitor circuit formation member of composition.
  • the third capacitor circuit forming member includes a first conductor layer, a Z dielectric layer, a second conductor layer, and a support layer.
  • a capacitor circuit layer Z obtained by removing unnecessary portions of the second conductor layer of the dielectric layer constituting material and forming a second electrode circuit, a sheet-like capacitor having a layer structure of the Z support layer It is a circuit forming member.
  • a multilayer printed wiring board having a built-in capacitor circuit can be manufactured based on a conventional method, and the multilayer printed wiring board is of high quality.
  • the dielectric layer constituent material obtained by the above method for producing a dielectric layer constituent material does not have an extra dielectric layer portion, the built-in capacitor which is the final product using the dielectric layer constituent material according to the present invention.
  • the quality of the multilayer printed wiring board provided with the circuit is drastically improved. The invention's effect
  • the dielectric layer constituting material according to the present invention and the method of manufacturing a capacitor circuit forming member produced using the dielectric layer constituting material include the dielectric layer constituting material and the dielectric layer constituting material in which no dielectric layer is present in unnecessary portions. This is to obtain a capacitor circuit forming member.
  • the capacitor circuit and the adjacent signal circuit have a lower dielectric loss during signal transmission, and other circuits such as inductors. It is also possible to embed elements, and it is possible to greatly relax the constraints on circuit design. Therefore, the multilayer printed wiring board including the built-in capacitor circuit obtained by using the dielectric layer constituting material and the capacitor circuit forming member obtained by this manufacturing method is of extremely high quality.
  • the manufacturing method of the dielectric layer constituent material for forming the built-in capacitor circuit of the multilayer printed wiring board according to the present invention includes the following steps a and b. With reference to the drawings, a typical method for producing a dielectric layer constituent material and a process for processing a multilayer printed wiring board will be described. It should be noted that the thickness of each layer in the schematic cross-sectional view used in the description of the present invention is not intended to correspond to the actual product thickness, but is for ease of explanation.
  • Step a In this step, the first electrode layer is formed by etching the first conductor layer using a metal-clad dielectric including a three-layer structure of the first conductor layer Z dielectric layer Z second conductor layer. This is a first electrode circuit forming step for forming a circuit.
  • the "metal-clad dielectric” is not limited to the one in which a dielectric filler is mixed with an organic agent, and a metal foil is laminated on both sides of a dielectric layer obtained by applying the dielectric filler.
  • a metal layer is formed on both surfaces of the dielectric layer by sputtering or electroless plating, and a dielectric is formed on the surface of the metal layer by a method such as sol-gel method or anodizing, and then metal is formed on the opposite surface by sputtering or electroless plating.
  • a layer may be formed.
  • a support layer or the like may be provided in consideration of convenience of handling.
  • the metal-clad dielectric 2 used in the step a includes a three-layer structure of the first conductor layer 4 aZ dielectric layer 3Z second conductor layer 4b shown in FIG. 1 (a).
  • This three-layered metal-clad dielectric 2a is the basic structure. It also includes the following layer structure.
  • the metal-clad dielectric used in the step a includes a three-layer structure of a first conductor layer, a Z dielectric layer, and a second conductor layer, and the third conductor layer is interposed on the second conductive layer via an insulating layer.
  • a five-layer structure including a conductor layer (first conductor layer 4aZ dielectric layer 3Z second conductor layer 4bZ insulating layer 7Z third conductor layer 4) can also be used.
  • Fig. 1 (b) schematically shows the cross-sectional layer structure of this metal-clad dielectric.
  • the insulating layer Z third conductor layer can form one layer for manufacturing a multilayer printed wiring board. The manufacturing variation at the time of manufacturing will be expanded.
  • the metal-clad dielectric used in the step a includes a three-layer structure including a first conductor layer, a Z-dielectric layer, and a second conductor layer, and includes a support on the second conductive layer.
  • First conductor It is also preferable to use the metal-clad dielectric 2c of the layer 4aZ dielectric layer 3Z second conductor layer 4bZ support layer 13) for the production of the dielectric layer constituent material.
  • Fig. 1 (c) schematically shows the cross-sectional layer structure of this metal-clad dielectric. This support layer improves the handling property and prevents the occurrence of defects due to handling when the thickness of the first conductor layer Z dielectric layer Z second conductor layer is thin and lacks handling properties.
  • the most basic layer configuration shown in FIG. 1 (a) includes the first conductor layer 4a and the second conductor layer 4b on both sides of the dielectric layer 3.
  • This metal-clad dielectric 2a has a structure in which a metal layer as a conductor layer 4 is provided on both surfaces of a dielectric layer 3. In this way, if double-sided metal-clad dielectric 2a is used as the initial starting material, the withstand voltage can be measured in this state, and the production yield of the multilayer printed wiring board to be finally produced is dramatically improved. It becomes possible. In this case, metal foil is used for the structure of the conductor layer.
  • the material and thickness of the conductor layer are not particularly limited, but a special processing process is not adopted. Nickel foil is mainly used. Furthermore, the materials of the first conductor layer 4a and the second conductor layer 4b may be the same material or different materials depending on the quality design.
  • the dielectric layer 3 of the metal-clad dielectric contains a material that functions as a dielectric, but the dielectric layer is formed by applying a resin solution containing a dielectric filler.
  • the dielectric filler-containing resin solution contains the dielectric filler F
  • the “dielectric layer” mainly assumes a layer composed of the dielectric filler and the organic agent. ing.
  • the organic agent mentioned here is not particularly limited as long as the dielectric layer and the metal foil can be bonded to each other and the shape of the dielectric layer can be maintained to the minimum. This organic agent functions as a binder resin for forming the dielectric filler into the shape of the dielectric layer.
  • the dielectric filler is dispersed in the dielectric layer and is used to increase the capacitance of the capacitor when it is finally processed into a capacitor shape.
  • This dielectric filler includes BaTiO
  • dielectric filler it is preferable to use a powder having a particle size in the range of 0.1 to 1.
  • barium titanate among the complex oxides having a pebrotite structure as the dielectric filler.
  • calcined barium titanate or uncalcined barium titanate can be used.
  • calcined norium titanate it is preferable to use calcined norium titanate.
  • the dielectric filler of barium titanate has a cubic crystal structure. There are cubic and tetragonal crystals in the crystal structure of barium titanate, but the dielectric filler of barium titanate with cubic structure has a dielectric structure of barium titanate with only tetragonal structure. Compared to the case of using a body filler, the dielectric constant value of the finally obtained dielectric layer is stabilized. Therefore, it can be said that it is necessary to use at least barium titanate powder having both crystal structures of cubic and tetragonal.
  • the organic agent and the dielectric filler described above are mixed to obtain a dielectric filler-containing resin solution, which is used as a dielectric layer forming varnish for the built-in capacitor layer of the printed wiring board.
  • the blending ratio of the organic agent and the dielectric filler is desirably 75 wt% to 85 wt% of the content of the dielectric filler, and the remaining organic agent.
  • the content of the dielectric filler exceeds 85 wt%, the content of the organic agent becomes less than 15 wt%, the adhesion between the dielectric filler-containing resin and the copper foil to be bonded thereto is impaired, and filler particles are lost. It becomes easy.
  • the organic material content exceeds 25 wt% and the dielectric filler content is less than 75 wt%, the adhesion with the copper foil will not be improved, and the validity will be lacking from the viewpoint of securing a high dielectric constant. .
  • an etching method is generally employed.
  • an etching resist layer is provided on the conductor layer 4 using a dry film, a liquid resist, or the like that can be used as an etching resist, and the resist pattern is exposed and developed on the etching resist.
  • unnecessary portions of the conductor layer (metal layer) are dissolved and removed using an etching solution to form the first electrode circuit 5 as shown in FIG. 2 (b).
  • the first electrode circuit 5 has the dielectric layer 3 Therefore, it faces the second conductor layer 4b on the opposite surface.
  • Step b This step is a dielectric layer removing step of removing the dielectric layer exposed between the first electrode circuits.
  • Fig. 2 (c) shows a state in which the dielectric layer exposed between the first electrode circuits is removed to form the dielectric layer constituting material la.
  • the method for removing the dielectric layer it is preferable to employ one of the two methods described below.
  • One is a method using desmear treatment as a representative of chemical treatment, and the other is preferably a blast treatment (particularly wet blast treatment) as a representative of mechanical treatment.
  • Desmearing is a process that uses a desmear treatment liquid to remove the nodular resin (smear) that occurs when drilling through holes that become through-holes in printed wiring boards. It is possible to use this medicine that is widely sold.
  • this desmear treatment liquid the organic component of the dielectric layer exposed to the gap between circuits is dissolved, and the dielectric layer is removed. As described above, the dielectric layer having a small amount of organic components can be easily dissolved in the desmear treatment liquid.
  • this desmear process it is desirable that the etching resist layer used for the etching for forming the first electrode circuit is stripped in advance.
  • the latter blasting is intended for both drive blasting and wet blasting.
  • wet blasting is a method in which a slurry-like polishing liquid in which an abrasive, which is a fine powder, is dispersed in water is made to collide with the surface to be polished as a high-speed water flow, and fine areas can be polished. is there.
  • This wet blasting process is characterized in that it is extremely dense and less damaging and can be polished compared to the drive blasting process performed in a dry environment.
  • the etching resist layer 21 is used without being peeled as shown in FIG. 5 (1), and blasting is performed, as shown in FIG. 5 (11). State. In this way, the etching resist layer 21 serves as a buffer layer for the impinging abrasive, and damage to the first electrode circuit can be prevented. Then, after removing the resist, the state shown in Fig. 5 (III) is obtained.
  • the dielectric layer constituent materials obtained by the manufacturing method of the dielectric layer constituent material described above can be broadly classified into three types.
  • the first dielectric layer constituting material uses the metal-clad dielectric 2a having a three-layer structure of the first conductor layer 4aZ dielectric layer 3Z second conductor layer 4b, and the first electrode circuit forming step and the dielectric layer removal described above. Through the process, the first electrode circuit 5, the dielectric layer 3 positioned below the first electrode circuit 5, and the second conductor layer 4b are configured. This layer structure is shown in Fig. 2 (c).
  • This dielectric layer constituent material can be used to form a built-in capacitor circuit layer of a multilayer printed wiring board using the first electrode circuit 5 as an upper electrode of a capacitor circuit and the second conductor layer 4b as it is as a lower electrode. Further, a further insulating resin layer and a conductor layer are provided in a laminated state on one surface of the first dielectric layer constituting material, and then the second conductor layer is etched to obtain a desired circuit shape. It is also possible.
  • the second dielectric layer constituting material uses a metal-clad dielectric 2b having a five-layer structure including the first conductor layer 4aZ dielectric layer 3Z second conductor layer 4bZ insulating layer 7 Z third conductor layer 4, and the above-mentioned
  • the first electrode circuit 5 the dielectric layer 3, the second conductor layer 4b, the insulating layer 7, and the third conductor layer located below the first electrode circuit 5 It consists of 4 layers.
  • This layer structure is shown in Fig. 16 (c).
  • the first electrode circuit 5 can be used as the upper electrode of the capacitor circuit
  • the second conductor layer 4b can be used as it is as the lower electrode.
  • the second conductor layer 4b is etched to form the lower electrode circuit 8 after the dielectric layer 3 is removed, thereby forming the built-in capacitor circuit layer of the multilayer printed wiring board. Can be used.
  • the third dielectric layer constituting material includes the first conductor circuit 4aZ dielectric layer 3Z second conductor layer 4bZ support layer 13 and a four-layer metal-clad dielectric 2c.
  • the first electrode circuit 5, the dielectric layer 3, the second conductor layer 4b, and the support layer 13 positioned below the first electrode circuit 5 are provided. With what is there. Due to the presence of the support layer 13, good handling properties can be secured even if the total thickness of the first conductor layer 4aZ dielectric layer 3Z second conductor layer 4b is thin. This layer structure is shown in FIG. 13 (a).
  • This dielectric layer constituent material is formed by etching the second conductor layer 4b after removing the dielectric layer to form the shape of the second electrode circuit 8 as shown in FIG. 13 (c), leaving the support layer 13 remaining. Even if it is used as it is, the support layer 13 may be removed after the base material is laminated to another base material. That is, this dielectric layer constituting material can also be used for forming a built-in capacitor circuit layer of a multilayer printed wiring board.
  • the thickness of the first conductor layer 4a, the dielectric layer 3, the second conductor layer 4b, the insulating layer 7, the third conductor layer 4, and the support layer 13 is related to the thickness. There is no particular limitation. Since there is no dielectric layer in unnecessary parts, even when a signal circuit is formed on the same plane on which the capacitor circuit of the built-in capacitor layer manufactured using this dielectric layer constituent material is formed, the dielectric at the time of signal transmission is It is also possible to embed other circuit elements such as inductors with low loss, and it is possible to greatly relax the constraints on circuit design.
  • the first electrode already formed in the dielectric layer constituent material and the second conductor layer positioned below the first conductor layer via the dielectric layer are provided.
  • the second electrode can be formed at a position facing one electrode.
  • the metal-clad dielectric used as a starting material contains at least three kinds of concepts, and therefore includes the following three manufacturing methods. It becomes.
  • the first electrode circuit 5 is formed as shown in FIG. 19 (b) by the above-described method using the tension dielectric 2, and as shown in FIG. 19 (c).
  • the dielectric layer constituting material 1 is manufactured by removing the exposed dielectric layer 3. Then, in order to make the second conductor layer 4b of the dielectric layer constituent material 1 into a circuit having a desired shape, the unnecessary portion of the second conductor layer 4b is removed to form the second electrode circuit 6, whereby FIG.
  • the chip-shaped capacitor circuit forming member 25 shown in (d) is manufactured.
  • the first electrode circuit 5 is formed as shown in FIG. 16 (b) using the metal-clad dielectric 2 ′ having a five-layer structure including the layer 4, and the exposed dielectric layer as shown in FIG. 16 (c).
  • the dielectric layer constituent material 1 is manufactured by performing the removal. Then, in order to make the second conductor layer 4b of the dielectric layer constituent material 1 into a circuit having a desired shape, unnecessary portions of the second conductor layer 4b are removed to form the second electrode circuit 6.
  • Capacitor circuit layer 18Z insulating layer 7Z third conductor layer 4 having a layer structure shown in FIG. 16 (d) is produced.
  • a third method for manufacturing a capacitor circuit forming member is a four-layer metal-clad dielectric including the first conductor layer 4aZ dielectric layer 3Z second conductor layer 4bZ support layer 13 shown in FIG. 1 (c).
  • 2c is used to manufacture the dielectric layer constituent material lc by the above-described method, and further, unnecessary portions of the second conductor layer of the dielectric layer constituent material lc are removed to form the second electrode as shown in FIG.
  • the circuit 6 is formed, and the capacitor circuit forming member 17b in the form of a capacitor circuit layer 18Z support layer 13 is used as a sheet-like capacitor circuit forming member 17b.
  • the capacitor circuit forming member according to the present invention is obtained by further covering the dielectric layer constituting materials la, 1 b, and lc as described above, the same as the dielectric layer constituting material 3 It can be roughly divided into species.
  • the first capacitor circuit forming member uses a metal-clad dielectric 2a having a three-layer structure of the first conductor layer 4aZ dielectric layer 3Z second conductor layer 4b shown in FIG.
  • the first electrode circuit 5 is formed to be in the state shown in FIG. 19 (b), and then the exposed dielectric layer 3 is removed to produce the dielectric layer constituting material la shown in FIG. 19 (c). Then, since the second conductor layer 4b of the dielectric layer constituting material la is used as the second electrode circuit 6, by removing unnecessary portions (parts), the chip-shaped capacitor circuit forming member 25 obtained in an individually separated state and become.
  • This chip capacitor The circuit forming member 25 is bonded to the third conductor layer via an anisotropic conductive film or an insulating resin sheet or a pre-preda, so that as shown in FIG. It can be used as an individually separated chip capacitor circuit embedded in the position.
  • PET, polyimide resin, etc. are bonded onto the first electrode circuit 5 at the stage of the dielectric layer constituting material la. It can also be used as a support 26 made of laminated resin via an agent.
  • FIG. 20 (b) by providing a patterned etching resist layer 21 on the surface of the second conductor layer 4b and etching the second conductor layer 4b, the state shown in FIG. And Then, while maintaining this state, the insulating layer 7 (for example, glass epoxy pre-preda) and the metal layer 4 are bonded together, and then the resin support 26 is peeled and removed to obtain the state shown in FIG.
  • the same etching resist material as the etching resist layer 21 can be used. In such a case, when the second conductor layer 4b is etched, the already formed first electrode circuit 5 is prevented from being damaged by the droplets of the etching solution, and the individually separated chips shown in FIG. The quality of the cylindrical capacitor circuit forming member 25 can be improved.
  • the second capacitor circuit forming member includes a first conductor layer 4aZ dielectric layer 3Z second conductor layer 4bZ insulating layer 7Z third conductor layer 4 shown in FIG.
  • the first electrode circuit 5 is formed by the above-described method to obtain the state shown in FIG. 16 (b) .Subsequently, the exposed dielectric layer 3 is removed, and the dielectric layer constituting material lb shown in FIG. Manufacturing. Then, since the second conductor layer 4b of the dielectric layer constituting material lb is used as the second electrode circuit 6, unnecessary portions (parts) are removed, so that the capacitor circuit layer 18Z insulating layer 7Z third layer shown in FIG. A sheet-like capacitor circuit forming member 17a having a layer structure of the conductor layer 4 can be obtained. The sheet-shaped capacitor circuit forming member 17a having this layer structure can be used in a multilayer printed wiring board in the same process as shown in FIG.
  • the third capacitor circuit forming member uses a metal-clad dielectric 2c having a four-layer structure including a first conductor layer 4aZ dielectric layer 3Z second conductor layer 4bZ support layer 13 shown in FIG. 1 (c). Then, the first electrode circuit 5 is formed by the above-described method, and then the exposed dielectric layer 3 is removed (a diagram of this process). The illustration is omitted. Thus, the dielectric layer constituent material lc shown in Fig. 13 (a) is manufactured. Then, as exemplarily described in FIG. 13 (b), an etching resist layer 21 is provided on the first electrode circuit 5, and unnecessary portions of the second conductor layer 4b are removed to remove the second electrode circuit ( In FIG.
  • a sheet electrode capacitor circuit forming member 17b having a layer structure of the capacitor circuit layer 18Z support layer 13 can be formed by forming the lower electrode 8).
  • a sheet-like capacitor circuit forming member 17b having a layer structure of the capacitor circuit layer 18Z support layer 13 is formed by separating the support layer 13 and separating the chip-like capacitor circuit forming member 25 in the same manner as described above. it can. Further, it is considered that the chip-shaped capacitor circuit forming member 25 is temporarily bonded to the resin support 26, and the capacitor circuit layer 18 remains in the substrate (for example, the capacitor circuit layer 18Z support layer 13).
  • a method of use in which the substrate layer is embedded and laminated in an insulating layer composed of a pre-preda used when pasting the inner layer core material, and then the support layer is peeled off.
  • a multilayer printed wiring board having a built-in capacitor circuit can be manufactured based on a conventional method, and the multilayer printed wiring board is of high quality. Products with built-in capacitor circuit.
  • an insulating layer and a conductor layer are formed on both sides of the dielectric layer constituent material, which is not particularly limited, to ensure electrical connection between the capacitor portion and the outer layer circuit. Via holes and the like can be made at any time and shape based on a regular method.
  • a method of taking electrical conduction with the inner layer circuit is used. Ordinary methods such as a through-bump method or a laser via method can be employed. Further, similarly, it is possible to easily form a multilayer by combining a plurality of dielectric layer constituting materials and Z or capacitor circuit forming members by using the conventional technique.
  • the insulating layer and the conductor layer are most used in forming the insulating layer and the conductor layer on both sides of the capacitor circuit forming member as shown in FIG.
  • the state shown in Fig. 3 (e) is obtained.
  • the necessary via-hole force is performed, and the outer layer circuit 22 is formed by covering the metal foils located on the outer layers on both sides to form the multilayer printed wiring board 20 shown in FIG. 4 (f).
  • the multilayer printed wiring board 20 is shown in a state in which a via hole 23 is provided, a plating layer 24 is formed, and interlayer conduction is ensured.
  • a core material having an inner layer circuit formed thereon is used instead of the metal foil 4 shown in Fig. 3 (d) and an anisotropic conductive film is used instead of the pre-preder 7, It is also possible to form a new core material by molding it using a core material on which inner layer circuits have been formed and penetrating bumps formed in necessary parts and a pre-preda or resin sheet.
  • the metal foil 9 with the resin layer is bonded to both surfaces of the dielectric layer constituting material obtained in FIG. 2 (c) to obtain the state of FIG. 6 (V). It is also preferable. Then, the necessary via hole processing is performed, and the metal foils located on the outer layers on both sides are processed to form the outer layer circuit 22 to obtain the multilayer printed wiring board shown in FIG. 7 (VI).
  • the metal foil 9 with a resin layer shown in FIG. 6 (IV) is provided with a resin layer 10 for constituting an insulating layer on one surface of the metal foil 4.
  • the metal foil 11 with a skeleton material-containing resin layer 11 is bonded to both surfaces of the dielectric layer constituting material obtained in FIG. It is also preferable to set the state. Then, the necessary via-hole force check is performed, and the metal foil located on the outer layers on both sides is covered to form the outer layer circuit 24, so that the multilayer printed wiring board 20 shown in FIG. 9 (c) is obtained. is there.
  • the multilayer printed wiring board 20 is shown in a state in which a via hole 23 is provided, a plating layer 24 is formed, and interlayer conduction is ensured.
  • the metal foil 11 with a skeleton material-containing resin layer shown in FIG. 8 (a) is provided with a resin layer including a skeleton material 12 for constituting an insulating layer on one surface of the metal foil 4, and the insulating layer It is generally used for the purpose of securing the thickness.
  • FIGS. 10 (a) to 12 (g) show a process of forming a circuit after bonding the second electrode circuit surface with a metal to be an inner layer circuit to be used as a part of the inner layer circuit.
  • the capacitor circuit forming member shown in FIG. it is preferable to use a multi-layered structure through the process shown in Fig. 15.
  • the carrier is peeled off after the multi-layer lamination, and Fig. 14 (c ) Or the cross-sectional layer configuration shown in Fig. 15 (c) is recommended.
  • the dielectric layer constituting circuit is formed by the method of FIG. 16 in which the third conductor layer is laminated as the support layer or the steps of FIGS. 17 to 18 in which the core material on which the inner layer circuit is formed is laminated. Form it.
  • Step a (first electrode constituting step): First, a binder resin solution was produced. In producing this binder resin solution, 25 parts by weight of a phenol novolac type epoxy resin, 25 parts by weight of an aromatic polyamide resin that is soluble in a solvent, and a mixed varnish with cyclopentanone as a solvent are commercially available. BP3225-50P manufactured by Nippon Kayaku Co., Ltd. was used as a raw material. Then, to this mixed varnish, MEH-7500 manufactured by Meiwa Kasei Co., Ltd. was added to the novolac type phenol resin as the curing agent, and 2E4MZ manufactured by Shikoku Kasei Co., Ltd. was added as the curing accelerator. A fat mixture was obtained.
  • Binder resin composition phenol novolac type epoxy resin 39 parts by weight
  • This resin mixture was further adjusted to 30% by weight of the resin solid content using methyl ethyl ketone to obtain a binder resin solution. Then, this noinda resin was mixed and dispersed with barium titanate powder, which is a dielectric filler F having the following powder characteristics, to obtain a dielectric filler-containing resin solution having the following composition.
  • Dielectric filler-containing resin solution Nönder resin solution 83.3 parts by weight
  • the dielectric filler-containing resin solution produced as described above is applied using an edge coater so as to form a dielectric filler-containing resin film having a predetermined thickness on one surface of the first copper foil.
  • the fabric was air-dried for 5 minutes, and then dried for 3 minutes in a heated atmosphere at 140 ° C to form a semi-cured 20 m thick dielectric layer.
  • one surface of the second copper foil (the same electrolytic copper foil as that of the first copper foil) is brought into contact with the dielectric layer, laminated, and heated at 180 ° C for 60 minutes.
  • a metal-clad dielectric with copper foil layers on both sides of the dielectric layer was obtained.
  • the inter-layer withstand voltage measurement was performed, and a good result was obtained by applying a voltage of 500V.
  • the first copper foil on one side of the metal-clad dielectric produced as described above was leveled, and a dry film was laminated on the surface to form an etching resist layer. Then, an etching pattern for forming the first electrode circuit was exposed and developed on the etching resist layers on both sides. Then, the first electrode circuit was formed by etching with a copper chloride etchant.
  • Step b Dielectric Layer Removal Step: In this dielectric layer removal step, the exposed dielectric layer in the region other than the circuit portion was removed with the etching resist remaining on the circuit surface.
  • the method for removing the dielectric layer at this time is wet blasting, and a slurry-like polishing liquid (abrasive concentration 14 vol%) in which an alumina abrasive, which is a fine powder with a center particle diameter of 14 m, is dispersed in water.
  • the unnecessary dielectric layer was removed by polishing it against a surface to be polished as a high-speed water stream from a slit nozzle with a length of 90 mm and a width of 2 mm at a water pressure of 0.2 MPa.
  • the etching resist was peeled off, washed with water, and dried to obtain a state similar to that shown in FIG. 2 (c), and a dielectric layer constituting material was obtained.
  • a 100 m thick pre-preda and copper foil are overlaid and heated at 180 ° C for 60 minutes. Hot press molding was performed under the conditions as shown in Fig. 3 (e).
  • the outer conductor layer shown in Fig. 3 (e) is etched to form via holes, etc.
  • the outer layer circuit 9 was processed to obtain FIG. 4 (f). Since the etching method and via hole formation at this time are the same as the etching for forming the first electrode circuit, the description here is omitted to avoid redundant description.
  • the multilayer printed wiring board 20 having the built-in capacitor circuit was manufactured. As a result, a very good multilayer printed wiring board was obtained.
  • Example 2 The manufacturing method in Example 2 is basically the same as that in Example 1, and only the method for removing the dielectric layer is different. Therefore, the description about the process which becomes the overlapping description is abbreviate
  • the dielectric layer removal method in this example was desmear treatment, and an excess dielectric layer was dissolved and removed using a commercially available desmear solution.
  • the multilayer printed wiring board 20 including the built-in capacitor circuit was manufactured. As a result, a very good multilayer printed wiring board was obtained.
  • a copper foil with a carrier foil was used as the second conductor layer.
  • copper foil with carrier foil beable type and etchable type, which can be used together, but the use of bearable type that simplifies the process is preferred.
  • organic junction interface such as 1,2,3 benzotriazole and carboxybenzotriazole which are triazole compounds having a substituent between the carrier foil and the conductor layer were used.
  • a dry film is applied to the entire surface of the first electrode pattern of the dielectric layer constituent material obtained by the method of Example 1 (dielectric layer constituent material manufacturing process) after the removal of the dielectric layer. It was coated and exposed to form a full surface etching resist / support film. Next, a dry film was also attached to the surface of the second conductor layer, and the etching pattern was developed after exposure to develop a second electrode pattern etching resist as shown in FIG. 20 (b). Etching was then performed, and the resist layer was peeled off to obtain a capacitor sheet as shown in FIG. 20 (c).
  • nickel foil is used for the first conductor layer
  • copper foil is used for the second conductor layer, so that the etching of the first conductor layer is acid based such as copper chloride and the etching of the second conductor layer is excessive.
  • An alkaline system such as ammonium sulfate could be used, and damage to the first electrode circuit during the second electrode circuit force due to etching could be avoided.
  • the capacitor sheet obtained by this method had good results with no short circuit between the first electrode circuit and the second electrode circuit that occurred when the double-sided conductor layer-clad dielectric was directly punched.
  • FIG. 21 (a) obtained in Example 3 was obtained by separating and removing the support layer of the support layer-attached capacitor circuit forming member having the cross-sectional shape of FIG. 21 (a) to obtain a chip-shaped capacitor circuit forming member FIG. 21 (b). .
  • a combination of the first electrode circuit and the second electrode circuit is already formed independently on the chip-shaped capacitor circuit forming member, and a capacitor sheet can be obtained only by removing the support. Good results with no short circuit were obtained.
  • Industrial applicability Since the dielectric layer constituting material and the capacitor circuit forming member according to the present invention are manufactured mainly using a metal-clad dielectric, it is possible to measure a withstand voltage as the metal-clad dielectric.
  • a multilayer printed wiring comprising a built-in capacitor circuit manufactured using this dielectric layer constituent material and / or capacitor circuit forming member as the dielectric layer constituent material It is possible to guarantee the quality of the capacitor performance of the plate.
  • the dielectric layer constituting material and the capacitor circuit forming member according to the present invention have no dielectric layer in unnecessary portions except for the portion constituting the capacitor, they are not covered with the multilayer printed wiring board.
  • the signal circuit in the vicinity of the capacitor is not adversely affected, and it is easy to embed other circuit elements such as inductors, thereby greatly expanding the allowable range of circuit design.
  • FIG. 1 A schematic cross-sectional view of the variation of the metal-clad dielectric used in the present invention, which grasps the layer composition force.
  • FIG. 2 A schematic diagram showing a manufacturing flow of a multilayer printed wiring board with a built-in capacitor circuit (FIG. 2 includes a manufacturing process of a dielectric layer constituent material).
  • FIG. 3 is a schematic diagram showing a manufacturing flow of a multilayer printed wiring board with a built-in capacitor circuit.
  • FIG. 4 is a schematic diagram showing a manufacturing flow of a multilayer printed wiring board with a built-in capacitor circuit.
  • FIG. 5 is a schematic diagram showing a procedure for removing a dielectric layer when blasting is used.
  • FIG. 6 is a schematic diagram showing a manufacturing flow of a multilayer printed wiring board with a built-in capacitor circuit (when a metal foil with a resin is bonded to both surfaces of a dielectric layer constituent material).
  • FIG. 7 is a schematic diagram showing a manufacturing flow of a multilayer printed wiring board with a built-in capacitor circuit (when a metal foil with a resin is bonded to both surfaces of a dielectric layer constituent material).
  • FIG. 8 is a schematic diagram showing a manufacturing flow of a multilayer printed wiring board with a built-in capacitor circuit (when a metal foil with a skeleton material is attached to both surfaces of a dielectric layer constituent material).
  • FIG. 9 is a schematic diagram showing a manufacturing flow of a multilayer printed wiring board with a built-in capacitor circuit (when a metal foil with a skeleton material is attached to both surfaces of a dielectric layer constituent material).
  • FIG. 10 is a schematic diagram showing a manufacturing flow of a multilayer printed wiring board with a built-in capacitor circuit.
  • FIG. 11 is a schematic diagram showing a manufacturing flow of a multilayer printed wiring board with a built-in capacitor circuit.
  • FIG. 12 is a schematic diagram showing a manufacturing flow of a multilayer printed wiring board with a built-in capacitor circuit.
  • FIG. 13 is a schematic diagram showing a manufacturing flow of a sheet-shaped capacitor circuit forming member.
  • FIG. 14 is a schematic diagram showing a manufacturing flow of a multilayer printed wiring board material incorporating a capacitor circuit in which a second electrode is embedded in an insulating layer.
  • FIG. 15 is a schematic diagram showing a manufacturing flow of a multilayer printed wiring board including a capacitor circuit in which a second electrode is embedded in an insulating layer and conduction between the first electrode and an inner layer circuit is taken.
  • FIG. 16 is a schematic diagram showing a manufacturing flow of a sheet-like capacitor circuit forming member to which a third conductor layer is attached to form a support layer.
  • FIG. 17 is a schematic diagram showing a flow of manufacturing a capacitor circuit forming member after a metal-clad dielectric and an inner layer core material are bonded while conducting to form a support layer.
  • FIG. 18 is a schematic diagram showing a flow of manufacturing a capacitor circuit forming member after a metal-clad dielectric and an inner layer core material are bonded while conducting to form a support layer.
  • FIG. 19 is a schematic diagram showing a flow of manufacturing a multilayer printed wiring board material incorporating a capacitor circuit using a chip-shaped capacitor circuit forming member.
  • FIG. 20 is a schematic view showing a flow of manufacturing a multilayer printed wiring board material having an embedded capacitor circuit by forming a second electrode by providing a resin film-like support on the first electrode side.
  • FIG. 21 is a schematic diagram showing a flow of manufacturing a multilayer printed wiring board material having an embedded capacitor circuit using a sheet-like capacitor circuit forming member having a support on the second electrode side.
  • FIG. 22 is a schematic diagram showing a manufacturing flow based on a conventional method for a multilayer printed wiring board incorporating a capacitor circuit.
  • FIG. 24 is a schematic diagram showing a manufacturing flow based on a conventional method for a multilayer printed wiring board incorporating a capacitor circuit.
  • Insulating layer including pre-preda

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Abstract

　多層プリント配線板における内蔵キャパシタ回路の位置精度を向上させ、キャパシタ回路部以外には不要な誘電体層を除去した誘電層構成材料及びキャパシタ回路形成部材等の提供を目的とする。 　この目的を達成するために、該誘電層構成材料を製造するプロセスとして、工程ａが誘電層の両面に導体層を備えた金属張り誘電体の片面の導体層をエッチング加工して第一電極回路を形成する第一電極回路構成工程であり、そして工程ｂが第一電極回路の間に露出した誘電層を除去して誘電層構成材料とする誘電層除去工程であり、工程ａを実施した後に工程ｂを実施することを特徴とする誘電層構成材料の製造方法を採用する。そして、キャパシタ回路形成部材を製造するプロセスとして、上記で得られた誘電層構成材料を用い、第一電極に対峙する位置に第二電極を形成する工程を実施する。

Description

誘電層構成材料の製造方法及びその製造方法で得られた誘電層構成 材料、誘電層構成材料を用いてキャパシタ回路形成部材を製造する方法及びそ の製造方法で得られたキャパシタ回路形成部材及び、該誘電層構成材料又は
Z及びキャパシタ回路形成部材を用いて得られる多層プリント配線板。
技術分野
[0001] 本件出願に係る発明は、誘電層構成材料の製造方法及びその製造方法で得られ た誘電層構成材料、該誘電層構成材料を用いてキャパシタ回路形成部材を製造す る方法及びその製造方法で得られたキャパシタ回路形成部材、そして該誘電層構成 材料又は Z及びキャパシタ回路形成部材を用いて製造されるキャパシタ回路を内蔵 する多層プリント配線板を提供する。
背景技術
[0002] 従来から、キャパシタ回路を内蔵した多層プリント配線板は、その内層に位置する 絶縁層の内の 1以上の層を誘電層として用 ヽ、その誘電層の両面に位置する内層回 路にキャパシタとしての第一電極回路及び第二電極回路が対畤する形で用いられて きた。従って、このようなキャパシタ回路は、内蔵キャパシタ回路と称される事もあった
[0003] このような内蔵キャパシタ回路を備える多層プリント配線板は、図 22〜図 24に示し た製造方法が採用されてきた。図 22 (a)に示した誘電層 3の両面に導体層 4を備える 誘電層形成材料 (金属張り誘電体 2)を用い、この片面の導体層 4をエッチング加工 して第一電極回路 5を形成し図 22 (b)の状態とする。このとき、第一電極回路 5を形 成した領域以外の部位での誘電層は露出した状態となる。そして、このとき実質的に エッチング力卩ェを施さな力つた面が第二電極回路 6となる。
[0004] そして、図 23 (c)に示すように、第一電極回路 5を形成した誘電層構成材料 Idの 両面にプリプレダ 7及び金属箔 4を張り合わせ図 23 (d)の状態となる。そして、外層に 位置する金属層 4を、エッチングする等して、外層回路 22に加工し、図 24 (e)に示す 如き、内蔵キャパシタ回路を備えた 4層多層プリント配線板 20'が得られるのである。 [0005] 図 22〜図 24に示した内蔵キャパシタ回路を備えた多層プリント配線板の製造方法 は、誘電層が多層プリント配線板の全面に亘つて広がっており、キャパシタ回路以外 の電源ライン、信号伝達ラインの第二及び周辺にも誘電層が存在することになる。こ の誘電層は、高誘電率であるためシグナル信号等の伝送時に誘電損失が大きくなる という問題があった。また、この誘電層に対し、インダクタ等の他の回路素子を埋め込 もうとしても不可能な場合が多ぐ回路設計に一定の制約を受けるのが通常であった
[0006] 従って、当業者間では、誘電層を必要な部位にのみ形成するため、特許文献 1 (特 開平 09 - 116247号公報）に開示されて 、るように内層基板表面に設けた絶縁層を 開口処理して、その部位に高誘電材料を埋め込んだり、特許文献 2 (特開 2000— 3 23845号公報）に開示されているように、予め榭脂フィルム上に形成したキャパシタ 回路付層を内層コア材表面に転写する方法、特許文献 3 (特開平 08— 125302号 公報）に開示されているように、スクリーン印刷法で誘電体フィラーを含有したペース トを印刷する等の方法が採用されてきた。
[0007] 特許文献 1 :特開平 09— 116247号公報
特許文献 2：特開 2000 - 323845号公報
特許文献 3：特開平 08— 125302号公報
発明の開示
発明が解決しょうとする課題
[0008] しかしながら、上記特許文献 1 (特開平 09— 116247号公報)、特許文献 2 (特開 2 000— 323845号公報)及び特許文献 3 (特開平 08— 125302号公報）に開示され た発明では、不要部に誘電層が残留した状態は解消出来るものの、誘電層の膜厚 均一性に欠け、転写やスクリーン印刷する際の位置精度に問題が生じ、キャパシタ 層の耐電圧検査も最終製品で行わざるを得ないケースが大半であった。
[0009] キャパシタは、可能な限り大きな電気容量を持つことが基本的な品質として求めら れる。キャパシタの容量 (C)は、 C= ε ε (AZd)の式（ε は真空の誘電率)から計
0 0
算される。特に、最近の電子、電気機器の軽薄短小化の流れから、プリント配線板に も同様の要求が行われることになりつつある力 一定のプリント配線板面積の中で、 キャパシタ電極の面積を広く採ることは殆ど不可能であり、表面積 (A)に関しての改 善に関しては限界がある事は明らかである。従って、キャパシタ容量を増大させるた めには、キャパシタ電極の表面積 (A)及び誘電体層の比誘電率（ ε )が一定とすれ ば、誘電体層の厚さ（d)を薄くする必要があり、膜厚均一性に欠けることはキャパシタ としての品質のバラツキが大きくなり好ましくない。
[0010] また、転写やスクリーン印刷する際の位置精度に問題がある場合には、折角形成し た第一電極と第二電極との位置にズレが生じ、キャパシタの電気容量を左右する表 面積 (A)の実効面積が減少し、設計通りのキャパシタ性能が得られなくなり、製品品 質がスペックアウトするのである。
[0011] そこで、キャパシタ回路の位置精度に優れ、キャパシタ回路部以外の不要な誘電 体層を除去することによって安定した電気特性が保証される多層プリント配線板の製 造技術及びキャパシタ回路を内蔵する多層プリント配線板が求められてきたのである 課題を解決するための手段
[0012] 本件発明者等は、鋭意研究の結果、以下の製造方法で得られた誘電層構成材料 及びこの誘電層構成材料を用いて製造されたキャパシタ回路形成部材を用いること で、良好なキャパシタ回路を内蔵する多層プリント配線板の製造方法に想到したの である。
[0013] [本件発明に係る誘電層構成材料の製造方法]
本件発明に係る多層プリント配線板の内蔵キャパシタ回路の形成に用いる誘電層 構成材料の製造方法は、以下に示す工程 a及び工程 bを含むことを特徴としたもので ある。
[0014] 工程 a : 第一導体層 Z誘電層 Z第二導体層の 3層の層構成を含む金属張り誘電体 を用い、第一導体層をエッチング加工して第一電極回路を形成する第一電極回路 形成工程。
1Mb: 第一電極回路の間に露出した誘電層を除去し、キャパシタ回路形成部材と する誘電層除去工程。
[0015] そして、前記工程 aにおいて用いる金属張り誘電体は、第一導体層 Z誘電層 Z第 二導体層の 3層の層構成を含み、第二導電層上に絶縁層を介して第三導体層を備 える 5層構成の金属張り誘電体を用いて前記誘電層構成材料を製造することも好ま しい。
[0016] 更に、前記工程 aにおいて用いる金属張り誘電体は、第一導体層 Z誘電層 Z第二 導体層の 3層の層構成を含み第二導電層上に支持体を備える 4層構成の金属張り 誘電体を用いて前記誘電層構成材料を製造することも好まし ヽ。
[0017] そして、前記誘電層除去工程において、第一電極回路の間に露出した誘電層を除 去するためには化学反応を利用して溶解除去する方法を採用することが好ましぐ中 でもデスミア処理を用いることが好ま 、。
[0018] また、前記誘電層除去工程において、第一電極回路の間に露出した誘電層を除 去するためには機械的加工による除去方法を採用することも好ましぐ中でもブラスト 処理を用いることが好ま 、。
[0019] [本件発明に係るキャパシタ回路形成部材の製造方法]
本件発明に係るキャパシタ回路形成部材の製造方法は、以下に示す 3つの製造方 法を含む。
[0020] 第 1のキャパシタ回路形成部材の製造方法は、第一導体層 Z誘電層 Z第二導体 層の 3層構成の金属張り誘電体を用いて上述の方法で誘電層構成材料を製造し、 更に、当該誘電層構成材料の第二導体層の不要部を除去して第二電極回路を形成 することを特徴としたチップ状キャパシタ回路形成部材の製造方法である。
[0021] 第 2のキャパシタ回路形成部材の製造方法は、第一導体層 Z誘電層 Z第二導体 層 Z絶縁層 Z第三導体層を備える 5層構成の金属張り誘電体を用いて上述の方法 で誘電層構成材料を製造し、更に、当該誘電層構成材料の第二導体層の不要部を 除去して第二電極回路を形成することを特徴としたキャパシタ回路層 Z絶縁層 Z第 3導体層の層構成のシート状のキャパシタ回路形成部材の製造方法である。
[0022] 第 3のキャパシタ回路形成部材の製造方法は、第一導体層 Z誘電層 Z第二導体 層 Z支持体層を備える 4層構成の金属張り誘電体を用いて上述の方法で誘電層構 成材料を製造し、更に、当該誘電層構成材料の第二導体層の不要部を除去して第 二電極回路を形成することを特徴としたキャパシタ回路層 Z支持体層の層構成のシ ート状のキャパシタ回路形成部材の製造方法である。
[0023] [本件発明に係る誘電層構成材料]
本件発明に係る誘電層構成材料は、 3種に大別できる。従って、 3種に分別して記 載する。
[0024] 第 1の誘電層構成材料は、第一導体層 Z誘電層 Z第二導体層の 3層構成の金属 張り誘電体を用いて上述の誘電層構成材料の製造方法により得られるものであって 、第一電極回路、第一電極回路の下に位置する誘電体層、及び第二導体層の層構 成を備えることを特徴としたものである。
[0025] 第 2の誘電層構成材料は、第一導体層 Z誘電層 Z第二導体層 Z絶縁層 Z第三導 体層を備える 5層構成の金属張り誘電体を用いて上述の誘電層構成材料の製造方 法により得られるものであって、第一電極回路、第一電極回路の下に位置する誘電 体層、第二導体層、絶縁層及び第三導体層の層構成を備えることを特徴としたもの である。
[0026] 第 3の誘電層構成材料は、第一導体層 Z誘電層 Z第二導体層 Z支持体層を備え る 4層構成の金属張り誘電体を用いて上述の誘電層構成材料の製造方法により得ら れるものであって、第一電極回路、第一電極回路の下に位置する誘電体層、第二導 体層及び支持体層の層構成を備えることを特徴としたものである。
[0027] [本件発明に係るキャパシタ回路形成部材]
本件発明に係るキャパシタ回路形成部材は、上述の誘電層構成材料を更に加工 することにより得られるものであるため、誘電層構成材料と同様に 3種に大別できる。
[0028] 第 1のキャパシタ回路形成部材は、第一導体層 Z誘電層 Z第二導体層の 3層構成 の金属張り誘電体を用いて上述の方法で誘電層構成材料を製造し、更に、当該誘 電層構成材料の第二導体層の不要部を除去して第二電極回路を形成することで、 個々に分離した状態で得られるチップ状のキャパシタ回路形成部材である。
[0029] 第 2のキャパシタ回路形成部材は、第一導体層 Z誘電層 Z第二導体層 Z絶縁層 Z第三導体層を備える 5層構成の金属張り誘電体を用いて上述の方法で誘電層構 成材料を製造し、更に、当該誘電層構成材料の第二導体層の不要部を除去して第 二電極回路を形成することで得られるキャパシタ回路層 Z絶縁層 Z第 3導体層の層 構成のシート状のキャパシタ回路形成部材である。
[0030] 第 3のキャパシタ回路形成部材は、第一導体層 Z誘電層 Z第二導体層 Z支持体 層を備える 4層構成の金属張り誘電体を用いて上述の方法で誘電層構成材料を製 造し、更に、当該誘電層構成材料の第二導体層の不要部を除去して第二電極回路 を形成することで得られるキャパシタ回路層 Z支持体層の層構成のシート状のキャパ シタ回路形成部材である。
[0031] [本件発明に係る内蔵キャパシタ回路を備えた多層プリント配線板]
本件発明に係る誘電層構成材料及び Z又はキャパシタ回路形成部材を用いて、 定法に基づき内蔵キャパシタ回路を備えた多層プリント配線板を製造することが可能 であり、当該多層プリント配線板は高品質の内蔵キャパシタ回路を備えた製品となる
[0032] 以上の誘電層構成材料の製造方法で得られた誘電層構成材料は、余分な誘電層 部分がな ヽため、本件発明に係る誘電層構成材料を用いた最終製品である内蔵キ ャパシタ回路を備える多層プリント配線板品質を飛躍的に向上させるものとなる。 発明の効果
[0033] 本件発明に係る誘電層構成材料及びこの誘電層構成材料を用いて製造されたキ ャパシタ回路形成部材の製造方法は、不必要な部位に誘電層が存在しな 、誘電層 構成材料及びキャパシタ回路形成部材を得るためのものであり、これを用いて多層 プリント配線板を製造したときのキャパシタ回路と隣接する信号回路ではシグナル伝 送時の誘電損失が小さくなり、インダクタ等の他の回路素子を埋め込むことも可能と なり、回路設計の制約条件を大幅に緩和することが可能となるのである。従って、この 製造方法で得られた誘電層構成材料及びキャパシタ回路形成部材を用いて得られ る内蔵キャパシタ回路を備える多層プリント配線板は、極めて高品質のものとなるの である。
発明を実施するための最良の形態
[0034] 以下、本件出願に係る発明の実施の形態と実施例とを通じて、本件発明をより詳細 に説明する。
[0035] [誘電層構成材料の製造形態] 本件発明に係る多層プリント配線板の内蔵キャパシタ回路形成用の誘電層構成材 料の製造方法は、以下に示す工程 a及び工程 bを含むことを特徴としたものである。 図面を参照しつつ、代表的な誘電層構成材料の製造方法及び多層プリント配線板 への加工工程を説明することとする。なお、本件発明の説明に用いる模式断面図の 各層の厚さは、現実の製品の厚さに対応したものではなぐ説明を容易にするための ものであることを明記しておく。
[0036] 工程 a : この工程は、第一導体層 Z誘電層 Z第二導体層の 3層の層構成を含む金 属張り誘電体を用い、第一導体層をエッチング加工して第一電極回路を形成する第 一電極回路形成工程である。
[0037] ここ〖こ言う「金属張り誘電体」とは、誘電体フィラーを有機剤に混合して、これを塗布 して得られた誘電層の両面に金属箔を張り合わせたものに限らず、誘電層の両面に スパッタ処理や無電解めつきで金属層を形成したもの、金属層表面に誘電体をゾル ゲル法や陽極酸化等の手法で形成後対面にスパッタ処理や無電解めつきで金属 層を形成したものであっても構わない。また、ハンドリングの利便性を考慮して支持体 層等を設けてあってもよい。
[0038] 即ち、前記工程 aにおいて用いる金属張り誘電体 2は、図 1 (a)に示す第一導体層 4 aZ誘電層 3Z第二導体層 4bの 3層の層構成を含むのであるから、この 3層の層構成 の金属張り誘電体 2aが基本構造となる。そして、更に以下のような層構成をも含むの である。
[0039] 前記工程 aにおいて用いる金属張り誘電体には、第一導体層 Z誘電層 Z第二導 体層の 3層の層構成を含み、第二導電層上に絶縁層を介して第三導体層を備える 5 層構成 (第一導体層 4aZ誘電層 3Z第二導体層 4bZ絶縁層 7Z第三導体層 4)のも のを用いることもできる。この金属張り誘電体の断面層構成を模式的に示したのが図 1 (b)である。このような層構成の金属張り誘電体 2bを用いれば、絶縁層 Z第三導体 層の層が多層プリント配線板を製造する際の 1層分を構成することが可能となり、多 層プリント配線板製造の際の製造バリエーションを広げることになる。
[0040] 更に、前記工程 aにおいて用いる金属張り誘電体は、第一導体層 Z誘電層 Z第二 導体層の 3層の層構成を含み第二導電層上に支持体を備える 4層構成 (第一導体 層 4aZ誘電層 3Z第二導体層 4bZ支持体層 13)の金属張り誘電体 2cを誘電層構 成材料の製造に用いることも好ましい。この金属張り誘電体の断面層構成を模式的 に示したのが図 1 (c)である。この支持体層は、第一導体層 Z誘電層 Z第二導体層 の 3層の厚さが薄くハンドリング性に欠ける場合、ハンドリング性を改善し、ハンドリン グによる欠陥の発生を防止するのである。
[0041] 上述の金属張り誘電体の内、最も基本的な層構成を図 1 (a)に示したものは、誘電 層 3の両面に第一導体層 4aおよび第二導体層 4bを備えたものである。この金属張り 誘電体 2aは、誘電層 3の両面に導体層 4としての金属層を設けた構造を持つ。このよ うに当初の出発材料として両面金属張り誘電体 2aを用 、れば、この状態で耐電圧測 定が可能であり、最終的に製造する多層プリント配線板の生産歩留まりを飛躍的に 向上させることが可能となるのである。そして、このときの導体層の構成に金属箔を用 V、る場合の材質及び厚さとしては特に限定はな 、が、特殊な加工工程を採用しな!ヽ 場合、一般的には銅箔、ニッケル箔が主に用いられる。更に、第一導体層 4aと第二 導体層 4bとの材質は、品質設計に応じて同一の材質としても、異なる材質としても問 題はない。
[0042] 金属張り誘電体の誘電層 3には、誘電体として機能する材質が含まれていることは 当然であるが、誘電層を、誘電体フィラー含有榭脂溶液を塗布して形成する場合に 関して、膜厚の制御等により最も留意が必要であるため、特に説明を行っておく。誘 電体フイラ一含有榭脂溶液には、誘電体フィラー Fが含まれて 、るのが一般的であり 、「誘電層」は、誘電体フィラーと有機剤とからなる層を主に想定している。ここで言う 有機剤は、誘電層と金属箔との張り合わせを可能とし、誘電層の形状を最低限維持 出来るものであれば特に限定を要するものではない。この有機剤は、誘電体フィラー を誘電層の形状に成形するためのバインダー榭脂として機能するものである。
[0043] そして、誘電体フイラ一は、誘電層の中に分散して存在させるものであり、最終的に キャパシタ形状に加工したときのキャパシタの電気容量を増大させるために用いるの である。この誘電体フィラーには、 BaTiO
3、 SrTiO
3、 Pb (Zr— Ti) 0 (通称 PZT)、 P
3
bLaTiO · PbLaZrO (通称 PLZT)、 SrBi Ta O (通称 SBT)等のペブロスカイト構
3 2 2 9
造を持つ複合酸ィ匕物の誘電体粉を用いるのが一般的である。更に、誘電体フィラー は、まず粒径が 0. 1〜1. の範囲の粉体を用いることが好ましい。そして、現段 階において、粉体としての製造精度を考慮すると、誘電体フイラ一としてペブロスカイ ト構造を持つ複合酸化物の内、チタン酸バリウムを用いることが好ましい。このときの 誘電体フィラーには、仮焼したチタン酸バリウム又は未仮焼のチタン酸バリウムのい ずれをも用いることが出来る。高い誘電率を得ようとする場合には仮焼したチタン酸 ノリウムを用いることが好ましいのであるが、プリント配線板製品の設計品質に応じて 選択使用すればょ 、ものである。
[0044] また更に、チタン酸バリウムの誘電体フイラ一力 立方晶の結晶構造を持つもので あることが最も好ましい。チタン酸バリウムの持つ結晶構造には、立方晶と正方晶とが 存在するが、立方晶の構造を持つチタン酸バリウムの誘電体フィラーの方が、正方晶 の構造のみを持つチタン酸バリウムの誘電体フィラーを用いた場合に比べて、最終 的に得られる誘電体層の誘電率の値が安定化するのである。従って、少なくとも、立 方晶と正方晶との双方の結晶構造を併有したチタン酸バリウム粉を用いる必要がある と言えるのである。
[0045] 以上述べてきた有機剤と誘電体フィラーとを混合して誘電体フィラー含有榭脂溶液 とし、プリント配線板の内蔵キャパシタ層の誘電層形成用ワニスとするのである。この ときの、有機剤と誘電体フィラーとの配合割合は、誘電体フィラーの含有率が 75wt %〜85wt%、残部有機剤とすることが望ましい。誘電体フィラーの含有率が 85wt% を越えると、有機剤の含有率が 15wt%未満となり、誘電体フィラー含有樹脂とそこに 張り合わせる銅箔との密着性が損なわれ、フィラー粒子の欠落が起こり易くなる。そし て、有機材含有率が 25wt%を超え、誘電体フィラー含有率 75wt%未満としても、銅 箔との密着性が向上しなくなり、高誘電率確保の観点からも妥当性を欠くこととなる。
[0046] 次に、第一電極回路 5の形成に関して説明する。第一電極形状の形成には、エツ チング法を採用するのが一般的である。エッチング法でカ卩ェする場合には、エツチン グレジストとして使用可能なドライフィルム、液体レジスト等を用いて、導体層 4の上に エッチングレジスト層を設け、そのエッチングレジストにレジストパターンを露光、現像 し、エッチング液を用いて導体層（金属層）の不要部を溶解除去して、図 2 (b)に示す ように第一電極回路 5を形成するのである。このときの第一電極回路 5は、誘電層 3を 介して、反対面にある第二導体層 4bに対畤することになる。
[0047] 工程 b : この工程は、第一電極回路の間に露出した誘電層を除去する誘電層除去 工程である。第一電極回路の間に露出した誘電層を除去し、誘電層構成材料 laとし た状態を示したのが、図 2 (c)である。この誘電層の除去方法に関しては、いくつかの 方法が考えられる力 以下に述べる 2つの方法のいずれかを採用することが好ましい のである。一つは化学的処理の代表としてのデスミア処理を用いる方法、もう一方は 機械的処理の代表としてのブラスト処理 (特に、ウエットブラスト処理)を用いるのが好 ましいのである。
[0048] 前者のデスミア処理を用いる場合に関して説明する。デスミア処理とは、プリント配 線板のスルーホールとなる貫通孔をドリルカ卩ェした時等に生じるノ リ状の榭脂 (スミア )を除去するためのデスミア処理液を用いる処理のことであり、この薬剤は広く巿販さ れているものを使用することが可能である。このデスミア処理液を用いて、回路間ギヤ ップ等に露出した誘電層の有機成分を溶解させ、誘電層除去を行うのである。誘電 層は、上述のように有機成分が少なぐ当該有機成分は容易にデスミア処理液にて 溶解可能である。このデスミア処理を行う場合には、第一電極回路形成のエッチング に用いたエッチングレジスト層を予め剥離しておくことが望ましい。
[0049] 後者のブラスト処理とは、ドライブラスト処理及びウエットブラスト処理の双方を意図 している。し力しながら、ブラスト処理を行った後の研磨面の仕上がり状況及び回路 面の損傷の軽減化を考慮すると、ウエットブラスト処理を採用することが好ましい。こ のウエットブラスト処理とは、微粒粉体である研磨剤を水に分散させたスラリー状の研 磨液を、高速水流として被研磨面に衝突させ、微細領域の研磨をも可能としたもので ある。このウエットブラスト処理は、ドライな環境で行うドライブラスト処理に比べて極め て緻密で損傷の少な 、研磨が可能と 、う点で特徴を有する。このウエットブラスト処 理を用いて、回路間ギャップ等に露出した誘電層を研磨して除去することで、不要な 誘電層の除去を行うのである。ブラスト処理では、研磨剤の衝突による回路部の損傷 を防止するために図 5に示したプロセスで露出した誘電層の除去を行うことが好まし い。すなわち第一電極回路形成のエッチングが終了した後、図 5 (1)に示すようにエツ チングレジスト層 21を剥離しないまま用いて、ブラスト処理を行い図 5 (11)に示す状 態とする。このようにすれば、エッチングレジスト層 21が衝突する研磨剤の緩衝層とな り第一電極回路の損傷を防止出来るのである。そして、その後レジスト剥離を行うこと で、図 5 (III)の状態となるのである。
[0050] [誘電層構成材料の形態]
以上に述べてきた誘電層構成材料の製造方法で得られる誘電層構成材料は、 3種 に大別できる。
[0051] 第 1の誘電層構成材料は、第一導体層 4aZ誘電層 3Z第二導体層 4bの 3層構成 の金属張り誘電体 2aを用い、上述の第一電極回路形成工程及び誘電層除去工程 を経て、第一電極回路 5、第一電極回路 5の下に位置する誘電体層 3、及び第二導 体層 4bの層構成からなるものである。この層構成は図 2 (c)に示したものである。この 誘電層構成材料は、第一電極回路 5をキャパシタ回路の上部電極として、第 2導体 層 4bをそのまま下部電極として使用して多層プリント配線板の内蔵キャパシタ回路層 を形成するのに使用できる。また、この第 1の誘電層構成材料のいずれかの一面に 対して更なる絶縁榭脂層と導体層とを積層状態で設けて、その後第二導体層をエツ チング加工して所望の回路形状とすることも可能である。
[0052] 第 2の誘電層構成材料は、第一導体層 4aZ誘電層 3Z第二導体層 4bZ絶縁層 7 Z第三導体層 4を備える 5層構成の金属張り誘電体 2bを用い、上述の第一電極回 路形成工程及び誘電層除去工程を経て、第一電極回路 5、第一電極回路 5の下に 位置する誘電体層 3、第二導体層 4b、絶縁層 7及び第三導体層 4の層構成からなる ものである。この層構成は図 16 (c)に示したものである。この誘電層構成材料は、第 一電極回路 5をキャパシタ回路の上部電極として、第 2導体層 4bをそのまま下部電 極として使用できる。また、図 16 (d)に示すように誘電層 3の除去後に第 2導体層 4b をエッチング加工して下部電極回路 8を形成することで、多層プリント配線板の内蔵 キャパシタ回路層を形成する用途に使用することが出来る。
[0053] 第 3の誘電層構成材料は、第一導体層 4aZ誘電層 3Z第二導体層 4bZ支持体層 13を備える 4層構成の金属張り誘電体 2cを用いて、上述の第一電極回路形成工程 及び誘電層除去工程を経て、第一電極回路 5、第一電極回路 5の下に位置する誘 電体層 3、第二導体層 4b及び支持体層 13の層構成を備えることを特徴としたもので ある。この支持体層 13の存在により、第一導体層 4aZ誘電層 3Z第二導体層 4bのト 一タル厚さが薄くとも、良好なハンドリング性が確保できるのである。この層構成は、 図 13 (a)に示したものである。この誘電層構成材料は、誘電層の除去後に第 2導体 層 4bをエッチング加工して、図 13 (c)に示すように第二電極回路 8の形状を形成し、 支持体層 13を残留させたまま用いても、他の基材ゃ内層コア材に張り合わせた後に 支持体層 13を除去してもよい。即ち、この誘電層構成材料も、多層プリント配線板の 内蔵キャパシタ回路層を形成する用途に使用することが出来る。
[0054] 以上に述べた誘電層構成材料において、第一導体層 4a、誘電層 3、第二導体層 4 b、絶縁層 7、第三導体層 4、支持体層 13に関しての厚さに関しての特段の限定はな い。不必要な部位に誘電層が存在しないため、この誘電層構成材料を用いて製造し た内蔵キャパシタ層のキャパシタ回路を形成した同一面内に信号回路を形成しても 、シグナルの伝送時の誘電損失が小さぐインダクタ等の他の回路素子を埋め込むこ とも可能となり、回路設計の制約条件を大幅に緩和することが可能となるのである。そ して、誘電層の両面に導体層を備えた両面金属張誘電層の段階で耐電圧測定を行 うことも可能であり、この製造方法で得られた誘電層構成材料を用いて得られる内蔵 キャパシタ回路を備える多層プリント配線板は、生産歩留まりが高ぐ極めて高品質 のものとなるのである。なお、第一導体層 4a、誘電層 3、第二導体層 4b、絶縁層 7、 第三導体層 4、支持体層 13に関しての厚さに関しての特段の限定はな!/、。
[0055] [キャパシタ回路形成部材の製造形態]
上記誘電層構成材料を用いたキャパシタ回路形成部材の製造方法に関しては、誘 電層構成材料に既に形成されている第一電極とその下部に誘電層を介して位置す る第二導体層の第一電極に対畤した位置に第二電極を形成できればよぐ特段の制 限はない。し力しながら、本件発明に係るキャパシタ回路形成部材の製造に関しては 、出発原料として使用する金属張り誘電体に少なくとも 3種類の概念を含んでいるた め、以下に示す 3つの製造方法を含むものとなる。
[0056] 第 1のキャパシタ回路形成部材の製造方法は、図 19 (a) ( =図 1 (a) )に示した第一 導体層 4aZ誘電層 3Z第二導体層 4bの 3層構成の金属張り誘電体 2を用いて、上 述の方法で、図 19 (b)に示すように第一電極回路 5を形成し、図 19 (c)に示すように 露出した誘電層 3の除去を行うことで誘電層構成材料 1を製造する。そして、当該誘 電層構成材料 1の第二導体層 4bを所望の形状の回路とするため、第二導体層 4bの 不要部を除去して第二電極回路 6を形成することで、図 19 (d)に示すチップ状キャパ シタ回路形成部材 25を製造するのである。
[0057] 第 2のキャパシタ回路形成部材の製造方法は、図 16 (a) ( =図 1 (b) )に示した第一 導体層 4aZ誘電層 3Z第二導体層 4bZ絶縁層 7Z第三導体層 4を備える 5層構成 の金属張り誘電体 2'を用いて、図 16 (b)に示すように第一電極回路 5を形成し、図 1 6 (c)に示すように露出した誘電層除去を行うことで誘電層構成材料 1を製造する。そ して、当該誘電層構成材料 1の第二導体層 4bを所望の形状の回路とするため、第二 導体層 4bの不要部を除去して第二電極回路 6を形成することで、図 16 (d)に示すキ ャパシタ回路層 18Z絶縁層 7Z第三導体層 4の層構成を備えるシート状キャパシタ 回路形成部材 17aを製造するのである。
[0058] 第 3のキャパシタ回路形成部材の製造方法は、図 1 (c)に示した第一導体層 4aZ 誘電層 3Z第二導体層 4bZ支持体層 13を備える 4層構成の金属張り誘電体 2cを用 いて上述の方法で誘電層構成材料 lcを製造し、更に、当該誘電層構成材料 lcの第 二導体層の不要部を除去して、図 20 (a)に示すような第二電極回路 6を形成し、キヤ パシタ回路層 18Z支持体層 13の層構成のシート状のキャパシタ回路形成部材 17b とするちのである。
[0059] [本件発明に係るキャパシタ回路形成部材の形態]
本件発明に係るキャパシタ回路形成部材は、上述したように誘電層構成材料 la, 1 b, lcを、更にカ卩ェすることにより得られるものであるため、当該誘電層構成材料と同 様に 3種に大別できる。
[0060] 第 1のキャパシタ回路形成部材は、図 19 (a)に示す第一導体層 4aZ誘電層 3Z第 二導体層 4bの 3層構成の金属張り誘電体 2aを用いて、上述の方法で第一電極回路 5を形成し図 19 (b)の状態とし、続いて露出した誘電層 3を除去することで図 19 (c) に示す誘電層構成材料 laを製造する。そして、当該誘電層構成材料 laの第二導体 層 4bを第二電極回路 6とするため不要箇所 (部）を除去することで、個々に分離した 状態で得られるチップ状キャパシタ回路形成部材 25となる。このチップ状キャパシタ 回路形成部材 25は、異方性導電膜を介するか、絶縁榭脂シートまたはプリプレダを 介して第三導体層に張り合わせることで、図 19 (d)に示すように、絶縁層 7内の任意 の位置に埋め込まれた個々に分離したチップ状キャパシタ回路として用いることが出 来る。
[0061] さらに、チップ状キャパシタ回路形成部材 25の場合、図 20 (a)に示すように、誘電 層構成材料 laの段階で、第一電極回路 5の上に PET、ポリイミド榭脂等を接着剤を 介して張り合わせ榭脂製支持体 26付として用いることも出来る。この場合、図 20 (b) に示すように第二導体層 4bの表面にパターンィ匕したエッチングレジスト層 21を設け て、第二導体層 4bをエッチングすることで、図 20 (c)に示す状態とする。そして、この 状態を維持したまま絶縁層 7 (例えば、ガラス エポキシプリプレダ)及び金属層 4と 張り合わせ、その後榭脂製支持体 26を剥離除去して、図 20 (d)に示した状態とする ことが出来る。なお、榭脂製支持体 26には、エッチングレジスト層 21を構成したと同 じエッチングレジスト材を用いることも出来る。係る場合、第二導体層 4bをエッチング する際に、既に形成されている第一電極回路 5がエッチング液の飛沫等で損傷する のを防止し、図 19 (d)に示す個々に分離したチップ状キャパシタ回路形成部材 25の 高品質化が図れる。
[0062] 第 2のキャパシタ回路形成部材は、図 16 (a)に示す第一導体層 4aZ誘電層 3Z第 二導体層 4bZ絶縁層 7Z第三導体層 4を備える 5層構成の金属張り誘電体 2bを用 いて、上述の方法で第一電極回路 5を形成し図 16 (b)の状態とし、続いて露出した 誘電層 3を除去することで図 16 (c)に示す誘電層構成材料 lbを製造する。そして、 当該誘電層構成材料 lbの第二導体層 4bを第二電極回路 6とするため不要箇所 (部 )を除去することで、図 16 (d)に示すキャパシタ回路層 18Z絶縁層 7Z第 3導体層 4 の層構成のシート状キャパシタ回路形成部材 17aとできる。この層構成のシート状キ ャパシタ回路形成部材 17aは、図 15に示したと同様のプロセスでの多層プリント配線 板での使用が可能となる。
[0063] 第 3のキャパシタ回路形成部材は、図 1 (c)に示す第一導体層 4aZ誘電層 3Z第 二導体層 4bZ支持体層 13を備える 4層構成の金属張り誘電体 2cを用いて、上述の 方法で第一電極回路 5を形成し、続いて露出した誘電層 3を除去する（この過程の図 示は省略している。）ことで、図 13 (a)に示す誘電層構成材料 lcを製造する。そして 、図 13 (b)に例示的に記載しているように、第一電極回路 5の上にエッチングレジスト 層 21を設け、第二導体層 4bの不要部を除去して第二電極回路（図 13では下部電 極 8と表示）を形成することでキャパシタ回路層 18Z支持体層 13の層構成のシート 状キャパシタ回路形成部材 17bとできる。このキャパシタ回路層 18Z支持体層 13の 層構成のシート状キャパシタ回路形成部材 17bは、更に支持体層 13を剥離して、上 述したと同様の個々に分離したチップ状キャパシタ回路形成部材 25とできる。また、 上述のチップ状キャパシタ回路形成部材 25が榭脂製支持体 26に仮張り合わせされ たと同様の状態と考え、キャパシタ回路層 18Z支持体層 13のまま、キャパシタ回路 層 18を基材内（例えば、内層コア材に張り合わせる際に用いるプリプレダで構成する 絶縁層）に埋め込み積層し、その後支持体層を剥離するという使用方法も好ましい。
[0064] [本件発明に係る内蔵キャパシタ回路を備えた多層プリント配線板]
本件発明に係る誘電層構成材料及び Z又はキャパシタ回路形成部材を用いて、 定法に基づき内蔵キャパシタ回路を備えた多層プリント配線板を製造することが可能 であり、当該多層プリント配線板は高品質の内蔵キャパシタ回路を備えた製品となる 。ここで言う多層プリント配線板の製造方法に関しては、特に制限はなぐ誘電層構 成材料の両面に絶縁層及び導体層を形成し、キャパシタ部と外層回路との電気的導 通を確保するためのビアホール等は定法に基づき任意の時点及び形状にすることが 出来るのである。
[0065] 誘電層構成材料及び Z又はキャパシタ回路形成部材をすでに内層回路を有する コア材と張り合わせて多層プリント配線板を作成するにあたって内層回路と電気的導 通を取る手法としては、異方性導電膜によるか、貫通バンプ方式やレーザービア方 式等の定法を採用できる。さらに、同様にして複数の誘電体層構成材料及び Z又は キャパシタ回路形成部材を組み合わせて多層化することも従来技術を用いることで 容易に実施できる。
[0066] 最も一般的な内臓キャパシタ回路を備える多層プリント配線板の製造工程では、キ ャパシタ回路形成部材の両面に絶縁層及び導体層を形成するにあたり、図 3 (d)に 示すように最も使用経験の豊富なプリプレダ 7と金属箔 4とを用い、図 3 (e)の状態とし 、必要なビアホール力卩ェ等を行い、両面の外層に位置する金属箔をカ卩ェして、外層 回路 22を形成し、図 4 (f)に示す多層プリント配線板 20とするのである。なお、図面 中では、多層プリント配線板 20はビアホール 23を設け、メツキ層 24を形成し層間導 通を確保した状態で示して 、る。
[0067] 上記方法において、図 3 (d)に示す金属箔 4の代わりに内層回路形成済みのコア 材を使用してプリプレダ 7の代わりに異方性導電膜を使用して接着するか、または貫 通用のバンプを必要部分に形成した内層回路形成済みのコア材とプリプレダまたは 榭脂シートを使用して成形し、新たなコア材とすることも可能である。
[0068] また、図 6 (IV)に示すように、図 2 (c)で得られた誘電層構成材料の両面に榭脂層 付金属箔 9を張り合わせ、図 6 (V)の状態とすることも好ましい。そして、必要なビアホ ール加工等を行い、両面の外層に位置する金属箔を加工して、外層回路 22を形成 し、図 7 (VI)に示す多層プリント配線板とするのである。なお、図 6 (IV)に示す榭脂 層付金属箔 9は、金属箔 4の片面に絶縁層を構成するための榭脂層 10を備えるもの である。
[0069] 更に、図 8 (a)に示すように、図 2 (c)で得られた誘電層構成材料の両面に骨格材 含有榭脂層付金属箔 11を張り合わせ、図 8 (b)の状態とすることも好ましい。そして、 必要なビアホール力卩ェ等を行い、両面の外層に位置する金属箔をカ卩ェして、外層回 路 24を形成し、図 9 (c)に示す多層プリント配線板 20とするのである。なお、図面中 では、多層プリント配線板 20はビアホール 23を設け、メツキ層 24を形成し層間導通 を確保した状態で示している。なお、図 8 (a)に示す骨格材含有榭脂層付金属箔 11 は、金属箔 4の片面に絶縁層を構成するための骨格材 12を含む榭脂層を備えるもの であり、絶縁層厚みの確保などを目的とする際に使用するのが一般的である。
[0070] また、図 10 (a)〜図 12 (g)には第二電極回路面を内層回路の一部として使用する ために内層回路となる金属と張り合わせた後に回路形成する工程を示して 、る。これ に対し、第二電極回路側配線パターンをデラミネーシヨン防止などの目的で埋め込 んだ状態で配置したい場合には、図 13 (c)に示すキャパシタ回路形成部材を使用し て図 14又は図 15のプロセスを経て多層化することが好ましぐこのときは第二導体層 としてキャリアー付金属箔を使用して多層積層後にキャリアーを引き剥がし、図 14 (c )または図 15 (c)の断面層構成を備えるものとすることが推奨される。
[0071] 更に、前記支持体層として第三導体層を張り合わせた図 16の方法や、内層回路の 形成されたコア材と張り合わせた図 17〜図 18の工程のようにして誘電層構成回路を 形成してちょい。
実施例 1
[0072] [誘電層構成材料の製造]
工程 a (第一電極構成工程）： 最初にバインダー榭脂溶液を製造した。このバインダ ー榭脂溶液を製造するにあたり、 25重量部のフエノールノボラック型エポキシ榭脂、 25重量部の溶剤に可溶な芳香族ポリアミド榭脂ポリマー、溶剤としてのシクロペンタ ノンとの混合ワニスとして市販されて ヽる日本化薬株式会社製の BP3225 - 50Pを 原料として用いた。そして、この混合ワニスに、硬化剤としてのノボラック型フエノール 榭脂に明和化成株式会社製の MEH— 7500を、そして硬化促進剤として四国化成 製の 2E4MZを添加して以下に示す配合割合を持つ榭脂混合物とした。
[0073] バインダー榭脂組成： フエノールノボラック型エポキシ榭脂 39重量部
芳香族ポリアミド榭脂ポリマー 39重量部
ノボラック型フエノール榭脂 22重量部
硬化促進剤 0. 1重量部
[0074] この榭脂混合物を、更にメチルェチルケトンを用いて榭脂固形分を 30重量％に調 整ですることで、バインダー榭脂溶液とした。そして、このノインダー榭脂に、以下に 示す粉体特性を持つ誘電体フィラー Fであるチタン酸バリウム粉を混合分散させ、以 下の組成の誘電体フィラー含有榭脂溶液とした。
[0075] 誘電体フィラーの粉体特性： 平均粒径 (D ) 0. 25 m
IA
体積累積粒径 (D ) 0. 5
50
凝集度 (D /Ό ) 2. 0
50 IA
誘電体フィラー含有榭脂溶液： ノインダー榭脂溶液 83. 3重量部
チタン酸バリウム粉 100重量部
[0076] 以上のようにして製造した誘電体フィラー含有榭脂溶液を、エッジコーターを用い て、第 1銅箔の片面に所定の厚さの誘電体フィラー含有榭脂膜を形成するように塗 布し、 5分間の風乾を行い、その後 140°Cの加熱雰囲気中で 3分間の乾燥処理を行 い、半硬化状態の 20 m厚さの誘電体層を形成した。
[0077] 誘電体層の形成が終了すると、当該誘電体層に第 2銅箔 (第 1銅箔と同様の電解 銅箔)の片面を当接させ、積層して 180°C X 60分の加熱条件下で熱間プレス成形 することで、誘電層の両面に銅箔層を備える金属張り誘電体とした。この段階で層間 耐電圧測定を行った力 500Vの電圧を印可しての検査で良好な結果が得られた。 また、誘電体層の比誘電率を測定した結果、 ε = 20と非常に良好な値を示し、電気 容量の高いキャパシタが得られたことになる。
[0078] 以上のようにして製造した金属張り誘電体の片面の第 1銅箔を整面し、その表面に ドライフィルムを張り合わせて、エッチングレジスト層を形成した。そして、その両面の エッチングレジスト層に、第一電極回路を形成するためのエッチングパターンを露光 し、現像した。そして、塩化銅エッチング液でエッチングして、第一電極回路を形成し た。
[0079] 工程 b (誘電層除去工程）： この誘電層除去工程では、エッチングレジストを回路表 面に残留させた状態で、回路部以外の領域の露出した誘電層の除去を行った。この ときの誘電層の除去方法は、ウエットブラスト処理を用い、中心粒径が 14 mの微粒 粉体であるアルミナ研磨剤を水に分散させたスラリー状の研磨液 (研磨剤濃度 14vol %)を、 0. 20MPaの水圧で長さ 90mm、幅 2mmのスリットノズルから高速水流として 被研磨面に衝突させ、不要な誘電層の研磨除去を行ったのである。このウエットブラ スト処理が終了してから、エッチングレジストの剥離を行い、水洗し、乾燥することで 図 2 (c)と同様の状態となり、誘電層構成材料が得られた。
[0080] [多層プリント配線板の製造]
上記誘電層除去の終了した誘電層構成材料を使用する場合には、多層化積層時 に露出した誘電層が除去され、深くなつた第一電極回路間ギャップを埋設する必要 がある。そこで、図 3 (d)に示すように、誘電層構成材料の両面に絶縁層及び導体層 を設けるため、 100 m厚さのプリプレダと銅箔とを重ね合わせて、 180°C X 60分の 加熱条件下で熱間プレス成形し、図 3 (e)に示す状態とした。
[0081] そして、図 3 (e)に示す外層の導体層をエッチング加工し、ビアホール形成等して、 外層回路 9に加工し、図 4 (f)を得た。このときのエッチング方法及びビアホール形成 等に関しては、第一電極回路を形成するエッチングと同様であるため、重複した説明 を避けるため、ここでの説明は省略する。以上のようにして、内蔵キャパシタ回路を備 える多層プリント配線板 20を製造したのである。その結果、極めて良好な多層プリン ト配線板が得られた。
実施例 2
[0082] この実施例 2における製造方法は実施例 1と基本的に同様であり、異なるのは誘電 層の除去方法のみである。従って、重複した説明となる工程に関しての記載は省略 し、誘電層の除去方法に関してのみ説明する。
[0083] この実施例での誘電層除去方法はデスミア処理とし、市販のデスミア溶液を用いて 余分な誘電層を溶解除去した。
[0084] 以上のようにして、内蔵キャパシタ回路を備える多層プリント配線板 20を製造したの である。その結果、極めて良好な多層プリント配線板が得られた。
実施例 3
[0085] [支持体層付キャパシタ回路形成部材の製造]
前述のごとぐ第二導体層としてはキャリア箔付き銅箔を使用した。このキャリア箔付 き銅箔にはビーラブルタイプとエツチヤブルタイプがあり共に使用可能であるが、工程 を簡便化できるビーラブルタイプの使用が好ましぐその中でも接合界面に重金属を 使用して 、な 、、キャリア箔と導体層との間に置換基を有するトリァゾール化合物で ある 1, 2, 3 ベンゾトリァゾール、カルボキシベンゾトリアゾール等の有機接合界面 を備えたものを使用した。
[0086] 前記工程 aおよび工程 bを経て誘電層除去の終了した誘電層構成材料図 13 (a)の 第一導体層表面にドライフィルムを張り合わせ、エッチングパターンを露光し、現像し 、図 13 (b)とした。そして、銅エッチング液で第一導体層をエッチングし、第一電極パ ターンを形成し、アルカリ溶液でレジスト剥離を行い、水洗して図 13 (c)の断面形状 の支持体層付キャパシタ回路形成部材を得た。
実施例 4
[0087] [チップ状キャパシタ回路形成部材 1の製造 1] 実施例 1 (誘電層構成材料の製造工程)の方法により得られた図 19 (c)に示す誘電 層除去の終了した誘電層構成材料の第一電極パターンよりもわずかに大きなサイズ の打ち抜き型を作成してプレス法により第二導体層を打ち抜き、分断されたチップ状 キャパシタ回路形成部材図 19 (d)を得た。この方法によるチップ状キャパシタ回路形 成部材には両面導体層張誘電体を直接打ち抜く場合に発生する第一電極回路と第 二電極回路間のショートがなぐ良好な結果が得られた。
実施例 5
[0088] [チップ状キャパシタ回路形成部材 1の製造 2]
図 20 (a)に示すように、実施例 1 (誘電層構成材料の製造工程)の方法により得ら れた誘電層除去の終了した誘電層構成材料の第一電極パターン上全面にドライフィ ルムを被覆して露光して全面エッチングレジスト兼支持フィルムとした。次 、で第二導 体層表面にもドライフィルムを貼り付け、エッチングパターンを露光後現像して図 20 ( b)に示すように、第二電極パターンのエッチングレジストを形成した。その後エツチン グし、レジスト層を剥離して第二電極回路を形成したキャパシタシート図 20 (c)を得た
。このとき、第一導体層にニッケル箔を使用し、第二導体層に銅箔を使用することで 第一導体層のエッチングには塩化銅などの酸系、第二導体層のエッチングには過硫 酸アンモ-ゥムなどのアルカリ系を使用でき、エッチングによる第二電極回路力卩ェ時 の第一電極回路へのダメージを回避できた。この方法によるキャパシタシートには両 面導体層張誘電体を直接打ち抜く場合に発生する第一電極回路と第二電極回路間 のショートがなぐ良好な結果が得られた。
実施例 6
[0089] [キャパシタシート 2の製造]
実施例 3で得られた図 21 (a)の断面形状の支持体層付キャパシタ回路形成部材の 支持体層を剥離除去して分断されたチップ状キャパシタ回路形成部材図 21 (b)を得 た。この方法によればチップ状キャパシタ回路形成部材にはすでに第一電極回路お よび第二電極回路の組み合わせが独立して形成されており、支持体の除去のみで キャパシタシートが得られるので両電極間のショートがなぐ良好な結果が得られた。 産業上の利用可能性 [0090] 本件発明に係る誘電層構成材料及びキャパシタ回路形成部材は、主に金属張り 誘電体を用いて製造されるものであるため、金属張り誘電体としての耐電圧測定が 可能である。従って、予め金属張り誘電体の状態で耐電圧測定を行うことで、誘電層 構成材料としても、この誘電層構成材料及び,又はキャパシタ回路形成部材を用い て製造する内蔵キャパシタ回路を備える多層プリント配線板のキャパシタ性能の品質 保証が可能となるのである。しカゝも、本件発明に係る誘電層構成材料及びキャパシタ 回路形成部材は、キャパシタを構成する部位を除き、不必要な部位に誘電層が存在 しないため、多層プリント配線板にカ卩ェしたときに、キャパシタ近傍にあるシグナル回 路等に対する悪影響を与えないものとなり、インダクタ等の他の回路素子を埋設配置 することも容易となり、回路設計の許容範囲が大きく広がるのである。
図面の簡単な説明
[0091] [図 1]本件発明で用いる金属張誘電体のバリエーションを層構成力 捉えた模式断 面図である。
[図 2]キャパシタ回路を内蔵する多層プリント配線板の製造フローを表す模式図であ る（図 2には誘電層構成材料の製造プロセスを含む。）。
[図 3]キャパシタ回路を内蔵する多層プリント配線板の製造フローを表す模式図であ る。
[図 4]キャパシタ回路を内蔵する多層プリント配線板の製造フローを表す模式図であ る。
[図 5]ブラスト処理を用いた場合の誘電層の除去方法手順を示した模式図である。
[図 6]キャパシタ回路を内蔵する多層プリント配線板の製造フローを表す模式図であ る (誘電層構成材料の両面に榭脂付金属箔を張り合わせる場合)。
[図 7]キャパシタ回路を内蔵する多層プリント配線板の製造フローを表す模式図であ る (誘電層構成材料の両面に榭脂付金属箔を張り合わせる場合)。
[図 8]キャパシタ回路を内蔵する多層プリント配線板の製造フローを表す模式図であ る (誘電層構成材料の両面に骨格材含有榭脂付金属箔を張り合わせる場合)。
[図 9]キャパシタ回路を内蔵する多層プリント配線板の製造フローを表す模式図であ る (誘電層構成材料の両面に骨格材含有榭脂付金属箔を張り合わせる場合)。 [図 10]キャパシタ回路を内蔵する多層プリント配線板の製造フローを表す模式図であ る。
[図 11]キャパシタ回路を内蔵する多層プリント配線板の製造フローを表す模式図であ る。
[図 12]キャパシタ回路を内蔵する多層プリント配線板の製造フローを表す模式図であ る。
[図 13]シート状キャパシタ回路形成部材の製造フローを表す模式図である。
[図 14]第二電極が絶縁層に埋め込まれたキャパシタ回路を内蔵する多層プリント配 線板材料の製造フローを表す模式図である。
[図 15]第二電極が絶縁層に埋め込まれ、第一電極と内層回路との導通が取られて!/ヽ るキャパシタ回路を内蔵する多層プリント配線板の製造フローを表す模式図である。
[図 16]第三導体層を貼り付けて支持体層とするシート状キャパシタ回路形成部材の 製造フローを表す模式図である。
[図 17]金属張誘電体と内層用コア材とを導通を取りつつ貼り付けて支持体層とした後 キャパシタ回路形成部材を製造するフローを表す模式図である。
[図 18]金属張誘電体と内層用コア材とを導通を取りつつ貼り付けて支持体層とした後 キャパシタ回路形成部材を製造するフローを表す模式図である。
[図 19]チップ状キャパシタ回路形成部材を用いてキャパシタ回路を内蔵する多層プリ ント配線板材料を製造するフローを表す模式図である。
[図 20]第一電極側に榭脂フィルム性支持体を設けて第二電極を形成し、埋め込みキ ャパシタ回路を有する多層プリント配線板材料を製造するフローを表す模式図である
[図 21]第二電極側に支持体を有するシート状キャパシタ回路形成部材を用いて埋め 込みキャパシタ回路を有する多層プリント配線板材料を製造するフローを表す模式 図である。
[図 22]キャパシタ回路を内蔵する多層プリント配線板の従来法に基づく製造フローを 表す模式図である。
[図 23]キャパシタ回路を内蔵する多層プリント配線板の従来法に基づく製造フローを 表す模式図である。
[図 24]キャパシタ回路を内蔵する多層プリント配線板の従来法に基づく製造フローを 表す模式図である。
符号の説明
la, lb, lc, Id 誘電層構成材料
2a, 2b, 2c 金属張り誘電体
3 誘電層
4 第三導体層 (金属層）
4a 第一導体層
4b 第二導体層
5 第一電極回路
6 第二電極回路
7 絶縁層（プリプレダを含む）
8 下部電極（=第二電極回路）
9 樹脂層付金属箔
10 榭脂層付金属箔の榭脂層
11 骨格材含有樹脂層付金属箔
12 骨格材
13 支持体層
15 貫通ビアホール
16 コア材
17b, 17c シート状キャパシタ回路形成部材
18 キャパシタ回路層
20 多層プリント配線板
21 エッチングレジスト層
22 外層回路
23 ビアホーノレ チップ状キャパシタ回路形成部材 樹脂製支持体

Claims

請求の範囲
[1] 多層プリント配線板の内蔵キャパシタ回路の誘電層構成材料の製造方法であって、 以下に示す工程 a及び工程 bを含むことを特徴とした誘電層構成材料の製造方法。 工程 a : 第一導体層 Z誘電層 Z第二導体層の 3層の層構成を含む金属張り誘電体 を用い、第一導体層をエッチング加工して第一電極回路を形成する第一電極回路 形成工程。
工程 b: 第一電極回路の間に露出した誘電層を除去し、誘電層構成材料とする誘 電層除去工程。
[2] 前記工程 aにおいて用いる金属張り誘電体は、第一導体層 Z誘電層 Z第二導体層 の 3層の層構成を含み、第二導電層上に絶縁層を介して第三導体層を備える 5層構 成の金属張り誘電体を用いる請求項 1に記載の誘電層構成材料の製造方法。
[3] 前記工程 aにおいて用いる金属張り誘電体は、第一導体層 Z誘電層 Z第二導体層 の 3層の層構成を含み第二導電層上に支持体を備える 4層構成の金属張り誘電体を 用いる請求項 1に記載の誘電層構成材料の製造方法。
[4] 前記工程 bの誘電層の除去工程は化学反応を利用して溶解除去することを特徴とし た請求項 1に記載の誘電層構成材料の製造方法。
[5] 前記化学反応はデスミア処理である請求項 4に記載の誘電層構成材料の製造方法
[6] 前記工程 bの誘電層の除去工程は機械加工の手法を用いて除去することを特徴とし た請求項 1に記載の誘電層構成材料の製造方法。
[7] 前記機械加工の手法がブラスト処理である請求項 6に記載の誘電層構成材料の製 造方法。
[8] 第一導体層 Z誘電層 Z第二導体層の 3層構成の金属張り誘電体を用いて請求項 1 に記載の方法により誘電層構成材料を製造し、
更に、当該誘電層構成材料の第二導体層の不要部を除去して第二電極回路を形 成することを特徴としたチップ状誘電層構成材とするキャパシタ回路形成部材の製造 方法。
[9] 第一導体層 Z誘電層 Z第二導体層 Z絶縁層 Z第三導体層を備える 5層構成の金 属張り誘電体を用いて請求項 1に記載の方法により誘電層構成材料を製造し、 更に、当該誘電層構成材料の第二導体層の不要部を除去して第二電極回路を形 成することを特徴としたキャパシタ回路層 Z絶縁層 Z第 3導体層の層構成のキャパシ タ回路形成部材の製造方法。
[10] 第一導体層 Z誘電層 Z第二導体層 Z支持体層を備える 4層構成の金属張り誘電体 を用いて請求項 1に記載の方法により誘電層構成材料を製造し、
更に、当該誘電層構成材料の第二導体層の不要部を除去して第二電極回路を形 成することを特徴としたキャパシタ回路層 Z支持体層の層構成のキャパシタ回路形 成部材の製造方法。
[11] 第一導体層 Z誘電層 Z第二導体層の 3層構成の金属張り誘電体を用いて請求項 1 に記載の方法により製造した誘電層構成材料であって、
第一電極回路、第一電極回路の下に位置する誘電体層、及び第二導体層の層構 成を備えることを特徴とした誘電層構成材料。
[12] 第一導体層 Z誘電層 Z第二導体層 Z絶縁層 Z第三導体層を備える 5層構成の金 属張り誘電体を用いて請求項 1に記載の方法により製造した誘電層構成材料であつ て、
第一電極回路、第一電極回路の下に位置する誘電体層、第二導体層、絶縁層及 び第三導体層の層構成を備えることを特徴とした誘電層構成材料。
[13] 第一導体層 Z誘電層 Z第二導体層 Z支持体層を備える 4層構成の金属張り誘電体 を用いて請求項 1に記載の方法により製造した誘電層構成材料であって、
第一電極回路、第一電極回路の下に位置する誘電体層、第二導体層及び支持体 層の層構成を備えることを特徴とした誘電層構成材料。
[14] 請求項 8に記載の方法で製造されたチップ状のキャパシタ回路形成部材。
[15] 請求項 9に記載の方法で製造されたキャパシタ回路層 Z絶縁層 Z第 3導体層の層 構成のキャパシタ回路形成部材。
[16] 請求項 10に記載の方法で製造されたキャパシタ回路層 Z支持体層の層構成のキヤ パシタ回路形成部材。
[17] 請求項 11〜請求項 13のいずれかに記載の誘電層構成材料を用いて得られることを 特徴とした内蔵キャパシタ回路を備えた多層プリント配線板。
[18] 請求項 14〜請求項 16のいずれかに記載のキャパシタ回路形成部材を用いて得ら れることを特徴とした内蔵キャパシタ回路を備えた多層プリント配線板。
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