JP2002534791A - 半導体装置の形成方法 - Google Patents

半導体装置の形成方法

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JP2002534791A JP2000592842A JP2000592842A JP2002534791A JP 2002534791 A JP2002534791 A JP 2002534791A JP 2000592842 A JP2000592842 A JP 2000592842A JP 2000592842 A JP2000592842 A JP 2000592842A JP 2002534791 A JP2002534791 A JP 2002534791A
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ジョビカ・サビック
アリソン・ビュフラー
ミン−シャン・ツァン
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Abstract

(57)【要約】 マイクロエレクトロニック組み立て体を製造する方法が提供され、その方法は導電領域と誘電領域を整合させるが、例えば集積キャパシタを製造するために、一般に、第１導電層（１２）を有する基板が提供され、次に第１導電層上に誘電層（１４）を形成し、その後誘電層(１６)上に第２導電層を形成する。第２導電層の第１領域はその後除去され、誘電層の第１領域を暴露し、次に第１導電層の第１領域を露出させるために除去される。この工程から、導電および誘電層の第１領域は被覆層をマスクとして用いて各々除去し、これらの層の残余の第２領域は同じ空間に広がって存在する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に電気回路およびその製造に関する。さらに詳しくは自己整合
した誘電体および電極を有する光によって画定された積分キャパシタからなる微
小電子組立体（マイクロエレクトロニクス・アッセンブリ）を形成するプロセス
に関する。
【０００２】
【従来の技術】
複合マイクロエレクトロニクス回路用の積分キャパシタは、基板上に導電性領
域を形成しかつパターン化して底部電極を画定し、基板上および底部電極を覆う
誘電材料の薄層（２０−５０マイクロメータ）を堆積することにより製造される
のが典型的であり、キャパシタの誘電体を形成し、その後その誘電体をめっきす
るかあるいは金属被膜して第２導電領域を形成し、それは上部電極を画定するた
めにエッチングあるいはパターン化される。よく知られているように、積分キャ
パシタの容量は、 C＝ＫＥＡ／ｔ によって与えられ、ここでKは誘電定数あるいは誘電材料の相対許容率、Ｅは自
由空間の許容率（物理定数）、Ａはキャパシタの面積（すなわち、上部電極が底
部電極とオーバラップする面積）、およびtは誘電体の厚さである。
【０００３】 上記の方程式から、高誘電定数および薄膜誘電層が単位領域当たりの高容量を
達成するために望ましい。しかしながら、これらの試みのいずれも困難性を示す
。ポリマー材料の誘電定数（典型的には４より小さい）は、ポリマーをセラミッ
ク粒子、ファイバーまたは小板物体、例えばバリウム・チタン酸塩または鉛チタ
ン酸塩を含有した鉛マグネシウム・二オブ酸塩で満たすことによって増加できる
。しかしながら、このような高誘電率誘電体を使用することによって、典型的な
複数層の回路構造からの回避が必要となる。しばしば成されるが（図１，２の参
照番号１１２，１１８で特定される誘電層によって示されるように）、誘電セラ
ミック・フィルタは他の回路要素との間の浮遊容量を増加させるので、回路基板
の他の領域上に存在するキャパシタ誘電体を形成する誘電材料を用いることは一
般的に望ましいことではない。セラミック・フィルタ樹脂、特に高いセラミック
充填率（例えば約３０ないし６０％）によって示される第２の問題点は、キャパ
シタの上部電極を形成するための純粋な樹脂と同程度の容易さで電気めっきがで
きないことである。
【０００４】 さらなる問題点は、誘電体の層厚を薄くする場合に生じる。誘電層厚はパター
ン化された特徴物、その上に誘電体が堆積されているのであるが、その寸法に強
く影響されるので、回路基板上の特徴物（例えば、キャパシタ電極）を覆う誘電
層の厚みを制御することが困難となる。図１に見られるように、誘電層１１２は
小さい特徴物（例えば電極）１１４上でよく平坦化される傾向にあるが、大きい
特徴物１１６の上では不十分であり、その結果として、誘電層厚は隣接するキャ
パシタ間で、場合によって単一のキャパシタ電極内で変化し得る。これは２つの
問題を引き起こす。第１に、小さい特徴物１１４を覆う非常に薄い誘電体を通過
する金属−金属短絡の危険性である。第２に、回路基板上の集積キャパシタは広
範囲の容量値とそれによる電極サイズを必要とするので、その容量値の許容公差
、例えば１０％未満を達成することは困難である。
【０００５】 許容できる容量公差を達成する別の困難性は、キャパシタ電極を相互に整合す
る困難性の結果として生じる。図２に示されるように、たとえキャパシタ誘電体
１１８を一様な厚みに達成したとしても、下部電極１２０および上部電極１２２
によって示されるように、電極の不整合を生じさせる傾向がある。このような不
整合はキャパシタ領域（上記容量方程式の「Ａ」）の減少を通じて容量を変化さ
せる。部分的な解決策として、従来技術は、電極の一方（例えば図２の下部電極
１２４）を他の電極（例えば図２の上部電極１２６）より大きくさせて、実際の
容量値を減少させる電極の不整合を防止する。
【０００６】 従って、キャパシタ誘電体の層厚を一定にしかつよく整合された電極を有する
集積キャパシタを形成する方法ができるなら好ましく、それにより高容量密度、
１０％未満の容量公差、および内部層短絡の危険性の減少を達成するであろう。
【０００７】
【発明の概要】
本発明は、整合した導電性領域および誘電性領域を有するマイクロ・エレクト
ロニック組立体を望ましい処理かつ寸法特性でもって製造する方法を提供する。
本発明は、特に、集積キャパシタの製造に有用で、望ましい処理および寸法特性
が本発明で達成され、予測可能なキャパシタの電気特性を生み出す。
【０００８】 この発明の方法は、第１導電層を有する基板を提供する段階、第１導電層上に
誘電層を形成する段階、およびその後誘電層の上に第２導電層を形成する段階を
一般に必要とする。その後、第２導電層の第１領域が誘電層の第１領域を露出さ
せるために除去され、次に誘電層の第１領域は第１導電層の第１領域を露出させ
るために除去され、第１導電層の第１領域もまた除去される。この工程から、誘
電層の第２領域によって覆われる第１導電層の第２領域は残存し、また誘電層の
第２領域は第２導電層の第２領域によって覆われる。この発明に従えば、導電層
および誘電層の第１領域はマスクとして被覆層を使用して各々除去され、その結
果これらの層の残存する第２領域が同じ空間を占める、すなわち、これらの周辺
限界はお互いに正確に整合される。残存する構造はキャパシタを画定し、その中
で第１および第２導電層の第２領域はキャパシタ電極を定め、さらに誘電層の第
２領域はキャパシタ電極間のキャパシタ誘電体を画定する。
【０００９】 この発明に従えば、導電層および誘電層の第１領域は好ましくは導電層をエッ
チングしかつ誘電層を光画定することにより除去される。後者に対し、誘電層は
好ましくは正活性(positive-acting)の光感知誘電材料で形成され、その誘電層
の第１領域は第２導電層の第２領域を光マスクとして使用することにより除去さ
れる。また、第２導電層は金属箔で、めっきあるいは堆積されるのとは対照的に
、誘電層に直接薄層が設けられる。
【００１０】 上記観点から、この発明は自己整合性誘電体および電極を有する集積キャパシ
タを可能にし、その結果複数のキャパシタが微小電子組立体上に形成され、その
各々は所望の容量を可能な限り正確に得るためにパターン化され、整合した電極
間に一様な層厚の誘電体を形成する。特に、導電層と誘電層との間の整合性はマ
スクとして被覆層（または層）を用いる各層を確定することにより得られ、一方
、一様な厚さの誘電層は、まだパターン化されていない間に、誘電体が第１導電
層上に堆積されることの結果として達成される。本発明は、また上部電極に対し
粗くしてめっきする必要性をなくし、その結果誘電体のセラミックの含有が上部
電極と誘電体との間の付着性に関して問題となることはない。さらに、高ｋセラ
ミックを含有する誘電体は正にキャパシタに限定されるので、本発明は浮遊容量
を増加させずに誘電体中に高ｋセラミックの使用を可能にする。結果として、内
部接続線はキャパシタ電極に非常に近接して形成することが可能である。
【００１１】 本発明の他の目的および利点は次の詳細な説明からよく理解されるであろう。
【００１２】 この発明の上記および他の利点は添付の図面を参照して以下の説明からより一
層明確になるであろう。
【００１３】
【好適な実施例の詳細な説明】
複数のマイクロエレクトロニクス回路基板上の本発明に従う集積キャパシタを
形成する工程が、図３ないし図８に示される。図７および図８に示されるように
、一対のキャパシタ３２が形成されるが、本発明に従えば如何なる数のキャパシ
タもどのような複数の回路層内にも同時に形成することができる。以下の説明か
ら明らかになるように、本発明で正確な物理的整合性および寸法が集積キャパシ
タ誘電体および電極に対し達成され、その結果集積キャパシタは正確に制御され
た容量値を持つように製作され得る。キャパシタ３２に対する特定の構造が図８
に示される一方、当業者は変形および修正が可能であり、そのような変形及び修
正が本発明の範囲内にあることを理解するであろう。
【００１４】 図３を参照して、回路基板が、導電層１２および誘電層１４が形成された基板
１０を有するものとして示される。基板１０はどのような適切な材料であっても
よく、他の適切な基板および材料も用いることができるが、それらはプリント配
線基板（ＰＷＢ）、フレキシブル回路、セラミックまたはシリコン基板あるいは
他の複数回路の誘電層を含む。導電層１２は、他の方法によってまたは異なる材
料で形成できことが予測できるが、図７および図８に示されるように、キャパシ
タ３２用の下部電極２４を形成するためにパターン化されるので、導電層１２は
好ましくはめっきあるいは銅箔の形成によって基板１０上に堆積した平坦な銅で
ある。導電層１２の適切な厚みは、約５ないし約５０マイクロメータである。
【００１５】 誘電層１４は、好ましくは正活性(positive-acting)の熱硬化性フォトレジス
ト材(thermally curable photoresist material)からなり、既知の光映像および
現像技術が誘電層１４をパターン化するために用いられ得る。さまざまなセラミ
ック材料の粒子はポリマー誘電層１４内に分散され，鉛マグネシウム・二オブ酸
塩(lead magnesium niobate)，銅チタン酸塩(lead titanate)および／またはバ
リウム・チタン酸塩(barium titanate)が好ましい。セラミックの適切な粒子サ
イズは、約０．２ないし５マイクロメータである。誘電層１４にとって適切な薄
膜ポリマーの構成は、樹脂，光感受性剤および固化剤である。樹脂要素は、如何
なる液体樹脂あるいは固体樹脂でもよく、その樹脂混合は液体状で導電層１２の
表面上に容易に堆積でき、あるいは薄膜のように誘電層１４を形成することを可
能にする。用いることのできる樹脂は、感温プラスチック樹脂，感温設定樹脂，
エラストマーおよびそれらの混合物を含み、光感受性材料を含める場合、それは
光結像可能な構成物を生み出す。厚膜ポリマーの望ましい特性は、誘電層１４の
堆積および光映像の間中、安定性を保つ物理特性である。この発明に従えば、誘
電層１４は回路構造の永久的な誘電層をして寄与し、その結果厚膜ポリマーの誘
電体特性は、好ましくは、堆積および光映像工程中安定に保つ。
【００１６】 上記理由から、エポキシが特に誘電層１４の樹脂として適当であり、好ましく
はエポキシを基礎とした混合物がＰＲＯＢＥＬＥＣ（商標）の名称でCiba-Geigy
から商業的に販売されている。ＰＲＯＢＥＬＥＣは液体樹脂で、導電体１２上を
コーティングでき、一様な厚み（好ましくは約１０ないし約４０マイクロメータ
）をもつ誘電層１４を形成し、特に製造工程のこの段階では導電層１２はパター
ン化されない。ＰＲＯＢＥＬＥＣの正版(positive version)のような正活性(pos
itive-acting)の光感受性材料の利点は、高セラミック充填度で許容できるフォ
ト速度を与え、それらの材料は典型的には負活性(negative-acting)の光感受性
材料より大きい光感受性であることである。負活性の光感受性材料に対する正活
性(positive-acting)の光感受性材料の他の利点は、暴露中の粉塵が原因の遮蔽
によるピンホールの減少である。
【００１７】 光感受性剤の存在により、誘電層１４を適切な電磁放射に選択的に晒すことに
より、誘電層１４を正確にかつ光化学的にパターン化を実行することが可能であ
る。電磁放射に晒される誘電層の１４の領域は比較的ある種の現像液に対し溶解
し易くなり、誘電層１４の非暴露領域は比較的非溶解性を維持する。暴露後、好
ましくは正活性(positive-acting)の熱硬化性フォトレジスト材料が部分的に取
り除かれる。ＰＲＯＢＥＬＥＣ材料が形成されると、誘電層１４を部分的に取り
除く適切な処置は、摂氏１１０度の温度で約６０分間保持することである。堆積
，暴露および部分的な誘電層１４の取り除きに続いて、銅箔１６が図４に示され
るように誘電層１４の表面に付着され、続いて図８に示される上部電極２０を形
成するためにパターン化される。箔１６は好ましくは以下述べられる後続のエッ
チング段階の間、銅箔１６を保護できる犠牲層１８を含む。犠牲層１８は好まし
くはすずで、箔１６を誘電層１４に付着させる前後において箔１６上にめっきを
施すことができる。銅箔１６の好ましい厚さは約１０ないし約５０マイクロメー
タで、犠牲膜１８の好適な層厚は約５から約１０マイクロメータで箔１６に対し
十分な保護を与える。
【００１８】 図５は、上部電極２０を画定するために箔１６をエッチングした結果を示す。
箔１６へのエッチングは、まず一時的なフォトレジストの塗布およびパターニン
グ、その後犠牲層１８および箔１６のウェット．エッチングを必要とする。箔１
６の暴露部を除去するために用いられるエッチング材は、下部誘電層１４に影響
を与えてはならない。キュプリック塩化物は、錫犠牲層１８および銅箔１６双方
をエッチングし、代わって、２フッ化アンモニウム(ammonium bifluoride)は犠
牲層１８に対し、水酸化アンモニウム(ammonium hudroxide)は銅箔１６に対して
用いられ得る。他のエッチング材が用いられ得ることは予測できる。図５から、
電極２０は誘電層１４の２つの限定領域を覆う一方、層１４の残余を露出させる
。誘電層１４中の光感受性剤の存在で、誘電層１４を適切な電磁放射に晒すこと
により、フォトマスクとして電極２０を用いることにより達成され、正確に誘電
層１４を光化学的にパターン化し、図８に示されるようなキャパシタ誘電体２２
を生成する。誘電層１４は正活性光感受性材料から成るので、誘電層１４の材料
の光感受性特性を活性化させるのに十分な周波放射、伝播方向および強度により
、誘電層１４の露出領域中に比較的溶解性のある状態を生み出す一方、層１４の
電極２０によって覆われた部分は非溶解性を有したままとなる（重合）。図６に
示されるように、誘電層１４の露出領域はその後適切な現像剤、例えば、もしPR
OBELECが誘電層１４の材料として使用できる場合、ブチルアクトーン(gamma but
ylactone:GBL)によって、現像剤に対しあまり溶解しないために誘電層１４の重
合部分を残存させて、除去できる。この工程からすぐに理解できるように、電極
２０は、誘電層１４の基礎部分の幅及び長さ、従ってキャパシタ誘電体２２の幅
及び長さを決定する。
【００１９】 図７は第２エッチング段階の結果を示し、それにより誘電体２２は導電層１２
に対するエッチング・マスクとして働き、このエッチングの結果として、キャパ
シタ３２の下層電極２４を画定する。導電層１２は適切なエッチング剤でエッチ
ングされ、層１２を侵食するが犠牲層１８は侵食せず、箔１６を保護し、その結
果誘電体２２によって露出され残された導電層１２のこれらの部分はエッチング
中に取り除かれる。銅でできた導電層１２および箔１６および錫からなる犠牲層
１８に対するこの段階の適切なエッチング剤は水酸化アンモニウムで、それは銅
を侵食するが錫には侵食しない。他のエッチング剤が使用できることは予測でき
る。この工程から再度容易に理解できるように、下層電極２４の幅及び長さは各
基礎誘電体２２によって決定され、それは次に上部電極２０によって画定される
。結果として、キャパシタ電極２０，２４および誘電体２２は自己整合され、そ
れにより電極２０，２４間の非整合性は回避される。
【００２０】 図７に示されるエッチング工程に続いて、犠牲層１８は上部電極２０から剥が
され、回路形成が続く。図８に描かれるように、光による画定可能な第２誘電層
２６が付加されキャパシタ３２上でパターン化され、金属被覆２８は誘電層２６
中のビア３０を介して上部電極２０に接続するように形成される。
【００２１】 本発明が特定の実施例に基づいて説明されたが、他の形式が当業者によって達
成されることは明らかである。例えば、明記された以外の材料を使用することは
可能である。従って、本発明の範囲は特許請求の範囲によって限定される。
【図面の簡単な説明】
【図１】 従来技術に係る集積キャパシタを示す断面図である。
【図２】 従来技術に係る集積キャパシタを示す断面図である。
【図３】 本発明に従う自己整合電極を有する集積キャパシタを形成するための処理工程
を示す断面図である。
【図４】 本発明に従う自己整合電極を有する集積キャパシタを形成するための処理工程
を示す断面図である。
【図５】 本発明に従う自己整合電極を有する集積キャパシタを形成するための処理工程
を示す断面図である。
【図６】 本発明に従う自己整合電極を有する集積キャパシタを形成するための処理工程
を示す断面図である。
【図７】 本発明に従う自己整合電極を有する集積キャパシタを形成するための処理工程
を示す断面図である。
【図８】 本発明に従う自己整合電極を有する集積キャパシタを形成するための処理工程
を示す断面図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョビカ・サビック アメリカ合衆国 イリノイ州 60515 ダ ウナーズ・グローブ ロズリン・ロード 4328 (72)発明者 アリソン・ビュフラー アメリカ合衆国 イリノイ州 60516 ダ ウナーズ・グローブ 86ス 1113 (72)発明者 ミン−シャン・ツァン アメリカ合衆国 イリノイ州 60102 ア ルゴンクィン レイク・ドライブ・サウス 155 (72)発明者 エバレット・シモンズ アメリカ合衆国 イリノイ州 60067 パ ラタイン ウエスト・セント・ジェイム ス・コート 1330 Ｆターム(参考） 5E082 EE05 EE37 FG03 5F038 AC05 AC15 AC17 AC19 EZ15 EZ20

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】第１および第２領域を含む第１導電層を有する基板を提供する段階
    と、 前記第１導電層に誘電材料を付加し、その上に誘電層を形成する段階と、 前記誘電層に第２導電層を付加する段階と、 前記第２導電層の第１領域を除去して前記誘電層の第１領域を暴露し、前記第
    ２導電層の第２領域が残余し前記誘電層の第２領域を被覆する段階と、 前記誘電層の第１領域を除去して前記第１導電層の前記第１領域を暴露し、前
    記誘電層の第２領域が残余し前記第１導電層の第２領域を被覆する段階と、その
    後、 前記第１導電層の前記第１領域を除去する段階から成り、その結果前記第１導
    電層、前記誘電層、および第２導電層の第２領域が同じ空間に広がっていること
    を特徴とする回路基板を製造する方法。
  2. 【請求項２】前記誘電層の前記第１領域を除去する段階は、前記第２導電層の前
    記第２領域をフォトマスクとして使用する現像段階であることを特徴とする請求
    項１記載の回路基板を製造する方法。
  3. 【請求項３】前記第１導電層の前記第１領域を除去する段階は、前記誘電層の前
    記第２領域をマスクとして使用するエッチング段階であることを特徴とする請求
    項１記載の回路基板を製造する方法。
  4. 【請求項４】前記第２導電層は、前記誘電層に積層された銅層および前記誘電層
    の反対側の上部層上にめっきされた錫層から成る金属箔であることを特徴とする
    請求項１記載の回路基板を製造する方法。
  5. 【請求項５】前記第１導電層の前記第２領域を被覆しかつ取り囲む第２誘電層を
    形成する段階と、その後 前記第２誘電層を介して前記第２導電層の前記第２領域への接続を形成する段
    階と、 をさらに含むことを特徴とする請求項１記載の回路基板を製造する方法。
  6. 【請求項６】前記誘電材料は、セラミック粒子の分散を収容する正の光感受性誘
    電材料であるであることを特徴とする請求項１記載の回路基板を製造する方法。
  7. 【請求項７】前記第１および第２導電層の前記第２領域は、第１および第２キャ
    パシタ電極をそれぞれ画定し、また前記誘電層の前記第２領域は前記第１および
    第２キャパシタ電極の間のキャパシタ誘電体を画定することを特徴とする請求項
    １記載の回路基板を製造する方法。
  8. 【請求項８】第１および第２領域を含む銅層を有する基板を提供する段階と、 エポキシを基材とする中にセラミック粒子を含有する正活性光感受性誘電材料
    を前記銅層の前記第１および第２領域に付加しその上に誘電層を形成する段階と
    、 犠牲層をもつ銅箔を前記誘電層に積層する段階と、 前記犠牲層をとおして前記銅箔の第１領域をエッチングし前記誘電層の第１領
    域を暴露し、前記犠牲層の残余部分および前記銅箔の第２領域が残り、前記誘電
    層の第２領域を被覆する段階と、 前記犠牲層の前記残余部分および前記銅箔の前記第２領域をフォトマスクとし
    て用いて前記誘電層の前記第１領域を暴露するとともに現像する段階であって、
    前記誘電層の前記第１領域は前記銅層の前記第１領域を暴露するために除去され
    、前記誘電層の第２領域が残り、前記銅層の前記第２領域を被覆する、段階と、 前記誘電層の前記第２領域をエッチング・マスクとして用いて前記銅層の前記
    第１領域を除去する段階から成り、その結果前記銅層、前記誘電層、および前記
    銅箔の第２領域が同じ空間に広がっていることを特徴とする回路基板を製造する
    方法。
  9. 【請求項９】前記銅箔および前記銅層の前記第２領域は、第１および第２キャパ
    シタ電極をそれぞれ画定し、前記誘電層の前記第２領域は前記第１および第２キ
    ャパシタ電極の間のキャパシタ誘電体を画定することを特徴とする請求項１５記
    載の回路基板を製造する方法。
  10. 【請求項１０】第１導電領域と、 セラミック粒子を含有する光感受性材料からなる前記第１導電領域上の誘電領
    域と、 前記誘電領域上の第２導電領域であって、前記誘電領域は前記第１および第２
    導電領域にありかつ前記第１および第２導電領域と同じ空間に広がっている、第
    ２導電領域と、 前記第１および第２導電領域および前記誘電領域を被覆しかつ取り囲む誘電層
    と、 前記誘電層をとおして前記第１導電領域への接点と、 から構成されることを特徴とする回路基板。
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