JP5095398B2 - 多層プリント配線板 - Google Patents

多層プリント配線板 Download PDF

Info

Publication number
JP5095398B2
JP5095398B2 JP2007521326A JP2007521326A JP5095398B2 JP 5095398 B2 JP5095398 B2 JP 5095398B2 JP 2007521326 A JP2007521326 A JP 2007521326A JP 2007521326 A JP2007521326 A JP 2007521326A JP 5095398 B2 JP5095398 B2 JP 5095398B2
Authority
JP
Japan
Prior art keywords
wiring board
printed wiring
layered
pad
multilayer printed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2007521326A
Other languages
English (en)
Other versions
JPWO2006134977A1 (ja
Inventor
隆 苅谷
宏徳 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ibiden Co Ltd
Original Assignee
Ibiden Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibiden Co Ltd filed Critical Ibiden Co Ltd
Priority to JP2007521326A priority Critical patent/JP5095398B2/ja
Publication of JPWO2006134977A1 publication Critical patent/JPWO2006134977A1/ja
Application granted granted Critical
Publication of JP5095398B2 publication Critical patent/JP5095398B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/162—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K7/00—Constructional details common to different types of electric apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01012—Magnesium [Mg]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01025—Manganese [Mn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113—Via provided in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0137—Materials
    • H05K2201/0175—Inorganic, non-metallic layer, e.g. resist or dielectric for printed capacitor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09509—Blind vias, i.e. vias having one side closed
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09509—Blind vias, i.e. vias having one side closed
    • H05K2201/09518—Deep blind vias, i.e. blind vias connecting the surface circuit to circuit layers deeper than the first buried circuit layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/096—Vertically aligned vias, holes or stacked vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09718—Clearance holes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4652—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49133—Assembling to base an electrical component, e.g., capacitor, etc. with component orienting
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49162—Manufacturing circuit on or in base by using wire as conductive path

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

本発明は、絶縁層を介して複数積層された配線パターン同士を前記絶縁層内のバイアホールによって電気的に接続することにより構成されるビルドアップ部を備えた多層プリント配線板に関する。
従来より、絶縁層を介して複数積層された配線パターン同士を絶縁層内のバイアホールによって電気的に接続することにより構成されるビルドアップ部を備えた多層プリント配線板の構造が、種々提案されている。例えば、この種の多層プリント配線板では、実装される半導体素子が高速にオンオフするとスイッチングノイズが発生して電源ラインの電位が瞬時に低下することがあるが、このような電位の瞬時低下を抑えるために電源ラインとグランドラインとの間にコンデンサ部を接続してデカップリングすることが提案されている。このようなコンデンサ部として、特許文献１には、多層プリント配線板内に層状コンデンサ部を設けることが提案されている。
特開２００１−６８８５８号公報
しかしながら、特許文献１の層状コンデンサ部では、チタン酸バリウムなどの無機フィラーが配合された有機樹脂からなる誘電体層を採用しているため、静電容量を十分大きくすることができず、半導体素子のオンオフの周波数が数ＧＨｚ〜数十ＧＨｚと高く電位の瞬時低下が起きやすい状況下では十分なデカップリング効果を発揮することが難しかった。また、ヒートサイクル試験後の半導体素子の誤動作も十分防止することができなかった。
本発明は、このような課題に鑑みなされたものであり、十分なデカップリング効果を奏するのみならず半導体素子の誤動作も十分防止することができる多層プリント配線板を提供することを目的とする。
本発明は、上述の目的を達成するために以下の手段を採った。
すなわち、本発明は、絶縁層を介して複数積層された配線パターン同士を前記絶縁層内のバイアホールによって電気的に接続することにより構成されるビルドアップ部を備えた多層プリント配線板であって、
前記配線パターンと電気的に接続される半導体素子を実装可能であり、該半導体素子のグランド電極及び電源電極のいずれか一方に接続される第１パッドと該半導体素子のグランド電極及び電源電極のもう一方に接続される第２パッドとを有する実装部と、
前記実装部と前記ビルドアップ部との間にてセラミック製の高誘電体層と該高誘電体層を挟み互いに電位が異なる第１及び第２層状電極とを有し、前記第１層状電極が前記第１パッドと同電位となるように電気的に接続され前記第２層状電極が前記第２パッドと同電位となるように電気的に接続される層状コンデンサ部と、
を備え、
前記第１パッドと前記配線パターンのグランドライン又は電源ラインとを電気的に接続する導通路の少なくとも一部をなし前記第２層状電極を非接触状態で通過する第１棒状導体の数は、前記第１パッドの数に対して０．０５〜０．７であり、
前記第２パッドと前記配線パターンの電源ライン又はグランドラインとを電気的に接続する導通路の少なくとも一部をなし前記第１層状電極を非接触状態で通過する第２棒状導体の数は、前記第２パッドの数に対して０．０５〜０．７であることを要旨とする。
この多層プリント配線板では、電源ラインとグランドラインとの間に接続される層状コンデンサ部の高誘電体層がセラミック製であるため、従来のように無機フィラーが配合された有機樹脂製の場合に比べて誘電率を高くすることができ、層状コンデンサ部の静電容量を大きくすることができる。したがって、半導体素子のオンオフの周波数が数ＧＨｚ〜数十ＧＨｚ（例えば３ＧＨｚ〜２０ＧＨｚ）と高く電位の瞬時低下が起きやすい状況下であっても十分なデカップリング効果を奏する。また、第１パッドの数に対する第１棒状導体の数の比が０．０５〜０．７であり、第２パッドの数に対する第２棒状導体の数の比が０．０５〜０．７であるため、半導体素子の誤動作を十分防止することができる。その理由は定かではないが、これらの比が０．０５を下回ると、各棒状導体の数が少ないことからいずれかの棒状導体が劣化した場合にその影響を他の棒状導体でカバーしきれないおそれがあり、これらの比が０．７を上回ると、各層状電極には各棒状導体が非接触状態で通過する箇所が増加しその箇所と高誘電体層との熱膨張差によってセラミック製の脆い高誘電体層の収縮・膨張が起きやすくなり、その結果高誘電体層にクラックが入りやすくなるおそれがあると推察している。
本発明の多層プリント配線板において、前記高誘電体層は、前記ビルドアップ部とは別に高誘電体材料を焼成して作製したものが前記ビルドアップ部の上に接合されていることが好ましい。一般的にビルドアップ部は２００℃以下の温度条件で作製されるため、高誘電体材料を焼成してセラミックにすることは困難なことから、ビルドアップ部とは別に高誘電体材料を焼成してセラミックにすることが好ましいのである。このような高誘電体層としては、特に限定されるものではないが、例えば、チタン酸バリウム（ＢａＴｉＯ3）、チタン酸ストロンチウム（ＳｒＴｉＯ3）、酸化タンタル（ＴａＯ3、Ｔａ2Ｏ5）、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ジルコン酸ランタン鉛（ＰＬＺＴ）、チタン酸ジルコン酸ニオブ鉛（ＰＮＺＴ）、チタン酸ジルコン酸カルシウム鉛（ＰＣＺＴ）及びチタン酸ジルコン酸ストロンチウム鉛（ＰＳＺＴ）からなる群より選ばれた１種又は２種以上の金属酸化物を含んでなる原料を焼成して作製したものが好ましい。
本発明の多層プリント配線板において、前記第２棒状導体は、前記第１層状電極だけでなく前記第２層状電極も非接触状態で通過する独立棒状導体であってもよい。この場合、この独立棒状導体とは別に、第２パッドと第２層状電極とを電気的に接続する必要がある。
本発明の多層プリント配線板において、前記第１層状電極は、前記第２棒状導体を非接触状態で通過させる通過孔を持つベタパターンとして前記高誘電体層の下面側に形成され、前記第２層状電極は、前記第１棒状導体を非接触状態で通過させる通過孔を持つベタパターンとして前記高誘電体層の上面側に形成されてもよい。こうすれば、層状コンデンサ部の第１及び第２層状電極の面積を大きくすることができるため、この層状コンデンサ部の静電容量を大きくすることができる。なお、各ベタパターンは高誘電体層の上面又は下面の一部に設けられていてもよいし全面にわたって設けられていてもよい。
本発明のプリント配線板において、前記第１パッドのうちの一部は前記第１棒状導体を有し、前記第１パッドのうちの残りは自ら前記第１棒状導体を有さず該第１棒状導体を有する第１パッドに電気的に接続されており、前記第２パッドのうちの一部は前記第２棒状導体を有し、前記第２パッドのうちの残りは自ら前記第２棒状導体を有さず該第２棒状導体を有する第２パッドに電気的に接続されていてもよい。こうすれば、第１棒状導体が第２層状電極を非接触状態で通過する通過孔の数や第２棒状導体が第１層状電極を非接触状態で通過する通過孔の数が少なくなるから、第１及び第２層状電極の面積を大きくすることができ、ひいては層状コンデンサ部の静電容量を大きくすることができる。また、（第１棒状導体の数／第１パッドの数）や（第２棒状導体の数／第２パッドの数）が０．０５〜０．７の範囲になるように容易に設計することができる。
本発明の多層プリント配線板において、前記第１棒状導体と前記第２棒状導体は、少なくとも一部が格子状又は千鳥状に交互に並んでいてもよい。こうすれば、ループインダクタンスが低くなるので電源電位の瞬時低下を防止しやすくなる。
本発明の多層プリント配線板において、前記層状コンデンサ部は、前記第１及び第２層状電極の間の距離が１０μｍ以下であって実質的に短絡しない距離に設定されていてもよい。こうすれば、層状コンデンサ部の電極間距離が十分小さいため、この層状コンデンサ部の静電容量を大きくすることができる。
本発明の多層プリント配線板において、前記層状コンデンサ部は、前記実装部に実装される半導体素子の直下に形成されていることが好ましい。こうすれば、半導体素子に最短の配線長で電源を供給することが可能となるため、オンオフの間隔が短い数ＧＨｚ〜数十ＧＨｚ（例えば３ＧＨｚ〜２０ＧＨｚ）の半導体素子でも十分なデカップリング効果を得ることができ、電源不足となりにくい。
本発明の多層プリント配線板は、前記実装部が設けられた表面側に設置され前記層状コンデンサ部の前記第１及び第２層状電極に接続されるチップコンデンサを備えていてもよい。こうすれば、層状コンデンサ部だけでは静電容量が不足する場合にはチップコンデンサによりその不足分を補うことができる。また、デカップリング効果はチップコンデンサと半導体素子との配線が長いほど低下するが、ここでは実装部が設けられた表面側にチップコンデンサを設置しているため半導体素子との配線を短くすることができ、デカップリング効果の低下を抑制することができる。また、チップコンデンサと半導体素子とを層状コンデンサ部を介して接続することになるため、チップコンデンサから半導体素子への電源供給のロスが小さくなる。
本発明の多層プリント配線板は、前記実装部と前記層状コンデンサ部との間に弾性材料で形成された応力緩和部を備えていてもよい。こうすれば、実装部に実装された半導体素子と層状コンデンサ部やビルドアップ部との間に熱膨張差による応力が発生したとしても応力緩和部がその応力を吸収するため接続信頼性の低下や絶縁信頼性の低下等の不具合が発生しにくい。また、層状コンデンサ部の高誘電体層は、薄くて脆いためクラックが入りやすいが、応力緩和部があるためクラックが入るのを防止できる。このとき、応力緩和部は、前記実装部に実装される半導体素子の直下にのみ形成されていてもよい。熱膨張差による応力が問題となるのは主として半導体素子の直下であるため、この部分に応力緩和部を形成すれば材料コストを抑えることができる。このような応力緩和部の材料は、特に限定されるものではないが、例えば、変成エポキシ系樹脂シート、ポリフェニレンエーテル系樹脂シート、ポリイミド系樹脂シート、シアノエステル系樹脂シート及びイミド系樹脂シートなどの有機系樹脂シートが挙げられる。これらの有機系樹脂シートは、熱可塑性樹脂であるポリオレフィン系樹脂やポリイミド系樹脂、熱硬化性樹脂であるシリコーン樹脂やＳＢＲ、ＮＢＲ、ウレタン等のゴム系樹脂を含有していてもよいし、シリカ、アルミナ、ジルコニア等の無機系の繊維状、フィラー状、扁平状のものを含有していてもよい。また、応力緩和部は、ヤング率が１０〜１０００ＭＰａが好ましい。応力緩和部のヤング率がこの範囲だと実装部に搭載される半導体素子と層状コンデンサ部との間に熱膨張係数差に起因する応力が発生したとしてもその応力を緩和することができるからである。
第１実施形態の多層プリント配線板１１０の平面図である。 第１実施形態の多層プリント配線板１１０の縦断面図である。 層状コンデンサ部１４０を模式的に表した斜視図である。 多層プリント配線板１１０の製造工程を表す説明図である。 多層プリント配線板１１０の製造工程を表す説明図である。 多層プリント配線板１１０の製造工程を表す説明図である。 角部を持つ高誘電体シート５２０の説明図である。 第２実施形態の多層プリント配線板２１０の縦断面図である。 層状コンデンサ部２４０を模式的に表した斜視図である。 多層プリント配線板２１０の製造工程を表す説明図である。 多層プリント配線板２１０の製造工程を表す説明図である。 多層プリント配線板２１０の製造工程を表す説明図である。 他の多層プリント配線板２１０の製造工程を表す説明図である。
［第１実施形態］
次に、本発明の実施の形態を図面に基づいて説明する。図１は本発明の一実施形態である多層プリント配線板１１０の平面図、図２はこの多層プリント配線板１１０の縦断面図（中心線の左側のみ示す）、図３は層状コンデンサ部１４０を模式的に表した斜視図である。
本実施形態の多層プリント配線板１１０は、図２に示すように、表裏面に形成された配線パターン２２同士をスルーホール導体２４を介して電気的に接続するコア基板２０と、このコア基板２０の上面にて樹脂絶縁層３６を介して複数積層された配線パターン３２，２２をバイアホール３４によって電気的に接続することにより構成したビルドアップ部３０と、このビルドアップ部３０に積層された層間絶縁層１２０と、この層間絶縁層１２０に積層され高誘電体層１４３とこの高誘電体層１４３を挟む第１及び第２層状電極１４１，１４２とで構成された層状コンデンサ部１４０と、この層状コンデンサ部１４０に積層され弾性材料で形成された応力緩和部１５０と、半導体素子１８０を実装する実装部１６０と、この実装部１６０の周囲に設けられたチップコンデンサ配置領域１７０とを備えている。なお、ビルドアップ部３０は多層化されていてもよい。
本実施形態の層状コンデンサ部１４０のうち、第１層状電極１４１は銅電極であり実装部１６０のグランド用パッド１６１にバイアホール１６１ａを介して電気的に接続され、第２層状電極１４２は銅電極であり実装部１６０の電源用パッド１６２にバイアホール１６２ａを介して電気的に接続されている。このため、第１及び第２層状電極１４１，１４２は、それぞれ実装部１６０に実装される半導体素子１８０のグランド電極１８１及び電源電極１８２に接続される。
また、第１層状電極１４１は、高誘電体層１４３の下面に形成されたベタパターンであって第２層状電極１４２に接続されたバイアホールである第２棒状導体１６２ｂを非接触な状態で貫通する通過孔１４１ａを有している。この第２棒状導体１６２ｂは、一部の電源用パッド１６２に対応して設けられ、ここでは、（第２棒状導体１６２ｂの数／電源用パッド１６２の数）が０．０５〜０．７の範囲に入るように設計されている。その理由は、以下の通りである。すなわち、すべての電源用パッド１６２のうち、いくつかの電源用パッド１６２はバイアホール１６２ａを介して第２層状電極１４２に電気的に接続され、残りの電源用パッド１６２はバイアホール１６２ａを介して第２層状電極１４２に電気的に接続された他の電源用パッド１６２と配線（例えば図３に示した実装部１６０に設けられた配線１６６）により電気的に接続されているため、結局すべての電源用パッド１６２は第２層状電極１４２に接続されていることになり、第２層状電極１４２から下方へ延びる第２棒状導体１６２ｂが少なくとも１つあればその第２棒状導体１６２ｂを通じてすべての電源用パッド１６２を外部の電源ラインへ接続できる。このように、一部の電源用パッド１６２に対応して第２棒状導体１６２ｂを設けることにより第１層状電極１４１に設ける通過孔１４１ａの数が少なくて済むことから、第１層状電極１４１の面積が大きくなり、層状コンデンサ部１４０の静電容量を大きくすることができる。また、（第２棒状導体１６２ｂの数／電源用パッド１６２の数）が０．０５〜０．７の範囲に入るため、後述する実験例で実証されているように、実装部１６０に実装される半導体素子１８０の誤動作を十分防止することができる。なお、通過孔１４１ａの数や通過孔１４１ａを形成する位置は、層状コンデンサ部１４０の静電容量やバイアホール１６２ａの配置等を考慮して決められる。
一方、第２層状電極１４２は、高誘電体層１４３の上面に形成されたベタパターンであってグランド用パッド１６１に接続されたバイアホール１６１ａ，１６１ｂからなる第１棒状導体１６１ｃを非接触な状態で貫通する通過孔１４２ａを有している。第１棒状導体１６１ｃは、一部のグランド用パッド１６１に対応して設けられ、ここでは、（第１棒状導体１６１ｃの数／グランド用パッド１６１の数）が０．０５〜０．７の範囲に入るように設計されている。その理由は、以下の通りである。すなわち、グランド用パッド１６１同士は配線（例えば図３に示した実装部１６０に設けられた配線１６５）により電気的に接続されているため、グランド用パッド１６１から下方へ延びて第２層状電極１４２に接触せず第１層状電極１４１に接触する第１棒状導体１６１ｃが少なくとも１つあればその第１棒状導体１６１ｃを通じてすべてのグランド用パッド１６１を外部のグランドラインへ接続できる。そして、一部のグランド用パッド１６１に対応して第１棒状導体１６１ｃを設けることにより第２層状電極１４２に設ける通過孔１４２ａの数が少なくて済むことから、第２層状電極１４２の面積が大きくなり、層状コンデンサ部１４０の静電容量を大きくすることができる。また、（第１棒状導体１６１ｃの数／グランド用パッド１６１の数）が０．０５〜０．７の範囲に入るため、後述する実験例で実証されているように、実装部１６０に実装される半導体素子１８０の誤動作を十分防止することができる。なお、通過孔１４２ａの数や通過孔１４２ａを形成する位置は、層状コンデンサ部１４０の静電容量やバイアホール１６１ａの配置等を考慮して決められる。
このように、層状コンデンサ部１４０の静電容量を大きくすることができるので、充分なデカップリング効果を奏することが可能となり、実装部１６０に実装した半導体素子１８０（ＩＣ）のトランジスタが電源不足となりにくい。なお、直下にバイアホールを有しないグランド用パッド１６１と直下にバイアホールを有するグランド用パッド１６１とを電気的に繋ぐ配線や、直下にバイアホールを有しない電源用パッド１６２と直下にバイアホールを有する電源用パッド１６２とを電気的に繋ぐ配線は、実装部１６０に設けてもよいが、コア基板２０の表面やビルドアップ部３０に設けてもよい。層状コンデンサ部１４０と実装部１６０との間にさらに配線層を設けてその層で繋ぐことも可能である。
応力緩和部１５０は、弾性材料で形成されている。弾性材料としては特に限定されないが、例えば、変成エポキシ系樹脂シート、ポリフェニレンエーテル系樹脂シート、ポリイミド系樹脂シート、シアノエステル系樹脂シート及びイミド系樹脂シートなどの有機系樹脂シートが挙げられる。これらの有機系樹脂シートは、熱可塑性樹脂であるポリオレフィン系樹脂やポリイミド系樹脂、熱硬化性樹脂であるシリコーン樹脂やＳＢＲ、ＮＢＲ、ウレタン等のゴム系樹脂を含有していてもよいし、シリカ、アルミナ、ジルコニア等の無機系の繊維状、フィラー状、扁平状のものを含有していてもよい。この応力緩和部１５０は、ヤング率が１０〜１０００ＭＰａと低い値であることが好ましい。応力緩和部１５０のヤング率がこの範囲だと実装部１６０に搭載される半導体素子１８０と層状コンデンサ部１４０やビルドアップ部３０、コア基板２０との間に熱膨張係数差に起因する応力が発生したとしてもその応力を緩和することができる。
実装部１６０は、半導体素子１８０を実装する領域であり、多層プリント配線板１１０の表面に形成されている。この実装部１６０に設けられたグランド用パッド１６１、電源用パッド１６２、シグナル用パッド１６３は、格子状又は千鳥状に配列されている（図１参照）。なお、シグナル用パッド１６３は、半導体素子１８０のシグナル電極１８３に接続される端子である。本実施形態では、グランド用パッド１６１と電源用パッド１６２を中央付近に格子状又は千鳥状に配列し、その周りにシグナル用パッド１６３を格子状又は千鳥状又はランダムに配列している。実装部１６０のパッド総数は、１０００〜３００００である。この実装部１６０の周囲には、チップコンデンサ配置領域１７０が複数形成され、このチップコンデンサ配置領域１７０には、チップコンデンサ１７３のグランド用端子及び電源用端子とそれぞれ接続するためのグランド用パッド１７１及び電源用パッド１７２が複数対形成されている。
各グランド用パッド１７１は層状コンデンサ部１４０の第１層状電極１４１を介して外部電源の負極に接続され、各電源用パッド１７２は第２層状電極１４２を介して外部電源の正極に接続される。なお、本実施形態において、グランド用パッド１６１及び電源用パ
ッド１６２がそれぞれ第１パッド及び第２パッドに相当する。
次に、本実施形態の多層プリント配線板１１０の製造手順について、図４〜図７に基づいて説明する。
まず、図４（ａ）に示すように、コア基板２０の少なくとも片面にビルドアップ部３０を形成した基板５００を用意し、ビルドアップ部３０の上に真空ラミネータを用いて層間絶縁層５１０（図１の層間絶縁層１２０となるもの、熱硬化性絶縁フィルム；味の素社製、ＡＢＦ−４５ＳＨ）を温度５０〜１５０℃、圧力０．５〜１．５ＭＰａというラミネート条件下で貼り付けた。続いて、予め作製しておいた銅箔５２２と銅箔５２６とで高誘電体層５２４をサンドイッチした構造の高誘電体シート５２０を層間絶縁層５１０の上に真空ラミネータを用いて温度５０〜１５０℃、圧力０．５〜１．５ＭＰａというラミネート条件下で貼り付け、その後１５０℃で１時間乾燥させた（図４（ｂ）参照）。ラミネートする際の高誘電体シート５２０の両銅箔５２２，５２６は、いずれも回路形成されていないベタ層であることが好ましい。ここで、両銅箔５２２，５２６の一部をエッチング等で除去するとすれば、（ｉ）表裏で金属の残存率が変わったり、除去した部分が起点となって高誘電体シートが曲がったり折れたりすることがあること、（ii）銅箔の一部を除去すると角部（図７参照）が存在することとなり、その部分にラミネート圧力が集中すること、（iii）高誘電体層に直接ラミネータが接触することとなること等が原因で、高誘電体層にクラックが入りやすくなり、そのクラック部分に後のめっき工程でめっきが充填されると両銅箔間でショートしてしまう。また、ラミネート前に電極の一部を除去すると、高誘電体シートの静電容量が減少するという問題もおこるし、その高誘電体シートをラミネートする場合、高誘電体シートとビルドアップ部を位置合わせして貼りつける必要も生じる。更に、高誘電体シートが薄く剛性がないので、銅箔の一部を除去する際の位置精度が悪くなる。それに加え、アライメント精度を考慮して銅箔の一部を除去する必要があるので、大きめに銅箔を除去する必要があるし、アライメント精度も高誘電体シートが薄いので悪い。以上のことから、ラミネートする際の高誘電体シート５２０の両銅箔５２２，５２６は、いずれも回路形成されていないベタ層であることが好ましいのである。
次に、高誘電体シート５２０の作製手順について説明する。
（１）乾燥窒素中において、濃度１．０モル／リットルとなるように秤量したジエトキシバリウムとビテトライソプロポキシドチタンを、脱水したメタノールと２−メトキシエタノールとの混合溶媒（体積比３：２）に溶解し、室温の窒素雰囲気下で３日間攪拌してバリウムとチタンのアルコキシド前駆体組成物溶液を調製した。次いで、この前駆体組成物溶液を０℃に保ちながら攪拌し、あらかじめ脱炭酸した水を０．５マイクロリットル／分の速度で窒素気流中で噴霧して加水分解した。
（２）このようにして作製されたゾル−ゲル溶液を、０．２ミクロンのフィルターを通し、析出物等をろ過した。
（３）上記（２）で作製したろ過液を厚さ１２μｍの銅箔５２２（後に第１層状電極１４１となる）上に１５００ｒｐｍで１分間スピンコートした。溶液をスピンコートした基板を１５０℃に保持されたホットプレート上に３分間置き乾燥した。その後基板を８５０℃に保持された電気炉中に挿入し、１５分間焼成を行った。ここで、１回のスピンコート／乾燥／焼成で得られる膜厚が０．０３μｍとなるようゾル−ゲル液の粘度を調整した。なお、第１層状電極１４１としては銅の他に、ニッケル、白金、金、銀等を用いることもできる。
（４）スピンコート／乾燥／焼成を４０回繰り返し１．２μｍの高誘電体層５２４を得た。
（５）その後、スパッタ等の真空蒸着装置を用いて高誘電体層５２４の上に銅層を形成し更にこの銅層上に電解めっき等で銅を１０μｍ程度足すことにより、銅箔５２６（後に第２層状電極１４２の一部をなす）を形成した。このようにして、高誘電体シート５２０を
得た。誘電特性は、INPEDANCE/GAIN PHASE ANALYZER(ヒューレットパッカード社製、品名：４１９４Ａ）を用い、周波数１ｋＨｚ、温度２５℃、ＯＳＣレベル１Ｖという条件で測定したところ、その比誘電率は、１，８５０であった。なお、真空蒸着は銅以外に白金、金等の金属層を形成してもよいし、電解めっきも銅以外にニッケル、スズ等の金属層を形成してもよい。また、高誘電体層をチタン酸バリウムとしたが、他のゾル−ゲル溶液を用いることで、高誘電体層をチタン酸ストロンチウム（ＳｒＴｉＯ3）、酸化タンタル（ＴａＯ3、Ｔａ2Ｏ5）、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ジルコン酸ランタン鉛（ＰＬＺＴ）、チタン酸ジルコン酸ニオブ鉛（ＰＮＺＴ）、チタン酸ジルコン酸カルシウム鉛（ＰＣＺＴ）及びチタン酸ジルコン酸ストロンチウム鉛（ＰＳＺＴ）のいずれかにすることも可能である。
なお、高誘電体シート５２０のその他の作製方法として、以下の方法もある。即ち、チタン酸バリウム粉末（富士チタン工業株式会社製、ＨＰＢＴシリーズ）を、チタン酸バリウム粉末の全重量に対して、ポリビニルアルコール５重量部、純水５０重量部および溶剤系可塑剤としてフタル酸ジオクチルまたはフタル酸ジブチル１重量部の割合で混合されたバインダ溶液に分散させ、これをロールコータ、ドクターブレード、αコータ等の印刷機を用いて、厚さ１２μｍの銅箔５２２（後に第１層状電極１４１となる）に、厚さ５〜７μｍ程度の薄膜状に印刷し、６０℃で１時間、８０℃で３時間、１００℃で１時間、１２０℃で１時間、１５０℃で３時間乾燥し未焼成層とする。ＢａＴｉＯ3以外にＳｒＴｉＯ3、ＴａＯ3、Ｔａ2Ｏ5、ＰＺＴ、ＰＬＺＴ、ＰＮＺＴ、ＰＣＺＴ、ＰＳＺＴからなる群より選ばれた１種又は２種以上の金属酸化物を含んでなるペーストをロールコータ、ドクターブレード等の印刷機を用いて、厚さ０．１〜１０μｍの薄膜状に印刷、乾燥し未焼成層としてもよい。印刷後、この未焼成層を６００〜９５０℃の温度範囲で焼成し、高誘電体層５２４とする。その後、スパッタ等の真空蒸着装置を用いて高誘電体層５２４の上に銅層を形成し更にこの銅層上に電解めっき等で銅を１０μｍ程度足すことにより、銅箔５２６（後に第２層状電極１４２の一部をなす）を形成する。なお、真空蒸着は銅以外に白金、金等の金属層を形成してもよいし、電解めっきも銅以外にニッケル、スズ等の金属層を形成してもよい。その他、チタン酸バリウムをターゲットにしたスッパタ法でも可能である。
次に、高誘電体シート５２０を積層した作製途中の基板の所定位置に炭酸ガスレーザやＵＶレーザ、ＹＡＧレーザ、エキシマレーザなどによりスルーホール５３０、５３１を形成した（図４（ｃ）参照）。深さの深いスルーホール５３０は、高誘電体シート５２０及び層間絶縁層５１０を貫通しビルドアップ部３０の配線パターン３２の表面に達するスルーホールである。深さの浅いスルーホール５３１は、銅箔５２６と高誘電体層５２４を貫通し銅箔５２２の表面に達するスルーホールである。ここで、スルーホール形成は、まず深いスルーホール５３０を形成し、続いて浅いスルーホール５３１を形成した。深さの調整はレーザショット数を変更することにより行った。具体的には、スルーホール５３１は日立ビアメカニクス（株）製のＵＶレーザ にて、出力３〜１０Ｗ、周波数３０〜６０ｋ
Ｈｚ、ショット数４という条件で行い、スルーホール５３０はショット数３１とした以外は同条件で行った。その後、スルーホール５３０，５３１内に後述するスルーホール充填用樹脂５３２を充填し、８０℃で１時間、１２０℃で１時間、１５０℃で３０分乾燥した（図４（ｄ）参照）。なお、スルーホール５３０，５３１は、図１に示した電源用パッド１６２とグランド用パッド１６１のすべてに対応するようには形成しなかった。
スルーホール充填用樹脂は、以下のようにして作製した。ビスフェノールＦ型エポキシモノマー（油化シェル製、分子量：３１０、商品名：Ｅ−８０７）１００重量部と、イミダゾール硬化剤（四国化成製、商品名：２Ｅ４ＭＺ−ＣＮ）６重量部を混合し、さらに、この混合物に対し、平均粒径１．６μｍのＳｉＯ2球状粒子１７０重量部を混合し、３本
ロールにて混練することによりその混合物の粘度を、２３±１℃において４５０００〜４
９０００ｃｐｓに調整して、スルーホール充填用樹脂を得た。
次いで、前工程で充填したスルーホール充填用樹脂５３２にスルーホール５３０ａ，５３１ａを形成し、過マンガン酸溶液に浸漬して粗化し、その後、１７０℃で３時間乾燥硬化し完全硬化した（図４（ｅ）参照）。スルーホール５３０ａは、スルーホール充填用樹脂５３２を貫通しビルドアップ部３０の配線パターン３２の表面に達するスルーホールである。もう一方のスルーホール５３１ａは、スルーホール充填用樹脂５３２、銅箔５２２及び層間絶縁層５１０を貫通しビルドアップ部３０の配線パターン３２の表面に達するスルーホールである。また、スルーホール５３０ａは、ＣＯ2レーザにて、φ１．４ｍｍの
マスク径を介して２．０ｍｊのエネルギー密度、２ショットという条件で形成し、スルーホール５３１ａはＵＶレーザ にて５２ショットにした以外は同条件で形成した（出力：
３〜１０ｗ、周波数：３０〜６０ｋＨｚ）。
その後、基板表面に無電解銅めっき用の触媒を付与し、以下の無電解銅めっき液に浸漬して基板表面に０．６〜３．０μｍの無電解銅めっき膜５４０を形成した（図５（ａ）参照）。なお、無電解銅めっき水溶液は以下の組成のものを使用した。硫酸銅：０．０３ｍｏｌ／Ｌ、ＥＤＴＡ：０．２００ｍｏｌ／Ｌ、ＨＣＨＯ：０．１ｇ／Ｌ、ＮａＯＨ：０．１ｍｏｌ／Ｌ、α，α′−ビピリジル：１００ｍｇ／Ｌ、ポリエチレングリコール（ＰＥＧ）０．１ｇ／Ｌ。
次に、無電解銅めっき膜５４０の上に市販のドライフィルムを貼り付け、露光・現像によりめっきレジスト５４１を形成し（図５（ｂ）参照）、めっきレジスト非形成部に厚さ２５μｍの電解銅めっき膜５４２を形成した（図５（ｃ）参照）。なお、電解銅めっき液は以下の組成のものを使用した。硫酸：２００ｇ／Ｌ、硫酸銅：８０ｇ／Ｌ、添加剤：１９．５ ｍｌ／Ｌ（アトテックジャパン社製、カパラシドＧＬ）。また、電解銅めっきは以下の条件で行った。電流密度１Ａ／ｄｍ2、時間１１５分、温度２３±２℃。続いて、めっきレジスト５４１を剥がし、そのめっきレジスト５４１が残っていた部分、つまり電解銅めっき膜５４２同士の間に存在する無電解銅めっき膜５４０を硫酸−過酸化水素系のエッチング液でエッチング（クイックエッチング）し、上部電極５４３や、銅箔５２２と電気的に接続されたランド５４４を形成した（図５（ｄ）参照）。なお、スルーホール５３１ａに充填された導体及びランド５４４が図２のバイアホール１６１ｂに相当し、スルーホール５３０ａに充填された導体が図２の第２棒状導体１６２ｂに相当する。
次いで、上部電極５４３、ランド５４４上に下記の応力緩和シート５５０（図１の応力緩和部１５０となるもの）を温度５０〜１５０℃、圧力０．５〜１．５ＭＰａというラミネート条件下で貼り付け、１５０度で１時間乾燥した（図５（ｅ）参照）。
応力緩和シート５５０は以下のようにして作製した。すなわち、ナフタレン型のエポキシ樹脂（日本化薬（株）製、商品名：ＮＣ−７０００Ｌ）１００重量部、フェノール−キシリレングリコール縮合樹脂（三井化学製、商品名：ＸＬＣ−ＬＬ）２０重量部、架橋ゴム粒子としてＴｇが−５０℃のカルボン酸変性ＮＢＲ（ＪＳＲ（株）製、商品名：ＸＥＲ−９１）９０重量部、１−シアノエチル−２−エチル−４−メチルイミダゾール４重量部を乳酸エチル３００重量部に溶解し、得られた樹脂組成物をロールコータ（サーマトロニクス貿易製）を使用してポリメチルペンテン（ＴＰＸ）（三井石油化学工業製、商品名：オピュランＸ−８８）製の４２〜４５μｍ厚のフィルム上に塗布し、その後、８０℃で２時間、１２０℃で１時間、１５０℃で３０分乾燥させて厚さ４０μｍの応力緩和シートとした。なお、この応力緩和シートは、３０℃でヤング率が５００ＭＰａである。
次いで、応力緩和シート５５０の所定位置にＣＯ2レーザにて、φ１．４ｍｍのマスク
径を介して２．０ｍｊのエネルギー密度、１ショットでバイアホール５６０を形成した（図６（ａ）参照）。続いて、粗化処理し、１５０℃で３時間乾燥硬化し応力緩和シート５５０を完全硬化した。その後、触媒付与、化学銅、めっきレジスト形成、電気銅めっき、めっきレジスト剥離、クイックエチングの工程を施すことにより、バイアホール５６０を金属で充填すると共に最表層に各バイアホール５６０の上面にパッド（グランド用パッド１６１，電源用パッド１６２，シグナル用パッド１６３（図６には示していない））を形成し、実装部１６０を有する多層プリント配線板１１０を得た（図６（ｂ））。なお、ランド５４４に接続されているグランド用パッド１６１はグランドラインに接続され、上部電極５４３に接続されている電源用パッド１６２は電源ラインに接続される。また、シグナル用パッド１６３は信号ラインに接続される。ここで、銅箔５２２が第１層状電極１４１に相当し、銅箔５２６及び上部電極５４３が第２層状電極１４２に相当し、高誘電体層５２４が高誘電体層１４３に相当し、これらが層状コンデンサ部１４０となる。
その後、実装部１６０の各端子上にはんだバンプを形成してもよい。また、図１のようにチップコンデンサ１７３を実装する場合、図４（ｂ）の工程後、チップコンデンサ１７３の一方の端子と第１層状電極１４１とが導体５６２（図２参照）で電気的につながるようエッチング工程（所謂テンティング法）を行った。そのエッチング工程では、塩化第二銅エッチング液を使用したが、銅箔５２６及び高誘電体層５２４までエッチングされたあと銅箔５２２が僅かにエッチングされた状態となるように短時間で処理した。そして、最終的にはこの銅箔５２２に繋がる金属層を応力緩和シート５５０に設けて、その金属層の上面にパッド１７１を設けた。また、チップコンデンサ１７３のもう一方の端子と接続するためのパッド１７２は、応力緩和シート５５０に形成したバイアホール５６０の一つに充填した金属の上面に形成した。
以上詳述した本実施形態の多層プリント配線板１１０によれば、電源ラインとグランドラインとの間に接続される層状コンデンサ部１４０の高誘電体層１４３がセラミック製であるため、従来のように無機フィラーが配合された有機樹脂製の場合に比べて誘電率を高くすることができ、層状コンデンサ部１４０の静電容量を大きくすることができる。したがって、半導体素子１８０のオンオフの周波数が数ＧＨｚ〜数十ＧＨｚ（３ＧＨｚ〜２０ＧＨｚ）と高い状況下であっても十分なデカップリング効果を奏するため、電位の瞬時低下が起きにくい。
また、グランド用パッド１６１の数に対する第１棒状導体１６１ｃの数の比が０．０５〜０．７であり、電源用パッド１６２の数に対する第２棒状導体１６２ｂの数の比が０．０５〜０．７であるため、実装部１６０に実装される半導体素子１８０の誤動作を十分防止することができる。その理由は定かではないが、これらの比が０．０５を下回ると、第１棒状導体１６１ｃや第２棒状導体１６２ｂの数が少ないことからいずれかの棒状導体の電気的な接続状態が劣化した場合にその影響を他の棒状導体でカバーしきれないからではないかと推察している。また、これらの比が０．７を上回ると、第１層状電極１４１には第２棒状導体１６２ｂが非接触状態で通過する箇所が増加し、第２層状電極１４２には第１棒状導体１６１ｃが非接触状態で通過する箇所が増加し、これらの箇所には樹脂が充填されていることから高誘電体層１４３の収縮・膨張が起きやすくなり、セラミック製の脆い高誘電体層１４３にクラックが入りやすくなるからではないかと推察している。
また、一般的にビルドアップ部３０は通常２００℃以下の温度条件で作製されるため、ビルドアップ部３０の形成途中で高誘電体材料を焼成してセラミックにすることは困難であるが、上述した実施形態では層状コンデンサ部１４０の高誘電体層１４３はビルドアップ部３０とは別に高誘電体材料を焼成してセラミックにしたものであるため、誘電率を十分に高めやすい。
更に、層状コンデンサ部１４０を構成する第１層状電極１４１は、高誘電体層１４３の
両面のうち実装部１６０から遠い面つまり高誘電体層１４３の下面に形成されたベタパターンであり、第２層状電極１４２は、実装部１６０に近い面つまり高誘電体層１４３の上面に形成されたベタパターンであって第１層状電極１４１に接続されるバイアホール１６１ａを非接触状態で通過させる通過孔１４２ａを有している形状であるため、各層状電極１４１，１４２の面積を十分大きくすることができ、この層状コンデンサ部１４０の静電容量を大きくすることができる。ここで、第１層状電極１４１に接続される第１棒状導体１６１ｃと第２層状電極１４２に接続される第２棒状導体１６２ｂは、少なくとも一部が格子状に交互に並んでいるため、ループインダクタンスが低くなるので電源電位の瞬時低下を防止しやすくなる。なお、第１棒状導体１６１ｃと第２棒状導体１６２ｂは千鳥状に交互に並んでいてもよく、この場合も同様の効果が得られる。
更にまた、層状コンデンサ部１４０は、第１及び第２層状電極１４１，１４２の間の距離が１０μｍ以下であって実質的に短絡しない距離に設定されているため、層状コンデンサ部１４０の電極間距離が十分小さく、この層状コンデンサ部１４０の静電容量を大きくすることができる。
そして、層状コンデンサ部１４０だけでは静電容量が不足する場合にはチップコンデンサ１７３によりその不足分を補うことができる。つまり、チップコンデンサ１７３は必要に応じて搭載すればよい。また、デカップリング効果はチップコンデンサ１７３と半導体素子１８０との配線が長いほど低下するが、ここでは実装部１６０が設けられた表面側にチップコンデンサ１７３を設置しているため半導体素子１８０との配線を短くすることができ、デカップリング効果の低下を抑制することができる。
そしてまた、実装部１６０に実装された半導体素子１８０と層状コンデンサ部１４０やビルドアップ部１３０との間に熱膨張差による応力が発生したとしても応力緩和部１５０がその応力を吸収するため不具合が発生しにくい。なお、応力緩和部１５０は、実装部１６０に実装される半導体素子１８０の直下にのみ形成されていてもよい。熱膨張差による応力が問題となるのは主として半導体素子１８０の直下であるため、この部分に応力緩和部１５０を形成すれば材料コストを抑えることができる。
［第２実施形態］
図８は第２実施形態の多層プリント配線板２１０の縦断面図（中心線の左側のみ示す）である。本実施形態の多層プリント配線板２１０は、図８に示すように、第１実施形態と同様のコア基板２０と、このコア基板２０の上面に樹脂絶縁層３６を介して積層され配線パターン２２と配線パターン３２をバイアホール３４によって電気的に接続するビルドアップ部３０と、このビルドアップ部３０に積層された層間絶縁層２２０と、この層間絶縁層２２０に積層され高誘電体層２４３とこの高誘電体層２４３を挟む第１及び第２層状電極２４１，２４２とで構成された層状コンデンサ部２４０と、この層状コンデンサ部２４０に積層された層間絶縁層２４５と、この層間絶縁層２４５に積層され弾性材料で形成された応力緩和部２５０と、半導体素子を実装する実装部２６０と、この実装部２６０の周囲に設けられたチップコンデンサ配置領域２７０とを備えている。
本実施形態の層状コンデンサ部２４０のうち、第１層状電極２４１は高誘電体層２４３の下面に形成されたベタパターンの銅電極であり、実装部２６０のグランド用パッド２６１に電気的に接続されている。説明上、グランド用パッド２６１をグランド用パッド２６１ｘとグランド用パッド２６１ｙの２種類に分類する。このうち、グランド用パッド２６１ｘは、バイアホール２６１ａを介してランド２６６ｘに電気的に接続されている。このランド２６６ｘは、直下にバイアホールを有していない。また、グランド用パッド２６１ｙは、バイアホール２６１ａを介してランド２６６ｙに接続され該ランド２６６ｙがバイアホール２６１ｂ（第１棒状導体）を介して第１層状電極２４１及びビルドアップ部３０の配線パターン３２のグランドラインに電気的に接続されている。なお、バイアホール２６１ｂに接続されたランド２６８は、第２層状電極２４２とは電気的に独立している。また、グランド用パッド２６１ｘに繋がるランド２６６ｘとグランド用パッド２６１ｙに繋がるランド２６６ｙとは、配線２４６（図９参照）により電気的に接続されている。この結果、すべてのグランド用パッド２６１と同電位となる。このようにして、第１層状電極２４１は、各グランド用パッド２６１に接続されると共にビルドアップ部３０の配線パターン３２のグランドラインに接続され、このグランドラインを介して外部のグランドラインに接続されている。また、第１層状電極２４１は、後述するバイアホール２６２ｃを非接触な状態で貫通する通過孔２４１ａを有しているが、バイアホール２６２ｃは、後述するように限られた電源用パッド２６２ｙに対応して設けられているものであるから通過孔２４１ａの数は少なくて済む。ここで、バイアホール２６２ｃ（第２棒状導体）は、一部の電源用パッド２６２ｙに対応して設けられ、具体的にはバイアホール２６２ｃの数／電源用パッド２６２の数が０．０５〜０．７の範囲に入るように設計されている。この結果、第１層状電極２４１の面積が大きくなり、層状コンデンサ部２４０の静電容量を大きくすることができる。また、実装部２６０に実装される半導体素子の誤動作を十分防止することができる。なお、通過孔２４１ａの数や通過孔２４１ａを形成する位置は、層状コンデンサ部２４０の静電容量などを考慮して決められる。
一方、第２層状電極２４２は高誘電体層２４３の上面に形成されたベタパターンの銅電極であり、実装部２６０の電源用パッド２６２に電気的に接続されている。説明上、電源用パッド２６２を電源用パッド２６２ｘと電源用パッド２６２ｙの２種類に分類する。このうち、電源用パッド２６２ｘは、バイアホール２６２ａを介してランド２６７ｘに接続され該ランド２６７ｘがバイアホール２６２ｂを介して第２層状電極２４２に電気的に接続されている。また、電源用パッド２６２ｙは、バイアホール２６２ａを介してランド２６７ｙに接続され該ランド２６７ｙがバイアホール２６２ｃを介して第１及び第２層状電極２４１，２４２に接触することなくビルドアップ部３０の配線パターン３２のうちの電源ラインに電気的に接続されている。また、電源用パッド２６２ｘに繋がるランド２６７ｘと電源用パッド２６２ｙに繋がるランド２６７ｙとは、配線２４７（図９参照）により電気的に接続されている。この結果、すべての電源用パッド２６２は同電位となる。このようにして、第２層状電極２４２は、各電源用パッド２６２に接続されると共にビルドアップ部３０の配線パターン３２の電源ラインに接続され、この電源ラインを介して外部の電源ラインに接続されている。このため、第２層状電極２４２には、ビルドアップ部３０の配線パターン３２の電源ラインからバイアホール２６２ｃ、配線２４７及びバイアホール２６２ｂを経て電源が供給される。また、第２層状電極２４２は、バイアホール２６２ｃを非接触な状態で貫通する通過孔２４２ａやランド２６８との絶縁を確保するための通過孔２４２ｂを有しているが、バイアホール２６２ｃは電源用パッド２６２のうちの一部の電源用パッド２６２ｙに設けられ、通過孔２４２ｂはグランド用パッド２６１のうちの一部のグランド用パッド２６１ｙに対応して設けられているものであるから、通過孔２４２ａ，２４２ｂの数は少なくて済む。ここで、バイアホール２６１ｂは、一部のグランド用パッド２６１ｙに対応して設けられ、具体的には、バイアホール２６１ｂの数／グランド用パッド２６１の数が０．０５〜０．７の範囲に入るように設計されている。この結果、第２層状電極２４２の面積が大きくなり、層状コンデンサ部２４０の静電容量を大きくすることができる。また、実装部２６０に実装される半導体素子の誤動作を十分防止することができる。なお、通過孔２４２ａ，２４２ｂの数や通過孔２４２ａ，２４２ｂを形成する位置は、層状コンデンサ部２４０の静電容量などを考慮して決められる。
このように、層状コンデンサ部２４０の静電容量を大きくすることができるので、充分なデカップリング効果を奏することが可能となり、実装部２６０に実装した半導体素子（ＩＣ）のトランジスタが電源不足となりにくい。なお、グランド用パッド２６１ｘとグランド用パッド２６１ｙとは層間絶縁層２４５上の配線２４６を介して接続し、電源用パッド２６２ｘと電源用パッド２６２ｙとは層間絶縁層２４５上の配線２４７を介して接続したが、このような配線を第２層状電極より上のいずれかの層（実装部でもよい）やコア基板２０の表面やビルドアップ部３０に設けてもよい。また、グランド用パッド２６１ｘとグランド用パッド２６１ｙ、電源用パッド２６２ｘと電源用パッド２６２ｙをいずれかの層の配線で結線することにより、バイアホール２６１ａをすべてのグランド用パッド２６１の直下に設けたりバイアホール２６２ａをすべての電源用パッド２６２の直下に設けたりする必要がない。それにより実装部直下の層におけるランド数も減らすことが可能となる。従って、設けなければならないバイアホール数やランド数が減るので高密度化が可能となる。
応力緩和部２５０は、第１実施形態と同様の弾性材料で形成されている。また、実装部２６０に設けられたグランド用パッド２６１、電源用パッド２６２、シグナル用パッド２６３は、第１実施形態と同様、格子状又は千鳥状に配列され、また、これらの数も第１実施形態と同様である。ここで、シグナル用パッド２６３は、層状コンデンサ部２４０の第１及び第２層状電極２４１，２４２のいずれとも接触していない。なお、グランド用パッド２６１と電源用パッド２６２を中央付近に格子状又は千鳥状に配列し、その周りにシグナル用パッド２６３を格子状又は千鳥状又はランダムに配列してもよい。この実装部２６０の周囲には、チップコンデンサ配置領域２７０が複数形成され、このチップコンデンサ配置領域２７０には、チップコンデンサ２７３のグランド用端子及び電源用端子とそれぞれ接続するためのグランド用パッド２７１及び電源用パッド２７２が複数対形成されている。
各グランド用パッド２７１は層状コンデンサ部２４０の第１層状電極２４１を介して外部電源の負極に接続され、各電源用パッド２７２は第２層状電極２４２を介して外部電源の正極に接続される。本実施形態において、グランド用パッド２６１及び電源用パッド２６２がそれぞれ第１パッド及び第２パッドに相当し、バイアホール２６１ｂ及びバイアホール２６２ｃがそれぞれ第１棒状導体及び第２棒状導体に相当する。
各グランド用パッド２７１は層状コンデンサ部２４０の第１層状電極２４１を介して外部電源の負極に接続され、各電源用パッド２７２は第２層状電極２４２を介して外部電源の正極に接続される。本実施形態において、グランド用パッド２６１及び電源用パッド２６２がそれぞれ第１パッド及び第２パッドに相当し、バイアホール２６１ａ，２６１ｂ及びバイアホール２６２ａ，２６２ｂがそれぞれ第１棒状導体及び第２棒状導体に相当する。
次に、本実施形態の多層プリント配線板２１０の製造手順について、図１０〜図１２に基づいて説明する。なお、図８は半導体素子の直下つまりダイ直下の電源用パッド２６２及びグランド用パッド２６１が交互に格子状又は千鳥状に配列された部分を切断したときの断面図であり、図１０〜図１２は電源用パッド２６２及びグランド用パッド２６１が交互に配置されていない部分を切断したときの断面図である。
まず、図１０（ａ）に示すように、コア基板２０の少なくとも片面にビルドアップ部３０を形成した基板６００を用意し、ビルドアップ部３０の上に真空ラミネータを用いて層間絶縁層６１０（熱硬化性絶縁フィルム；味の素社製、ＡＢＦ−４５ＳＨ）を温度５０〜１５０℃、圧力０．５〜１．５ＭＰａというラミネート条件下で貼り付けた。続いて、予め作製しておいた高誘電体シート６２０（作製手順は第１実施形態の高誘電体シート５２０と同様）を層間絶縁層６１０（図８の層間絶縁層２２０となるもの）の上に真空ラミネータを用いて温度５０〜１５０℃、圧力０．５〜１．５ＭＰａというラミネート条件下で貼り付け、その後１５０℃で１時間乾燥させた（図１０（ｂ）参照）。高誘電体シート６２０の銅箔６２２、６２６は、いずれも回路形成されていないベタ層とした。その後、テンティング法にて高誘電体シート６２０をエッチングした。そのエッチング工程では、塩化第二銅エッチング液を使用したが、銅箔６２６及び高誘電体層６２４までエッチングしたあと銅箔６２２が僅かにエッチングされた状態となるように短時間で処理した（図１０（ｃ）参照）。図１０（ｃ）では、銅箔６２６の一部をエッチングにより分離して孤立したランド６２６ａ（図８のランド２６８となるもの）を形成した。その後、高誘電体シート６２０上に層間絶縁層（図７の層間絶縁層２４５となるもの、熱硬化性絶縁フィルム；味の素社製、ＡＢＦ−４５ＳＨ）６２８をラミネートした（図１０（ｄ）参照）。次に、層間絶縁層６２８を積層した作製途中の基板の所定位置に炭酸ガスレーザやＵＶレーザ、ＹＡＧレーザ、エキシマレーザなどによりスルーホール６３０を形成した（図１０（ｅ）参照）。スルーホール６３０は、層間絶縁層６２８、高誘電体シート６２０及び層間絶縁層６１０を貫通しビルドアップ部３０の配線パターン３２の表面に達するように形成した。レーザ条件は、日立ビアメカニクス（株）社製のＵＶレーザにて、出力３〜１０ｋＷ、周波数３０〜６０ｋＨｚ、ショット数５４とした。
スルーホール６３０を形成した後、このスルーホール６３０にスルーホール充填用樹脂６４０（作製手順は第１実施形態のスルーホール充填用樹脂５３２）を充填し乾燥した（図１１（ａ）参照）。次いで、この作製途中の基板の所定位置に炭酸ガスレーザやＵＶレーザ、ＹＡＧレーザ、エキシマレーザなどによりスルーホール６５１、６５２、６５３を形成した（図１１（ｂ）参照）。スルーホール６５１は、スルーホール充填用樹脂６４０を貫通しビルドアップ部３０の配線パターン３２の表面に達するように形成し、スルーホール６５２は、層間絶縁層６２８を貫通し銅箔６２６の表面に達するように形成し、スルーホール６５３は、層間絶縁層６２８、高誘電体シート６２０（ランド６２６ａ、高誘電体層６２４及び銅箔６２２）及び層間絶縁層６１０を貫通しビルドアップ部３０の配線パターン３２の表面に達するように形成した。これらのスルーホール６５１，６５２，６５３の形成は、まずスルーホール６５１を形成し、続いてスルーホール６５２、６５３の順で形成した。そのスルーホールの深さの調整はレーザ種、レーザショット数を変更して調整した。例えば、スルーホール６５１は、ＣＯ2レーザにて、φ１．４ｍｍのマスク径を
介して２．０ｍｊのエネルギー密度、３ショットという条件を採用し、スルーホール６５２は、１ショットとした以外は前記条件と同条件を採用し、スルーホール６５３はＵＶレーザにて５６ショットとした以外は前記条件と同条件を採用した（出力：３〜１０Ｗ、周波数：３０〜６０ｋＨｚ）。なお、スルーホール６３０は、図８に示した電源用パッド２６２のすべてではなく一部つまり電源用パッド２６２ｙに対応して形成し、スルーホール６５３は、図８に示したグランド用パッド２６１のすべてではなく一部つまりグランド用パッド２６１ｙに対応して形成した。
その後、１７０℃で３時間乾燥硬化し完全硬化した。続いて、基板表面に触媒付与し、通常のセミアディティブ法を施すことにより、スルーホール６５１，６５２，６５３をそれぞれ金属で充填してバイアホール２６２ｃ，２６２ｂ，２６１ｂを形成すると共にこれらのバイアホール２６２ｃ，２６２ｂ，２６１ｂの上面にランド２６７ｙ，２６７ｘ，２６６ｙを形成し、更にはランド２６７ｘとランド２６７ｙとを繋ぐ配線２４７をも形成した（図１１（ｃ）参照）。この配線２４７を介してビルドアップ部３０の配線パターン３２と銅箔６２６（第２層状電極２４２となる）とが接続することとなる。なお、ここでは図示を省略したが、図９のランド２６６ｘや配線２４６も同時に形成した。次に、応力緩和シート６７０（図８の応力緩和部２５０となるもの、作製手順は第１実施形態の応力緩和シート５５０を参照）をラミネートした（図１１（ｄ）参照）。
続いて、応力緩和シート６７０のうち各ランド２６７ｙ，２６７ｘ，２６６ｙの直上位置にそれぞれスルーホール６８０を形成し（図１２（ａ）参照）、粗化、完全硬化、触媒付与、化学銅、めっきレジスト、電気銅めっき、めっきレジスト剥離、クイックエッチングを施すことにより、各スルーホール６８０を金属で充填すると共に充填された金属の上面にパッドを形成した（図１２（ｂ）参照）。これにより、ランド２６７ｙ上にバイアホール２６２ａ及び電源用パッド２６２ｙを形成し、ランド２６７ｘ上にバイアホール２６２ａ及び電源用パッド２６２ｘを形成し、ランド２６６ｙ上にバイアホール２６１ａ及びグランド用パッド２６１ｙを形成した。また、ここでは図示を省略したが、図８及び図９のランド２６６ｘ上にバイアホール２６１ａ及びグランド用パッド２６１ｘも形成した。このようにして図８の多層プリント配線板２１０を得た。なお、銅箔６２２が第１層状電極２４１に相当し、銅箔６２６が第２層状電極２４２に相当し、高誘電体層６２４が高誘電体層２４３に相当し、これらが層状コンデンサ部２４０となる。第２実施形態において、グランド用パッド２６１ｘがいずれかの層（例えば実装部２６０）でグランド用パッド２６１ｙに接続されている場合、バイアホール２６１ａ、ランド２６６ｘは不要となる。同様に、電極用パッド２６２ｘがいずれかの層（例えば実装部２６０）で電極用パッド２６２ｙに接続されている場合、電源用パッド２６２ｘの直下のバイアホール２６２ａやランド２６７ｘ、バイアホール２６２ｂも不要となる。こうすることでバイアホールやランドを減らすことが可能となる。
その後、実装部２６０の各端子上にはんだバンプを形成してもよい。また、図８のようにチップコンデンサ２７３を実装する場合には、第１実施形態と同様にしてパッド２７１，２７２を形成すればよい。
以上詳述した第２実施形態の多層プリント配線板２１０によれば、上述した第１実施形態と同様の効果が得られる。それに加えて、本実施形態では、ビルドアップ部３０から、層状コンデンサ部２４０を迂回することなくバイアホール２６２ｃ，２６２ｂを介して外部の電源供給源より高誘電体シート６２０に電荷がチャージされるため、外部の電源供給源と層状コンデンサ部２４０の電源電極である第２層状電極２４２とを繋ぐ配線長やグランド電極である第１層状電極２４１とを繋ぐ配線長が短くなるので、高速駆動する半導体素子（ＩＣ）を実装部２６０に実装したとしても層状コンデンサ部２４０がチャージ不足となりにくい。
なお、上述した製造手順では、図１０（ｃ）の工程後に層間絶縁層６２８をラミネートし（図１０（ｄ）参照）、その層間絶縁層６２８の所定位置にスルーホール６３０を形成し（図１０（ｅ）参照）、スルーホール６３０にスルーホール充填用樹脂６４０を充填し乾燥したあと（図１１（ａ）参照）、そのスルーホール充填用樹脂６４０にスルーホール６５１を形成した（図１１（ｂ）参照）が、その代わりに次のようにしてもよい。すなわち、図１０（ｃ）の工程後に、基板表面に市販のドライフィルムを貼り付け、その後、テンティング法にてバイアホール２６２ｃ（図１１（ｃ）参照）を形成する位置の高誘電体シート６２０をバイアホール２６２ｃより大きくエッチング除去することにより拡大ホール６３２を形成し（図１３（ａ）参照）、その後、高誘電体シート６２０上に層間絶縁層６２８をラミネートし、先ほどエッチング除去して形成した拡大ホール６３２にも層間絶縁層６２８を充填し、その後乾燥する（図１３（ｂ）参照）。そして、その後は、第２実施形態のスルーホール６５１、６５２、６５３を形成する工程以降の工程を施してもよい。これにより、スルーホール６３０への充填工程を削除することが可能となる。
（実験例１〜５）
実験例１〜５では、第１実施形態において、高誘電体シートの作製手順（４）のスピンコート／乾燥／焼成の繰り返し回数を４回とし、０．１２μｍの高誘電体層１４３を得た。また、図２に示す多層プリント配線板１１０の第２棒状導体１６２ｂの数、第１棒状導体１６１ｃの数を各実験例ごとに変更することにより、表１に示す第２棒状導体１６２ｂの数／電源用パッド１６２の数、第１棒状導体１６１ｃの数／グランド用パッド１６１の数となるように調整した。なお、電源用パッド１６２の数及びグランド用パッド１６１の数は、いずれも１００００個とした。また、通過孔１４１ａ，１４２ａの大きさを調整することで層状コンデンサ部１４０のダイ直下の容量を３．８μＦとした。
（実験例６〜１０）
実験例６〜１０では、第２実施形態において、高誘電体シートの作製手順（４）のスピンコート／乾燥／焼成の繰り返し回数を４回とし、０．１２μｍの高誘電体層１４３を得た。また、図７に示す多層プリント配線板２１０のバイアホール２６２ｃ（第２棒状導体）の数、バイアホール２６１ｂ（第１棒状導体）の数を各実験例ごとに変更することにより、表２に示すバイアホール２６２ｃの数／電源用パッド２６２の数、バイアホール２６１ｂの数／グランド用パッド２６１の数となるように調整した。なお、電源用パッド２６２の数及びグランド用パッド２６１の数は、いずれも１００００個とした。また、通過孔２４１ａ，２４２ａ，２４２ｂの大きさを調整することでコンデンサ部のダイ直下の容量を３．８μＦとした。
（評価試験１）
実験例１〜１０の多層プリント配線板において以下のヒートサイクル試験を行った。
ヒートサイクル試験条件：−５５℃×３０分、１２５℃×３０分を１０００回
その後、駆動周波数３．６ＧＨｚ、ＦＳＢ１０６６ＭＨｚのＩＣチップを実装し、同時スイッチングを１００回繰り返して、パルス・パターン・ジェネレータ／エラー・ディテクタ（アドバンテスト社製、商品名：Ｄ３１８６／３２８６）を用いて誤動作の有無を確認した。そして、誤動作が観察されなかった場合を○、誤動作が観察された場合を×と評価した。その結果を表１，２に示す。表１，２から明らかなように、棒状導体数／パッド数が０．０１の場合には、実装したＩＣチップに誤動作が観察された。これは、棒状導体の数が少ないことから、ヒートサイクル試験により電気的な接続状態の劣化した棒状導体が発生したときにその影響を他の棒状導体でカバーしきれず、その結果誤動作が発生したのではないかと推察している。また、棒状導体数／パッド数が１の場合にも、実装したＩＣチップに誤動作が観察された。これは、層状コンデンサ部の高誘電体層を貫通する貫通孔やその貫通孔に入り込む樹脂が多くなるため、高誘電体層を収縮／膨張させる箇所が多くなるので、セラミック製の脆い高誘電体層にクラックが入ったのではないかと推察している。
Figure 0005095398
Figure 0005095398
上述した実験例１〜５，実験例６〜１０では、層状コンデンサ部１４０，２４０のダイ直下の容量が３．８μＦとなるように調整したが、高誘電体シートの作製手順（４）のスピンコート／乾燥／焼成の繰り返し回数を変更したり第１及び第２層状電極の通過孔の大きさを変更したりすることにより、実験例１〜５，実験例６〜１０の各々につき、ダイ直下の容量が０．０６，０．３，０．４，０．５，０．８，１，２，５，１０，１６，２０μＦのものを作製し、評価試験１による評価を行った。そうしたところ、容量が０．５〜５μＦの範囲については実験例１〜５，実験例６〜１０と概ね同様の結果が得られたが、容量がこの範囲を外れると（棒状導体数／パッド数）が０．０５〜０．７の範囲であっても僅かながら誤動作が観察されることもあった。
本発明は、２００５年６月１５日に出願された日本国特願２００５−１７５５７５号を優先権主張の基礎としており、その内容のすべてが編入される。
本発明の多層プリント配線板は、ＩＣチップなどの半導体素子を搭載するために用いられるものであり、例えば電気関連産業や通信関連産業などに利用される。

Claims (16)

  1. 樹脂絶縁層を介して複数積層された配線パターン同士を前記樹脂絶縁層内のバイアホールによって電気的に接続することにより構成されるビルドアップ部を備えた多層プリント配線板であって、
    前記多層プリント配線板の表面に形成され、前記配線パターンと電気的に接続される半導体素子を実装可能であり、該半導体素子のグランド電極及び電源電極のいずれか一方に接続される第１パッドと該半導体素子のグランド電極及び電源電極のもう一方に接続される第２パッドとを有する実装部と、
    前記実装部と前記ビルドアップ部との間に形成され、セラミック製の高誘電体層と該高誘電体層を挟み互いに電位が異なる第１及び第２層状電極とを有し、前記第１層状電極が前記第１パッドと同電位となるように電気的に接続され前記第２層状電極が前記第２パッドと同電位となるように電気的に接続される層状コンデンサ部と、
    を備え、
    前記第１パッドと前記配線パターンのグランドライン又は電源ラインとを電気的に接続する導通路の少なくとも一部をなし前記第２層状電極を非接触状態で通過する第１棒状導体の数は、前記第１パッドの数に対して０．０５〜０．７であり、
    前記第２パッドと前記配線パターンの電源ライン又はグランドラインとを電気的に接続する導通路の少なくとも一部をなし前記第１層状電極を非接触状態で通過する第２棒状導体の数は、前記第２パッドの数に対して０．０５〜０．７であり、
    前記高誘電体層は、前記ビルドアップ部とは別に高誘電体材料を焼成して作製したものである、
    多層プリント配線板。
  2. 前記高誘電体層は、チタン酸バリウム（ＢａＴｉＯ3）、チタン酸ストロンチウム（ＳｒＴｉＯ3）、酸化タンタル（ＴａＯ3、Ｔａ2Ｏ5）、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ジルコン酸ランタン鉛（ＰＬＺＴ）、チタン酸ジルコン酸ニオブ鉛（ＰＮＺＴ）、チタン酸ジルコン酸カルシウム鉛（ＰＣＺＴ）及びチタン酸ジルコン酸ストロンチウム鉛（ＰＳＺＴ）からなる群より選ばれた１種又は２種以上の金属酸化物を含んでなる原料を焼成して作製したものである、
    請求項１記載の多層プリント配線板。
  3. 前記第２棒状導体は複数存在し、前記第１層状電極だけでなく前記第２層状電極も非接触状態で通過する独立棒状導体である、
    請求項１又は２に記載の多層プリント配線板。
  4. 前記第１層状電極は、前記第２棒状導体を非接触状態で通過させる通過孔を持つベタパターンとして前記高誘電体層の下面側に形成され、前記第２層状電極は、前記第１棒状導体を非接触状態で通過させる通過孔を持つベタパターンとして前記高誘電体層の上面側に形成される、
    請求項１〜３のいずれかに記載の多層プリント配線板。
  5. 前記第１パッドのうちの一部は前記第１棒状導体を有し、前記第１パッドのうちの残りは自ら前記第１棒状導体を有さず該第１棒状導体を有する第１パッドに電気的に接続されており、
    前記第２パッドのうちの一部は前記第２棒状導体を有し、前記第２パッドのうちの残りは自ら前記第２棒状導体を有さず該第２棒状導体を有する第２パッドに電気的に接続されている、
    請求項１〜４のいずれかに記載の多層プリント配線板。
  6. 前記第１棒状導体と前記第２棒状導体は、少なくとも一部が格子状又は千鳥状に交互に並んでいる、
    請求項１〜５のいずれかに記載の多層プリント配線板。
  7. 前記層状コンデンサ部は、前記第１及び第２層状電極の間の距離が１０μｍ以下であって実質的に短絡しない距離に設定されている、
    請求項１〜６のいずれかに記載の多層プリント配線板。
  8. 前記層状コンデンサ部は、前記実装部に実装される半導体素子の直下に形成されている、
    請求項１〜７のいずれかに記載の多層プリント配線板。
  9. 請求項１〜８のいずれかに記載の多層プリント配線板であって、
    前記実装部が設けられた表面側に設置され前記層状コンデンサ部の前記第１及び第２層状電極に接続されるチップコンデンサ、を備えた多層プリント配線板。
  10. 請求項１〜９のいずれかに記載の多層プリント配線板であって、
    前記実装部と前記層状コンデンサ部との間に弾性材料で形成された応力緩和部、
    を備えた多層プリント配線板。
  11. 前記応力緩和部は、前記実装部に実装される半導体素子の直下にのみ形成されている、
    請求項１０に記載の多層プリント配線板。
  12. 前記応力緩和部を形成する材料は、変成エポキシ系樹脂シート、ポリフェニレンエステル系樹脂シート、ポリイミド系樹脂シート、シアノエステル系樹脂シート及びイミド系樹脂シートよりなる有機系樹脂シート群から選ばれる少なくとも１種である、
    請求項１０又は１１に記載のプリント配線板。
  13. 前記有機系樹脂シートは、熱可塑性樹脂であるポリオレフィン系樹脂及びポリイミド系樹脂、熱硬化性樹脂であるシリコーン樹脂、並びにゴム系樹脂であるＳＢＲ，ＮＢＲ及びウレタンよりなる群から選ばれる少なくとも１種が含有されてなる、
    請求項１２に記載のプリント配線板。
  14. 前記有機系樹脂シートは、シリカ、アルミナ、ジルコニアよりなる群から選ばれる少なくとも１種が含有されてなる、
    請求項１２又は１３に記載のプリント配線板。
  15. 前記応力緩和部のヤング率は、１０〜１０００ＭＰａである、
    請求項１０〜１４のいずれかに記載のプリント配線板。
  16. 前記層状コンデンサのダイ直下の容量は０．５〜５μＦである、
    請求項１〜１５のいずれかに記載のプリント配線板。
JP2007521326A 2005-06-15 2006-06-14 多層プリント配線板 Active JP5095398B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007521326A JP5095398B2 (ja) 2005-06-15 2006-06-14 多層プリント配線板

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2005175575 2005-06-15
JP2005175575 2005-06-15
JP2007521326A JP5095398B2 (ja) 2005-06-15 2006-06-14 多層プリント配線板
PCT/JP2006/311943 WO2006134977A1 (ja) 2005-06-15 2006-06-14 多層プリント配線板

Publications (2)

Publication Number Publication Date
JPWO2006134977A1 JPWO2006134977A1 (ja) 2009-01-08
JP5095398B2 true JP5095398B2 (ja) 2012-12-12

Family

ID=37532332

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007521326A Active JP5095398B2 (ja) 2005-06-15 2006-06-14 多層プリント配線板

Country Status (7)

Country Link
US (2) US7649748B2 (ja)
EP (1) EP1898683A1 (ja)
JP (1) JP5095398B2 (ja)
KR (2) KR101046890B1 (ja)
CN (1) CN101199248A (ja)
TW (1) TW200733840A (ja)
WO (1) WO2006134977A1 (ja)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4700332B2 (ja) * 2003-12-05 2011-06-15 イビデン株式会社 多層プリント配線板
JP4694519B2 (ja) * 2007-02-28 2011-06-08 富士通株式会社 マイクロ構造体およびマイクロ構造体製造方法
TWI335652B (en) * 2007-04-04 2011-01-01 Unimicron Technology Corp Stacked packing module
WO2008129704A1 (ja) 2007-04-18 2008-10-30 Ibiden Co., Ltd. 多層プリント配線板及びその製造方法
TWI341152B (en) * 2007-10-26 2011-04-21 Ind Tech Res Inst Conductive connection structure of printed circuit board (pcb)
US8115113B2 (en) 2007-11-30 2012-02-14 Ibiden Co., Ltd. Multilayer printed wiring board with a built-in capacitor
US20100073894A1 (en) * 2008-09-22 2010-03-25 Russell Mortensen Coreless substrate, method of manufacturing same, and package for microelectronic device incorporating same
US7888784B2 (en) * 2008-09-30 2011-02-15 Intel Corporation Substrate package with through holes for high speed I/O flex cable
KR20100065689A (ko) * 2008-12-08 2010-06-17 삼성전기주식회사 금속범프를 갖는 인쇄회로기판 및 그 제조방법
CN101848600A (zh) * 2009-03-26 2010-09-29 鸿富锦精密工业（深圳）有限公司 印刷电路板
US8389870B2 (en) * 2010-03-09 2013-03-05 International Business Machines Corporation Coreless multi-layer circuit substrate with minimized pad capacitance
KR20120050837A (ko) * 2010-11-11 2012-05-21 삼성전기주식회사 전도성 필름 및 그 제조방법
US8835217B2 (en) * 2010-12-22 2014-09-16 Intel Corporation Device packaging with substrates having embedded lines and metal defined pads
TWI451817B (zh) * 2011-05-26 2014-09-01 豐田自動織機股份有限公司 配線板及配線板的製造方法
JP5931547B2 (ja) 2012-03-30 2016-06-08 イビデン株式会社 配線板及びその製造方法
JP2013214578A (ja) * 2012-03-30 2013-10-17 Ibiden Co Ltd 配線板及びその製造方法
JP2014082334A (ja) * 2012-10-16 2014-05-08 Ibiden Co Ltd 配線板及びその製造方法
JP2014229698A (ja) * 2013-05-21 2014-12-08 イビデン株式会社 配線板及び配線板の製造方法
JP2015005612A (ja) * 2013-06-20 2015-01-08 イビデン株式会社 パッケージ基板及びパッケージ基板の製造方法
JP2015213138A (ja) * 2014-05-07 2015-11-26 イビデン株式会社 パッケージ基板及びパッケージ基板の製造方法
JP2016051870A (ja) * 2014-09-02 2016-04-11 イビデン株式会社 パッケージ基板及びパッケージ基板の製造方法
US9515017B2 (en) 2014-12-18 2016-12-06 Intel Corporation Ground via clustering for crosstalk mitigation
WO2016181953A1 (ja) * 2015-05-13 2016-11-17 株式会社村田製作所 インダクタ部品
JP6605400B2 (ja) * 2016-06-17 2019-11-13 日立オートモティブシステムズ株式会社 電子制御装置、車両および電子制御装置製造方法
JP6750462B2 (ja) 2016-11-04 2020-09-02 Tdk株式会社 薄膜コンデンサ及び電子部品内蔵基板
DE102018127075B4 (de) * 2018-10-30 2021-12-30 Auto-Kabel Management Gmbh Hochstromschaltung
CN111295035B (zh) * 2018-12-07 2023-09-01 上海航空电器有限公司 金属基pcb大电流sspc布线结构
JP7455516B2 (ja) * 2019-03-29 2024-03-26 Tdk株式会社 素子内蔵基板およびその製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0832197A (ja) * 1994-07-15 1996-02-02 Toshiba Chem Corp コンデンサ内蔵の多層銅張積層板及び銅張積層板
JPH11260148A (ja) * 1998-03-13 1999-09-24 Hitachi Ltd 薄膜誘電体とそれを用いた多層配線板とその製造方法
JP2001036253A (ja) * 1999-07-26 2001-02-09 Shinko Electric Ind Co Ltd 多層配線回路基板及びその製造方法
JP2001326293A (ja) * 2000-03-06 2001-11-22 Ngk Spark Plug Co Ltd 配線基板
JP2001352141A (ja) * 2000-04-05 2001-12-21 Ibiden Co Ltd プリント配線板及びプリント配線板の製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5177670A (en) * 1991-02-08 1993-01-05 Hitachi, Ltd. Capacitor-carrying semiconductor module
US6333857B1 (en) * 1998-12-25 2001-12-25 Ngk Spark Plug Co., Ltd. Printing wiring board, core substrate, and method for fabricating the core substrate
JP3976954B2 (ja) 1999-08-27 2007-09-19 新光電気工業株式会社 多層配線基板の製造方法及び半導体装置
CN100381026C (zh) * 1999-09-02 2008-04-09 伊比登株式会社 印刷布线板及其制造方法
CN1196392C (zh) * 2000-07-31 2005-04-06 日本特殊陶业株式会社 布线基板及其制造方法
JP2002252297A (ja) * 2001-02-23 2002-09-06 Hitachi Ltd 多層回路基板を用いた電子回路装置
JP3910387B2 (ja) * 2001-08-24 2007-04-25 新光電気工業株式会社 半導体パッケージ及びその製造方法並びに半導体装置
US6757152B2 (en) * 2001-09-05 2004-06-29 Avx Corporation Cascade capacitor
JP4079699B2 (ja) * 2001-09-28 2008-04-23 富士通株式会社 多層配線回路基板
KR100455891B1 (ko) * 2002-12-24 2004-11-06 삼성전기주식회사 커패시터 내장형 인쇄회로기판 및 그 제조 방법
US20040231885A1 (en) * 2003-03-07 2004-11-25 Borland William J. Printed wiring boards having capacitors and methods of making thereof
JP4700332B2 (ja) 2003-12-05 2011-06-15 イビデン株式会社 多層プリント配線板
EP1538640B1 (en) * 2003-12-05 2016-11-16 NGK Spark Plug Co., Ltd. Capacitor and method for manufacturing the same
EP1538639B1 (en) * 2003-12-05 2007-02-28 NGK Spark Plug Co., Ltd. Capacitor and method for manufacturing the same
US7548432B2 (en) * 2005-03-24 2009-06-16 Agency For Science, Technology And Research Embedded capacitor structure
JP2007027683A (ja) * 2005-06-15 2007-02-01 Ngk Spark Plug Co Ltd 配線基板及びその製造方法
JP3954080B2 (ja) * 2005-10-17 2007-08-08 シャープ株式会社 多層プリント配線板の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0832197A (ja) * 1994-07-15 1996-02-02 Toshiba Chem Corp コンデンサ内蔵の多層銅張積層板及び銅張積層板
JPH11260148A (ja) * 1998-03-13 1999-09-24 Hitachi Ltd 薄膜誘電体とそれを用いた多層配線板とその製造方法
JP2001036253A (ja) * 1999-07-26 2001-02-09 Shinko Electric Ind Co Ltd 多層配線回路基板及びその製造方法
JP2001326293A (ja) * 2000-03-06 2001-11-22 Ngk Spark Plug Co Ltd 配線基板
JP2001352141A (ja) * 2000-04-05 2001-12-21 Ibiden Co Ltd プリント配線板及びプリント配線板の製造方法

Also Published As

Publication number Publication date
KR101046890B1 (ko) 2011-07-06
US20100064512A1 (en) 2010-03-18
TW200733840A (en) 2007-09-01
US7817440B2 (en) 2010-10-19
KR20080013000A (ko) 2008-02-12
KR20100083858A (ko) 2010-07-22
WO2006134977A1 (ja) 2006-12-21
US7649748B2 (en) 2010-01-19
US20090129039A1 (en) 2009-05-21
CN101199248A (zh) 2008-06-11
EP1898683A1 (en) 2008-03-12
TWI320682B (ja) 2010-02-11
JPWO2006134977A1 (ja) 2009-01-08
KR101045505B1 (ko) 2011-06-30

Similar Documents

Publication Publication Date Title
JP5095398B2 (ja) 多層プリント配線板
JP4700332B2 (ja) 多層プリント配線板
JP4971152B2 (ja) プリント配線板
JP5058812B2 (ja) プリント配線板
JP4960876B2 (ja) 高誘電体シートの製法
KR101100557B1 (ko) 다층 인쇄 배선판 및 그의 제조 방법
JPWO2006001505A1 (ja) プリント配線板及びその製造方法
TWI397362B (zh) Multilayer printed wiring board

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090528

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110705

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110902

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120403

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120604

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120911

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120919

R150 Certificate of patent or registration of utility model

Ref document number: 5095398

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150928

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250