JP2010530644A - プリント配線板のビルドアップ層への薄膜キャパシタの統合方法 - Google Patents
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Abstract
Description
プリント配線板には、
複数のノーングッド単一化キャパシタであって、そのそれぞれが、電力電極およびグランド電極を有し、かつ第1および第2の電極を有するノウングッド箔上焼成キャパシタから形成され、第2の電極がフットプリントを有する単一化キャパシタが含まれる。各ノーングッド単一化キャパシタは、(1)ノーングッド箔上焼成キャパシタにおける第2の電極のフットプリント内に形成され、かつプリント配線板のビルドアップ層に埋め込まれ、(2)複数の単一化キャパシタがICの真下かつその面積内に位置するようなサイズおよびピッチである。このデバイスにおいて、ICの各アクティブな電力およびグランド端子は、ノーングッド単一化キャパシタの対応する電力およびグランド電極にそれぞれ直接接続される。このデバイスにおいて、ICの各信号端子は、単一化キャパシタから分離された、しかし同時にノーングッド箔上焼成キャパシタから形成された信号パッドに直接接続される。
少なくとも1つの箔構造を提供することであって、この箔構造が、2つの側面およびノーングッド薄膜箔上焼成キャパシタを有し、このキャパシタが、誘電体層と、フットプリントを有する第2の電極層とを有する工程と、
第2の電極を含む箔構造の第2の側面を、金属でスパッタリングしてめっきする工程と、
第2の電極を含まない箔構造の側面をパターニングし、それによって、複数の第1の電極を形成する工程と、
箔構造のパターニングされた側面をプリント配線板のビルドアップ層に積層する工程と、
箔上焼成キャパシタの第2の電極を含む箔構造の側面をパターニングし、それによって、第2の電極層のフットプリント内に複数の第2の電極を形成する工程と、
が含まれる。
これらの方法の全てにおいて、第1および第2の電極の形成によって、あるサイズおよびピッチの複数の単一化キャパシタを形成し、各電極がICのアクティブ端子に直接装着されるようにする。さらに、単一化キャパシタは、集積回路に隣接して存在する。
本明細書で用いられているように、用語「ノーングッドキャパシタ電極」は、ノーングッドキャパシタの電極を指す。
C=0.885KA/t
から静電容量を計算するために用いられる、キャパシタにおける重複面積を指す。
ここで、
Cは、ナノファラド単位の静電容量であり、
0.885は定数であり、
Kは誘電率であり、
tは、マイクロメートル(ミクロン)単位における誘電体層の厚さであり、
Aは、cm2単位における、第1および第2の電極の共通面積である。
結局、本発明の基礎となるメカニズムは、ICの各アクティブな電力およびグランド端子が、それ自体の単一化キャパシタの電力およびグランド電極に、ビアを用いて直接接続可能であるようなサイズおよびピッチの単一化キャパシタの形成である。インピーダンスを最小限にするために、全ての単一化キャパシタは、ICの真下かつその寸法内に配置される。ノーングッド品質であり、かつこのように配置されるために十分に小さなサイズおよびファインピッチを有する単一化キャパシタの作製は、これまで、キャパシタをPWBに配置する現在および従来の技術を超えていた。したがって、本明細書で説明する方法は、かかる技術から生じる予測可能な結果ではない。
以下は、多数のアクティブな電力およびグランド端子を備えたICの必要性に合うようにファインピッチを備えてサイズが小さな単一化キャパシタを正確に配置することを容易にする方法を用いて、大きなノーングッド薄膜箔上焼成キャパシタから得られた複数の単一化キャパシタをPWBのビルドアップ層に組み込む説明である。
図5A−5Gは、大きなノーングッドキャパシタから得られる複数の薄膜単一化キャパシタを、プリント配線板のビルドアップ層に組み込む代替方法を示す。本質的には、この方法は、箔上焼成キャパシタを含む箔を、1つまたは複数の大きなキャパシタを含むコンポーネントにダイシングし、大きなノーングッド箔上焼成キャパシタだけを、PWBのビルドアップ層に装着する。次に、第2の電極が、エッチングによって複数の電極にパターニングされ、それによって、複数の単一化キャパシタを形成する。
さらに、これらの方法には、図3、4および5に示すステップの変形が含まれる、この変形は、コア構造をもたらさない。特に、ビルドアップ層としても知られている1つまたは複数の外層に薄膜キャパシタを含む構造は、外層が順次的に周りに加えられるコアとして構成する必要はない。より正確に言えば、それは、「コアレス」構造として形成してもよく、この構造は、同時にまたは共同で、並行して個別層を回路化するによって作製することができる。換言すれば、コアレス構造は、単一の積層ステップにおいて個別層を多層構造に積層することによってか、または順次ステップにおいて、前の層の上に一ビルドアップ層を配置することによって形成してもよい。
表1は、図7のビルドアップ半導体プリント配線板パッケージ構造における異なる位置に配置された5つのキャパシタ用の(ミクロン単位の)ビア長さに応じた、観察されたビアインダクタンスデータを示す。ビア長さは、各キャパシタとIC端子との間の接続距離であり、ミクロンで測定される。合計ビアインダクタンスは、ピコヘンリー[pH]で測定される。インダクタンスデータは、PWBにおける5つの異なる位置に配置された2mm平方のキャパシタを有する試験媒体についての回路測定から得られた。
Claims (29)
- プリント配線板を含むデバイスであって、
前記プリント配線板が、
面積と、
複数のアクティブな電力およびグランド端子と、
複数の信号端子と、
を含む集積回路を支持し、
前記プリント配線板が、
複数のノーングッド(known good)単一化キャパシタを含み、
各ノーングッド単一化キャパシタが、
電力電極およびグランド電極を有し、かつ
ノーングッド薄膜箔上焼成キャパシタから形成され、
前記ノーングッド薄膜箔上焼成キャパシタが、
第1および第2の電極を含み、
前記第2の電極がフットプリントを有し、
各ノーングッド単一化キャパシタが、前記ノーングッド薄膜箔上焼成キャパシタの前記第2の電極のフットプリント内に形成され、かつ前記プリント配線板のビルドアップ層に埋め込まれ、
各ノーングッド単一化キャパシタが、前記ICの真下かつその面積内に前記複数の単一化キャパシタが位置するようなサイズおよびピッチであり、
前記ICの各アクティブな電力およびグランド端子が、ノーングッド単一化キャパシタの対応する電力およびグランド電極にそれぞれ直接接続され、
前記ICの各信号端子が、前記単一化キャパシタから分離されているが、前記ノーングッド箔上焼成キャパシタから同時に形成された信号パッドに直接接続されることを特徴とする、
デバイス。 - 各単一化キャパシタの誘電体層が、BaTiO3、BaSrTiO3、PbTiO3、CaTiO3、PbZrO3、BaZrO3およびSrZrO3またはこれらの混合物の群から選択される一般式ABO3を含む材料から選択される高K薄膜セラミックであることを特徴とする、請求項1に記載のデバイス。
- 前記ノーングッド箔上焼成キャパシタの箔が、ニッケル、ニッケル合金、銅、銅合金、銅−インバール−銅、インバール、ニッケル被覆銅およびこれらの任意の組み合わせからなる群から選択されることを特徴とする、請求項1に記載のデバイス。
- 前記誘電体層が、保護雰囲気下で高温で焼成されたことを特徴とする、請求項1に記載のデバイス。
- 前記プリント配線板が、ノーングッド箔上焼成キャパシタを含む箔からダイシングされた少なくとも1つのノーングッドコンポーネントから形成された単一化キャパシタを含み、前記ノーングッドコンポーネントが、少なくとも1つのノーングッド箔上焼成キャパシタを含むことを特徴とする、請求項1に記載のデバイス。
- 前記ノーングッドコンポーネントが、ピック・アンド・プレース(pick and place)技術によって、前記プリント配線板のビルドアップ層上に配置されたことを特徴とする、請求項5に記載のデバイス。
- 前記ノ−ングッドコンポーネントが、それらの静電容量許容誤差または他の電気特性に従って、前記ビルドアップ層への配置の前に分類されて前記ビルドアップ層上に配置されたことを特徴とする、請求項6に記載のデバイス。
- 前記箔上焼成キャパシタを含む箔構造の側面に施されるキャリアフィルムをさらに含むことを特徴とする、請求項1に記載のデバイス。
- プリント配線板を含むデバイスを作製する方法であって、
該方法は、
2つの側面を有する少なくとも1つの箔構造を提供する工程であって、該箔構造が ノウングッド薄膜箔上焼成キャパシタを含み、該キャパシタが、
誘電体層と、
フットプリントを有する第2の電極層と、
を含むものである工程と、
前記第2の電極を含む前記箔構造の側面に金属を施す工程と、
前記第2の電極を含まない前記箔構造の側面をパターニングし、それによって、複数の第1の電極を形成する工程と、
前記箔構造の前記パターニングされた側面をプリント配線板のビルドアップ層に積層する工程と、
前記箔上焼成キャパシタの前記第2の電極を含む前記箔構造の側面をパターニングし、 それによって、前記第2の電極層の前記フットプリント内に複数の第2の電極を形成する工程と、
を含み、
もって、前記複数の第1の電極および前記複数の第2の電極の形成により、各単一化電極がICの端子に直接装着されるようなサイズおよびピッチの複数の単一化キャパシタが形成され、
前記複数の単一化キャパシタが、前記集積回路の真下かつその面積内に直接位置するものであることを特徴とする、
方法。 - プリント配線板を含むデバイスを作製する方法であって、
該方法は、
2つの側面を有する少なくとも1つの箔構造を提供する工程であって、該箔構造がノーングッド薄膜箔上焼成キャパシタを含み、該キャパシタが、
誘電体層と、
フットプリントを有する第2の電極層と、
を含むものである工程と、
前記第2の電極を含む前記箔構造の側面に金属を施す工程と、
前記第2の電極を含まない前記箔構造の側面をパターニングし、それによって、複数の第1の電極を形成する工程と、
前記箔構造をダイシングして、ノーングッドのダイシングされたコンポーネントを形成する工程であって、前記ノーングッドのダイシングされたコンポーネントが、少なくとも1つの箔上焼成キャパシタを含むものである工程と、
前記コンポーネントの前記パターニングされた側面がビルドアップ層と接触するように、少なくとも1つのダイシングされたコンポーネントを、前記プリント配線板の前記ビルドアップ層上にピック・アンド・プレースする工程と、
少なくとも1つのノーングッドのダイシングされたコンポーネントを前記ビルドアップ層に積層する工程と、
前記箔上焼成キャパシタの前記第2の電極を含む前記箔構造の側面をパターニングし、 それによって、前記第2の電極層の前記フットプリント内に複数の第2の電極を形成する工程と、
を含み、
もって、前記複数の第1の電極および前記複数の第2の電極の形成により、各単一化電極がICの端子に直接装着されるようなサイズおよびピッチの複数の単一化キャパシタが形成され、
前記複数の単一化キャパシタが、前記集積回路の真下かつその面積内に直接位置することを特徴とする、
方法。 - 相互接続が、ビアを形成およびめっきすることを含むことを特徴とする、請求項9に記載の方法。
- 相互接続が、ビアを形成およびめっきすることを含むことを特徴とする、請求項10に記載の方法。
- 前記誘電体層の全面積が支持されることを特徴とする、請求項9に記載の方法。
- 前記誘電体層の全面積が支持される、請求項10に記載の方法。
- 前記箔上焼成キャパシタを含まない前記箔構造のエッチングされた側面が、他のPWB層に積層され、それによって、複数の層が共に一斉に積層される単一積層ステップにおいてか、または各層が個別に積層される複数の積層ステップにおいて、コアレス多層構造を作製することを特徴とする、請求項9に記載の方法。
- 前記箔上焼成キャパシタを含まない前記箔構造の前記エッチングされた側面が、他のPWB層に積層され、それによって、複数の層が共に一斉に積層される単一積層ステップにおいてか、または各層が個別に積層される複数の積層ステップにおいて、コアレス多層構造を作製することを特徴とする、請求項10に記載の方法。
- 前記箔上焼成キャパシタを試験し、その静電容量許容誤差および/または他の電気特性によって、それがノーングッド品質を有することを判定する工程をさらに含むことを特徴とする、請求項9に記載の方法。
- 前記箔上焼成キャパシタを試験し、その静電容量許容誤差および/または他の電気特性によって、それがノーングッド品質を有することを判定する工程をさらに含むことを特徴とする、請求項10に記載の方法。
- ノーンバッド(known bad)箔上焼成キャパシタを識別する工程と、
前記ノーンバッド箔上焼成キャパシタを含む前記プリント配線板にコンポーネントを組み込むことを防ぐ工程と、
をさらに含むことを特徴とする、請求項16に記載の方法。 - 前記ノーングッド箔上焼成キャパシタから得られた前記ダイシングされたコンポーネントを、その静電容量許容誤差または他の電気特性によって分類する工程と、
前記ダイシングされたコンポーネントを、その静電容量許容誤差または他の電気特性に従って、前記ビルドアップ層に組み込む工程と、
をさらに含むことを特徴とする、請求項17に記載の方法。 - パターニングの前に、キャパシタを含む前記箔構造の側面にキャリアフィルムを施す工程をさらに含むことを特徴とする、請求項9に記載の方法。
- パターニングの前に、キャパシタを含む前記箔構造の側面にキャリアフィルムを施す工程をさらに含むことを特徴とする、請求項10に記載の方法。
- 請求項9に記載の方法を含むことを特徴とする、プリント配線板を作製する方法。
- 請求項10に記載の方法を含むことを特徴とする、プリント配線板を作製する方法。
- 請求項9に記載の方法によって作製されたことを特徴とするプリント配線板。
- 請求項10に記載の方法によって作製されたことを特徴とするプリント配線板。
- 請求項9に記載の方法を含むことを特徴とする、単一化キャパシタをプリント配線板のビルドアップ層に組み込む方法。
- 請求項10に記載の方法を含むことを特徴とする、単一化キャパシタをプリント配線板のビルドアップ層に組み込む方法。
- 前記複数の単一化キャパシタが、100ミクロン未満の長さおよび20ピコヘンリー未満のインダクタンスを有するビアによって、前記ICの端子に接続されたPWBの少なくとも1つのビルドアップ層に埋め込まれることを特徴とする、請求項1に記載のデバイス。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2016143087A1 (ja) * | 2015-03-11 | 2016-09-15 | 株式会社野田スクリーン | 薄膜キャパシタの製造方法、集積回路搭載基板、及び当該基板を備えた半導体装置 |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7632708B2 (en) * | 2005-12-27 | 2009-12-15 | Tessera, Inc. | Microelectronic component with photo-imageable substrate |
US8875363B2 (en) * | 2008-09-25 | 2014-11-04 | Cda Processing Limited Liability Company | Thin film capacitors on metal foils and methods of manufacturing same |
US20100270646A1 (en) * | 2009-04-28 | 2010-10-28 | Georgia Tech Research Corporation | Thin-film capacitor structures embedded in semiconductor packages and methods of making |
US8409963B2 (en) * | 2009-04-28 | 2013-04-02 | CDA Procesing Limited Liability Company | Methods of embedding thin-film capacitors into semiconductor packages using temporary carrier layers |
US8391017B2 (en) * | 2009-04-28 | 2013-03-05 | Georgia Tech Research Corporation | Thin-film capacitor structures embedded in semiconductor packages and methods of making |
US10186458B2 (en) * | 2012-07-05 | 2019-01-22 | Infineon Technologies Ag | Component and method of manufacturing a component using an ultrathin carrier |
US9027226B2 (en) * | 2013-03-27 | 2015-05-12 | Bae Systems Information And Electronic Systems Integration Inc. | Method for implementing prompt dose mitigating capacitor |
US9370103B2 (en) * | 2013-09-06 | 2016-06-14 | Qualcomm Incorported | Low package parasitic inductance using a thru-substrate interposer |
US9955568B2 (en) * | 2014-01-24 | 2018-04-24 | Dell Products, Lp | Structure to dampen barrel resonance of unused portion of printed circuit board via |
US10062838B2 (en) | 2015-03-31 | 2018-08-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Co-fired passive integrated circuit devices |
US10796212B2 (en) * | 2018-10-02 | 2020-10-06 | Xerox Corporation | Orientation-agnostic method to interface to printed memory label |
TWI688073B (zh) * | 2019-05-22 | 2020-03-11 | 穩懋半導體股份有限公司 | 半導體積體電路及其電路佈局方法 |
CN112166501B (zh) * | 2020-09-02 | 2024-01-09 | 长江存储科技有限责任公司 | 半导体器件中的片上电容器结构 |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0730258A (ja) * | 1993-07-13 | 1995-01-31 | Ngk Spark Plug Co Ltd | キャパシタ内蔵多層配線基板とその製造方法 |
JP2003332749A (ja) * | 2002-01-11 | 2003-11-21 | Denso Corp | 受動素子内蔵基板、その製造方法及び受動素子内蔵基板形成用素板 |
JP2004200556A (ja) * | 2002-12-20 | 2004-07-15 | Mitsui Mining & Smelting Co Ltd | キャパシタ層用積層材の耐電圧検査ロール及びそのキャパシタ層用積層材ロールを用いた耐電圧測定方法 |
JP2005252141A (ja) * | 2004-03-08 | 2005-09-15 | Murata Mfg Co Ltd | 電子部品及びその製造方法 |
WO2006016589A1 (ja) * | 2004-08-11 | 2006-02-16 | Mitsui Mining & Smelting Co., Ltd. | 誘電層構成材料の製造方法及びその製造方法で得られた誘電層構成材料、誘電層構成材料を用いてキャパシタ回路形成部材を製造する方法及びその製造方法で得られたキャパシタ回路形成部材及び、該誘電層構成材料又は/及びキャパシタ回路形成部材を用いて得られる多層プリント配線板。 |
JP2007116177A (ja) * | 2005-10-21 | 2007-05-10 | E I Du Pont De Nemours & Co | 電力コアデバイスおよびその製造方法 |
JP2007142089A (ja) * | 2005-11-17 | 2007-06-07 | Ngk Spark Plug Co Ltd | 誘電体積層構造体とその製造方法、及びコンデンサ |
JP2007149730A (ja) * | 2005-11-24 | 2007-06-14 | Shinko Electric Ind Co Ltd | 薄膜キャパシタ、実装基板、実装基板の製造方法、半導体装置、および半導体装置の製造方法 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5161086A (en) | 1989-08-23 | 1992-11-03 | Zycon Corporation | Capacitor laminate for use in capacitive printed circuit boards and methods of manufacture |
US5428499A (en) * | 1993-01-28 | 1995-06-27 | Storage Technology Corporation | Printed circuit board having integrated decoupling capacitive core with discrete elements |
US6611419B1 (en) | 2000-07-31 | 2003-08-26 | Intel Corporation | Electronic assembly comprising substrate with embedded capacitors |
US6577490B2 (en) * | 2000-12-12 | 2003-06-10 | Ngk Spark Plug Co., Ltd. | Wiring board |
US6388207B1 (en) | 2000-12-29 | 2002-05-14 | Intel Corporation | Electronic assembly with trench structures and methods of manufacture |
US6818469B2 (en) * | 2002-05-27 | 2004-11-16 | Nec Corporation | Thin film capacitor, method for manufacturing the same and printed circuit board incorporating the same |
US7256980B2 (en) | 2003-12-30 | 2007-08-14 | Du Pont | Thin film capacitors on ceramic |
US20050204864A1 (en) | 2004-03-16 | 2005-09-22 | Borland William J | Thick-film dielectric and conductive compositions |
US20060158828A1 (en) | 2004-12-21 | 2006-07-20 | Amey Daniel I Jr | Power core devices and methods of making thereof |
US7613007B2 (en) | 2004-12-21 | 2009-11-03 | E. I. Du Pont De Nemours And Company | Power core devices |
US7701052B2 (en) | 2005-10-21 | 2010-04-20 | E. I. Du Pont De Nemours And Company | Power core devices |
US20080158828A1 (en) * | 2006-12-27 | 2008-07-03 | Inventec Corporation | Heatsink structure and assembly fixture thereof |
-
2007
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-
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Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0730258A (ja) * | 1993-07-13 | 1995-01-31 | Ngk Spark Plug Co Ltd | キャパシタ内蔵多層配線基板とその製造方法 |
JP2003332749A (ja) * | 2002-01-11 | 2003-11-21 | Denso Corp | 受動素子内蔵基板、その製造方法及び受動素子内蔵基板形成用素板 |
JP2004200556A (ja) * | 2002-12-20 | 2004-07-15 | Mitsui Mining & Smelting Co Ltd | キャパシタ層用積層材の耐電圧検査ロール及びそのキャパシタ層用積層材ロールを用いた耐電圧測定方法 |
JP2005252141A (ja) * | 2004-03-08 | 2005-09-15 | Murata Mfg Co Ltd | 電子部品及びその製造方法 |
WO2006016589A1 (ja) * | 2004-08-11 | 2006-02-16 | Mitsui Mining & Smelting Co., Ltd. | 誘電層構成材料の製造方法及びその製造方法で得られた誘電層構成材料、誘電層構成材料を用いてキャパシタ回路形成部材を製造する方法及びその製造方法で得られたキャパシタ回路形成部材及び、該誘電層構成材料又は/及びキャパシタ回路形成部材を用いて得られる多層プリント配線板。 |
JP2007116177A (ja) * | 2005-10-21 | 2007-05-10 | E I Du Pont De Nemours & Co | 電力コアデバイスおよびその製造方法 |
JP2007142089A (ja) * | 2005-11-17 | 2007-06-07 | Ngk Spark Plug Co Ltd | 誘電体積層構造体とその製造方法、及びコンデンサ |
JP2007149730A (ja) * | 2005-11-24 | 2007-06-14 | Shinko Electric Ind Co Ltd | 薄膜キャパシタ、実装基板、実装基板の製造方法、半導体装置、および半導体装置の製造方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2016143087A1 (ja) * | 2015-03-11 | 2016-09-15 | 株式会社野田スクリーン | 薄膜キャパシタの製造方法、集積回路搭載基板、及び当該基板を備えた半導体装置 |
JP6078765B1 (ja) * | 2015-03-11 | 2017-02-15 | 株式会社野田スクリーン | 薄膜キャパシタの製造方法、集積回路搭載基板、及び当該基板を備えた半導体装置 |
US10306770B2 (en) | 2015-03-11 | 2019-05-28 | Noda Screen Co., Ltd. | Thin-film capacitor manufacturing method, integrated circuit mounting substrate, and semiconductor device equipped with the substrate |
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Publication number | Publication date |
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