WO2016143087A1 - 薄膜キャパシタの製造方法、集積回路搭載基板、及び当該基板を備えた半導体装置 - Google Patents

薄膜キャパシタの製造方法、集積回路搭載基板、及び当該基板を備えた半導体装置 Download PDF

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Abstract

回路基板に薄膜キャパシタを製造する方法であって、支持部材（３１）の表面に形成された誘電体膜（１２Ｍ）上に薄膜キャパシタの第１電極層（１１）を所要パターンで形成する第１電極形成工程（図３（ｄ））と、誘電体膜（１２Ｍ）上および第１電極層（１１）上に、回路基板の絶縁基材（１６）を、第１電極層（１１）を埋め込むように形成する基材形成工程（図３（ｅ））と、支持部材（３１）を除去し、誘電体膜（１２Ｍ）の第１電極層（１１）とは反対側の面を露出させる除去工程と、誘電体膜（１２Ｍ）をパターニングすることで、第１電極層（１１）に重なる誘電体層を残すと共に、その誘電体層に第１の貫通孔を形成して第１電極層（１１）の誘電体層側の面の一部を露出させる誘電体パターニング工程と、第１の貫通孔内を含む誘電体層上に薄膜キャパシタの第２電極層を重ねて形成する第２電極形成工程とを含む。

Description

薄膜キャパシタの製造方法、集積回路搭載基板、及び当該基板を備えた半導体装置
　本発明は、薄膜キャパシタの製造方法、集積回路搭載基板、及び当該基板を備えた半導体装置に関し、詳しくは、集積回路の電源回路におけるインピーダンスを低減させるための薄膜キャパシタに関する。
　従来、この種の薄膜キャパシタとして、例えば、特許文献１に開示された技術が知られている。特許文献１では、中間基板として使用可能な積層型キャパシタにおいて、インダクタンス増加の原因となる引き回し配線部を効果的に排除でき、ひいては低インピーダンス化および広帯域化を図ることができる薄膜キャパシタ１０が開示されている。
特開２００５－３３１９５号公報
　しかしながら、上記の従来の薄膜キャパシタ１０においては、特許文献１の図１および図４等に示されるように、集積回路２と薄膜キャパシタ１０の各電極１４，１７とは、端子アレー５の端子５ａ，５ｂを介して接続されるものである。そのため、高周波領域においては、端子アレー５の端子５ａ，５ｂによるインダクタンスの増加への影響が懸念される。また、特許文献１の発明では、端子アレー５に対して集積回路２の半田接続部６をフリップチップ接続させる場合の、薄膜キャパシタ１０が形成されているコンデンサ（中間基板）１の上部の平坦性に関しては考慮されていない。
　すなわち、基板の上に薄膜キャパシタを構成する場合には、特許文献１の技術のように、２対以上の金属電極層の間に誘電体層を積層した構造となる。誘電体層は静電容量を大きくするために、できるだけ薄膜化する方向にあるが、その上下の金属電極層は高抵抗化をもたらす薄膜化にはインピーダンス低減の観点から限界があるため、１枚あたり例えば５～１０μｍ（マイクロメートル）は必要となる。このことは、基板表面を基準とすると薄膜キャパシタ部分では最大１０～２０μｍの段差が生ずることを意味し、これがためにフリップチップ接続等の信頼性が低下するのである。
　斯かる事情から、薄膜キャパシタによって電源回路のインピーダンスをさらに低減させることができるとともに、薄膜キャパシタが形成されている基板上部の平坦性を確保できる薄膜キャパシタ基板及びその製造方法が要望されていた。
　そこで、本明細書では、薄膜キャパシタの配線に係るインピーダンスを低減しつつ、薄膜キャパシタが形成されている回路基板の上部の平坦性を確保できる薄膜キャパシタの製造方法、集積回路搭載基板、及び当該基板を備えた半導体装置を提供する。
　本明細書によって開示される薄膜キャパシタの製造方法は、回路基板に薄膜キャパシタを製造する方法であって、支持部材の表面に誘電体膜を形成する誘電体膜形成工程と、前記誘電体膜上に前記薄膜キャパシタの第１電極層を所要パターンで形成する第１電極形成工程と、前記誘電体膜上および前記第１電極層上に、前記回路基板の絶縁基材を、前記第１電極層を埋め込むように形成する基材形成工程と、前記支持部材を除去し、前記誘電体膜の前記第１電極層とは反対側の面を露出させる除去工程と、前記誘電体膜をパターニングすることで、前記第１電極層に重なる誘電体層を残すと共に、該誘電体層に第１の貫通孔を形成して前記第１電極層の前記誘電体層側の面の一部を露出させる誘電体パターニング工程と、前記第１の貫通孔内を含む前記誘電体層上に前記薄膜キャパシタの第２電極層を重ねて形成する第２電極形成工程とを含む。
　本構成によれば、薄膜キャパシタの第１電極層は、回路基板の絶縁基材の内部に埋め込まれて形成される。また、薄膜キャパシタの第２電極層は、回路基板の絶縁基材の表面上において誘電体層の上に形成される。また、誘電体層には、第１電極層の誘電体層側の面の一部を露出させる第１の貫通孔が形成され、第１の貫通孔内を含む誘電体層上に薄膜キャパシタの第２電極層を重ねて形成される。ここで、第１の貫通孔内に形成された第２電極層は、第１電極層と接続されることになる。そのため、第１の貫通孔内に形成された第２電極層を、他の第２電極層と絶縁することにより、第１電極層を集積回路等の外部回路に接続する外部接続部とすることができる。
　これによって、回路基板の絶縁基材の表面上において、第１の貫通孔内に形成された第２電極層の上面（第１電極層の外部接続部の上面）と、誘電体層上に形成された第２電極層の上面との高さの差を、誘電体層の厚みのみとすることができる。通常、誘電体層の厚みは各電極の厚みと比べて非常に小さく、薄膜キャパシタが形成されている回路基板の上部の平坦性を確保できる。また、第１電極層の一部（第１電極層の外部接続部）および第２電極層は、回路基板の上部において露出しているため、例えば、薄膜キャパシタを集積回路のバンプに接続する際、薄膜キャパシタを他の配線を介さずに直接、そのバンプに接続できる。それによって、薄膜キャパシタの配線に係るインダクタンス、言い換えれば、インピーダンスを低減しつつ、薄膜キャパシタが形成されている回路基板の上部の平坦性を確保できる。
　上記薄膜キャパシタの製造方法において、前記回路基板は、集積回路が搭載される集積回路搭載基板であり、前記第２電極形成工程において、前記第１電極層に接続される第１外部接続部であって、前記集積回路への一方の極性の電源電圧が印加されるとともに、前記集積回路の搭載時に前記集積回路に接続される第１外部接続部が形成され、前記第２電極層は、前記集積回路への他方の極性の電源電圧が印加されるとともに、前記集積回路の搭載時に前記集積回路に接続される第２外部接続部を含み、前記第１電極形成工程において、前記第２電極層の前記第２外部接続部と対向する位置に、前記第２電極層に接続される第２電極補充部が形成され、前記誘電体パターニング工程において、前記第２電極補充部と対向する位置の前記誘電体膜を除去して前記誘電体層に第２の貫通孔が形成されるようにしてもよい。
　本構成によれば、第１電極層の第１外部接続部の高さと、第２電極層の第２外部接続部の高さをほぼ同一にでき、その差をほぼゼロにできる。それによって、集積回路を集積回路搭載基板に搭載する際の、薄膜キャパシタの配線に係るインピーダンスを低減しつつ、集積回路と薄膜キャパシタの接続に係る、さらなる平坦性を確保できる。
　また、上記薄膜キャパシタの製造方法において、前記第１電極形成工程は、前記第１電極層の膜厚を厚くする第１メッキ工程を含み、前記第２電極形成工程は、前記第２電極層の膜厚を厚くする第２メッキ工程を含むようにしてもよい。
　本構成によれば、薄膜キャパシタの第１電極層および第２電極層の厚さを調整することによって、薄膜キャパシタの所望の第１電極および第２電極の抵抗値を得ることができる。
　また、本明細書によって開示される集積回路搭載基板は、集積回路が搭載される搭載面を有する絶縁基材と、前記絶縁基材の搭載面側に形成された薄膜キャパシタであって、第１電極層、第２電極層、および前記第１電極層と前記第２電極層との間に形成された誘電体層を有する薄膜キャパシタと、を備えた集積回路搭載基板であって、前記薄膜キャパシタの前記第１電極層は、前記搭載面から前記絶縁基材の内部に埋め込むように形成されており、前記誘電体層は、前記第１電極層に接続される第１外部接続部であって、前記集積回路への一方の極性の電源電圧が印加されるとともに前記集積回路が搭載される際に前記集積回路に接続される第１外部接続部が形成される第１の貫通孔を有し、前記薄膜キャパシタの前記第２電極層は、前記誘電体層上に形成されている。
　本構成によれば、集積回路搭載基板の搭載面上において、第１電極層の露出部（第１電極層の第１外部接続部）の上面と第２電極層の上面との高さの差を、誘電体層の厚みのみとすることができる。それによって、薄膜キャパシタの配線に係るインダクタンス、言い換えれば、インピーダンスを低減しつつ、薄膜キャパシタが形成されている回路基板の上部の平坦性を確保できる。なお、ここで「搭載面」は、詳しくは、集積回路が直接、搭載される基板の表面とは異なり、間接的に集積回路が搭載される面を意味する。言い換えれば、「搭載面」は、集積回路が搭載される側の、絶縁基材の表面を意味する。
　上記集積回路搭載基板において、前記第１外部接続部は、前記第２電極層を構成する金属膜よって構成され、前記第２電極層は、前記集積回路への他方の極性の電源電圧が印加されるとともに、前記集積回路が搭載される際に前記集積回路に接続される第２外部接続部を含み、前記誘電体層は、前記第２外部接続部が形成される第２の貫通孔を有するようにしてもよい。
　本構成によれば、第１電極層の第１外部接続部の高さと、第２電極層の第２外部接続部の高さをほぼ同一にでき、その差をほぼゼロにできる。それによって、集積回路搭載基板に集積回路が搭載された際において、薄膜キャパシタの配線に係るインピーダンスを低減しつつ、集積回路と薄膜キャパシタの接続に係る、さらなる平坦性を確保できる。
　また、上記集積回路搭載基板において、前記薄膜キャパシタは、前記第１電極層を構成する金属膜よって構成され、前記第２電極層の前記第２外部接続部に接続される第２電極補充部を有し、当該集積回路搭載基板は、前記搭載面とは反対側の面であって、外部に接続するための外部接続面と、前記外部接続面に形成された接続パッドと、前記絶縁基材の内部に形成され、前記接続パッドと前記第１電極層とを接続する第１ビアプラグと、前記絶縁基材の内部に形成され、前記接続パッドと前記第２電極補充部とを接続する第２ビアプラグとをさらに備えるようにしてもよい。
　本構成によれば、第２電極層の第２外部接続部には第２電極補充部が形成されている。それによって、集積回路を集積回路搭載基板に接続する際のストレスに対する信頼性を向上させることができる。また、集積回路が集積回路搭載基板に搭載された際に、簡単な構造で、外部の電源回路から集積回路搭載基板を介して集積回路に電力を供給できる。
　また、本明細書によって開示される半導体装置は、上記いずれかに記載の集積回路搭載基板と、前記集積回路搭載基板に搭載される集積回路と備える。
　本構成によれば、薄膜キャパシタを含む集積回路搭載基板を備えた半導体装置において、薄膜キャパシタの配線に係るインピーダンスを低減しつつ、薄膜キャパシタが形成されている集積回路搭載基板の搭載面の平坦性を確保できる。
　上記半導体装置において、前記集積回路は半導体チップであり、前記集積回路搭載基板には、前記半導体チップがフリップチップ実装されている構成としてもよい。
　本構成によれば、半導体チップが集積回路搭載基板の搭載面にフリップチップ実装されている半導体装置において、集積回路搭載基板の搭載面の平坦性が、好適に、確保される。すなわち、集積回路搭載基板へのフリップチップ実装に際しては、特に、集積回路搭載基板の搭載面の平坦性、詳しくは、半導体チップの各接続バンプが当接する、搭載基板の各当接部（外部接続部）の平坦性が重要であり、その要求が厳しい。それに対して、本構成によれば、好適に対応できる。
　本発明によれば、薄膜キャパシタの配線に係るインピーダンスを低減しつつ、薄膜キャパシタが形成されている回路基板の上部の平坦性を確保できる。
実施形態に係る半導体装置を示す概略的な断面図 薄膜キャパシタの一部を示す概略的な分解斜視図 回路基板（薄膜キャパシタ）の製造方法を示す概略的な部分断面図 回路基板（薄膜キャパシタ）の製造方法を示す概略的な部分断面図 回路基板（薄膜キャパシタ）の製造方法を示す概略的な部分断面図 別の例の回路基板（薄膜キャパシタ）の製造方法を示す 概略的な部分断面図 別の例の回路基板（薄膜キャパシタ）の製造方法を示す概略的な部分断面図 別の例の回路基板（薄膜キャパシタ）の製造方法を示す概略的な部分断面図 別の例の半導体装置を示す概略的な断面図
　＜実施形態＞
　一実施形態を図１から図５を参照して説明する。なお、図中、同一の符号は、同一又は相当部分を示す。
　１．半導体装置の構成
　図１に示されるように、半導体装置１００は、大きくはフリップチップ実装用基板（「回路基板」および「集積回路搭載基板」の一例）１と、ＬＳＩチップ（「集積回路」および「半導体チップ」の一例）２とを含む。なお、図１は、図２の一点鎖線Ａ－Ａで示される位置に対応した半導体装置１００の断面図である。
　ＬＳＩチップ２のボンディング側の表面２Ｓには、図１に示すように、複数の電極パッド２１が形成されている。各電極パッド２１には、ＬＳＩチップ２をフリップチップ実装用基板（以下、単に「基板」と記す）１にフリップチップ実装するためのバンプ２２が形成されている。バンプ２２は、本実施形態では、例えばＡｕ（金）スタッドバンプである。
　基板１は、図１に示されるように、ベースとなっている絶縁体部（「絶縁基材」の一例）１６の裏側面（「外部接続面」の一例）１Ｒに多数の外部接続パッド（「接続パッド」の一例）３を備える。この外部接続パッド３は、例えば半田ボールを介して、半導体装置１００を図示しないマザーボード等の回路基板に実装するためのものである。絶縁体部１６の表側面（「搭載面」の一例）１Ｓには後述の構成の薄膜キャパシタ１０が設けられ、これはＬＳＩチップ２への電源回路(図示せず)に並列に接続される。絶縁体部１６の表側面１Ｓには、併せて前述の薄膜キャパシタ１０を貫通する複数（図１では中央に３個並ぶ）の信号電極１５が形成されている。各信号電極１５は、後に詳述するが、互いに一体化されたチップ接続部１５Ａ及びパッド接続部１５Ｂの二層からなる。これらの信号電極１５が、絶縁体部１６内に埋め込まれた複数のビアプラグ１８を介して外部接続パッド３に接続されている。
　絶縁体部１６は、例えば、プリプレグシートを硬化させたものによって構成され、ＬＳＩチップ２が実装される基板１の表側面と、裏側面との間に位置する。詳しくは、絶縁体部１６は、後述する薄膜キャパシタ１０の誘電体層１２と、裏側面との間に位置する。
　薄膜キャパシタ１０は絶縁体部１６の表側面１Ｓ側に設けられ、図２に層毎に分解して示したように、第１電極層１１、誘電体層１２、および第２電極層１３の三層が順に重なっている。なお、図２に示される、第１電極層１１は薄膜キャパシタ１０の第１電極に相当し、誘電体層１２は薄膜キャパシタ１０の誘電体部に相当し、第２電極層１３は薄膜キャパシタ１０の第２電極に相当する。
　第１電極層１１は、基板１の表側面から、詳しくは、絶縁体部１６の表側面１Ｓから絶縁体部１６の内部に埋め込むように形成されている。第１電極層１１は、チップ接続部１３Ａを介してＬＳＩチップ２に接続され、例えば、ＬＳＩチップ２の正極性の電源電圧（「一方の極性の電源電圧」の一例）が印加される。また、第１電極層１１には、図２に示されるように、複数個の環状スリット１１Ｒが後述するパターニングによって形成されている。図２に示されるように、この環状スリット１１Ｒによって、共にその内側に位置する第２電極補充部１３Ｂ及びパッド接続部１５Ｂが、外側に位置する他の第１電極層１１とは電気的に絶縁された状態となっている。なお、第２電極補充部１３Ｂ及びパッド接続部１５Ｂには、後述するように誘電体層１２を貫通したチップ接続部１３Ａ及び１５Ａが積層状態となって両者が電気的につながっている（図１参照）。
　誘電体層１２は、第１電極層１１上に形成されている。誘電体層１２には、図２に示されるように、第１電極層１１とチップ接続部（「第１外部接続部」の一例）１１Ａとを接続するための貫通孔１２Ｐ（「第１の貫通孔」の一例）、第２電極層１３のチップ接続部（「第２外部接続部」の一例）１３Ａと第２電極補充部１３Ｂとを接続するための貫通孔１２Ｇ（「第２の貫通孔」の一例）、および信号電極１５のチップ接続部１５Ａとパッド接続部１５Ｂとを接続するための貫通孔１２Ｓが、パターニングによって形成されている。なお、誘電体層１２に形成される各貫通孔１２Ｇ，１２Ｐ，１２Ｓの配置は、図２に示されるものに限られない。要は、各貫通孔１２Ｇ，１２Ｐ，１２Ｓは、ＬＳＩチップ２のバンプ２２の位置に対応した、誘電体層１２の位置に形成されればよい。
　第２電極層１３は、誘電体層１２上に形成されている。第２電極層１３は、チップ接続部１３Ａを介してＬＳＩチップ２に接続され、第２電極層１３には、例えば負極性の電源電圧であるグランド電圧（「他方の極性の電源電圧」の一例）が印加される。また、第２電極層１３層には、図２に示されるように、複数個の環状スリット１３Ｒがパターニングによって形成されている。図２に示されるように、環状スリット１３Ｒによって、共にその内側に位置する第１電極層１１のチップ接続部１１Ａおよび信号電極１５のチップ接続部１５Ａが、外側に位置する他の第２電極層１３とは電気的に絶縁された状態となっている。
　信号電極１５は、ＬＳＩチップ２と信号を送受信するための電極であり、ＬＳＩチップ２と接続するためのチップ接続部１５Ａと、外部接続パッド３と接続するためのパッド接続部１５Ｂとを含む。チップ接続部１５Ａは第２電極層１３の形成と同時に形成され、パッド接続部１５Ｂは第１電極層１１の形成と同時に形成される。
　外部接続パッド３は、図１に示されるように、絶縁体部１６（基板１）の裏側面１Ｒにおいて、ＬＳＩチップ２のバンプ２２のピッチと同一のピッチで同一の個数が配置されている。なお、これに限られず、基板１の面積をＬＳＩチップ２の面積より広く形成し、また絶縁体部１６の裏側面１Ｒ上に所定の配線パターンを形成し、外部接続パッド３のピッチを、ＬＳＩチップ２のバンプ２２のピッチより広げるようにしてもよい。その際、外部接続パッド３とＬＳＩチップ２のバンプ２２の個数は同一でなくてもよい。
　絶縁体部１６には、複数のビアホール１７が、基板１の裏側面１Ｒ側から絶縁体部１６を貫通して薄膜キャパシタ１０の各電極層（１１，１３）および信号電極１５に達するように、例えば炭酸ガスレーザによって形成されている。ビアホール１７に充填されたビアプラグ１８によって各電極層（１１，１３）および信号電極１５と、外部接続パッド３とが電気的に接続されている。ビアプラグ１８は、例えば銅メッキ等によって形成されている。
　外部接続パッド３には外部接続用の半田ボール４が設けられている。すなわち、半導体装置１００は、ＢＧＡ型の半導体装置である。なお、これに限られず、半導体装置は、半田ボール４が設けられない、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）型の半導体装置であってもよい。
　また、絶縁体部１６（基板１）の表側面１Ｓと裏側面１Ｒは、ソルダレジスト層３６によって保護されている。また、ＬＳＩチップ２と基板１の表側面１Ｓとの間隙等は、周知のアンダーフィル樹脂（図示せず）によって充填されている。
　２．半導体装置（薄膜キャパシタ）の製造方法
　次に、図３から図５を参照して、半導体装置１００の製造方法を説明する。なお、半導体装置１００の製造方法のうち、図３（ａ）から図５（ｊ）までは薄膜キャパシタ１０の製造方法を示す。また、図３は、図１とは上下関係を逆にして描いてある。また、図３から図５に示される製造工程の順序は、一例を示すものであり、これに限定されるものではない。
　同製造方法では、まず、図３（ａ）に示されるように、例えば、ドライ洗浄されたアルミ基材３１の表面に、例えば、ＡＳ（エアロゾル）ＣＶＤ法によってＳＴＯ（チタン酸ストロンチウム）膜（「誘電体膜」の一例）１２Ｍを形成する（「誘電体膜形成工程」の一例）。ＳＴＯ膜１２Ｍの膜厚は、例えば、０．１μｍから０．４μｍまでの間の値である。ＳＴＯ膜１２Ｍは、薄膜キャパシタ１０の誘電体層１２となる。また、アルミ基材３１は、アルミ箔で構成され、「支持部材」の一例である。なお、支持部材としての金属箔はアルミ箔に限られず、銅、ニッケル等の金属箔であってもよい。また、誘電体膜もＳＴＯ膜１２Ｍに限られない。
　次いで、図３（ｂ）に示されるように、ＳＴＯ膜１２上に薄膜キャパシタ１０の第１電極層１１となる金属薄膜１１Ｍを形成する。金属薄膜１１Ｍは、例えば、Ｃｕ（銅）薄膜によって構成される。Ｃｕ薄膜は、例えば、スパッタリング法によって成膜される。
　次いで、図３（ｃ）に示されるように、金属薄膜１１Ｍを、例えば電気メッキによって厚くする（「第１メッキ工程」の一例）。金属薄膜１１Ｍの厚みは、例えば、３μｍから１０μｍまで間の値が好ましい。このように、金属薄膜１１Ｍの厚さを調整することによって、薄膜キャパシタ１０の第１電極層１１の所望の抵抗値を得ることができる。なお、この金属薄膜１１Ｍを厚くするメッキ工程は省略されてもよい。
　次いで、図３（ｄ）に示されるように、金属薄膜１１Ｍをパターニングして、第１電極層１１を形成する（「第１電極形成工程」の一例）。その際、環状スリット１１Ｒを形成することによって、平面形状が円形の、第２電極層１３の第２電極補充部１３Ｂ、および信号電極１５のパッド接続部１５Ｂが、第１電極層１１と電気的に絶縁された状態で形成される（図２参照）。
　次いで、図３（ｅ）に示されるように、ＳＴＯ膜１２上および第１電極層１１上に、例えば、ＢＴレジン（プリプレグシート）を加熱圧着して絶縁体部１６を形成する（「基材形成工程」の一例）。なお、絶縁体部１６は、ＢＴ（ビスマレイミドトリアジン）レジンに限られない。
　次いで、図４（ｆ）に示されるように、アルミ基材３１を、例えばウエットエッチングによって、溶融させて除去し、ＳＴＯ膜１２Ｍの、第１電極層１１が形成される面とは反対側の面を露出させる（「除去工程」の一例）。その際、例えば、アルミ基材３１を除去後のＳＴＯ膜１２Ｍの表面をデスマット（スマット除去）処理する。
　次いで、図４（ｇ）に示されるように、パターニングされたレジスト膜（図示せず）をマスクとしてＳＴＯ膜１２Ｍをパターニングし、薄膜キャパシタ１０の誘電体層１２を形成する（「誘電体パターニング工程」の一例）。その際、誘電体層１２には、貫通孔１２Ｇ、１２Ｐ、１２Ｓ（図２参照）が形成される。なお、本実施形態においては、図１および図２に示されるように、貫通孔１２Ｇ、１２Ｐ、１２Ｓを除くＳＴＯ膜１２Ｍのほぼ全体を残して、誘電体層１２とされる。すなわち、絶縁体部１６（基板１）の搭載面１Ｓ上のほぼ全体領域において薄膜キャパシタ１０が形成される。なお、これに限られず、ＳＴＯ膜１２Ｍのパターニングによって、貫通孔１２Ｇ、１２Ｐ、１２Ｓ以外の部分のＳＴＯ膜１２Ｍも削除するようにしてもよい。すなわち、基板１の搭載面１Ｓ上の一部領域を残して薄膜キャパシタ１０が形成されるようにしてもよい。
　次いで、図４（ｈ）に示されるように、第１電極層１１が形成された面と反対側のＳＴＯ膜１２の面上に、薄膜キャパシタ１０の第２電極層１３となる金属薄膜１３Ｍを形成する。金属薄膜１３Ｍは、例えば、金属薄膜１１Ｍと同様に、Ｃｕ薄膜によって構成される。Ｃｕ薄膜は、例えば、スパッタリング法によって成膜される。
　金属薄膜１３Ｍの成膜によって、図４（ｈ）に示されるように、金属薄膜１３Ｍは、貫通孔１２Ｇ，１２Ｐ，１２Ｓを貫通して、第１電極層１１側に到達する。それによって、金属薄膜１３Ｍ（チップ接続部１３Ａ）と、第２電極層１３の第２電極補充部１３Ｂとが、誘電体層１２の貫通孔１２Ｇを介して一体化される。また、金属薄膜１３Ｍ（チップ接続部１１Ａ）と、第１電極層１１のチップ接続部１１Ａに対向した部分とが誘電体層１２の貫通孔１２Ｐを介して一体化される。また、金属薄膜１３Ｍ（チップ接続部１５Ａ）と、信号電極１５のパッド接続部１５Ｂとが誘電体層１２の貫通孔１２Ｓを介して一体化される。
　次いで、図４（ｉ）に示されるように、金属薄膜１３Ｍを、例えば電気メッキによって厚くする（「第２メッキ工程」の一例）。金属薄膜１３Ｍの厚みは、金属薄膜１１Ｍと同様に、例えば、３μｍから１０μｍまで間の値が好ましい。このように、金属薄膜１３Ｍの厚さを調整することによって、薄膜キャパシタ１０の第２電極層１３の所望の抵抗値を得ることができる。なお、この金属薄膜１３Ｍを厚くするメッキ工程は省略されてもよい。
　次いで、図５（ｊ）に示されるように、金属薄膜１３Ｍをパターニングして、第２電極層１３を形成する（「第２電極形成工程」の一例）。その際、環状スリット１３Ｒによって、平面形状が円形の第１電極層１１のチップ接続部１１Ａ、および信号電極１５のチップ接続部１５Ａが、第２電極層１３と電気的に絶縁された状態で形成される（図２参照）。
　以上の工程によって、薄膜キャパシタ１０および信号電極１５が形成される。なお、図５（ｉ）以降の図においては、第１電極層１１とチップ接続部１１Ａ、第２電極層１３と第２電極補充部１３Ｂ、および信号電極１５のチップ接続部１５Ａとパッド接続部１５Ｂは、本実施形態では同一材料で形成されるため、一体として示される。
　次いで、図５（ｋ）に示されるように、基板１の裏側面１Ｒから、例えば、炭酸ガスレーザを照射して、ビアホール１７を形成する。そして、例えば電解メッキによってビアホール１７の内部にメッキ金属、本実施形態ではＣｕを充填してビアプラグ１８を形成する。ビアプラグ１８には、外部接続パッド３と第１電極層１１とを接続する第１ビアプラグ１８Ａと、外部接続パッド３と第２電極補充部１３Ｂとを接続する第２ビアプラグ１８Ｂとが含まれる。
　次いで、周知の技術を用いて、ビアプラグ１８に対向する位置に外部接続パッド３を形成し、次いで、周知の技術を用いて、外部接続パッド３および各チップ接続部１１Ａ、１３Ａ、１５Ａが形成される箇所を除いてソルダレジスト層３６等の保護膜を形成し、外部接続パッド３に半田ボールを付着させる。
　次いで、図５（ｍ）に示すように、ＬＳＩチップ２の各電極パッド２１に形成された各バンプ２２、本実施形態ではＡｕスタッドバンプを、例えば、超音波振動接合機を用いて、基板１上の各チップ接続部１１Ａ、１３Ａ、１５Ａに接合する。これによって、ＬＳＩチップ２が基板１にフリップチップ実装されて、図１に示すような半導体装置１００が形成される。
　なお、バンプ２２はＡｕスタッドバンプに限られず、例えば、マイクロ半田バンプ等であってもよい。その際、バンプ２２（マイクロ半田バンプ）は、弾性率の低い材料であることが好ましい。
　３．実施形態の効果
　上記したように、薄膜キャパシタ１０の第１電極層１１は、基板１の絶縁体部１６の内部に埋め込まれて形成される。また、薄膜キャパシタ１０の第２電極層１３は、基板１の絶縁体部１６の表側面（搭載面）１Ｓ上において誘電体層１２の上に形成される。また、第１電極層１１のチップ接続部１１Ａは、第１の貫通孔１２Ｐ内の金属薄膜１３Ｍによって形成される。第２電極層１３のチップ接続部１３Ａは、第２の貫通孔１２Ｇ内の金属薄膜１３Ｍによって形成される。これによって、絶縁体部１６の表側面１Ｓ上において、第１電極層１１のチップ接続部１１Ａおよび第２電極層１３のチップ接続部１３Ａの高さと、第２電極層１３との高さの差は、誘電体層１２の厚みだけ（例えば、０．１μｍから０．４μｍの間）とすることができる。そのため、薄膜キャパシタ１０が形成されている基板１の上部の平坦性を確保できる。
　また、その際、第１電極層１１のチップ接続部１１Ａおよび第２電極層１３のチップ接続部１３Ａは、基板１の上部において露出しているため、例えば、薄膜キャパシタ１０とＬＳＩチップ２のバンプ２２とを接続する際、バンプ２２に他の配線を介さずに直接、接続できる。それによって、薄膜キャパシタ１０の配線に係るインダクタンス、すなわち、インピーダンスを低減できる。そのため、本実施形態によれば、薄膜キャパシタ１０の配線に係るインピーダンスを低減しつつ、薄膜キャパシタ１０が形成されている基板１の上部の平坦性を確保できる。
　また、第１電極層１１のチップ接続部１１Ａ、第２電極層１３のチップ接続部１３Ａ、および信号電極１５のチップ接続部１５Ａの高さの差は、ほぼゼロとすることができる。それによって、ＬＳＩチップ２を基板１に接合する際に、第１電極層１１のチップ接続部１１Ａ、第２電極層１３のチップ接続部１３Ａ、および信号電極１５のチップ接続部１５Ａと、ＬＳＩチップ２のバンプ２２との距離を、ほぼ同一にすることができ、ＬＳＩチップ２と基板１との接合部の信頼性が向上する。すなわち、バンプ２２による接合の信頼性が向上する。
　また、ＬＳＩチップ２のバンプ２２と第２電極層１３との接続構造は、誘電体層１２が介在しない、チップ接続部１３Ａと第２電極補充部１３Ｂとの二重構造となっている。そのため、ＬＳＩチップ２の実装時のストレスや、長期信頼性に係るストレスに対して、誘電体層１２が介在する場合と比べて、信頼性が高い。その結果、この二重構造によって、バンプ２２としてマイクロ半田バンプ等の利用も可能といえる。
　＜他の実施形態＞
　本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
　（１）図６（ｋ）の基板１Ａに示されるように、薄膜キャパシタの第２電極層１３の一部の箇所が、半田ボール４を介して外部回路に接続する必要のない場合、その第２電極層１３の一部の箇所において、図６（ｊ）に示されるような薄膜キャパシタ１０Ａの構成としてもよい。すなわち、図６（ｊ）、（ｋ）に示されるように、第２電極層１３の第２電極補充部１３Ｂを形成しないようにしてもよい。この場合であっても、基板１の搭載面１Ｓの段差を誘電体層１２の厚みの差のみに維持できるとともに、高周波領域で問題となるスタブ構造を回避できる。
　（２）また、図７（ｋ）の基板１Ｂに示されるように、図６（ｋ）に示される基板１Ａと同様に、薄膜キャパシタの第２電極層１３の一部の箇所が、半田ボール４を介して外部回路に接続する必要のない場合、第２電極層１３のその一部の箇所に係る構成は、図７（ｊ）に示される薄膜キャパシタ１０Ｂの構成とされてもよい。すなわち、誘電体層１２に貫通孔１２Ｇを形成しないようにしてもよい。この場合、基板１の搭載面１Ｓの段差を誘電体層１２の厚みの差のみに維持できるとともに、貫通孔１２Ｇを形成しないことによって薄膜キャパシタ１０の電極面積が増加することによって、薄膜キャパシタ１０Ｂの容量を増加させることができる。
　（３）また、図８（ｉ）、（ｊ）に示されるように、第２電極層１３のパターニングと誘電体層１２のパターニングの順序を逆に行うようにしてもよい。すなわち、第２電極層１３を外部回路に接続する構成として貫通孔１２Ｇの形成が必要とされない薄膜キャパシタ１０Ｃを形成する際、図８（ｉ）に示されるように、誘電体層１２のパターニングを最後に行うようにしてもよい。この場合は、基板１の搭載面１Ｓの段差は、誘電体層１２の厚みに第２電極層１３の厚みを加えたものとなる。しかしながら、ＬＳＩチップ２のバンプ２２と薄膜キャパシタ１０Ｃとの接続構造が、上記本実施形態および上記他の実施形態（１），（２）と比べて最もシンプルな構造となる。すなわち、バンプ２２が、第１電極層１１および第２電極層１３の双方に、直接、接続される。そのため、ＬＳＩチップ２のバンプ２２と薄膜キャパシタ１０Ａとの接続に係るインダクダンス、すなわち、インピーダンスを各実施形態の中で最小にできる。
　（４）上記実施形態においては、半導体装置は、フリップチップ実装用基板１とＬＳＩチップ２とを含む構成を示したがこれに限られない。半導体装置は、図９に示す半導体装置１００Ａのように、配線ピッチをＬＳＩチップ２のバンプ２２のピッチから拡張する中継基板５０をさらに含む構成としてもよい。この場合、中継基板５０のピッチ拡張作用によって、半導体装置を、ＬＳＩチップ２のバンプ２２のピッチでは搭載できない外部基板、例えば、マザーボードに対して、適宜、ピッチを適合させて搭載することができる。
　この場合、中継基板５０は、図９に示されるように、例えば、第１絶縁層５１および第２絶縁層５２を２層の絶縁層を含む。第１絶縁層５１の上面（表側面）には第１配線層として、基板１の半田ボール４を接合するための接続パッド５５が形成されている。第２絶縁層５２の上面には第２配線層として、半田ボール４のピッチ、すなわち、ＬＳＩチップ２のバンプ２２のピッチを広げるための中間配線パターン５８が形成されている。接続パッド５５と中間配線パターン５８との接続はビアプラグ５７によって行われている。
　また、第２絶縁層５２の下面（裏側面）には、第３配線層として、さらにピッチを広げるための裏面配線パターン５３が形成されている。裏面配線パターン５３は、半田バンプを兼ねている。裏面配線パターン５３には、マザーボード等の外部基板に半導体装置１００Ａを搭載するための半田ボール５４が形成されている。
　（５）上記各実施形態においては、第１電極層１１を正極性の電源電圧が印加される電極として、第２電極層１３を負極性の電源電圧（グランド電圧）が印加される電極としたが、これに限られず、その逆であってもよい。すなわち、第１電極層１１をグランド電圧が印加される電極として、第２電極層１３を正極性の電源電圧が印加される電極としてもよい。
　（６）上記各実施形態においては、薄膜キャパシタが形成される回路基板を図１等に示される、絶縁層が一層であるフリップチップ実装用基板１とする例を示したが、これに限られない。例えば、回路基板を、フリップチップ実装用基板１に代えて、図８に示される多層基板である中継基板５０としてもよい。すなわち、薄膜キャパシタが、図８に示される中継基板５０に形成されるようにしてもよい。その際、半導体装置の構成は、図８の半導体装置１００Ａの構成から、フリップチップ実装用基板１の構成が省かれた構成となる。
　さらに、回路基板は、ＬＳＩチップ２がフリップチップ実装されるフリップチップ実装用基板１に限られない。回路基板は、例えば、ＬＳＩチップ２以外の電気・電子部品、例えば、集積メモリ回路が搭載される基板であってもよい。
　（７）上記各実施形態においては、図１等に示すように、絶縁体部１６（基板１）の搭載面１Ｓのほぼ全面において薄膜キャパシタを形成する例を示したが、これに限られない。薄膜キャパシタを搭載面１Ｓの一部分を残すように形成してもよい。その場合、その残された搭載面１Ｓの一部分に、第２電極層１３によって信号線等の配線パターンを形成するようにしてもよい。その際、図４（ｇ）の誘電体パターニング工程において、配線パターンの下部の誘電体層１２を残すようにしてもよい。一般に、ＢＴレジン等の樹脂基板にスパッタリングやイオンプレーティング等によってＣｕ膜等の金属膜を成膜する際、樹脂基板と金属膜との密着力は弱い。そのため、樹脂基板と金属膜との間に誘電体膜を介在させる構造とすることによって、樹脂基板への金属膜の密着性を向上させることができる。
１…フリップチップ実装用基板、２…ＬＳＩチップ、３…外部接続パッド、４…半田ボール、１０…薄膜キャパシタ、１１…第１電極層（第１電極）、１２…誘電体層、１３…第２電極層（第２電極）、１６…絶縁体部、１７…ビアホール、１８，１８Ａ，１８Ｂ…ビアプラグ、２２…バンプ（Ａｕスタッドバンプ）、１００…半導体装置

Claims (8)

  1. 　回路基板に薄膜キャパシタを製造する方法であって、
    　支持部材の表面に誘電体膜を形成する誘電体膜形成工程と、
    　前記誘電体膜上に前記薄膜キャパシタの第１電極層を所要パターンで形成する第１電極形成工程と、
    　前記誘電体膜上および前記第１電極層上に、前記回路基板の絶縁基材を、前記第１電極層を埋め込むように形成する基材形成工程と、
    　前記支持部材を除去し、前記誘電体膜の前記第１電極層とは反対側の面を露出させる除去工程と、
    　前記誘電体膜をパターニングすることで、前記第１電極層に重なる誘電体層を残すと共に、該誘電体層に第１の貫通孔を形成して前記第１電極層の前記誘電体層側の面の一部を露出させる誘電体パターニング工程と、
    　前記第１の貫通孔内を含む前記誘電体層上に前記薄膜キャパシタの第２電極層を重ねて形成する第２電極形成工程と、
    　を含む、薄膜キャパシタの製造方法。
  2. 　請求項１に記載の薄膜キャパシタの製造方法において、
    　前記回路基板は、集積回路が搭載される集積回路搭載基板であり、
    　前記第２電極形成工程において、前記第１電極層に接続される第１外部接続部であって、前記集積回路への一方の極性の電源電圧が印加されるとともに、前記集積回路の搭載時に前記集積回路に接続される第１外部接続部が形成され、
    　前記第２電極層は、前記集積回路への他方の極性の電源電圧が印加されるとともに、前記集積回路の搭載時に前記集積回路に接続される第２外部接続部を含み、
    　前記第１電極形成工程において、前記第２電極層の前記第２外部接続部と対向する位置に、前記第２電極層に接続される第２電極補充部が形成され、
    　前記誘電体パターニング工程において、前記第２電極補充部と対向する位置の前記誘電体膜を除去して前記誘電体層に第２の貫通孔が形成される、薄膜キャパシタの製造方法。
  3. 　請求項１または請求項２に記載の薄膜キャパシタの製造方法において、
    　前記第１電極形成工程は、前記第１電極層の膜厚を厚くする第１メッキ工程を含み、
    　前記第２電極形成工程は、前記第２電極層の膜厚を厚くする第２メッキ工程を含む、薄膜キャパシタの製造方法。
  4. 　集積回路が搭載される搭載面を有する絶縁基材と、
    　前記絶縁基材の搭載面側に形成された薄膜キャパシタであって、第１電極層、第２電極層、および前記第１電極層と前記第２電極層との間に形成された誘電体層を有する薄膜キャパシタと、
    を備えた集積回路搭載基板であって、
    　前記薄膜キャパシタの前記第１電極層は、前記搭載面から前記絶縁基材の内部に埋め込むように形成されており、
    　前記誘電体層は、前記第１電極層に接続される第１外部接続部であって、前記集積回路への一方の極性の電源電圧が印加されるとともに、前記集積回路が搭載される際に前記集積回路に接続される第１外部接続部が形成される第１の貫通孔を有し、
    　前記薄膜キャパシタの前記第２電極層は、前記誘電体層上に形成されている、集積回路搭載基板。
  5. 　請求項４に記載の集積回路搭載基板において、
    　前記第１外部接続部は、前記第２電極層を構成する金属膜よって構成され、
    　前記第２電極層は、前記集積回路への他方の極性の電源電圧が印加されるとともに、前記集積回路が搭載される際に前記集積回路に接続される第２外部接続部を含み、
    　前記誘電体層は、前記第２外部接続部が形成される第２の貫通孔を有する、集積回路搭載基板。
  6. 　請求項５に記載の集積回路搭載基板において、
    　前記薄膜キャパシタは、
    　前記第１電極層を構成する金属膜よって構成され、前記第２電極層の前記第２外部接続部に接続される第２電極補充部を有し、
    　当該集積回路搭載基板は、
    　前記搭載面とは反対側の面であって、外部に接続するための外部接続面と、
    　前記外部接続面に形成された接続パッドと、
    　前記絶縁基材の内部に形成され、前記接続パッドと前記第１電極層とを接続する第１ビアプラグと、
    　前記絶縁基材の内部に形成され、前記接続パッドと前記第２電極補充部とを接続する第２ビアプラグと、
    　をさらに備える、集積回路搭載基板。
  7. 　請求項４から請求項６のいずれか一項に記載の集積回路搭載基板と、
    　前記集積回路搭載基板に搭載される集積回路と、を備えた、半導体装置。
  8. 　請求項７に記載の半導体装置において、
    　前記集積回路は半導体チップであり、
    　前記集積回路搭載基板には、前記半導体チップがフリップチップ実装されている、半導体装置。
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