KR20160120344A - 박막 커패시터의 제조 방법, 집적 회로 탑재 기판 및 당해 기판을 구비한 반도체 장치 - Google Patents

박막 커패시터의 제조 방법, 집적 회로 탑재 기판 및 당해 기판을 구비한 반도체 장치 Download PDF

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Abstract

회로 기판에 박막 커패시터를 제조하는 방법으로서, 지지 부재(31)의 표면에 형성된 유전체막(12M) 상에 박막 커패시터의 제1 전극층(11)을 소요 패턴으로 형성하는 제1 전극 형성 공정(도 3(d))과, 유전체막(12M) 상 및 제1 전극층(11) 상에 회로 기판의 절연 기재(16)를 제1 전극층(11)을 메워넣도록 형성하는 기재 형성 공정(도 3(e))과, 지지 부재(31)를 제거하고, 유전체막(12M)의 제1 전극층(11)과는 반대측의 면을 노출시키는 제거 공정과, 유전체막(12M)을 패터닝함으로써 제1 전극층(11)에 겹치는 유전체층을 남김과 아울러, 그 유전체층에 제1 관통 구멍을 형성하여 제1 전극층(11)의 유전체층측의 면의 일부를 노출시키는 유전체 패터닝 공정과, 제1 관통 구멍 내를 포함하는 유전체층 상에 박막 커패시터의 제2 전극층을 겹쳐서 형성하는 제2 전극 형성 공정을 포함한다.

Description

박막 커패시터의 제조 방법, 집적 회로 탑재 기판 및 당해 기판을 구비한 반도체 장치{THIN FILM CAPACITOR MANUFACTURING METHOD, INTEGRATED CIRCUIT MOUNTING SUBSTRATE, AND SEMICONDUCTOR DEVICE PROVIDED WITH INTEGRATED CIRCUIT MOUNTING SUBSTRATE}
본 발명은 박막 커패시터의 제조 방법, 집적 회로 탑재 기판 및 당해 기판을 구비한 반도체 장치에 관한 것으로, 상세하게는 집적 회로의 전원 회로에 있어서의 임피던스를 저감시키기 위한 박막 커패시터에 관한 것이다.
종래 이러한 종류의 박막 커패시터로서 예를 들면 특허문헌 1에 개시된 기술이 알려져 있다. 특허문헌 1에서는 중간 기판으로서 사용 가능한 적층형 커패시터에 있어서 인덕턴스 증가의 원인이 되는 배선부를 효과적으로 배제할 수 있고, 나아가서는 저임피던스화 및 광대역화를 도모할 수 있는 박막 커패시터(10)가 개시되어 있다.
일본 특개 2005-33195호 공보
그러나 상기한 종래의 박막 커패시터(10)에 있어서는 특허문헌 1의 도 1 및 도 4 등에 나타내는 바와 같이, 집적 회로(2)와 박막 커패시터(10)의 각 전극(14, 17)은 단자 어레이(5)의 단자(5a, 5b)를 통하여 접속되는 것이다. 그 때문에 고주파 영역에 있어서는 단자 어레이(5)의 단자(5a, 5b)에 의한 인덕턴스의 증가로의 영향이 우려된다. 또 특허문헌 1의 발명에서는 단자 어레이(5)에 대하여 집적 회로(2)의 땜납 접속부(6)를 플립 칩 접속시키는 경우의 박막 커패시터(10)가 형성되어 있는 콘덴서(중간 기판)(1)의 상부의 평탄성에 관해서는 고려되어 있지 않다.
즉, 기판 상에 박막 커패시터를 구성하는 경우에는 특허문헌 1의 기술과 같이 2쌍 이상의 금속 전극층 사이에 유전체층을 적층한 구조가 된다. 유전체층은 정전용량을 크게 하기 위해서 될 수 있는 한 박막화하는 방향에 있지만, 그 상하의 금속 전극층은 고저항화를 초래하는 박막화에는 임피던스 저감의 관점에서 한계가 있기 때문에, 1장당 예를 들면 5~10μm(마이크로미터)는 필요하게 된다. 이 점은 기판 표면을 기준으로 하면 박막 커패시터 부분에서는 최대 10~20μm의 단차가 생기는 것을 의미하고, 이 때문에 플립 칩 접속 등의 신뢰성이 저하하는 것이다.
이러한 사정으로부터 박막 커패시터에 의해 전원 회로의 임피던스를 더욱 저감시킬 수 있음과 아울러, 박막 커패시터가 형성되어 있는 기판 상부의 평탄성을 확보할 수 있는 박막 커패시터 기판 및 그 제조 방법이 요망되고 있었다.
그래서 본 명세서에서는 박막 커패시터의 배선에 따른 임피던스를 저감하면서, 박막 커패시터가 형성되어 있는 회로 기판의 상부의 평탄성을 확보할 수 있는 박막 커패시터의 제조 방법, 집적 회로 탑재 기판 및 당해 기판을 구비한 반도체 장치를 제공한다.
본 명세서에 의해 개시되는 박막 커패시터의 제조 방법은 회로 기판에 박막 커패시터를 제조하는 방법으로서, 지지 부재의 표면에 유전체막을 형성하는 유전체막 형성 공정과, 상기 유전체막 상에 상기 박막 커패시터의 제1 전극층을 소요 패턴으로 형성하는 제1 전극 형성 공정과, 상기 유전체막 상 및 상기 제1 전극층 상에 상기 회로 기판의 절연 기재를 상기 제1 전극층을 메워넣도록 형성하는 기재 형성 공정과, 상기 지지 부재를 제거하고, 상기 유전체막의 상기 제1 전극층과는 반대측의 면을 노출시키는 제거 공정과, 상기 유전체막을 패터닝함으로써 상기 제1 전극층에 겹치는 유전체층을 남김과 아울러, 이 유전체층에 제1 관통 구멍을 형성하여 상기 제1 전극층의 상기 유전체층측의 면의 일부를 노출시키는 유전체 패터닝 공정과, 상기 제1 관통 구멍 내를 포함하는 상기 유전체층 상에 상기 박막 커패시터의 제2 전극층을 겹쳐서 형성하는 제2 전극 형성 공정을 포함한다.
본 구성에 의하면 박막 커패시터의 제1 전극층은 회로 기판의 절연 기재의 내부에 메워넣어져 형성된다. 또 박막 커패시터의 제2 전극층은 회로 기판의 절연 기재의 표면 상에 있어서 유전체층 상에 형성된다. 또 유전체층에는 제1 전극층의 유전체층측의 면의 일부를 노출시키는 제1 관통 구멍이 형성되고, 제1 관통 구멍 내를 포함하는 유전체층 상에 박막 커패시터의 제2 전극층을 겹쳐서 형성된다. 여기서 제1 관통 구멍 내에 형성된 제2 전극층은 제1 전극층과 접속되게 된다. 그 때문에 제1 관통 구멍 내에 형성된 제2 전극층을 다른 제2 전극층과 절연함으로써, 제1 전극층을 집적 회로 등의 외부 회로에 접속하는 외부 접속부로 할 수 있다.
이것에 의해 회로 기판의 절연 기재의 표면 상에 있어서 제1 관통 구멍 내에 형성된 제2 전극층의 상면(제1 전극층의 외부 접속부의 상면)과 유전체층 상에 형성된 제2 전극층의 상면과의 높이의 차를 유전체층의 두께만으로 할 수 있다. 통상 유전체층의 두께는 각 전극의 두께에 비해 매우 작아, 박막 커패시터가 형성되어 있는 회로 기판의 상부의 평탄성을 확보할 수 있다. 또 제1 전극층의 일부(제1 전극층의 외부 접속부) 및 제2 전극층은 회로 기판의 상부에 있어서 노출되어 있기 때문에, 예를 들면 박막 커패시터를 집적 회로의 범프에 접속할 때, 박막 커패시터를 다른 배선을 통하지 않고 직접 그 범프에 접속할 수 있다. 그것에 의해 박막 커패시터의 배선에 따른 인덕턴스 바꾸어 말하면 임피던스를 저감하면서 박막 커패시터가 형성되어 있는 회로 기판의 상부의 평탄성을 확보할 수 있다.
상기 박막 커패시터의 제조 방법에 있어서, 상기 회로 기판은 집적 회로가 탑재되는 집적 회로 탑재 기판이며, 상기 제2 전극 형성 공정에 있어서, 상기 제1 전극층에 접속되는 제1 외부 접속부로서, 상기 집적 회로로의 일방의 극성의 전원 전압이 인가됨과 아울러, 상기 집적 회로의 탑재시에 상기 집적 회로에 접속되는 제1 외부 접속부가 형성되고, 상기 제2 전극층은 상기 집적 회로로의 타방의 극성의 전원 전압이 인가됨과 아울러, 상기 집적 회로의 탑재시에 상기 집적 회로에 접속되는 제2 외부 접속부를 포함하고, 상기 제1 전극 형성 공정에 있어서, 상기 제2 전극층의 상기 제2 외부 접속부와 대향하는 위치에 상기 제2 전극층에 접속되는 제2 전극 보충부가 형성되고, 상기 유전체 패터닝 공정에 있어서, 상기 제2 전극 보충부와 대향하는 위치의 상기 유전체막을 제거하여 상기 유전체층에 제2 관통 구멍이 형성되도록 해도 된다.
본 구성에 의하면 제1 전극층의 제1 외부 접속부의 높이와 제2 전극층의 제2 외부 접속부의 높이를 대략 동일하게 할 수 있어, 그 차를 대략 제로로 할 수 있다. 그것에 의해 집적 회로를 집적 회로 탑재 기판에 탑재할 때의 박막 커패시터의 배선에 따른 임피던스를 저감하면서, 집적 회로와 박막 커패시터의 접속에 따른 추가적인 평탄성을 확보할 수 있다.
또 상기 박막 커패시터의 제조 방법에 있어서, 상기 제1 전극 형성 공정은 상기 제1 전극층의 막두께를 두껍게 하는 제1 도금 공정을 포함하고, 상기 제2 전극 형성 공정은 상기 제2 전극층의 막두께를 두껍게 하는 제2 도금 공정을 포함하도록 해도 된다.
본 구성에 의하면 박막 커패시터의 제1 전극층 및 제2 전극층의 두께를 조정 함으로써 박막 커패시터의 원하는 제1 전극 및 제2 전극의 저항값을 얻을 수 있다.
또 본 명세서에 의해 개시되는 집적 회로 탑재 기판은 집적 회로가 탑재되는 탑재면을 가지는 절연 기재와, 상기 절연 기재의 탑재면측에 형성된 박막 커패시터로서, 제1 전극층, 제2 전극층 및 상기 제1 전극층과 상기 제2 전극층 사이에 형성된 유전체층을 가지는 박막 커패시터를 구비한 집적 회로 탑재 기판으로서, 상기 박막 커패시터의 상기 제1 전극층은 상기 탑재면으로부터 상기 절연 기재의 내부에 메워넣도록 형성되어 있고, 상기 유전체층은 상기 제1 전극층에 접속되는 제1 외부 접속부로서, 상기 집적 회로로의 일방의 극성의 전원 전압이 인가됨과 아울러 상기 집적 회로가 탑재될 때에 상기 집적 회로에 접속되는 제1 외부 접속부가 형성되는 제1 관통 구멍을 가지고, 상기 박막 커패시터의 상기 제2 전극층은 상기 유전체층 상에 형성되어 있다.
본 구성에 의하면 집적 회로 탑재 기판의 탑재면 상에 있어서, 제1 전극층의 노출부(제1 전극층의 제1 외부 접속부)의 상면과 제2 전극층의 상면의 높이의 차를 유전체층의 두께만으로 할 수 있다. 그것에 의해 박막 커패시터의 배선에 따른 인덕턴스 바꾸어 말하면 임피던스를 저감하면서, 박막 커패시터가 형성되어 있는 회로 기판의 상부의 평탄성을 확보할 수 있다. 또한 여기서 「탑재면」은 상세하게는 집적 회로가 직접 탑재되는 기판의 표면과는 상이하며, 간접적으로 집적 회로가 탑재되는 면을 의미한다. 바꾸어 말하면 「탑재면」은 집적 회로가 탑재되는 측의 절연 기재의 표면을 의미한다.
상기 집적 회로 탑재 기판에 있어서, 상기 제1 외부 접속부는 상기 제2 전극층을 구성하는 금속막에 의해 구성되고, 상기 제2 전극층은 상기 집적 회로로의 타방의 극성의 전원 전압이 인가됨과 아울러, 상기 집적 회로가 탑재될 때에 상기 집적 회로에 접속되는 제2 외부 접속부를 포함하고, 상기 유전체층은 상기 제2 외부 접속부가 형성되는 제2 관통 구멍을 가지도록 해도 된다.
본 구성에 의하면 제1 전극층의 제1 외부 접속부의 높이와 제2 전극층의 제2 외부 접속부의 높이를 대략 동일하게 할 수 있어, 그 차를 대략 제로로 할 수 있다. 그것에 의해 집적 회로 탑재 기판에 집적 회로가 탑재되었을 때에 있어서, 박막 커패시터의 배선에 따른 임피던스를 저감하면서, 집적 회로와 박막 커패시터의 접속에 따른 추가적인 평탄성을 확보할 수 있다.
또 상기 집적 회로 탑재 기판에 있어서, 상기 박막 커패시터는 상기 제1 전극층을 구성하는 금속막에 의해 구성되고, 상기 제2 전극층의 상기 제2 외부 접속부에 접속되는 제2 전극 보충부를 가지고, 당해 집적 회로 탑재 기판은 상기 탑재면과는 반대측의 면으로서, 외부에 접속하기 위한 외부 접속면과, 상기 외부 접속면에 형성된 접속 패드와, 상기 절연 기재의 내부에 형성되고, 상기 접속 패드와 상기 제1 전극층을 접속하는 제1 비아 플러그와, 상기 절연 기재의 내부에 형성되고, 상기 접속 패드와 상기 제2 전극 보충부를 접속하는 제2 비아 플러그를 추가로 구비하도록 해도 된다.
본 구성에 의하면 제2 전극층의 제2 외부 접속부에는 제2 전극 보충부가 형성되어 있다. 그것에 의해 집적 회로를 집적 회로 탑재 기판에 접속할 때의 스트레스에 대한 신뢰성을 향상시킬 수 있다. 또 집적 회로가 집적 회로 탑재 기판에 탑재되었을 때에, 간단한 구조로 외부의 전원 회로로부터 집적 회로 탑재 기판을 통하여 집적 회로에 전력을 공급할 수 있다.
또 본 명세서에 의해 개시되는 반도체 장치는 상기 어느 하나에 기재된 집적 회로 탑재 기판과, 상기 집적 회로 탑재 기판에 탑재되는 집적 회로를 구비한다.
본 구성에 의하면 박막 커패시터를 포함하는 집적 회로 탑재 기판을 구비한 반도체 장치에 있어서, 박막 커패시터의 배선에 따른 임피던스를 저감하면서, 박막 커패시터가 형성되어 있는 집적 회로 탑재 기판의 탑재면의 평탄성을 확보할 수 있다.
상기 반도체 장치에 있어서, 상기 집적 회로는 반도체 칩이며, 상기 집적 회로 탑재 기판에는 상기 반도체 칩이 플립 칩 실장되어 있는 구성으로 해도 된다.
본 구성에 의하면 반도체 칩이 집적 회로 탑재 기판의 탑재면에 플립 칩 실장되어 있는 반도체 장치에 있어서, 집적 회로 탑재 기판의 탑재면의 평탄성이 적합하게 확보된다. 즉, 집적 회로 탑재 기판으로의 플립 칩 실장시에는 특히 집적 회로 탑재 기판의 탑재면의 평탄성, 상세하게는 반도체 칩의 각 접속 범프가 맞닿는 탑재 기판의 각 맞닿음부(외부 접속부)의 평탄성이 중요하며, 그 요구가 엄격하다. 그것에 대해 본 구성에 의하면 적합하게 대응할 수 있다.
본 발명에 의하면 박막 커패시터의 배선에 따른 임피던스를 저감하면서, 박막 커패시터가 형성되어 있는 회로 기판의 상부의 평탄성을 확보할 수 있다.
도 1은 실시형태에 따른 반도체 장치를 나타내는 개략적인 단면도.
도 2는 박막 커패시터의 일부를 나타내는 개략적인 분해 사시도.
도 3은 회로 기판(박막 커패시터)의 제조 방법을 나타내는 개략적인 부분 단면도.
도 4는 회로 기판(박막 커패시터)의 제조 방법을 나타내는 개략적인 부분 단면도.
도 5는 회로 기판(박막 커패시터)의 제조 방법을 나타내는 개략적인 부분 단면도.
도 6은 다른 예의 회로 기판(박막 커패시터)의 제조 방법을 나타내는 개략적인 부분 단면도.
도 7은 다른 예의 회로 기판(박막 커패시터)의 제조 방법을 나타내는 개략적인 부분 단면도.
도 8은 다른 예의 회로 기판(박막 커패시터)의 제조 방법을 나타내는 개략적인 부분 단면도.
도 9는 다른 예의 반도체 장치를 나타내는 개략적인 단면도.
<실시형태>
하나의 실시형태를 도 1 내지 도 5를 참조하여 설명한다. 또한 도면 중 동일한 부호는 동일 또는 상당 부분을 나타낸다.
1. 반도체 장치의 구성
도 1에 나타내는 바와 같이 반도체 장치(100)는 크게는 플립 칩 실장용 기판(「회로 기판」 및 「집적 회로 탑재 기판」의 일례)(1)과, LSI 칩(「집적 회로」 및 「반도체 칩」의 일례)(2)을 포함한다. 또한 도 1은 도 2의 일점쇄선 A-A로 표시되는 위치에 대응한 반도체 장치(100)의 단면도이다.
LSI 칩(2)의 본딩측의 표면(2S)에는 도 1에 나타내는 바와 같이 복수의 전극 패드(21)가 형성되어 있다. 각 전극 패드(21)에는 LSI 칩(2)을 플립 칩 실장용 기판(이하, 간단히 「기판」이라고 기재한다)(1)에 플립 칩 실장하기 위한 범프(22)가 형성되어 있다. 범프(22)는 본 실시형태에서는 예를 들면 Au(금） 스터드 범프이다.
기판(1)은 도 1에 나타내는 바와 같이 베이스로 되어 있는 절연체부(「절연 기재」의 일례)(16)의 이측면(「외부 접속면」의 일례)(1R)에 다수의 외부 접속 패드(「접속 패드」의 일례)(3)를 구비한다. 이 외부 접속 패드(3)는 예를 들면 땜납 볼을 통하여 반도체 장치(100)를 도시하지 않는 마더보드 등의 회로 기판에 실장하기 위한 것이다. 절연체부(16)의 표면측(「탑재면」의 일례)(1S)에는 후술하는 구성의 박막 커패시터(10)가 설치되고, 이것은 LSI 칩(2)으로의 전원 회로(도시하지 않음)에 병렬로 접속된다. 절연체부(16)의 표측면(1S)에는 아울러 상기 서술한 박막 커패시터(10)를 관통하는 복수(도 1에서는 중앙에 3개 늘어서 있다)의 신호 전극(15)이 형성되어 있다. 각 신호 전극(15)은 나중에 상세히 서술하는데, 서로 일체화된 칩 접속부(15A) 및 패드 접속부(15B)의 2층으로 이루어진다. 이들 신호 전극(15)이 절연체부(16) 내에 메워넣어진 복수의 비아 플러그(18)를 통하여 외부 접속 패드(3)에 접속되어 있다.
절연체부(16)는 예를 들면 프리프레그 시트를 경화시킨 것에 의해 구성되고, LSI 칩(2)이 실장되는 기판(1)의 표측면과 이측면 사이에 위치한다. 상세하게는 절연체부(16)는 후술하는 박막 커패시터(10)의 유전체층(12)과 이측면 사이에 위치한다.
박막 커패시터(10)는 절연체부(16)의 표측면(1S)측에 설치되고, 도 2에 층마다 분해하여 나타낸 바와 같이 제1 전극층(11), 유전체층(12) 및 제2 전극층(13)의 3층이 순서대로 겹쳐져 있다. 또한 도 2에 나타내는 제1 전극층(11)은 박막 커패시터(10)의 제1 전극에 상당하고, 유전체층(12)은 박막 커패시터(10)의 유전체부에 상당하고, 제2 전극층(13)은 박막 커패시터(10)의 제2 전극에 상당한다.
제1 전극층(11)은 기판(1)의 표측면으로부터 상세하게는 절연체부(16)의 표측면(1S)으로부터 절연체부(16)의 내부에 메워넣도록 형성되어 있다. 제1 전극층(11)은 칩 접속부(13A)를 통하여 LSI 칩(2)에 접속되고, 예를 들면 LSI 칩(2)의 정극성의 전원 전압(「일방의 극성의 전원 전압」의 일례)이 인가된다. 또 제1 전극층(11)에는 도 2에 나타내는 바와 같이 복수 개의 환형상 슬릿(11R)이 후술하는 패터닝에 의해 형성되어 있다. 도 2에 나타내는 바와 같이 이 환형상 슬릿(11R)에 의해 함께 그 내측에 위치하는 제2 전극 보충부(13B) 및 패드 접속부(15B)가 외측에 위치하는 다른 제1 전극층(11)과는 전기적으로 절연된 상태로 되어 있다. 또한 제2 전극 보충부(13B) 및 패드 접속부(15B)에는 후술하는 바와 같이 유전체층(12)을 관통한 칩 접속부(13A 및 15A)가 적층 상태가 되어 양자가 전기적으로 연결되어 있다(도 1 참조).
유전체층(12)은 제1 전극층(11) 상에 형성되어 있다. 유전체층(12)에는 도 2에 나타내는 바와 같이 제1 전극층(11)과 칩 접속부(「제1 외부 접속부」의 일례)(11A)를 접속하기 위한 관통 구멍(12P)(「제1 관통 구멍」의 일례), 제2 전극층(13)의 칩 접속부(「제2 외부 접속부」의 일례)(13A)와 제2 전극 보충부(13B)를 접속하기 위한 관통 구멍(12G)(「제2 관통 구멍」의 일례) 및 신호 전극(15)의 칩 접속부(15A)와 패드 접속부(15B)를 접속하기 위한 관통 구멍(12S)이 패터닝에 의해 형성되어 있다. 또한 유전체층(12)에 형성되는 각 관통 구멍(12G, 12P, 12S)의 배치는 도 2에 나타내는 것에 한정되지 않는다. 요컨대 각 관통 구멍(12G, 12P, 12S)은 LSI 칩(2)의 범프(22)의 위치에 대응한 유전체층(12)의 위치에 형성되면 된다.
제2 전극층(13)은 유전체층(12) 상에 형성되어 있다. 제2 전극층(13)은 칩 접속부(13A)를 통하여 LSI 칩(2)에 접속되고, 제2 전극층(13)에는 예를 들면 부극성의 전원 전압인 그라운드 전압(「타방의 극성의 전원 전압」의 일례)이 인가된다. 또 제2 전극층(13)층에는 도 2에 나타내는 바와 같이 복수 개의 환형상 슬릿(13R)이 패터닝에 의해 형성되어 있다. 도 2에 나타내는 바와 같이 환형상 슬릿(13R)에 의해 함께 그 내측에 위치하는 제1 전극층(11)의 칩 접속부(11A) 및 신호 전극(15)의 칩 접속부(15A)가 외측에 위치하는 다른 제2 전극층(13)과는 전기적으로 절연된 상태로 되어 있다.
신호 전극(15)은 LSI 칩(2)과 신호를 송수신하기 위한 전극이며, LSI 칩(2)과 접속하기 위한 칩 접속부(15A)와, 외부 접속 패드(3)와 접속하기 위한 패드 접속부(15B)를 포함한다. 칩 접속부(15A)는 제2 전극층(13)의 형성과 동시에 형성되고, 패드 접속부(15B)는 제1 전극층(11)의 형성과 동시에 형성된다.
외부 접속 패드(3)는 도 1에 나타내는 바와 같이 절연체부(16)(기판(1))의 이측면(1R)에 있어서 LSI 칩(2)의 범프(22)의 피치와 동일한 피치로 동일한 개수가 배치되어 있다. 또한 이것에 한정되지 않고, 기판(1)의 면적을 LSI 칩(2)의 면적보다 넓게 형성하고, 또 절연체부(16)의 이측면(1R) 상에 소정의 배선 패턴을 형성하고, 외부 접속 패드(3)의 피치를 LSI 칩(2)의 범프(22)의 피치보다 넓어지도록 해도 된다. 그 때 외부 접속 패드(3)와 LSI 칩(2)의 범프(22)의 개수는 동일하지 않아도 된다.
절연체부(16)에는 복수의 비아 홀(17)이 기판(1)의 이측면(1R)측으로부터 절연체부(16)를 관통하여 박막 커패시터(10)의 각 전극층(11, 13) 및 신호 전극(15)에 이르도록, 예를 들면 탄산 가스 레이저에 의해 형성되어 있다. 비아 홀(17)에 충전된 비아 플러그(18)에 의해 각 전극층(11, 13) 및 신호 전극(15)과, 외부 접속 패드(3)가 전기적으로 접속되어 있다. 비아 플러그(18)는 예를 들면 구리 도금 등에 의해 형성되어 있다.
외부 접속 패드(3)에는 외부 접속용의 땜납 볼(4)이 설치되어 있다. 즉, 반도체 장치(100)는 BGA형의 반도체 장치이다. 또한 이것에 한정되지 않고, 반도체 장치는 땜납 볼(4)이 설치되어 있지 않은 LGA(Land Grid Array)형의 반도체 장치여도 된다.
또 절연체부(16)(기판(1))의 표측면(1S)과 이측면(1R)은 솔더 레지스트층(36)에 의해 보호되어 있다. 또 LSI 칩(2)과 기판(1)의 표측면(1S)의 간극 등은 주지의 언더필 수지(도시하지 않음)에 의해 충전되어 있다.
2. 반도체 장치(박막 커패시터)의 제조 방법
이어서 도 3 내지 도 5를 참조하여 반도체 장치(100)의 제조 방법을 설명한다. 또한 반도체 장치(100)의 제조 방법 중 도 3(a) 내지 도 5(j)까지는 박막 커패시터(10)의 제조 방법을 나타낸다. 또 도 3은 도 1과는 상하 관계를 반대로 하여 그려져 있다. 또 도 3 내지 도 5에 나타내는 제조 공정의 순서는 일례를 나타내는 것이며, 이것에 한정되는 것은 아니다.
동일 제조 방법에서는 우선 도 3(a)에 나타내는 바와 같이 예를 들면 드라이 세정된 알루미늄 기재(31)의 표면에 예를 들면 AS(에어로졸) CVD법에 의해 STO(티탄산스트론튬)막(「유전체막」의 일례)(12M)을 형성한다(「유전체막 형성 공정」의 일례). STO막(12M)의 막두께는 예를 들면 0.1μm 내지 0.4μm까지의 사이의 값이다. STO막(12M)은 박막 커패시터(10)의 유전체층(12)이 된다. 또 알루미늄 기재(31)는 알루미늄 박으로 구성되고, 「지지 부재」의 일례이다. 또한 지지 부재로서의 금속박은 알루미늄 박에 한정되지 않고, 구리, 니켈 등의 금속박이어도 된다. 또 유전체막도 STO막(12M)에 한정되지 않는다.
이어서 도 3(b)에 나타내는 바와 같이 STO막(12) 상에 박막 커패시터(10)의 제1 전극층(11)이 되는 금속 박막(11M)을 형성한다. 금속 박막(11M)은 예를 들면 Cu(구리) 박막에 의해 구성된다. Cu 박막은 예를 들면 스퍼터링법에 의해 성막된다.
이어서 도 3(c)에 나타내는 바와 같이 금속 박막(11M)을 예를 들면 전기 도금에 의해 두껍게 한다(「제1 도금 공정」의 일례). 금속 박막(11M)의 두께는 예를 들면 3μm 내지 10μm까지 사이의 값이 바람직하다. 이와 같이 금속 박막(11M)의 두께를 조정함으로써, 박막 커패시터(10)의 제1 전극층(11)의 원하는 저항값을 얻을 수 있다. 또한 이 금속 박막(11M)을 두껍게 하는 도금 공정은 생략되어도 된다.
이어서 도 3(d)에 나타내는 바와 같이 금속 박막(11M)을 패터닝하여 제1 전극층(11)을 형성한다(「제1 전극 형성 공정」의 일례). 그 때 환형상 슬릿(11R)을 형성함으로써 평면 형상이 원형의 제2 전극층(13)의 제2 전극 보충부(13B) 및 신호 전극(15)의 패드 접속부(15B)가 제1 전극층(11)과 전기적으로 절연된 상태로 형성된다(도 2 참조).
이어서 도 3(e)에 나타내는 바와 같이 STO막(12) 상 및 제1 전극층(11) 상에 예를 들면 BT 레진(프리프레그 시트)을 가열 압착하여 절연체부(16)를 형성한다(「기재 형성 공정」의 일례). 또한 절연체부(16)는 BT(비스말레이미드트리아진) 레진에 한정되지 않는다.
이어서 도 4(f)에 나타내는 바와 같이 알루미늄 기재(31)를 예를 들면 웨트 에칭에 의해 용융시켜 제거하고, STO막(12M)의 제1 전극층(11)이 형성되는 면과는 반대측의 면을 노출시킨다(「제거 공정」의 일례). 그 때, 예를 들면 알루미늄 기재(31)를 제거 후의 STO막(12M)의 표면을 디스머트(스머트 제거) 처리한다.
이어서 도 4(g)에 나타내는 바와 같이 패터닝된 레지스트 막(도시하지 않음)을 마스크로 하여 STO막(12M)을 패터닝하고, 박막 커패시터(10)의 유전체층(12)을 형성한다(「유전체 패터닝 공정」의 일례). 그 때, 유전체층(12)에는 관통 구멍(12G, 12P, 12S)(도 2 참조)이 형성된다. 또한 본 실시형태에 있어서는 도 1 및 도 2에 나타내는 바와 같이 관통 구멍(12G, 12P, 12S)을 제외하는 STO막(12M)의 대략 전체를 남기고 유전체층(12)이 된다. 즉, 절연체부(16)(기판(1))의 탑재면(1S) 상의 대략 전체 영역에 있어서 박막 커패시터(10)가 형성된다. 또한 이것에 한정되지 않고, STO막(12M)의 패터닝에 의해 관통 구멍(12G, 12P, 12S) 이외의 부분의 STO막(12M)도 삭제하도록 해도 된다. 즉, 기판(1)의 탑재면(1S) 상의 일부 영역을 남겨 박막 커패시터(10)가 형성되도록 해도 된다.
이어서 도 4(h)에 나타내는 바와 같이 제1 전극층(11)이 형성된 면과 반대측의 STO막(12)의 면 상에 박막 커패시터(10)의 제2 전극층(13)이 되는 금속 박막(13M)을 형성한다. 금속 박막(13M)은 예를 들면 금속 박막(11M)과 마찬가지로 Cu 박막에 의해 구성된다. Cu 박막은 예를 들면 스퍼터링법에 의해 성막된다.
금속 박막(13M)의 성막에 의해 도 4(h)에 나타내는 바와 같이 금속 박막(13M)은 관통 구멍(12G, 12P, 12S)을 관통하여 제1 전극층(11)측에 도달한다. 그것에 의해 금속 박막(13M)(칩 접속부(13A))과, 제2 전극층(13)의 제2 전극 보충부(13B)가 유전체층(12)의 관통 구멍(12G)을 통하여 일체화된다. 또 금속 박막(13M)(칩 접속부(11A))과, 제1 전극층(11)의 칩 접속부(11A)에 대향한 부분이 유전체층(12)의 관통 구멍(12P)을 통하여 일체화된다. 또 금속 박막(13M)(칩 접속부(15A))과, 신호 전극(15)의 패드 접속부(15B)가 유전체층(12)의 관통 구멍(12S)을 통하여 일체화된다.
이어서 도 4(i)에 나타내는 바와 같이 금속 박막(13M)을 예를 들면 전기 도금에 의해 두껍게 한다(「제2 도금 공정」의 일례). 금속 박막(13M)의 두께는 금속 박막(11M)과 마찬가지로 예를 들면 3μm 내지 10μm까지 사이의 값이 바람직하다. 이와 같이 금속 박막(13M)의 두께를 조정함으로써 박막 커패시터(10)의 제2 전극층(13)의 원하는 저항값을 얻을 수 있다. 또한 이 금속 박막(13M)을 두껍게 하는 도금 공정은 생략되어도 된다.
이어서 도 5(j)에 나타내는 바와 같이 금속 박막(13M)을 패터닝하여 제2 전극층(13)을 형성한다(「제2 전극 형성 공정」의 일례). 그 때, 환형상 슬릿(13R)에 의해 평면 형상이 원형의 제1 전극층(11)의 칩 접속부(11A) 및 신호 전극(15)의 칩 접속부(15A)가 제2 전극층(13)과 전기적으로 절연된 상태로 형성된다(도 2 참조).
이상의 공정에 의해 박막 커패시터(10) 및 신호 전극(15)이 형성된다. 또한 도 5(i) 이후의 도면에 있어서는 제1 전극층(11)과 칩 접속부(11A), 제2 전극층(13)과 제2 전극 보충부(13B) 및 신호 전극(15)의 칩 접속부(15A)와 패드 접속부(15B)는 본 실시형태에서는 동일 재료로 형성되기 때문에 일체로서 표시된다.
이어서 도 5(k)에 나타내는 바와 같이 기판(1)의 이측면(1R)으로부터 예를 들면 탄산 가스 레이저를 조사하여 비아 홀(17)을 형성한다. 그리고 예를 들면 전해 도금에 의해 비아 홀(17)의 내부에 도금 금속, 본 실시형태에서는 Cu를 충전하여 비아 플러그(18)를 형성한다. 비아 플러그(18)에는 외부 접속 패드(3)와 제1 전극층(11)을 접속하는 제1 비아 플러그(18A)와, 외부 접속 패드(3)와 제2 전극 보충부(13B)를 접속하는 제2 비아 플러그(18B)가 포함된다.
이어서 주지의 기술을 사용하여 비아 플러그(18)에 대향하는 위치에 외부 접속 패드(3)를 형성하고, 이어서 주지의 기술을 사용하여 외부 접속 패드(3) 및 각 칩 접속부(11A, 13A, 15A)가 형성되는 개소를 제외하고 솔더 레지스트층(36) 등의 보호막을 형성하고, 외부 접속 패드(3)에 땜납 볼을 부착시킨다.
이어서 도 5(m)에 나타내는 바와 같이 LSI 칩(2)의 각 전극 패드(21)에 형성된 각 범프(22), 본 실시형태에서는 Au 스터드 범프를 예를 들면 초음파 진동 접합기를 사용하여 기판(1) 상의 각 칩 접속부(11A, 13A, 15A)에 접합한다. 이것에 의해 LSI 칩(2)이 기판(1)에 플립 칩 실장되어 도 1에 나타내는 바와 같은 반도체 장치(100)가 형성된다.
또한 범프(22)는 Au 스터드 범프에 한정되지 않고 예를 들면 마이크로 땜납 범프 등이어도 된다. 그 때, 범프(22)(마이크로 땜납 범프)는 탄성률이 낮은 재료인 것이 바람직하다.
3. 실시형태의 효과
상기한 바와 같이 박막 커패시터(10)의 제1 전극층(11)은 기판(1)의 절연체부(16)의 내부에 메워넣어져 형성된다. 또 박막 커패시터(10)의 제2 전극층(13)은 기판(1)의 절연체부(16)의 표측면(탑재면)(1S) 상에 있어서 유전체층(12) 상에 형성된다. 또 제1 전극층(11)의 칩 접속부(11A)는 제1 관통 구멍(12P) 내의 금속 박막(13M)에 의해 형성된다. 제2 전극층(13)의 칩 접속부(13A)는 제2 관통 구멍(12G) 내의 금속 박막(13M)에 의해 형성된다. 이것에 의해 절연체부(16)의 표측면(1S) 상에 있어서, 제1 전극층(11)의 칩 접속부(11A) 및 제2 전극층(13)의 칩 접속부(13A)의 높이와 제2 전극층(13)의 높이의 차는 유전체층(12)의 두께만큼(예를 들면 0.1μm 내지 0.4μm 사이)으로 할 수 있다. 그 때문에 박막 커패시터(10)가 형성되어 있는 기판(1)의 상부의 평탄성을 확보할 수 있다.
또 그 때 제1 전극층(11)의 칩 접속부(11A) 및 제2 전극층(13)의 칩 접속부(13A)는 기판(1)의 상부에 있어서 노출되어 있기 때문에, 예를 들면 박막 커패시터(10)와 LSI 칩(2)의 범프(22)를 접속할 때, 범프(22)에 다른 배선을 통하지 않고 직접 접속할 수 있다. 그것에 의해 박막 커패시터(10)의 배선에 따른 인덕턴스, 즉 임피던스를 저감할 수 있다. 그 때문에 본 실시형태에 의하면 박막 커패시터(10)의 배선에 따른 임피던스를 저감하면서, 박막 커패시터(10)가 형성되어 있는 기판(1)의 상부의 평탄성을 확보할 수 있다.
또 제1 전극층(11)의 칩 접속부(11A), 제2 전극층(13)의 칩 접속부(13A) 및 신호 전극(15)의 칩 접속부(15A)의 높이의 차는 대략 제로로 할 수 있다. 그것에 의해 LSI 칩(2)을 기판(1)에 접합할 때에 제1 전극층(11)의 칩 접속부(11A), 제2 전극층(13)의 칩 접속부(13A) 및 신호 전극(15)의 칩 접속부(15A)와, LSI 칩(2)의 범프(22)의 거리를 대략 동일하게 할 수 있고, LSI 칩(2)과 기판(1)의 접합부의 신뢰성이 향상한다. 즉, 범프(22)에 의한 접합의 신뢰성이 향상한다.
또 LSI 칩(2)의 범프(22)와 제2 전극층(13)의 접속 구조는 유전체층(12)이 개재하지 않는 칩 접속부(13A)와 제2 전극 보충부(13B)의 이중 구조로 되어 있다. 그 때문에 LSI 칩(2)의 실장시의 스트레스나 장기 신뢰성에 따른 스트레스에 대해, 유전체층(12)이 개재하는 경우에 비해 신뢰성이 높다. 그 결과 이 이중 구조에 의해 범프(22)로서 마이크로 땜납 범프 등의 이용도 가능하다고 할 수 있다.
<다른 실시형태>
본 발명은 상기 기술 및 도면에 의해 설명한 실시형태에 한정되는 것은 아니며, 예를 들면 다음과 같은 실시형태도 본 발명의 기술적 범위에 포함된다.
(1) 도 6(k)의 기판(1A)에 나타내는 바와 같이 박막 커패시터의 제2 전극층(13)의 일부의 개소가 땜납 볼(4)을 통하여 외부 회로에 접속할 필요가 없는 경우, 그 제2 전극층(13)의 일부의 개소에 있어서, 도 6(j)에 나타내는 바와 같은 박막 커패시터(10A)의 구성으로 해도 된다. 즉, 도 6(j), (k)에 나타내는 바와 같이 제2 전극층(13)의 제2 전극 보충부(13B)를 형성하지 않도록 해도 된다. 이 경우에도 기판(1)의 탑재면(1S)의 단차를 유전체층(12)의 두께의 차만으로 유지할 수 있음과 아울러, 고주파 영역에서 문제가 되는 스터브 구조를 회피할 수 있다.
(2) 또 도 7(k)의 기판(1B)에 나타내는 바와 같이 도 6(k)에 나타내는 기판(1A)과 마찬가지로 박막 커패시터의 제2 전극층(13)의 일부의 개소가 땜납 볼(4)을 통하여 외부 회로에 접속할 필요가 없는 경우, 제2 전극층(13)의 그 일부의 개소에 따른 구성은 도 7(j)에 나타내는 박막 커패시터(10B)의 구성이 되어도 된다. 즉, 유전체층(12)에 관통 구멍(12G)을 형성하지 않도록 해도 된다. 이 경우, 기판(1)의 탑재면(1S)의 단차를 유전체층(12)의 두께의 차만으로 유지할 수 있음과 아울러, 관통 구멍(12G)을 형성하지 않는 것에 의해 박막 커패시터(10)의 전극 면적이 증가함으로써 박막 커패시터(10B)의 용량을 증가시킬 수 있다.
(3) 또 도 8(i), (j)에 나타내는 바와 같이 제2 전극층(13)의 패터닝과 유전체층(12)의 패터닝의 순서를 반대로 행하도록 해도 된다. 즉, 제2 전극층(13)을 외부 회로에 접속하는 구성으로 하여 관통 구멍(12G)의 형성이 필요하게 되지 않는 박막 커패시터(10C)를 형성할 때, 도 8(i)에 나타내는 바와 같이 유전체층(12)의 패터닝을 최후에 행하도록 해도 된다. 이 경우는 기판(1)의 탑재면(1S)의 단차는 유전체층(12)의 두께에 제2 전극층(13)의 두께를 더한 것이 된다. 그러나 LSI 칩(2)의 범프(22)와 박막 커패시터(10C)의 접속 구조가 상기 본 실시형태 및 상기 다른 실시형태(1), (2)에 비해 가장 심플한 구조가 된다. 즉, 범프(22)가 제1 전극층(11) 및 제2 전극층(13)의 쌍방에 직접 접속된다. 그 때문에 LSI 칩(2)의 범프(22)와 박막 커패시터(10A)의 접속에 따른 인덕턴스, 즉 임피던스를 각 실시형태 중에서 최소로 할 수 있다.
(4) 상기 실시형태에 있어서는 반도체 장치는 플립 칩 실장용 기판(1)과 LSI 칩(2)을 포함하는 구성을 나타냈지만 이것에 한정되지 않는다. 반도체 장치는 도 9에 나타내는 반도체 장치(100A)와 같이 배선 피치를 LSI 칩(2)의 범프(22)의 피치로부터 확장하는 중계 기판(50)을 추가로 포함하는 구성으로 해도 된다. 이 경우, 중계 기판(50)의 피치 확장 작용에 의해, 반도체 장치를 LSI 칩(2)의 범프(22)의 피치에서는 탑재할 수 없는 외부 기판 예를 들면 마더보드에 대하여 적당히 피치를 적합하게 하여 탑재할 수 있다.
이 경우, 중계 기판(50)은 도 9에 나타내는 바와 같이 예를 들면 제1 절연층(51) 및 제2 절연층(52)의 2층의 절연층을 포함한다. 제1 절연층(51)의 상면(표측면)에는 제1 배선층으로서 기판(1)의 땜납 볼(4)을 접합하기 위한 접속 패드(55)가 형성되어 있다. 제2 절연층(52)의 상면에는 제2 배선층으로서 땜납 볼(4)의 피치 즉 LSI 칩(2)의 범프(22)의 피치를 넓히기 위한 중간 배선 패턴(58)이 형성되어 있다. 접속 패드(55)와 중간 배선 패턴(58)의 접속은 비아 플러그(57)에 의해 행해지고 있다.
또 제2 절연층(52)의 하면(이측면)에는 제3 배선층으로서 추가로 피치를 넓히기 위한 이면 배선 패턴(53)이 형성되어 있다. 이면 배선 패턴(53)은 땜납 범프를 겸하고 있다. 이면 배선 패턴(53)에는 마더보드 등의 외부 기판에 반도체 장치(100A)를 탑재하기 위한 땜납 볼(54)이 형성되어 있다.
(5) 상기 각 실시형태에 있어서는 제1 전극층(11)을 정(正)극성의 전원 전압이 인가되는 전극으로 하고, 제2 전극층(13)을 부(負)극성의 전원 전압(그라운드 전압)이 인가되는 전극으로 했지만, 이것에 한정되지 않고 그 반대여도 된다. 즉, 제1 전극층(11)을 그라운드 전압이 인가되는 전극으로 하고, 제2 전극층(13)을 정극성의 전원 전압이 인가되는 전극으로 해도 된다.
(6) 상기 각 실시형태에 있어서는 박막 커패시터가 형성되는 회로 기판을 도 1 등에 나타내는 절연층이 1층인 플립 칩 실장용 기판(1)으로 하는 예를 나타냈지만, 이것에 한정되지 않는다. 예를 들면 회로 기판을 플립 칩 실장용 기판(1) 대신에 도 8에 나타내는 다층 기판인 중계 기판(50)으로 해도 된다. 즉, 박막 커패시터가 도 8에 나타내는 중계 기판(50)에 형성되도록 해도 된다. 그 때, 반도체 장치의 구성은 도 8의 반도체 장치(100A)의 구성으로부터 플립 칩 실장용 기판(1)의 구성이 생략된 구성이 된다.
또한 회로 기판은 LSI 칩(2)이 플립 칩 실장되는 플립 칩 실장용 기판(1)에 한정되지 않는다. 회로 기판은 예를 들면 LSI 칩(2) 이외의 전기·전자 부품, 예를 들면 집적 메모리 회로가 탑재되는 기판이어도 된다.
(7) 상기 각 실시형태에 있어서는 도 1 등에 나타내는 바와 같이 절연체부(16)(기판(1))의 탑재면(1S)의 대략 전체면에 있어서 박막 커패시터를 형성하는 예를 나타냈지만, 이것에 한정되지 않는다. 박막 커패시터를 탑재면(1S)의 일부분을 남기도록 형성해도 된다. 그 경우, 그 남겨진 탑재면(1S)의 일부분에 제2 전극층(13)에 의해 신호선 등의 배선 패턴을 형성하도록 해도 된다. 그 때, 도 4(g)의 유전체 패터닝 공정에 있어서, 배선 패턴의 하부의 유전체층(12)을 남기도록 해도 된다. 일반적으로 BT 레진 등의 수지 기판에 스퍼터링이나 이온 플레이팅 등에 의해 Cu막 등의 금속막을 성막할 때, 수지 기판과 금속막의 밀착력은 약하다. 그 때문에 수지 기판과 금속막 사이에 유전체막을 개재시키는 구조로 함으로써, 수지 기판으로의 금속막의 밀착성을 향상시킬 수 있다.
1…플립 칩 실장용 기판 2…LSI 칩
3…외부 접속 패드 4…땜납 볼
10…박막 커패시터 11…제1 전극층(제1 전극)
12…유전체층 13…제2 전극층(제2 전극)
16…절연체부 17…비아 홀
18, 18A, 18B…비아 플러그 22…범프(Au 스터드 범프)
100…반도체 장치

Claims (8)

  1. 회로 기판에 박막 커패시터를 제조하는 방법으로서,
    지지 부재의 표면에 유전체막을 형성하는 유전체막 형성 공정;
    상기 유전체막 상에 상기 박막 커패시터의 제1 전극층을 소요 패턴으로 형성하는 제1 전극 형성 공정;
    상기 유전체막 상 및 상기 제1 전극층 상에 상기 회로 기판의 절연 기재를 상기 제1 전극층을 메워넣도록 형성하는 기재 형성 공정;
    상기 지지 부재를 제거하고, 상기 유전체막의 상기 제1 전극층과는 반대측의 면을 노출시키는 제거 공정;
    상기 유전체막을 패터닝함으로써 상기 제1 전극층에 겹치는 유전체층을 남김과 아울러, 이 유전체층에 제1 관통 구멍을 형성하여 상기 제1 전극층의 상기 유전체층측의 면의 일부를 노출시키는 유전체 패터닝 공정; 및
    상기 제1 관통 구멍 내를 포함하는 상기 유전체층 상에 상기 박막 커패시터의 제2 전극층을 겹쳐서 형성하는 제2 전극 형성 공정;
    을 포함하는 것을 특징으로 하는 박막 커패시터의 제조 방법.
  2. 제 1 항에 있어서,
    상기 회로 기판은 집적 회로가 탑재되는 집적 회로 탑재 기판이며,
    상기 제2 전극 형성 공정에 있어서, 상기 제1 전극층에 접속되는 제1 외부 접속부로서, 상기 집적 회로로의 일방의 극성의 전원 전압이 인가됨과 아울러, 상기 집적 회로의 탑재시에 상기 집적 회로에 접속되는 제1 외부 접속부가 형성되고,
    상기 제2 전극층은 상기 집적 회로로의 타방의 극성의 전원 전압이 인가됨과 아울러, 상기 집적 회로의 탑재시에 상기 집적 회로에 접속되는 제2 외부 접속부를 포함하고,
    상기 제1 전극 형성 공정에 있어서, 상기 제2 전극층의 상기 제2 외부 접속부와 대향하는 위치에 상기 제2 전극층에 접속되는 제2 전극 보충부가 형성되고,
    상기 유전체 패터닝 공정에 있어서, 상기 제2 전극 보충부와 대향하는 위치의 상기 유전체막을 제거하여 상기 유전체층에 제2 관통 구멍이 형성되는 것을 특징으로 하는 박막 커패시터의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 전극 형성 공정은 상기 제1 전극층의 막두께를 두껍게 하는 제1 도금 공정을 포함하고,
    상기 제2 전극 형성 공정은 상기 제2 전극층의 막두께를 두껍게 하는 제2 도금 공정을 포함하는 것을 특징으로 하는 박막 커패시터의 제조 방법.
  4. 집적 회로가 탑재되는 탑재면을 가지는 절연 기재와,
    상기 절연 기재의 탑재면측에 형성된 박막 커패시터로서, 제1 전극층, 제2 전극층 및 상기 제1 전극층과 상기 제2 전극층 사이에 형성된 유전체층을 가지는 박막 커패시터
    를 구비한 집적 회로 탑재 기판으로서,
    상기 박막 커패시터의 상기 제1 전극층은 상기 탑재면으로부터 상기 절연 기재의 내부에 메워넣도록 형성되어 있고,
    상기 유전체층은 상기 제1 전극층에 접속되는 제1 외부 접속부로서, 상기 집적 회로로의 일방의 극성의 전원 전압이 인가됨과 아울러, 상기 집적 회로가 탑재될 때에 상기 집적 회로에 접속되는 제1 외부 접속부가 형성되는 제1 관통 구멍을 가지고,
    상기 박막 커패시터의 상기 제2 전극층은 상기 유전체층 상에 형성되어 있는 것을 특징으로 하는 집적 회로 탑재 기판.
  5. 제 4 항에 있어서,
    상기 제1 외부 접속부는 상기 제2 전극층을 구성하는 금속막에 의해 구성되고,
    상기 제2 전극층은 상기 집적 회로로의 타방의 극성의 전원 전압이 인가됨과 아울러, 상기 집적 회로가 탑재될 때에 상기 집적 회로에 접속되는 제2 외부 접속부를 포함하고,
    상기 유전체층은 상기 제2 외부 접속부가 형성되는 제2 관통 구멍을 가지는 것을 특징으로 하는 집적 회로 탑재 기판.
  6. 제 5 항에 있어서,
    상기 박막 커패시터는
    상기 제1 전극층을 구성하는 금속막에 의해 구성되고, 상기 제2 전극층의 상기 제2 외부 접속부에 접속되는 제2 전극 보충부를 가지고,
    당해 집적 회로 탑재 기판은
    상기 탑재면과는 반대측의 면으로서, 외부에 접속하기 위한 외부 접속면과,
    상기 외부 접속면에 형성된 접속 패드와,
    상기 절연 기재의 내부에 형성되고, 상기 접속 패드와 상기 제1 전극층을 접속하는 제1 비아 플러그와,
    상기 절연 기재의 내부에 형성되고, 상기 접속 패드와 상기 제2 전극 보충부를 접속하는 제2 비아 플러그
    를 추가로 구비하는 것을 특징으로 하는 집적 회로 탑재 기판.
  7. 제 4 항 내지 제 6 항 중 어느 한 항에 기재된 집적 회로 탑재 기판과,
    상기 집적 회로 탑재 기판에 탑재되는 집적 회로를 구비한 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 집적 회로는 반도체 칩이며,
    상기 집적 회로 탑재 기판에는 상기 반도체 칩이 플립 칩 실장되어 있는 것을 특징으로 하는 반도체 장치.
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