JP2011035124A - キャパシタ実装方法及びプリント基板 - Google Patents

Abstract

【課題】電源供給及び信号線に影響を与えることなくＬＳＩの近傍にデカップリングキャパシタを実装することが可能なキャパシタ実装方法及びプリント基板を提供すること。
【解決手段】本発明にかかるキャパシタ実装方法は、ＬＳＩ１２の近傍にキャパシタ１３を実装するキャパシタ実装方法であって、プリント基板１１上に半田ボール（又はバンプ）１５，１７を介して実装されたＬＳＩ１２の上にさらに積層するように、キャパシタ１３を半田ボール（又はバンプ）１４，１６を介して実装するものである。
【選択図】図１

Description

本発明は、キャパシタ実装方法及びプリント基板に関し、特に詳しくはＬＳＩを内蔵したプリント基板へのキャパシタ実装方法、及びこのキャパシタ実装方法を用いてキャパシタが実装されたプリント基板に関する。

高周波で動作する大規模集積回路（Large Scale Integration：ＬＳＩ）をプリント基板上に実装して使用する場合には、通常、ＬＳＩの近傍にノイズを吸収するデカップリングキャパシタを配置し、スイッチングノイズ等による誤動作の防止を図っている（特許文献１）。デカップリングキャパシタをＬＳＩの近傍に低インダクタンスで配置する手法として、ＬＳＩとプリント基板の間に薄膜タイプのキャパシタを挟みこむ積層スタック構造がある。

この手法は、電源設計の観点から見ると、プリント基板を介すことなくＬＳＩからキャパシタまでを接続できるため、ＡＣ的には非常に低インダクタンスで優れている。その反面、ＤＣ的な面から見ると、キャパシタを貫通するビアが追加される分、ＩＲドロップ（抵抗成分による電圧降下）が増加してしまうという問題があった。すなわち、ＡＣ的なメリットが得られる一方でＤＣ的なデメリットが発生し、電源雑音の改善効果が十分に得られない。

また、信号線の観点からすると、比誘電率の高いキャパシタ内を通過していくため、信号が大きく減衰し信号品質の劣化を招くというデメリットもあった。これについて、図３及び図４を参照しながら説明する。図３は、従来の薄膜タイプのキャパシタ実装例を示す断面図である。図４は、図３に示すキャパシタ実装例における電源系の等価回路図である。

図３に示すように、従来のキャパシタ２３は、プリント基板２１とＬＳＩ２２の間に挟み込まれるように実装される。ここで、ＬＳＩ２２とキャパシタ２３は、それぞれの電源グラウンドが半田ボール２４を介して互いに接続され、それぞれの信号線が半田ボール２６を介して互いに接続される。そして、キャパシタ２３とプリント基板２１は、それぞれの電源グラウンドが半田ボール２５を介して互いに接続され、それぞれの信号線が半田ボール２７を介して互いに接続される。

このときの電源系の等価回路を図４に示す。図４において、Ｒ１はプリント基板２１等の電源側の抵抗成分、Ｌ１はプリント基板２１等の電源側のインダクタンス成分、Ｒ３はプリント基板２１等のグラウンド側の抵抗成分、Ｌ３はプリント基板２１等のグラウンド側のインダクタンス成分である。また、Ｒ２はキャパシタ２３の電源側の寄生抵抗成分、Ｌ２はキャパシタ２３の電源側の寄生インダクタンス成分、Ｒ４はキャパシタ２３のグラウンド側の寄生抵抗成分、Ｌ４はキャパシタ２３のグラウンド側の寄生インダクタンス成分である。なお、Ｃ１はキャパシタ２３、Ｃ２はプリント基板２１上に実装された図示しないキャパシタである。

電源（ＶＤＤ）端子からＬＳＩ２２に供給される電流ｉは、Ｒ１，Ｌ１，Ｒ２，Ｌ２を通過し、Ｌ４，Ｒ４，Ｌ３，Ｒ３を通ってグラウンド（ＧＮＤ）端子へと戻る。このときのＤＣ的なＩＲドロップＶ_ｄｃは抵抗成分と電流の積によって決まるので、Ｖ_ｄｃ＝（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）×ｉによって計算される。ここで、キャパシタ２３がない場合のＩＲドロップＶ_ｄｃ２はＲ２，Ｒ４がないため、Ｖ_ｄｃ２＝（Ｒ１＋Ｒ３）×ｉとなる。すなわち、キャパシタ２３がもつ寄生抵抗Ｒ２，Ｒ３の分だけ電源特性が悪化するという問題点があった。

また、プリント基板２１上のキャパシタ（Ｃ２）とＬＳＩ２２の間のループインダクタンスは（Ｌ１＋Ｌ２＋Ｌ３＋Ｌ４）であり、キャパシタ２３（Ｃ１）の寄生成分が加算されてキャパシタ（Ｃ２）の効果が低下してしまうという問題点もあった。

さらに、信号線においては、比誘電率の高いキャパシタ２３を通過すると、キャパシタ２３がない場合と比較して誘電損が大きくなり、信号品質が劣化してしまうという問題点があった。

なお、キャパシタ実装基板を用いてキャパシタをＬＳＩとプリント基板の間にフリップチップ接続する方法が特許文献１に開示されているが、この方法では、ＩＲドロップやインダクタンスの悪化を免れることはできない。

特開２００４−２１４５０９号公報

本発明は、上記のような問題点を解決するためになされたものであり、電源供給及び信号線に影響を与えることなくＬＳＩの近傍にデカップリングキャパシタを実装することが可能なキャパシタ実装方法及びプリント基板を提供することを目的とする。

本発明にかかるキャパシタ実装方法は、ＬＳＩの近傍にキャパシタを実装するキャパシタ実装方法であって、プリント基板上に半田ボール又はバンプを介して実装された前記ＬＳＩの上にさらに積層するように、前記キャパシタを半田ボール又はバンプを介して実装するものである。

本発明によれば、電源供給及び信号線に影響を与えることなくＬＳＩの近傍にデカップリングキャパシタを実装することが可能なキャパシタ実装方法及びプリント基板を提供することができる。

本実施の形態に係るキャパシタ実装方法を示す断面図である。 本実施の形態に係るキャパシタ実装方法における電源系の等価回路図である。 従来の薄膜タイプのキャパシタ実装例を示す断面図である。 図３に示すキャパシタ実装例における電源系の等価回路図である。

以下、図面を参照して本発明の実施の形態について説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。

始めに、図１を用いて、本発明の実施の形態に係るキャパシタ実装方法及びプリント基板について説明する。図１は、本実施の形態に係るキャパシタ実装方法を示す断面図である。図１は、キャパシタが実装されたＬＳＩ内蔵のプリント基板の断面を示している。

図１において、薄膜形状のＬＳＩ１２は、対向する１対の面の一方の面に半田ボール（またはバンプ）１４，１６を有し、他方の面に半田ボール１５，１７を有する。

ＬＳＩ１２は、半田ボール１５，１７を介してプリント基板１１と接続されている。具体的には、ＬＳＩ１２とプリント基板１１は、それぞれの電源もしくはグラウンドが半田ボール１５を介して互いに接続され、それぞれの信号線が半田ボール１７を介して互いに接続される。一方、ＬＳＩ１２は、半田ボール１４，１６を介して薄膜タイプのキャパシタ１３と接続されている。具体的には、ＬＳＩ１２とキャパシタ１３は、それぞれの電源もしくはグラウンドが半田ボール１４，１６を介して互いに接続される。

このように、本実施の形態のキャパシタ１３は、ＬＳＩ１２のプリント基板１１との接続面と反対側の面に接続されるように実装される。すなわち、キャパシタ１３とプリント基板１１の間にＬＳＩ１２が挟みこまれるように実装された積層スタック構造となっている。なお、ＬＳＩ１２は、３次元スタック構造であれば、ベアチップ実装の場合のみでなく、パッケージに封止されている構造でもよい。

ここで、スイッチングノイズΔＶは、ΔＶ＝Ｒｉ＋Ｌ×ｄｉ／ｄｔで表される。なお、Ｒは電源系の抵抗成分＋キャパシタのＥＳＲ（寄生抵抗）、ｉはＬＳＩに供給される電流、Ｌは電源系のインダクタンス成分＋キャパシタのＥＳＬ（寄生インダクタンス）である。スイッチングノイズΔＶを小さくするには、ＲおよびＬを小さくしなくてはならない。

本実施の形態では、図１に示すように、プリント基板１１からのＤＣ的な電源供給は半田ボール１５を介すのみであり、キャパシタ１３がない場合と同等の電源系抵抗で接続することができる。従って、ＩＲドロップが少なく、電源特性が向上する。

また、デカップリングキャパシタ１３からの電源供給は、半田ボール１４に加え、半田ボール１６からも供給できるため、ＡＣ的な電源特性も向上する。さらに、信号線は、半田ボール１７を介して直接プリント基板１１と接続されるため、高比誘電率のキャパシタ１３とは干渉しない。すなわち、信号品質の劣化を招くことなくキャパシタ１３を実装することが可能となる。

これについて、図２を用いて詳細に説明する。図２は、本実施の形態に係るキャパシタ実装方法における電源系の等価回路図である。図２において、Ｒ１はプリント基板１１等の電源側の抵抗成分、Ｌ１はプリント基板１１等の電源側のインダクタンス成分、Ｒ３はプリント基板１１等のグラウンド側の抵抗成分、Ｌ３はプリント基板１１等のグラウンド側のインダクタンス成分である。また、Ｒ２はキャパシタ１３の電源側の寄生抵抗成分、Ｌ２はキャパシタ１３の電源側の寄生インダクタンス成分、Ｒ４はキャパシタ１３のグラウンド側の寄生抵抗成分、Ｌ４はキャパシタ１３のグラウンド側の寄生インダクタンス成分である。なお、Ｃ１はキャパシタ１３、Ｃ２はプリント基板１１上に実装された図示しないキャパシタである。

本実施の形態では、図２に示すように、電源（ＶＤＤ）端子からＬＳＩ１２に供給される電流ｉは、Ｒ１，Ｌ１を通過し、Ｌ３，Ｒ３を通ってグラウンド（ＧＮＤ）端子へと戻る。このときのＤＣ的なＩＲドロップＶ_ｄｃは抵抗成分と電流の積によって決まる。従って、電源（ＶＤＤ）端子からＬＳＩ１２に供給されグラウンド（ＧＮＤ）端子へ戻るまでのＤＣ的なＩＲドロップＶ_ｄｃは、Ｖ_ｄｃ＝（Ｒ１＋Ｒ３）×ｉである。そのため、キャパシタ１３の寄生抵抗成分Ｒ３，Ｒ４に影響されず給電が可能である。また、ＡＣ的なスイッチングノイズΔＶは、ΔＶ＝（Ｒ２＋Ｒ４）×ｉ＋（Ｌ２＋Ｌ４）×ｄｉ／ｄｔである。

一方、図３及び図４に示した従来のキャパシタ実装方法では、前述したように、電源（ＶＤＤ）端子からＬＳＩ２２に供給されグラウンド（ＧＮＤ）端子へ戻るまでのＤＣ的なＩＲドロップＶ_ｄｃ＝（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）×ｉである。また、ＡＣ的なドロップ、すなわちスイッチングノイズΔＶは、ΔＶ＝（Ｒ２＋Ｒ４）×ｉ＋（Ｌ２＋Ｌ４）×ｄｉ／ｄｔとなる。

すなわち、本実施の形態に係るキャパシタ実装方法を用いた場合には、キャパシタ１３（Ｃ１）のＡＣ的な効果を従来の実装方法同様に保ちつつ、ＤＣ的な電源系の特性を改善することが可能となる。

さらに、従来のキャパシタ実装方法では、プリント基板２１上のキャパシタ（Ｃ２）とＬＳＩ２２とのループインダクタンスは（Ｌ１＋Ｌ２＋Ｌ３＋Ｌ４）である。これに対し、本実施の形態では、プリント基板１１上のキャパシタ（Ｃ２）とＬＳＩ１２とのループインダクタンスは、（Ｌ１＋Ｌ３）となる。従って、Ｌ２，Ｌ４の影響がなくなり、プリント基板１１上のキャパシタ（Ｃ２）の効果向上も期待できる。

信号線は、比誘電率の高いキャパシタを通過すると、キャパシタがない場合と比較して誘電損が大きくなり、信号品質が劣化することが知られている。しかし、本実施の形態に係るキャパシタ実装方法によれば、キャパシタ内を通過することなく信号線を引き出すことが可能であるため、信号品質の劣化を招くことがない。すなわち、本実施の形態によれば、信号品質の劣化を招くことなくキャパシタ１３を実装することができる。

以上のように、本実施の形態では、プリント基板１１上に実装されたＬＳＩ１２の上に、さらに、キャパシタ１３を積層するように実装する。このとき、ＬＳＩ１２のプリント基板１１側に形成された半田ボール１５、１７のうち、半田ボール１５は、プリント基板１１の電源もしくはグラウンドに接続し、半田ボール１７は、プリント基板１１の信号線に接続する。そして、ＬＳＩ１２のキャパシタ１３側の半田ボール１４、１６は、キャパシタの電源もしくはグラウンドに接続する。すなわち、ＬＳＩ１２と薄膜タイプのキャパシタ１３の接続を従来のキャパシタ実装方法に対して反転させることによって、電源供給と信号線にとって妨げにならない位置から従来と同様の低インダクタンスでキャパシタを接続している。

これにより、本実施の形態では、ＡＣ的なデカップリングキャパシタの効果を従来通りに保ちつつ（または従来以上の効果を期待できつつ）、ＤＣ的な電源系の特性を改善することが可能となる。さらに、信号線においては比誘電率の高いキャパシタを通過しないため信号品質の劣化を防止することができる。従って、電源供給及び信号線に影響を与えることなくＬＳＩの近傍にデカップリングキャパシタを実装することが可能なキャパシタ実装方法、及びこのキャパシタ実装方法を用いてキャパシタが実装されたプリント基板を提供することができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

１１ プリント基板、
１２ ＬＳＩ、
１３ キャパシタ、
１４、１５、１６、１７ 半田ボール（バンプ）、
２１ プリント基板、
２２ ＬＳＩ、
２３ キャパシタ、
２４、２５、２６、２７ 半田ボール（バンプ）

Claims (4)

1. ＬＳＩの近傍にキャパシタを実装するキャパシタ実装方法であって、
   プリント基板上に半田ボール又はバンプを介して実装された前記ＬＳＩの上にさらに積層するように、前記キャパシタを半田ボール又はバンプを介して実装するキャパシタ実装方法。
2. 前記ＬＳＩの前記プリント基板側に形成された前記半田ボール又は前記バンプは、前記プリント基板の電源もしくはグラウンドと、前記プリント基板の信号線とに接続する請求項１に記載のキャパシタ実装方法。
3. 前記ＬＳＩの前記キャパシタ側に形成された前記半田ボール又は前記バンプは、前記キャパシタの電源もしくはグラウンドに接続する請求項１又は２に記載のキャパシタ実装方法
4. 請求項１乃至３のいずれか１項に記載のキャパシタ実装方法を用いてキャパシタが実装されたプリント基板。

Images