JP2001102512A - コンデンサ実装構造および方法 - Google Patents

コンデンサ実装構造および方法

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JP2001102512A JP28209799A JP28209799A JP2001102512A JP 2001102512 A JP2001102512 A JP 2001102512A JP 28209799 A JP28209799 A JP 28209799A JP 28209799 A JP28209799 A JP 28209799A JP 2001102512 A JP2001102512 A JP 2001102512A
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Abstract

(57)【要約】 【課題】集積回路を搭載した配線基板のスイッチングノ
イズを抑える。 【解決手段】パッケージ基板２に半田ボール４２を介し
てＬＳＩチップ１が搭載され、パッケージ基板２は、半
田ボール４２を介して配線基板３に搭載されている。Ｌ
ＳＩチップ１の下面に半田ボール４２を介してコンデン
サ５が搭載され、ＬＳＩチップ１上の接地回路と電源回
路との間に接続されるバイパスコンデンサとしている。
さらに、パッケージ基板２の下面に半田ボール４２を介
してコンデンサ５が搭載され、パッケージ基板２上の接
地回路と電源回路との間に接続されるバイパスコンデン
サとしている。すなわち、コンデンサ５それぞれの一方
の電極は、ＬＳＩチップ１またはパッケージ基板２の電
源パッドに、他方の電極は接地パッドに直接接続されて
いる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、コンデンサ実装構
造および方法に関し、特に配線基板に搭載されたＬＳＩ
（大規模集積回路）装置にコンデンサを接続するコンデ
ンサ実装構造および方法に関する。
【０００２】
【従来の技術】図２は、従来のコンデンサ実装構造を示
す断面図である。
【０００３】ＬＳＩ装置は、パッケージ基板２に半田ボ
ール４２を介してＬＳＩチップ１が搭載されたものであ
る。また、パッケージ基板２は、半田ボール４２を介し
て配線基板３に搭載されている。パッケージ基板２のＬ
ＳＩチップ１の周囲の部分にコンデンサ５を搭載し、パ
ッケージ基板２上の接地回路と電源回路との間に接続さ
れるバイパスコンデンサとしている。さらに、配線基板
３のパッケージ基板２の周囲および裏面の部分にコンデ
ンサ５を搭載し、配線基板３上の接地回路と電源回路と
の間に接続されるバイパスコンデンサとしている。
【０００４】
【発明が解決しようとする課題】ＬＳＩの高速スイッチ
ングに伴い電源供給も高速に行われる必要があるが、電
源自身の応答速度がＬＳＩの電流変動に追従できないこ
とと、電源の給電経路におけるインダクタンス成分によ
る応答の遅れのために、スイッチングノイズを発生させ
る。それを防ぐために、コンデンサをＬＳＩの近傍に配
置し、電源の応答の遅れを補い、給電経路のインダクタ
ンス成分を小さくする必要がある。
【０００５】しかし、図２に示す従来のコンデンサ実装
構造では、ＬＳＩチップ１とコンデンサ５との間の距離
が大きく、その間の配線によるインダクタンス成分が大
きくなり、これによってノイズを低減しきれないという
問題があった。
【０００６】本発明の目的は、ＬＳＩの高速スイッチン
グによって発生するスイッチングノイズを低減し、ＬＳ
Ｉの誤動作を防ぐことができるコンデンサ実装構造およ
び方法を提供することにある。
【０００７】
【課題を解決するための手段】本発明のコンデンサ実装
方法は、配線基板（図１の３）と、この配線基板に搭載
された集積回路装置（図１の７）と、前記配線基板と前
記集積回路装置との間に設けられ前記配線基板に設けら
れた回路と前記集積回路装置に設けられた回路とを接続
する接続手段（図１の４１）と、前記配線基板と前記集
積回路装置との間に設けられ前記集積回路装置にバンプ
（図１の４２）によって接続されたコンデンサ（図１の
５）とを含むことを特徴とする。
【０００８】本発明のコンデンサ実装構造は、配線基板
（図５の３）と、この配線基板に搭載された集積回路チ
ップ（図５の１）と、前記配線基板と前記集積回路チッ
プとの間に設けられ前記配線基板に設けられた回路と前
記集積回路チップに設けられた回路とを接続する接続手
段（図５の４１）と、前記配線基板と前記集積回路チッ
プとの間に設けられ前記集積回路チップにバンプ（図５
の４２）によって接続されたコンデンサ（図５の５）と
を含むことを特徴とする。
【０００９】本発明のコンデンサ実装構造は、集積回路
チップ（図１の１）を搭載したパッケージ基板（図１の
２）と、このパッケージ基板を搭載する配線基板（図１
の３）と、前記パッケージ基板と前記集積回路チップと
の間に設けられ前記パッケージ基板に設けられた回路と
前記集積回路チップに設けられた回路とを接続する第１
の接続手段（図１の４１）と、前記パッケージ基板と前
記配線基板との間に設けられ前記パッケージ基板に設け
られた回路と前記配線基板に設けられた回路とを接続す
る第２の接続手段（図１の４１）と、前記集積回路チッ
プと前記パッケージ基板との間に設けられ前記集積回路
チップにバンプ（図１の４２）によって接続された第１
のコンデンサ（図１の５）および前記配線基板と前記パ
ッケージ基板との間に設けられ前記パッケージ基板にバ
ンプ（図１の４２）によって接続された第２のコンデン
サ（図１の５）の双方または何れか一方を含むことを特
徴とする。
【００１０】上述のコンデンサ実装構造においては、前
記接続手段、前記第１の接続手段または前記第２の接続
手段は、例えば半田ボール（図１の４１）等のバンプと
することができる。
【００１１】上述のコンデンサ接続構造においては、前
記コンデンサは、前記配線基板または前記パッケージ基
板に固着され、前記第１のコンデンサは、前記パッケー
ジ基板に固着され、前記第２のコンデンサは、前記配線
基板に固着されたようにすることもできる。
【００１２】本発明のコンデンサ接続方法は、集積回路
装置（図１の７）の一の面にコンデンサ（図１の５）を
バンプ（図１の４２）により接続し、次に配線基板（）
に前記一の面を向けて前記配線基板（図１の３）との間
に配置する接続手段（図１の４１）を介して前記集積回
路装置を前記配線基板に搭載することを特徴とする。
【００１３】本発明のコンデンサ実装方法は、配線基板
（図１の３）にコンデンサ（図１の５）を固着し、次に
間に配置する接続手段（図１の４１）を介して前記配線
基板の前記コンデンサが内側に位置する部分に集積回路
装置（図１の７）を搭載すると同時に前記コンデンサと
前記集積回路装置とをバンプ（図１の４２）により接続
することを特徴とする。
【００１４】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
【００１５】図１は、本発明の実施の形態のコンデンサ
実装構造の断面図である。
【００１６】パッケージ基板２に半田ボール４２を介し
てＬＳＩチップ１が搭載され、パッケージ基板２は、半
田ボール４２を介して配線基板３に搭載されている。Ｌ
ＳＩチップ１の下面に半田ボール４２を介してコンデン
サ５が搭載され、ＬＳＩチップ１上の接地回路と電源回
路との間に接続されるバイパスコンデンサとしている。
さらに、パッケージ基板２の下面に半田ボール４２を介
してコンデンサ５が搭載され、パッケージ基板２上の接
地回路と電源回路との間に接続されるバイパスコンデン
サとしている。すなわち、コンデンサ５それぞれの一方
の電極は、ＬＳＩチップ１またはパッケージ基板２の電
源パッドに、他方の電極は接地パッドに直接接続されて
いる。
【００１７】コンデンサ５は、ＬＳＩチップ１とパッケ
ージ基板２の間およびパッケージ２と配線基板３の間に
実装されるため、図２に示した従来のコンデンサ実装構
造と比較した場合、チップ１のＬＳＩ回路の近くの電源
回路と接地回路との間にコンデンサ５を実装できるた
め、ＬＳＩ回路のスイッチングによるノイズを効果的に
抑えることが可能となる。
【００１８】図３は、図１のコンデンサ実装構造のＬＳ
Ｉチップ１に搭載されたコンデンサ５並びにチップ１上
のＬＳＩ回路６、電源回路Ｖｃｃおよび接地回路ＧＮＤ
の間の等価回路を示す図であり、図４は、図２に示した
従来のコンデンサ実装構造におけるパッケージ基板２に
搭載されたコンデンサ５並びにチップ１上のＬＳＩ回路
６、電源回路Ｖｃｃおよび接地回路ＧＮＤの間の等価回
路を示す図である。
【００１９】いずれもコンデンサ５は、ＬＳＩ回路６と
並列に接続される。図３において電源回路ＶｃｃとＬＳ
Ｉ回路６およびコンデンサ５との間に給電経路における
インダクタンス８１が存在し、接地回路ＧＮＤとＬＳＩ
回路６およびコンデンサ５との間に給電経路におけるイ
ンダクタンス８２が存在する。しかし、図１に示すコン
デンサ実装構造では、コンデンサ５をＬＳＩ回路６に直
接接続できるため、ＬＳＩ回路６とコンデンサ５間の給
電経路によるインダクタンスをなくすことが可能とな
る。
【００２０】一方、図４においては、電源回路Ｖｃｃと
ＬＳＩ回路６およびコンデンサ５との間の給電経路にそ
れぞれインダクタンス８１および８３が存在し、接地回
路ＧＮＤとＬＳＩ回路６およびコンデンサ５との間の給
電経路にそれぞれインダクタンス８２および８１が存在
し、さらに電源回路Ｖｃｃのコンデンサ５への給電経路
の接続点（バンフ゜４２）とＬＳＩ回路６への給電経路
の接続点（半田ボール４１）との間におけるインダクタ
ンス８５および接地回路８６のコンデンサ５への給電経
路の接続点（バンフ゜４２）とＬＳＩ回路６への給電経
路の接続点（半田ボール４１）との間におけるインダク
タンス８６が存在する。
【００２１】図４に示す従来のコンデンサ接続構造で
は、ＬＳＩ回路６とコンデンサ５との間の給電経路に、
電源回路Ｖｃｃ側でインダクタンス８１、８３および８
５が存在し、接地回路ＧＮＤ側でインダクタンス８２、
８４および８６が存在し、スイッチングノイズが発生さ
せていた。これに対し、本発明のコンデンサ実装構造で
は、インダクタンスがＬＳＩ回路６とコンデンサ５との
間に存在しないため、スイッチングノイズを抑える効果
がある。
【００２２】パッケージ基板２と配線基板３との間に配
置され、パッケージ基板２に接続されたコンデンサ５に
ついても、図２に示した従来のコンデンサ実装構造での
配線基板３に搭載されたコンデンサ５よりは、ＬＳＩチ
ップ１上のＬＳＩ回路との間の給電経路が短く、スイッ
チングノイズを低く押さえることができる効果がある。
【００２３】図１に示すコンデンサ実装構造の製造方法
は、先ずＬＳＩチップ１およびパッケージ基板２の所定
の位置にコンデンサ５を半田ボール４２により搭載し、
さらにパッケージ基板２の所定の位置に半田ボール４１
を搭載する。次に、ＬＳＩチップ１をパッケージ基板２
の所定の位置に置き、半田ボール４１をチップ１に溶着
させてＬＳＩチップ１をパッケージ基板２に搭載し、Ｌ
ＳＩ装置７を製造する。一方、配線基板３の所定の位置
に半田ボール４１を搭載しておき、この配線基板３の所
定の位置にＬＳＩ装置７を置き、配線基板３上の半田ボ
ール４１をパッケージ基板２に溶着させてＬＳＩ装置７
を配線基板３に搭載する。
【００２４】なお、コンデンサ５をパッケージ基板２ま
たは配線基板３に半田や接着剤で固着すれば、コンデン
サ実装構造の機械的強度を増大させることができる。
【００２５】この場合のコンデンサ実装構造の製造方法
は、先ずパッケージ基板２の所定の位置にコンデンサ５
を接着し、次にコンデンサ５それぞれの所定の位置に半
田ボール４２を搭載すると共に、パッケージ基板２の所
定の位置に半田ボール４１を搭載する。この後に、パッ
ケージ基板２の所定の位置にＬＳＩチップ１を置き、半
田ボール４１、４２をチップ１に溶着させてＬＳＩチッ
プ１をパッケージ基板２に搭載すると共に、コンデンサ
５をＬＳＩチップ１に電気的に接続し、ＬＳＩ装置７を
製造する。一方、配線基板３にも同様にコンデンサ５を
接着し、半田ボール４１を搭載し、コンデンサ５それぞ
れに半田ボール４２を搭載しておき、この配線基板３の
所定の位置にＬＳＩ装置７を置き、配線基板３上の半田
ボール４１およびコンデンサ５上の半田ボール４２をパ
ッケージ基板２に溶着させてＬＳＩ装置７を配線基板３
に搭載すると共に配線基板３に接着されたコンデンサ５
をＬＳＩ装置７に電気的に接続する。
【００２６】図５は、本発明の他の実施の形態のコンデ
ンサ実装構造の断面図で、ＬＳＩチップ１をパッケージ
基板を介さずに、配線基板３に直接実装するベアチップ
実装構造におけるものである。
【００２７】配線基板３に半田ボール４２を介してＬＳ
Ｉチップ１が搭載され、ＬＳＩチップ１の下面に半田ボ
ール４２を介してコンデンサ５が搭載され、ＬＳＩチッ
プ１上の接地回路と電源回路との間に接続されるバイパ
スコンデンサとしている。パッケージ基板を使用しない
ため、図１に示したコンデンサ実装構造よりも、さらに
給電経路におけるインダクタンスを小さくすることがで
きるため、スイッチングノイズを抑えることができる。
【００２８】なお、半田ボール４１の代わりにパッケー
ジ基板２に植設したピン等を用いてパッケージ基板２と
配線基板３とを接続することもできる。
【００２９】また、図１および図５のコンデンサ接続構
造において、ＬＳＩチップ１の上面にヒートシンクを固
着等することもできる。
【００３０】
【発明の効果】本発明のコンデンサ実装構造は、集積回
路装置と配線基板との間にコンデンサを設けることによ
り、集積回路の近くにコンデンサを実装できるため、集
積回路とコンデンサとの間の給電経路を短くでき、この
給電経路におけるインダクタンスをなくか、短くするこ
とが可能となり、スイッチングノイズを抑える効果があ
る。
【図面の簡単な説明】
【図１】本発明の実施の形態のコンデンサ実装構造の断
面図である。
【図２】従来のコンデンサ実装構造の断面図である。
【図３】図１に示したコンデンサ実装構造のＬＳＩチッ
プ１に搭載されたコンデンサ５並びにチップ１上のＬＳ
Ｉ回路６、電源回路Ｖｃｃおよび接地回路ＧＮＤの間の
等価回路を示す図である。
【図４】図２に示した従来のコンデンサ実装構造におけ
るパッケージ基板２に搭載されたコンデンサ５並びにチ
ップ１上のＬＳＩ回路６、電源回路Ｖｃｃおよび接地回
路ＧＮＤの間の等価回路を示す図である。
【図５】本発明の他の実施の形態のコンデンサ実装構造
の断面図である。
【符号の説明】
１ ＬＳＩチップ ２ パッケージ基板 ３ 配線基板 ４１ 半田ボール ４２ 半田ボール ５ コンデンサ ６ ＬＳＩ回路 ７ ＬＳＩ装置 ８１〜８６ インダクタンス

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 配線基板と、この配線基板に搭載された
    集積回路装置と、前記配線基板と前記集積回路装置との
    間に設けられ前記配線基板に設けられた回路と前記集積
    回路装置に設けられた回路とを接続する接続手段と、前
    記配線基板と前記集積回路装置との間に設けられ前記集
    積回路装置にバンプによって接続されたコンデンサとを
    含むことを特徴とするコンデンサ実装構造。
  2. 【請求項２】 配線基板と、この配線基板に搭載された
    集積回路チップと、前記配線基板と前記集積回路チップ
    との間に設けられ前記配線基板に設けられた回路と前記
    集積回路チップに設けられた回路とを接続する接続手段
    と、前記配線基板と前記集積回路チップとの間に設けら
    れ前記集積回路チップにバンプによって接続されたコン
    デンサとを含むことを特徴とするコンデンサ実装構造。
  3. 【請求項３】 集積回路チップを搭載したパッケージ基
    板と、このパッケージ基板を搭載する配線基板と、前記
    パッケージ基板と前記集積回路チップとの間に設けられ
    前記パッケージ基板に設けられた回路と前記集積回路チ
    ップに設けられた回路とを接続する第１の接続手段と、
    前記パッケージ基板と前記配線基板との間に設けられ前
    記パッケージ基板に設けられた回路と前記配線基板に設
    けられた回路とを接続する第２の接続手段と、前記集積
    回路チップと前記パッケージ基板との間に設けられ前記
    集積回路チップにバンプによって接続された第１のコン
    デンサおよび前記配線基板と前記パッケージ基板との間
    に設けられ前記パッケージ基板にバンプによって接続さ
    れた第２のコンデンサの双方または何れか一方を含むこ
    とを特徴とするコンデンサ実装構造。
  4. 【請求項４】 前記接続手段、前記第１の接続手段また
    は前記第２の接続手段は、バンプからなることを特徴と
    する請求項１、２または３に記載のコンデンサ接続構
    造。
  5. 【請求項５】 前記コンデンサは、前記配線基板または
    前記パッケージ基板に固着され、前記第１のコンデンサ
    は、前記パッケージ基板に固着され、前記第２のコンデ
    ンサは、前記配線基板に固着されたことを特徴とする請
    求項１〜４の何れかに記載のコンデンサ実装構造。
  6. 【請求項６】 集積回路装置の一の面にコンデンサをバ
    ンプにより接続し、次に配線基板に前記一の面を向けて
    前記配線基板との間に配置する接続手段を介して前記集
    積回路装置を前記配線基板に搭載することを特徴とする
    コンデンサ実装方法。
  7. 【請求項７】 配線基板にコンデンサを固着し、次に間
    に配置する接続手段を介して前記配線基板の前記コンデ
    ンサが内側に位置する部分に集積回路装置を搭載すると
    同時に前記コンデンサと前記集積回路装置とをバンプに
    より接続することを特徴とするコンデンサの実装方法。
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Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020073648A (ko) * 2001-03-15 2002-09-28 주식회사 글로텍 수동소자 내장형 패키지
WO2003058717A2 (en) * 2001-12-28 2003-07-17 Intel Corporation Package for a non-volatile memory device including integrated passive devices and method for making the same
WO2005024945A1 (ja) * 2003-09-01 2005-03-17 Fujitsu Limited 集積回路部品及び実装方法
US6894396B2 (en) 2002-07-18 2005-05-17 Fujitsu Limited Semiconductor device with capacitor
US6943430B2 (en) 2002-07-19 2005-09-13 Samsung Electronics Co., Ltd Semiconductor wafer having electrically connected passive device chips, passive devices and semiconductor package using the same
US7008823B2 (en) 2001-03-30 2006-03-07 Micron Technology, Inc. Die stacking scheme
US7217597B2 (en) 2004-06-22 2007-05-15 Micron Technology, Inc. Die stacking scheme
US7235885B2 (en) 2003-10-24 2007-06-26 Sieko Epson Corporation Semiconductor device and method of manufacturing the same, circuit board and electronic device
US7271476B2 (en) 2003-08-28 2007-09-18 Kyocera Corporation Wiring substrate for mounting semiconductor components
JP2007243229A (ja) * 2007-06-25 2007-09-20 Fujitsu Ltd 半導体装置
US7427535B2 (en) 2001-03-15 2008-09-23 Micron Technology, Inc. Semiconductor/printed circuit board assembly, and computer system
EP2040297A1 (en) * 2007-09-18 2009-03-25 Research In Motion Limited Decoupling capacitor assembly, integrated circuit/decoupling capacitor assembly and method for fabricating the same
JP2011035124A (ja) * 2009-07-31 2011-02-17 Nec Corp キャパシタ実装方法及びプリント基板
US8339797B2 (en) 2009-03-12 2012-12-25 Murata Manufacturing Co., Ltd. Package substrate
JP2016086085A (ja) * 2014-10-27 2016-05-19 ローム株式会社 半導体装置
CN106804093A (zh) * 2017-03-28 2017-06-06 捷开通讯(深圳)有限公司 智能穿戴设备、pcb板转接结构及其设计方法
WO2019066945A1 (en) * 2017-09-29 2019-04-04 Intel IP Corporation INTEGRATION AND ACCESS TO PASSIVE COMPONENTS IN WAFER-LEVEL BOXES

Cited By (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7514776B2 (en) 2001-03-15 2009-04-07 Micron Technology, Inc. Semiconductor/printed circuit board assembly, and computer system
US7427535B2 (en) 2001-03-15 2008-09-23 Micron Technology, Inc. Semiconductor/printed circuit board assembly, and computer system
KR20020073648A (ko) * 2001-03-15 2002-09-28 주식회사 글로텍 수동소자 내장형 패키지
US7008823B2 (en) 2001-03-30 2006-03-07 Micron Technology, Inc. Die stacking scheme
US7112878B2 (en) 2001-03-30 2006-09-26 Micron Technology, Inc. Die stacking scheme
WO2003058717A2 (en) * 2001-12-28 2003-07-17 Intel Corporation Package for a non-volatile memory device including integrated passive devices and method for making the same
WO2003058717A3 (en) * 2001-12-28 2004-03-11 Intel Corp Package for a non-volatile memory device including integrated passive devices and method for making the same
US6894396B2 (en) 2002-07-18 2005-05-17 Fujitsu Limited Semiconductor device with capacitor
US6943430B2 (en) 2002-07-19 2005-09-13 Samsung Electronics Co., Ltd Semiconductor wafer having electrically connected passive device chips, passive devices and semiconductor package using the same
US7211469B2 (en) 2002-07-19 2007-05-01 Samsung Electronics Co., Ltd. Semiconductor wafer having electrically connected passive device chips, passive devices and semiconductor package using the same
US7271476B2 (en) 2003-08-28 2007-09-18 Kyocera Corporation Wiring substrate for mounting semiconductor components
WO2005024945A1 (ja) * 2003-09-01 2005-03-17 Fujitsu Limited 集積回路部品及び実装方法
US7375429B2 (en) 2003-09-01 2008-05-20 Fujitsu Limited Integrated circuit component and mounting method thereof
US7235885B2 (en) 2003-10-24 2007-06-26 Sieko Epson Corporation Semiconductor device and method of manufacturing the same, circuit board and electronic device
US7217597B2 (en) 2004-06-22 2007-05-15 Micron Technology, Inc. Die stacking scheme
JP2007243229A (ja) * 2007-06-25 2007-09-20 Fujitsu Ltd 半導体装置
JP4538473B2 (ja) * 2007-06-25 2010-09-08 富士通株式会社 半導体装置
EP2040297A1 (en) * 2007-09-18 2009-03-25 Research In Motion Limited Decoupling capacitor assembly, integrated circuit/decoupling capacitor assembly and method for fabricating the same
US8339797B2 (en) 2009-03-12 2012-12-25 Murata Manufacturing Co., Ltd. Package substrate
JP2011035124A (ja) * 2009-07-31 2011-02-17 Nec Corp キャパシタ実装方法及びプリント基板
JP2016086085A (ja) * 2014-10-27 2016-05-19 ローム株式会社 半導体装置
CN106804093A (zh) * 2017-03-28 2017-06-06 捷开通讯(深圳)有限公司 智能穿戴设备、pcb板转接结构及其设计方法
WO2019066945A1 (en) * 2017-09-29 2019-04-04 Intel IP Corporation INTEGRATION AND ACCESS TO PASSIVE COMPONENTS IN WAFER-LEVEL BOXES
US11646288B2 (en) 2017-09-29 2023-05-09 Intel Corporation Integrating and accessing passive components in wafer-level packages

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