JP2004128219A - 付加機能を有する半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】従来から使用されていた半導体パッケージをそのまま使用でき、しかも、キャパシタ等の付加機能を半導体素子に最も近接した位置に設けることができ、高速化、高集約化、低電圧化の下での、スイッチング・ノイズを極力抑制した半導体装置を提供する。
【解決手段】キャパシタ（３０）の一方の面を、半導体素子（１０）の電極形成面の電極に接続し、このキャパシタを接続した半導体素子の電極形成面を、配線基板（２０）の半導体素子搭載面に向けて配置し、これらの間にキャパシタを挟み込むように、このキャパシタの他方の面を配線基板の接続パッドに接続し、同時に半導体素子の電極の既に接続してある半田バンプ（３５）を介して配線基板の接続パッドにフリップチップ接続することを特徴とする。
【選択図】　　　図２

Description

【０００１】
【発明の属する技術分野】
本発明は、キャパシタ、抵抗、インダクタンス等の特定の電気的な機能を発揮する受動素子又は能動素子（以下、付加機能素子という）を内蔵した半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＭＰＵ（マイクロ・プロセッシング・ユニット）、ＣＰＵ（セントラル・プロセッシング・ユニット）等のように、多数のトランジスタを具備し、これらのトランジスタの電源が同時にスイッチングする、即ち同時にオン・オフする半導体装置では、スイッチング時に多量の電流が電源とグランドとの間に流れることにより、電圧が変動する、いわゆる同時スイッチング・ノイズが生ずる。このノイズを低減させるため、従来、半導体素子の外部にデカップリング・キャパシタを搭載する等の対策が採られてきた。
【０００３】
また従来は、半導体素子が搭載されるパッケージないし配線基板上にキャパシタを搭載していたが、装置の高速化、高集約化、低電圧化の要求に伴い、スイッチング・ノイズを如何に低減させるかの対策が深刻な問題となるに至った。そこで、従来から、半導体素子により近いパッケージの内部にキャパシタを作り込む努力がなされているが、パッケージの製造工程の複雑さ、高コスト化が避けられない。
【０００４】
特許文献１に開示されている半導体装置は、アルミナセラミック基板上にチップキャリアを形成し、このチップキャリアの内部に高誘電体材料からなるデカップリング・キャパシタを形成している。そして、チップキャリアの上にはＬＳＩチップが搭載されている。
【０００５】
また、特許文献２には、薄膜コンデンサ、これを搭載した半導体装置用パッケージ及び半導体装置が開示されている。即ち、取り扱いが容易で、容易に実装が可能であり、さらには電源系のノイズの低減をより効果的に行なえるようにするため、半導体パッケージの内部に、高誘電体膜からなる薄膜コンデンサを形成している。またこの特許文献の図１５には薄膜コンデンサを半導体チップに接続し、この半導体チップをパッケージ本体に搭載している。
【０００６】
更にまた、特許文献３には、複数のリードを印刷配線板の周囲に配設するとともに、半導体チップ上面に形成された回路とパッド、ボンディングワイヤ、印刷配線、電極を介して導通する複数の接点として半田ボールを印刷配線板の下面に配設した半導体装置が開示されている。また、小さな受動素子を基板間の隙間の周囲領域に配置した構造も示されている。
【０００７】
【特許文献１】
特開平８−１４８５９５号公報
【特許文献２】
特開平９−１９９３７４号公報
【特許文献３】
特開平１０−２０９３２３号公報
【０００８】
【発明が解決しようとする課題】
特許文献１に開示されている半導体装置は、チップキャリアの内部にデカップリング・キャパシタを形成しているが、半導体素子、即ちＬＳＩチップを直接パッケージであるアルミナセラミックス上に搭載する構造ではなく、従来使用されているパッケージをそのまま使用できるものではない、という問題がある。
【０００９】
また、特許文献２では、半導体パッケージの内部に高誘電体膜からなる薄膜コンデンサを形成しているが、薄膜コンデンサの一方の面のみ半導体素子に接続され、他方の面はパッケージに接続されていないので、パッケージの領域を十分有効に活用することができない、という問題がある。
【００１０】
更に、特許文献３では、複数個の小さな受動素子を半導体基板間或いは、印刷配線板とマザーボードとの間の周囲領域に配置しているが、各受動素子は両基板間のそれぞれ１個づつの電極にしか接続されておらず、したがって、両基板間のクリアランスを確保するためには機能を発揮するものの、スイッチング・ノイズの対策としては十分でないものと考えられる。
【００１１】
本発明は、従来から使用されていた半導体パッケージをそのまま使用でき、しかも、キャパシタ等の付加機能を半導体素子に最も近接した位置に設けることができ、高速化、高集約化、低電圧化の下での、スイッチング・ノイズを極力抑制した、付加機能を有する半導体装置及びその製造方法を提供することを課題とする。
【００１２】
【課題を解決するための手段】
上記の課題を達成するために、本発明によれば、少なくとも一方の面に第１及び第２電極を有する半導体素子と、半導体素子の搭載面に第１及び第２接続パッドを有する配線基板と、前記半導体素子の前記一面を前記配線基板の搭載面側に向けて配置し、これらの間にわずかな隙間が形成されるように、前記第１電極と前記第１接続パッドとの間を電気的に接続する接続手段と、前記半導体素子の第２電極の領域と前記配線基板の第２接続パッドの領域との間の前記隙間に配置された特定の付加機能を有する素子と、を具備し、該付加機能素子は一方の面で前記第２電極に接続され、他方の面で前記第２接続パッドに接続されて特定の電気的機能を発揮するようにされていることを特徴とする、付加機能を有する半導体装置が提供される。
【００１３】
前記接続手段は半田バンプであり、前記付加機能素子の一方の面と前記第２電極と間は超音波接続、異方性導電性接着フィルム、又は異方性導電性接着ペーストにより接続され、前記付加機能素子の他方の面と前記接続パッドとの間は半田接続されていることを特徴とする。
【００１４】
半導体素子の前記一面の外周領域に前記第１電極としての複数の信号用電極が配置され、中央領域に前記第２電極の他に、第３及び第４電極としての電源用及びグランド用電極が配置されており、前記半導体素子の中央領域と前記配線基板との間の隙間に前記付加機能素子が配置され、該付加機能素子の前記一方の面から他方の面へ貫通する複数の導電性ビアを介して前記第３及び第４電極と前記配線基板上の接続第３及び第４接続パッドとの間がそれぞれ電気的接続されることを特徴とする。
【００１５】
前記付加機能素子は、極薄型の受動素子又は能動素子、或いは極薄型のキャパシタ、抵抗、又はインダクタンスであることを特徴とする。
【００１６】
また、本発明によると、特定の付加機能を有する素子の一方の面を、少なくとも一方の面に第１電極及び第２電極を有する半導体素子の前記第２電極に接続するように、該付加機能素子を前記半導体素子に搭載する工程と、前記付加機能素子を接続した半導体素子の前記一方の面を、半導体素子搭載面に第１及び第２接続パッドを有する配線基板の前記搭載面に向けて配置することにより、これらの間に前記付加可能素子を挟み込むように、該付加機能素子の他方の面を前記配線基板の第２接続パッドに接続し、同時に前記半導体素子の第１電極を接続手段を介して前記第１接続パッドに接続する工程と、を含むことを特徴とする付加機能を有する半導体装置の製造方法が提供される。
【００１７】
【発明の実施の形態】
以下、添付図面を参照して本発明の実施の形態について詳細に説明する。
【００１８】
図１は、本発明の半導体装置において使用するに適した半導体素子の電極形成面側の平面図である。図２はキャパシタ３０を内蔵した状態でパッケージ（又は配線基板）上に半導体素子を接続した状態を示す断面図であり、図３は図２のＡで示す部分の拡大断面図である。
【００１９】
半導体素子ないしチップ１０は、エリア・アレイ・タイプのフリップチップ実装される形式のもので、通常は、図１に示すように、半導体素子１０の一方の面、即ち電極形成面の側には多数の電極１１、１２、１３がアレイ状に配列されている。そして、略正方形の電極形成面の外周領域１４には信号用の電極（第１電極）１１が配列され、外周領域の内部領域ないし中央領域１５には、後述する極薄型の付加機能素子であるキャパシタ３０の上面に接続される電極（第２電極）１２及び電源／グランド用の電極（第３、第４電極）１３が配列されている。各電極１１、１２、１３には、通常は、あらかじめフリップチップ接続用の半田パンプ３５が形成されている。
【００２０】
まず、半導体素子１０の電極形成面の中央領域に形成されている電源／グランドの半田パンプを除去する。無論、半導体素子１０の中央領域１５には、あらかじめ半田バンプを作っておかなければ、それで良いが、ここでは、半田バンプがあらかじめ形成されているものについて説明する。半導体素子１０の中央領域１５の半田バンプを除去すると、半導体素子１０を配線基板（あるいはパッケージ又はマザーボード）２０上に搭載した時、半導体素子１０の中央領域１５とパッケージ２０との間に狭い隙間が規定される。勿論、半導体素子１０の外周領域１４では、ボール状の半田バンプ３５が電極１１上に形成されたままの状態となっている。
【００２１】
次に、電源／グランド１２、１３上に薄化した付加機能素子、例えばチップ状のキャパシタ３０を接続する。接続方法は超音波接続、異方性導電接着フィルム（ＡＣＦ）接続、異方性導電接着ペースト（ＡＣＰ）接続、又は、半田接続などが考えられる。
【００２２】
この極薄型のキャパシタ３０は、例えばシリコン基板の表面研磨技術などを利用して製造することができる。シリコン製のみならず、例えば、フィルム等の有機系又はセラミック等の無機系の材料からなるものであっても良い。また、付加機能素子３０としては、キャパシタのみならず抵抗、インダクタンスなどの受動素子を用いることもできる。或いは、受動素子のみならず能動素子であっても良い。要するに、半田バンプ３５の高さ内に収まる程度の極薄型の素子であって、上下面に電極があり、半導体素子の電極とパッケージ側の接続パッドとの間に接続することが可能で、ある特定の電気的な機能を生ずるものであれば良い。
【００２３】
また、このキャパシタ３０は内部の上下に貫く複数の貫通穴が設けられ、この貫通穴に銅などの導体が充填されて導電性ビア３１が形成されている。これらの導電性ビア３１を通じて表裏の導通をとる、即ち半導体素子１０とパッケージないし配線基板２０の接続パッド２２との接続をとることのできる構造になっている。
【００２４】
極薄型のキャパシタ３０を搭載した半導体素子１０の電極形成面側を配線基板２０の側に向けて配置し、半田バンプ３５を配線基板２０の接続パッド２１と位置合わせをしてフリップチップ接続を行う。これにより、半導体素子１０の電極１１と配線基板２０の接続パッド２１との間に半田バンプ３５を介して接続される。同時に、キャパシタ３０の下側の面と配線基板２０の接続パッド２３が接続され、キャパシタ３０の導電性ビア３１の下端面が配線基板２０の接続パッド２２に接続される。
【００２５】
キャパシタ３０の電極形成面と配線基板２０との間の隙間には、通常は、アンダーフィル４０が充填される。このようにして本発明の半導体装置が完成する。完成後の半導体装置は、一例として、その電極形成面と配線基板２０との間の隙間ないし高さＴは約８０μｍ、極薄型の付加機能素子（キャパシタ）３０の厚さないし高さｔは約４０μｍ、また、超音波接続の部分３２の厚さは約１０μｍ、半田接続の部分３３の厚さは約３０μｍであった。
【００２６】
以上添付図面を参照して本発明の実施形態について説明したが、本発明は上記の実施形態に限定されるものではなく、本発明の精神ないし範囲内において種々の形態、変形、修正等が可能である。
【００２７】
【発明の効果】
以上説明したように、本発明によれば、半導体素子１０の最も近接した個所にキャパシタ３０等の付加機能素子を設けることにより、特に高速動作時の遅延に対して有効である。キャパシタのみならず、抵抗、インダクタンスなどあらゆる付加機能素子３０を作り込めるため、インピーダンス・マッチングが可能であり、電気的特性が大幅に改善できる。また、従来からの半導体素子やパッケージ等の部品、或いは、製造工法をほぼそのまま使用できるために半導体製造のための新規投資が不要となる。更に、半導体装置の内部にキャパシタを作り込むために、より広い面積の領域をキャパシタ用に使用できる。即ち、より高いキャパシタ容量を確保することができる等の利点がある。
【図面の簡単な説明】
【図１】半導体素子の電極形成面の平面図である。
【図２】本発明の付加機能を有する半導体装置の断面図である。
【図３】図２の部分Ａの拡大断面図である。
【符号の説明】
１０…半導体素子（チップ）
１１〜１３…電極
１４…外周領域
１５…中央領域
２０…配線基板（パッケージ）
２１〜２３…接続パッド
３０…付加機能素子（キャパシタ）
３１…導電性ビア
３２，３３…接続部
３５…半田バンプ
４０…アンダーフィル

Claims (8)

  1. 少なくとも一方の面に第１及び第２電極を有する半導体素子と、
    半導体素子の搭載面に第１及び第２接続パッドを有する配線基板と、
    前記半導体素子の前記一面を前記配線基板の搭載面側に向けて配置し、これらの間にわずかな隙間が形成されるように、前記第１電極と前記第１接続パッドとの間を電気的に接続する接続手段と、
    前記半導体素子の第２電極の領域と前記配線基板の第２接続パッドの領域との間の前記隙間に配置された特定の付加機能を有する素子と、を具備し、
    該付加機能素子は一方の面で前記第２電極に接続され、他方の面で前記第２接続パッドに接続されて特定の電気的機能を発揮するようにされていることを特徴とする、付加機能を有する半導体装置。
  2. 前記接続手段は半田バンプであり、前記付加機能素子の一方の面と前記第２電極と間は超音波接続、異方性導電性接着フィルム、又は異方性導電性接着ペーストにより接続され、前記付加機能素子の他方の面と前記接続パッドとの間は半田接続されていることを特徴とする請求項１に記載の半導体装置。
  3. 半導体素子の前記一面の外周領域に前記第１電極としての複数の信号用電極が配置され、中央領域に前記第２電極の他に、第３及び第４電極としての電源用及びグランド用電極が配置されており、前記半導体素子の中央領域と前記配線基板との間の隙間に前記付加機能素子が配置され、該付加機能素子の前記一方の面から他方の面へ貫通する複数の導電性ビアを介して前記第３及び第４電極と前記配線基板上の接続第３及び第４接続パッドとの間がそれぞれ電気的接続されることを特徴とする請求項１に記載の半導体装置。
  4. 前記付加機能素子は、極薄型の受動素子又は能動素子、或いは極薄型のキャパシタ、抵抗、又はインダクタンスであることを特徴とする請求項１に記載の半導体装置。
  5. 特定の付加機能を有する素子の一方の面を、少なくとも一方の面に第１電極及び第２電極を有する半導体素子の前記第２電極に接続するように、該付加機能素子を前記半導体素子に搭載する工程と、
    前記付加機能素子を接続した半導体素子の前記一方の面を、半導体素子搭載面に第１及び第２接続パッドを有する配線基板の前記搭載面に向けて配置することにより、これらの間に前記付加可能素子を挟み込むように、該付加機能素子の他方の面を前記配線基板の第２接続パッドに接続し、同時に前記半導体素子の第１電極を接続手段を介して前記第１接続パッドに接続する工程と、
    を含むことを特徴とする付加機能を有する半導体装置の製造方法。
  6. 前記付加機能素子を前記半導体素子に搭載する工程は、前記付加機能素子の前記一方の面と前記半導体素子の前記第２電極とを、超音波接続、異方性導電性接着フィルム、又は異方性導電性接着ペーストにより接続することを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記接続手段は半田バンプであり、該半田バンプを介した前記半導体素子の前記第１電極と前記配線基板の第１接続パッドとを接続し、前記付加機能素子の前記他方の面と前記配線基板の前記第２接続パッドとの接続は、フリップチップ工程で同時に半田接続が行われることを特徴とする請求項５に記載の半導体装置の製造方法。
  8. 半導体素子の前記一方の面は、外周領域に前記第１電極としての複数の信号用電極が配置され、中央領域に前記第２電極の他に、第３及び第４電極としての電源用及びグランド用電極が配置されており、前記付加機能素子は前記一方の面から他方の面へ貫通する複数の導電性ビアを有し、
    前記電源用及びグランド用電極と前記付加機能素子の前記ビアの一方の側との接続は、超音波接続、異方性導電性接着フィルム、又は異方性導電性接着ペーストにより行なわれ、前記付加機能素子の前記ビアの他方の側と前記配線基板の第３及び第４接続パッドとの接続は半田により、前記フリップチップ工程と同時に行われることを特徴とする請求項７に記載の半導体装置の製造方法。
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