JP2005302873A - 半導体装置、電子機器および半導体装置の製造方法 - Google Patents

半導体装置、電子機器および半導体装置の製造方法 Download PDF

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Abstract

【課題】 小型化が可能であり、高性能な半導体装置、電子機器および半導体装置の製造方法を提供する。
【解決手段】 この発明に従った半導体装置１は、基板３と、当該基板３に電気的に接続される半導体素子４とを備える。基板３は、基材７と受動素子２と端子電極としての電極３５ａ、３５ｂとを含む。受動素子２は基材７の表面（上部表面または裏面）に形成され、薄膜からなる。電極３５ａ、３５ｂは、外部出力用の端子電極であって、基材７の表面に形成されている。
【選択図】 図１

Description

この発明は、半導体装置、電子機器および半導体装置の製造方法に関し、より特定的には、小型化および高速化が可能な半導体装置、電子機器および半導体装置の製造方法に関する。
電子機器の小型化・多機能化を図るためには、電子機器を構成する半導体装置を小型化および高速信号伝送に対応できる構造にする必要がある。
たとえば、ＣＭＯＳ回路において、スイッチング時に大きな過渡電流が電源やグランドに流れ、そのインダクタンスにより電圧が変動する現象（スイッチングノイズ）が従来から知られている。そして、スイッチングノイズを防止して高速な信号伝送を実現するためには半導体素子（ＬＳＩ回路：large‐scale integrated circuit）を実装した基板上の電源ピン（電源端子）とグランドピン（接地端子）との間に受動素子としてのコンデンサをできるだけ短距離で設ける必要がある。
つまり、電子機器の小型化・多機能化を図るためには、半導体装置を小型にして、半導体装置間の距離を小さくすること、および半導体素子を高速で動作させるときのスイッチングノイズを防止することが必要である。スイッチングノイズを小さくするために、上述のようにＬＳＩを実装した近傍に受動部品（特にコンデンサ）を実装する方法が採られている（例えば、特許文献１参照）。
上記特許文献１では、ガラスエポキシ樹脂またはアラミドエポキシ樹脂などの合成樹脂よりなる複数の絶縁基板、その内層配線と両面に形成された配線およびこれらの配線を電気的に接続するビアホール導体で構成される多層配線基板が開示されている。当該多層配線基板においては、ビアホール導体としての銀または銅ペーストが充填されるビアホール以外に複数の貫通穴が設けられ、その内部にチップ抵抗、チップコンデンサ、チップコイルなどの電子部品が縦に内蔵されている。
特開２００１−２１０９５５号公報
上記特許文献１に記載された従来の方法では、チップコンデンサなどの電子部品（受動部品）をビアホール内に立てて配置するために、多層配線基板が厚くなり、結果的に半導体装置を小型にすることができないという問題があった。また、上記従来の方法では、電子部品と配線パターンとの接続に導電性接着剤を用いるために、その接続部における電気的な接続抵抗が高くなり、結果的に当該多層配線基板を用いた半導体装置の電気的な性能を劣化させる場合があった。さらに、上記従来の方法では、多層配線基板に実装される半導体素子の電極から電子部品（受動部品）までの距離が長いため、スイッチングノイズの低減を図ることが難しい。その結果、半導体装置と当該半導体装置を用いた電子機器において高速な信号伝送が困難である、という問題があった。
この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、小型化が可能であり、高性能な半導体装置、電子機器および半導体装置の製造方法を提供することである。
この発明に従った半導体装置は、基板と、当該基板に電気的に接続される半導体素子とを備える。基板は、基材と受動素子と端子電極とを含む。受動素子は基材の表面に形成され、薄膜からなる。端子電極は、外部出力用の端子電極であって、基材の表面に形成されている。
本発明によれば、薄膜からなる受動素子を半導体素子の近傍に配置できるので、小型で、かつスイッチングノイズなどを低減した高性能な半導体装置を実現できる。
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
（実施の形態１）
図１は、本発明による半導体装置の実施の形態１を示す断面模式図である。図１を参照して、本発明による半導体装置の実施の形態１を説明する。
図１に示すように、本発明による半導体装置１は、基材７を含む基板３と、この基板３上に実装された半導体素子４とからなる。半導体素子４では、その表面（基板３と対向する面）に信号電極４１ａ、電源を半導体素子４に供給するための電源電極４２、および接地電極であるグランド電極４３が形成されている。なお、電源電極４２とグランド電極４３との配置を入れ替えてもよい。
基板３を構成する基材７の上部表面（半導体素子４と対向する面）は実質的に平坦な表面であって、上電極２２と下電極２３との間に誘電体２１が形成された受動素子２が形成されている。すなわち、この受動素子２はいわゆるコンデンサである。また、基板３を構成する基材７の上部表面には、電極３４ａ、３４ｂが形成されている。また、基材７の上部表面の端部から電極３４ｂおよび下電極２３の一部上にまで延在するように絶縁膜３１が形成されている。なお、基材７の表面には絶縁膜３７が形成されており、上述した受動素子２、電極３４ａ、３４ｂ、絶縁膜３１は、それぞれ絶縁膜３７の表面上に形成されている。
半導体素子４の信号電極４１ａは、基板３を構成する基材７の上部表面に形成された電極３４ａと接続されている。半導体素子４の信号電極４１ｂは基材７の上部表面に形成された電極３４ｂと接続されている。半導体素子４の電源電極４２は基材７の上部表面に形成された受動素子２を構成する上電極２２と接続されている。また、半導体素子４のグランド電極４３は、基材７の上部表面上に形成された受動素子２の下電極２３と接続されている。なお、これらの信号電極４１ａ、４１ｂ、電源電極４２、グランド電極４３と基板３の電極３４ａ、３４ｂ、上電極２２、下電極２３との接合部は、図示していないが導電性の接合材（たとえばはんだ）などを介して上記電極同士が接合されていてもよいし、上記電極同士が直接接触した状態で接合されていてもよい。
基板３において、受動素子２の下電極２３および電極３４ｂと平面的に重なる位置には、それぞれ基材７に穴３２ａ、３２ｂが形成されている。この穴３２ａ、３２ｂの内部には導電体３３ａ、３３ｂが充填されている。導電体３３ａ、３３ｂはそれぞれ下電極２３および電極３４ｂと電気的に接続されている。そして、基材７の裏面（上部表面と反対側に位置する基板３の面）には、導電体３３ａ、３３ｂとそれぞれ平面的に重なるように電極３５ａ、３５ｂが形成されている。電極３５ａ、３５ｂは、それぞれ導電体３３ａ、３３ｂと電気的に接続されている。すなわち、基材７の上部表面に形成された受動素子２の下電極２３および電極３４ｂは、それぞれ導電体３３ａ、３３ｂを介して基材７の裏面に形成された電極３５ａ、３５ｂと電気的に接続されている。
また、受動素子２を構成する上電極２２は、特に図示していないが基材７の上部表面上に設けられた他の電極と電気的に接続されている。当該他の電極は、電極３４ｂと同様に、基材７に形成されている他の穴に充填された他の導電体を介して、基材７の裏面側に形成された他の電極に電気的に接続される。また、基材７の表面に形成された電極３４ａも、同様に図示しないが基材７に形成されている別の穴に充填された別の導電体を介して基材７の裏面側に設けられたまた別の電極と電気的に接続されている。つまり、基材７の裏面側においては、半導体素子４の信号電極４１ａ、４１ｂ、電源電極４２およびグランド電極４３のそれぞれと電気的に接続された複数の電極（電極３５ａ、３５ｂおよび図示しない他の電極、別の電極）が形成されている。
基材７の裏面（基板３の裏面側）に形成された電極３５ａ、３５ｂには、はんだボールなどの導電体からなるバンプ３６が接続されている。また、図示しないが、基板３の裏面側に形成された他の電極にも同様にバンプが接続されている。そして、基材７の裏面を覆うように、絶縁膜３１が形成されている。
このように、本発明においては、半導体素子４のごく近傍の基材７上に、図１に示すように厚さＴが数μｍから数十μｍという大変薄く形成された薄膜からなる受動素子２を形成しているので、受動素子２と半導体素子４の電源電極４２およびグランド電極４３などの電極との間の距離を短くできる（この距離は従来数ｍｍ程度であったが、本発明では当該距離を数μｍ程度という大変小さな値に短縮することができる）。この結果、スイッチングノイズを抑制できるので、半導体装置１における信号の高速伝送が可能となった。
また、受動素子２の厚さＴは数μｍとなっている。この受動素子２の厚さＴは、従来の受動素子の厚み（数ｍｍ程度）に比べて大幅に薄くなっているため、受動素子２自体の小型化を図ることができる。この結果、半導体装置１の小型化を図ることが可能となった。
図２は、本発明による電子機器の実施の形態１を示す断面模式図である。図２は、図１に示した半導体装置１をマザーボード５上に実装した電子機器５０を示す。図２を参照して、本発明による半導体装置１を用いた電子機器５０を説明する。なお、電子機器５０を構成するマザーボード５上には他の制御回路などを構成する素子や配線が実装されている。この電子機器５０は、プラスチックや金属などからなる外装部材に内部に収納され、電気製品などの装置を構成する。
図２に示すように、マザーボード５上には電極５１ａ、５１ｂが形成されている。また、図示しないが、マザーボード５の表面上には、半導体装置１の基板３の裏面側に形成されている他のバンプに対応する位置にも他の電極が形成されている。そして、マザーボード５の表面上に、電極５１ａ、５１ｂ上に半導体装置１のバンプ３６が平面的に重なり、バンプ３６と電極５１ａ、５１ｂとが接続できるように半導体装置１が位置決めされた状態で接続されている。
ここで、基板３を構成する基材７の材料としては、シリコン、ガラス、あるいは表面研摩を施したセラミックなど任意の材料を用いることができる。なお、基材７の材料としてシリコンを用いる場合、シリコンは絶縁体ではないため、基材７の表面（シリコン表面）に絶縁膜３７を形成したものを用いることが好ましい。この絶縁膜３７は、たとえばシリコンからなる基材７に対して熱処理を施すことにより形成することができる。
また、基材７の表面に形成された受動素子２を構成する下電極２３、上電極２２および基材７の表面に形成された電極３４ａ、３４ｂは、半導体装置の形成に用いられる通常の成膜工程および写真製版加工工程を用いて形成することができる。また、受動素子２を構成する誘電体２１は、下電極２３上に、スパッタリング法、陽極酸化法、イオンビーム法、ＣＶＤ法（化学気相法：Chemical Vapor Deposition）などの任意の成膜方法で誘電体２１を構成する誘電体膜を形成した後、通常の写真製版加工工程を用いて当該誘電体膜をパターニングすることにより形成できる。誘電体２１を構成する材料としては、たとえばチタン酸ストロンチウム（ＳｒＴｉＯ3）、チタン酸ジルコン酸鉛（ＰＺＴ）、酸化タンタル（Ｔａ2Ｏ5）、酸化チタン（ＴｉＯ2）などの高誘電率を示す材料を用いることができる。
図３は、図２に示した本発明による電子機器の実施の形態１の第１の変形例を示す断面模式図である。すなわち、図３は、図１および図２に示した本発明による半導体装置の実施の形態１の第１の変形例を用いた電子機器５０を示す。図３を参照して、本発明による電子機器の実施の形態１の第１の変形例を説明する。
図３に示すように、電子機器５０は基本的には図２に示した電子機器と同様の構造を備えるが、半導体装置１において、半導体素子４の信号電極４１ａ、４１ｂ、電源電極４２およびグランド電極４３と基板３の表面に形成された電極３４ａ、３４ｂ、上電極２２および下電極２３とのフリップチップ接合を行なった部分が樹脂１０により充填封止されている点が異なる。このようにすれば、半導体装置１における半導体素子４と基板３との接合部の信頼性を向上させることができる。
図４は、本発明による電子機器の実施の形態１の第２の変形例を示す断面模式図である。図４を参照して、本発明による電子機器の実施の形態１の第２の変形例を説明する。
図４に示すように、本発明による電子機器５０は、基本的には図２に示した電子機器５０と同様の構造を備えるが、半導体装置１における基板３と半導体素子４との接続方法が異なる。すなわち、図４に示した電子機器５０を構成する半導体装置１においては、基板３の上部表面上に接合材１１を介して半導体素子４が接続されている。そして、半導体素子４の上部表面上に信号電極４１ａ、４１ｂ、電源電極４２およびグランド電極４３が形成されている。これらの信号電極４１ａ、４１ｂ、電源電極４２およびグランド電極４３は、それぞれ基板３の上部表面上に形成された電極３４ｂ、３４ｂ、受動素子２を構成する上電極２２および下電極２３とそれぞれ接続ワイヤ１２によって接続された構造（いわゆるワイヤボンディングにより接続された構造）となっている。
このように、図１〜図３に示したような半導体素子４と基板３とをフリップチップ接続した場合のみではなく、図４に示したように基板３と半導体素子４とをワイヤボンディングで接続するような構造においても、図１に示した半導体装置と同様の効果を得ることができる。なお、接続ワイヤ１２および半導体素子４を封止するように基板３上にモールド樹脂を配置してもよい。このようにすれば、ワイヤボンディング部の信頼性を向上させることができる。
次に、図５〜図１０を参照して、図１に示した半導体装置の製造方法を説明する。図５〜図１０は、図１に示した半導体装置の製造方法を示す断面模式図である。
まず、シリコンからなる基材７（図５参照）を準備する。このシリコンからなる基材７
（シリコン基板）の厚みはたとえば８０μｍとすることができる。このような基材７は、シリコン基板を研磨して、当該基板を所定の厚みにすることにより得ることができる。この基材７に反応性イオンエッチング（ＲＩＥ）または化学エッチングを用いて、図５に示すように穴３２ａ、３２ｂを形成する。このようにして、図５に示すような構造の基材７を得る。なお、基材７の厚さは８０μｍとしているが、その厚さは５０μｍ以上１００μｍ以下といった程度の厚みであれば取扱いおよび加工において特に問題は発生しない。
次に、図６に示すように、基材７に対して熱酸化処理を施すことにより、基材７の表面にシリコン酸化膜からなる絶縁膜３７を形成する。この絶縁膜３７の厚みは、たとえば１μｍとすることができる。
次に、基材７の表面に種々の成膜工程および写真製版加工工程を用いて、受動素子２（図７参照）を構成する下電極２３を形成する。その後、下電極２３を覆うように誘電体膜（図示せず）を通常の成膜方法を用いて形成する。その後、写真製版加工工程を用いて所定の形状の誘電体２１（図７参照）を形成する。そして、誘電体２１および基材７の上部表面における他の領域を覆うように導電体膜（図示せず）を通常の成膜方法を用いて形成する。この導電体膜に対して写真製版加工を施すことにより、電極３４ａ、３４ｂおよび上電極２２を形成する。次に、基材７の上部表面を覆うように絶縁膜３１（図７参照）となるべき絶縁膜を形成する。この絶縁膜に対して写真製版加工を施すことにより、図７に示すように、基材７の端部から電極３４ｂおよび下電極２３の一部上にまで延在する絶縁膜３１を形成する。このようにして、図７に示すような構造を得る。
次に、穴３２ａ、３２ｂの内部を充填するように導電体３３ａ、３３ｂを形成する。導電体３３ａ、３３ｂを穴３２ａ、３２ｂの内部に充填する方法としては、無電解めっき法あるいは溶融はんだを穴３２ａ、３２ｂの内部に注入するといった方法を用いることが好ましい。なお、ここで導電体３３ａ、３３ｂを構成する材料としては、銅あるいははんだなどを用いることができる。
また、導電体３３ａ、３３ｂの形成方法としては、たとえば以下のような方法を用いてもよい。まず、穴３２ａ、３２ｂの内部から基材７の裏面上にまで延在するように導電体膜（図示せず）を形成する。この導電体膜の形成方法としては、通常の成膜方法を用いることができる。その後、基材７の裏面上に位置する導電体膜をエッチングあるいはＣＭＰ法などを用いて除去する。結果、図８に示すように穴３２ａ、３２ｂの内部に導電体３３ａ、３３ｂが充填された状態とすることができる。
また、次に、基材７の裏面上に通常の成膜方法を用いて電極３５ａ、３５ｂ（図９参照）となるべき導電体膜を形成する。この導電体膜を、写真製版加工を用いて所定の平面形状となるように加工することにより、電極３５ａ、３５ｂ（図９参照）を形成する。次に、基材７の裏面を覆うように絶縁膜（図示せず）を形成する。この絶縁膜に対して写真製版加工を行なうことにより、当該絶縁膜を部分的に除去する。この結果、開口部が形成された絶縁膜３１（図９参照）を得ることができる。絶縁膜３１（図９参照）の開口部は、電極３５ａ、３５ｂの表面を部分的に露出させるものである。このようにして、図９に示すような構造を得る。なお、図示していないが基材７の裏面には複数の他の電極が、その表面を絶縁膜３１の他の開口部を介して露出させるように形成されている。
次に、図１０に示すように、半導体素子４と基板３とを電気的に接続する。具体的には、半導体素子４の信号電極４１ａ、４１ｂ、電源電極４２およびグランド電極４３と、基板３の電極３４ａ、３４ｂ、受動素子２を構成する上電極２２および下電極２３とを接続する。これらの電極間の接続には、当該電極同士をはんだまたは導電性接着剤などの接合材で直接接続するフリップチップ接続を用いる。このようにして、図１０に示すような構造を得る。
この後、基材７の裏面側の電極３５ａ、３５ｂにバンプ３６（図１参照）を接続する。このようにして、図１に示すような半導体装置を得ることができる。
また、図２に示した電子機器５０を製造する場合、さらにマザーボード５（図２参照）を準備する。当該マザーボード５上の電極５１ａ、５１ｂ（図２参照）と半導体装置１のバンプ３６とが重なるように半導体装置１を配置し、バンプ３６と当該電極５１ａ、５１ｂとを接続することにより、図２に示した電子機器を得ることができる。
（実施の形態２）
図１１は、本発明による電子機器の実施の形態２を示す断面模式図である。図１１を参照して、本発明による電子機器の実施の形態２を説明する。
図１１に示すように、電子機器５０は基本的には図２に示した本発明による電子機器の実施の形態１と類似する構造を備えるが、その構成要素である半導体装置１の構造が異なる。すなわち、図１１に示した電子機器５０を構成する半導体装置１は、基板３と、この基板３上に接続された半導体パッケージ６とからなる。半導体パッケージ６は、半導体素子４を備えた基板を樹脂などにより封止し、その樹脂から外部に外部接続用の電極を配置したものである。具体的に、半導体パッケージ６は、その下部表面に複数の電極パッド６４が配置されている。この電極パッド６４は、それぞれ半導体素子４の信号電極、電源電極、グランド電極などに電気的に接続されるものである。そして、この電極パッド６４のそれぞれには、信号電極バンプ６１ａ、６１ｂ、電源電極バンプ６２、グランド電極バンプ６３が接続固定されている。
半導体装置１の基板３を構成する基材７の上部表面（半導体パッケージ６と対向する表面）には、電極３４ａ、３４ｂと受動素子２とが形成されている。受動素子２は、基材７の表面上に形成された下電極２３と、この下電極上に配置された誘電体２１と、誘電体２１上に配置された上電極２２とからなる。すなわち受動素子２はコンデンサとして作用する。このような電極３４ａ、３４ｂおよび受動素子２は、本発明による電子機器の実施の形態１を構成する半導体装置１（図２参照）における電極３４ａ、３４ｂ（図２参照）および受動素子２（図２参照）と同様の製造工程により製造することができる。なお、基材７の表面には図１に示した半導体装置１と同様に絶縁膜３７が形成されている。
そして、基材７には、電極３４ａ、３４ｂおよび下電極２３と重なる位置に穴３２ａ〜３２ｃが形成されている。穴３２ａ〜３２ｃの内部には、導電体３３ａ〜３３ｃがそれぞれ充填されている。基材７の裏面側（半導体パッケージ６と対向する面とは反対側に位置する面側）には、穴３２ａ〜３２ｃと重なる位置に電極３５ａ〜３５ｃが形成されている。電極３５ａは、導電体３３ａを介して下電極２３と電気的に接続されている。また、電極３５ｂは、導電体３３ｂを介して電極３４ｂと電気的に接続されている。また、電極３５ｃは、導電体３３ｃを介して電極３４ａと電気的に接続されている。
また、図示しない他の領域にも導電体が内部に充填された穴が形成されている。当該導電体は、基材７の表面側に位置する他の電極、あるいは受動素子２の上電極２２などと電気的に接続されている。そして、この他の導電体と電気的に接続するように、基材７の裏面上には電極３５ｄが形成されている。この電極３５ａ〜３５ｄには、導電体からなるバンプ３６がそれぞれ接続されている。
このような基板３に、半導体パッケージ６が接続固定されている。具体的には、半導体パッケージ６の信号電極バンプ６１ａ、６１ｂがそれぞれ基板３の表面の電極３４ａ、３４ｂと接続されている。また、半導体パッケージ６の電源電極バンプ６２は受動素子２の上電極２２と電気的に接続されている。また半導体パッケージ６のグランド電極バンプ６３は、基板３の表面に形成された受動素子２の下電極２３と電気的に接続されている。
そして、この半導体装置１は、マザーボード５に接続固定されている。具体的には、マザーボード５の表面に形成された電極５１ａ〜５１ｄと、バンプ３６とがそれぞれ接続されることにより、マザーボード５へ半導体装置１が実装されている。
このような半導体装置１を用いた、図１１に示した電子機器５０によっても、図２に示した電子機器５０と同様の効果を得ることができる。
また、図１１に示すように、半導体装置１を構成する基板３に接続される半導体素子４（図１参照）に代えて、半導体パッケージ６を用いることで、当該半導体パッケージ６を基板３に接続して半導体装置１を構成する前に半導体パッケージ６に対してバーンインテストを実施することが可能になる。この結果、基板３に接続される前に、半導体パッケージ６（すなわち半導体パッケージ６を構成する半導体素子）における不良の発生の有無の判定が可能になる。したがって、半導体装置１を完成した後で、当該半導体装置１が不良品であることが判明するといったことを避けることができるので、製造工程の無駄を省くことができるとともに、最終的な製品の歩留りを向上させることができる。
図１２は、図１１に示した本発明による電子機器の実施の形態２の第１の変形例を示す断面模式図である。図１２を参照して、本発明による電子機器の実施の形態２の第１の変形例を説明する。
図１２に示すように、本発明による電子機器の実施の形態２の第１の変形例は、基本的には図１１に示した電子機器５０と同様の構造を備えるが、半導体装置１において半導体パッケージ６と基板３との間に樹脂１０が充填されている点が異なる。この結果、図１１に示した電子機器と同様の効果を得ることができると共に、半導体パッケージ６と基板３との接続部の信頼性を向上させることができる。
図１３は、本発明による電子機器の実施の形態２の第２の変形例を示す断面模式図である。図１３を参照して、本発明による電子機器の実施の形態２の第２の変形例を説明する。
図１３に示した電子機器は、基本的には図１２に示した電子機器と同様の構造を備えるが、半導体パッケージ６が複数の半導体素子４ａ、４ｂを備える点が異なる。このように、複数の半導体素子４ａ、４ｂを備える半導体パッケージ６を用いて半導体装置１を構成する場合であっても、上述した図１２に示した電子機器と同様の効果を得ることができる。
（実施の形態３）
図１４は、本発明による電子機器の実施の形態３を示す断面模式図である。図１４を参照して、本発明による電子機器の実施の形態３を説明する。
図１４に示した電子機器５０は、基本的には図１２に示した電子機器と類似する構造を備えるが、電子機器５０を構成する半導体装置１の構成が異なっている。以下、具体的に説明する。
図１４に示した電子機器５０は、マザーボード５と、このマザーボード５上に実装された半導体装置１とからなる。半導体装置１は、基板３と、この基板３上に接続された半導体パッケージ６とを含む。半導体パッケージ６は、その内部に図示しない半導体素子を備えている。また、半導体パッケージ６の下部表面には、上述した半導体素子と電気的に接続された複数の電極パッド６４が形成されている。これら複数の電極パッド６４は、それぞれ半導体素子の信号電極、電源電極およびグランド電極に接続されている。また、この電極パッド６４には、それぞれ信号電極バンプ６１ａ、６１ｂ、電源電極バンプ６２およびグランド電極バンプ６３が接続されている。
基板３を構成する基材７では、その表面に絶縁膜３７が形成されている。また、基材７の上部表面（半導体パッケージ６と対向する表面）上には電極３４ａ〜３４ｄが形成されている。そして、この電極３４ａ〜３４ｄと平面的に重なる部分には、基材７にその上部表面から下部表面にまで貫通する穴３２ａ〜３２ｄがそれぞれ形成されている。穴３２ａ〜３２ｄの内部には導電体３３ａ〜３３ｄが充填されている。基材７の裏面（半導体パッケージ６と対向する面とは反対側に位置する面）上において、導電体３３ｄと重なる領域には、受動素子２を構成する上電極２２が形成されている。上電極２２を覆うように誘電体２１が形成されている。誘電体２１を覆うとともに、導電体３３ａと重なる領域にまで延在するように下電極２３が形成されている。導電体３３ｄにより電極３４ｄと上電極２２とは電気的に接続されている。また、導電体３３ａにより電極３４ｃと下電極２３とは電気的に接続されている。なお、ここでは穴３２ｄ（または導電体３３ｄ）の真下位置に誘電体２１を形成したが、誘電体２１を穴３２ｄの真下以外の位置に形成してもよい。
また、基材７の裏面側において、導電体３３ｃと重なる領域には電極３５ｃが形成されている。導電体３３ｃを介して電極３４ａと電極３５ｃとが電気的に接続されている。また、基材７の裏面側において、導電体３３ｂと重なる領域には、電極３５ｂが形成されている。導電体３３ｂを介して、電極３４ｂと電極３５ｂとは電気的に接続されている。電極３５ｂ、３５ｃおよび下電極２３には、それぞれ導電体からなるバンプ３６が接続されている。
そして、基板３の表面に形成された電極３４ａ〜３４ｄのそれぞれに半導体パッケージ６の信号電極バンプ６１ａ、６１ｂ、電源電極バンプ６２およびグランド電極バンプ６３が接続されることにより、基板３に対して半導体パッケージ６が接続固定される。半導体パッケージ６と基板３との間には、樹脂１０が充填される。このようにして、半導体装置１が形成される。
そして、半導体装置１のバンプ３６が、それぞれマザーボード５の表面に形成された電極５１ａ〜５１ｃと接続されることにより、半導体装置１がマザーボード５上に実装される。このようにして、図１４に示す電子機器５０が構成される。
図１４に示した電子機器５０によれば、本発明による電子機器の実施の形態２と同様の効果を得られる。さらに、図１４に示した電子機器５０の半導体装置１では、基板３を構成する基材７の裏面に受動素子２が形成されている。このため、基板３に半導体パッケージ６を接続した後に受動素子２の特性を調整することが可能となる。この結果、半導体装置１において基板３に半導体パッケージ６を接続した状態で、半導体装置１の特性を最適化することが可能となるため、結果的に半導体装置１の特性を向上させることができる。なお、受動素子２の調整はレーザ加工やその他の加工方法を用いて行なうことができる。
図１５は、図１４に示した本発明による電子機器の実施の形態３の第１の変形例を示す断面模式図である。図１５を参照して、本発明による電子機器の実施の形態３の第１の変形例を説明する。
図１５に示した電子機器は、基本的には図１４に示した電子機器５０と同様の構造を備えるが、半導体装置１を構成する基板３に接続されるのが半導体パッケージ６（図１４参照）ではなく半導体素子４である点が異なる。すなわち、図１５に示した電子機器５０を構成する半導体装置１では、基板３を構成する基材７の表面に形成された電極３４ａ、３４ｂに、それぞれ半導体素子４の表面に形成された信号電極４１ａ、４１ｂが接続されている。また、基板３の表面に形成された電極３４ｃ、３４ｄには、それぞれ半導体素子４の表面に形成されたグランド電極４３および電源電極４２が接続されている。
このようにしても、基板３に半導体素子４を接続した後で、基板３の裏面側に位置する受動素子２の特性を調整することができるため、結果的に半導体装置１の電気的な特性を最適化できる。この結果、電子機器５０の性能を向上させることが可能となる。
なお、図１５に示した半導体装置１においては、半導体素子４と基板３との間に樹脂を充填してもよい。
図１６は、図１４に示した本発明による電子機器の実施の形態３の第２の変形例を示す断面模式図である。図１６を参照して、本発明による電子機器の実施の形態３の第２の変形例を説明する。
図１６に示した電子機器５０は、基本的には図１４に示した電子機器５０と同様の構造を備えるが、当該電子機器５０を構成する半導体装置１の構成が異なる。具体的には、半導体装置１を構成する基板３の上部表面上に接合材１１を介して半導体素子４が接続固定されている。半導体素子４の上部表面には信号電極４１ａ、４１ｂ、電源電極４２およびグランド電極４３が形成されている。
また、半導体装置１を構成する基板３では、半導体素子４を接合する部分を避けるように、半導体素子４が配置される領域の周囲に電極３４ａ〜３４ｄが配置されている。電極３４ａと重なる領域には、基板３を構成する基材７の上部表面から裏面にまで貫通する穴３２ｃが形成されている。電極３４ｂと重なる領域には、基材７の表面から裏面にまで貫通する穴３２ｂが形成されている。また、電極３４ｃ、３４ｄと重なる領域には、それぞれ基材７の上部表面から裏面にまで貫通する穴３２ａ、３２ｄが形成されている。
穴３２ａ〜３２ｄの内部には導電体３３ａ〜３３ｄがそれぞれ充填されている。基材７の裏面には、導電体３３ｂ、３３ｃとそれぞれ電気的に接続された状態となっている電極３５ｂ、３５ｃが形成されている。電極３５ｂは、導電体３３ｂを介して電極３４ｂと電気的に接続される。また、電極３５ｃは、導電体３３ｃを介して電極３４ａと電気的に接続される。
また、基材７の裏面上には穴３２ｄと重なる領域に上電極２２が形成されている。上電極２２は導電体３３ｄと電気的に接続されている。上電極２２を覆うように誘電体２１が形成されている。誘電体２１を覆うとともに、穴３２ａが形成された領域にまで延在し、導電体３３ａと電気的に接続するように下電極２３が形成されている。上電極２２は、導電体３３ｄを介して電極３４ｄと電気的に接続されている。下電極２３は、導電体３３ｃを介して電極３４ｃと電気的に接続されている。上電極２２、下電極２３および誘電体２１により受動素子２が構成される。電極３５ｂ、３５ｃおよび下電極２３にはそれぞれ導電体からなるバンプ３６が接続されている。
基板３の上部表面上に接続された半導体素子４の信号電極４１ａ、４１ｂは、それぞれ基板３の電極３４ａ、３４ｂと接続ワイヤ１２により接続されている。また、半導体素子４の上部表面に形成された電源電極４２は、基板３を構成する基材７の表面に形成された電極３４ｄと接続ワイヤ１２により電気的に接続されている。また、半導体素子４の上部表面に形成されたグランド電極４３は、接続ワイヤ１２を介して基板３の表面に形成された電極３４ｃと電気的に接続される。
そして、このような構成の半導体装置１は、マザーボード５上に形成された電極５１ａ〜５１ｃとバンプ３６とをそれぞれ接続することにより、マザーボード５上に実装される。
このような電子機器５０においても、その電子機器５０を構成する半導体装置１では、基板３に半導体素子４を実装した後で、基板３の裏面側に形成された受動素子２の電気的な特性を調整することができる。この結果、図１４に示した電子機器５０と同様の効果を得ることができる。
上述した本発明に従った半導体装置の特徴的な構成を要約すれば、この発明に従った半導体装置１は、基板３と、当該基板３に電気的に接続される半導体素子４とを備える。基板３は、基材７と薄膜からなる受動素子２と端子電極としての電極３５ａ〜３５ｄとを含む。受動素子２は基材７の表面（上部表面または裏面）に形成される。電極３５ａ〜３５ｄは、外部出力用の端子電極であって、基材７の表面に形成されている。なお、ここで基材７の表面とは、基材７の上部表面と下部表面（裏面）との両方を含む基材７の外周表面を意味する。
このようにすれば、薄膜からなる受動素子２はその厚さを数μｍから数十μｍと薄くできることから、小型化を図ることが可能であるため、半導体装置１のサイズを小型化できる。また、図１などに示すように受動素子２としてコンデンサを用いる場合には、当該コンデンサの誘電体２１として高誘電率の材料を用いることにより、コンデンサの面積も小さくできる。この結果、半導体装置１をより小型化することができる。なお、受動素子２としては、コンデンサ以外の薄膜を用いて形成できる任意の素子（たとえば、抵抗素子、コイル素子など）を用いることができる。
また、このようなサイズの小さな、薄膜からなる受動素子２は、半導体素子４の極めて近傍（たとえば、半導体素子４の電源電極４２およびグランド電極４３近傍）に配置することができる。このため、半導体素子４から受動素子２までの接続導電線の経路長を短くできるので、半導体素子４のスイッチングに伴うノイズを低減することができる。この結果、半導体装置１において高速の信号伝送が可能になるため、高性能な半導体装置１を実現できる。
上記半導体装置１において、半導体素子４は、パッケージされた状態で（つまり、図１１〜図１３に示すように半導体パッケージ６として）基板３に接続されていてもよい。
この場合、パッケージされた半導体素子４（具体的には半導体パッケージ６）はいわゆるバーンインテストなどの試験を行なうことが可能であるため、当該試験によって基板３に設置するまえにあらかじめ半導体素子４の良品と不良品との判別を行なうことができる。このため、基板３に半導体素子４を設置して半導体装置１が完成した後で、半導体素子４（あるいは半導体パッケージ６）の不良により半導体装置１または当該半導体装置１を用いた電子機器５０（図１１参照）が不良品となる可能性を低減できる。つまり、半導体装置１または電子機器５０の良品歩留りを向上させることができる。
また、図１４〜図１６に示すように、上記半導体装置１において、受動素子２は、基板３の表面において半導体素子４が接続された一方表面部分（上部表面）とは反対側に位置する他方表面部分（裏面）に形成されていてもよい。この場合、基板３に半導体素子４を接続した後であっても、基板３の裏面において受動素子２を露出した状態とすることができる。このため、基板３に半導体素子４を接続した状態で、受動素子２に対する加工を行なうことができる。つまり、基板３に半導体素子４を接続した状態で、受動素子２を加工することにより当該受動素子２の特性の調整を行なうことができる。
上記半導体装置１において、受動素子２は薄膜からなる電極としての上電極２２および下電極２３を含んでいてもよく、半導体素子４は基板３と接続するための素子電極としての電源電極４２およびグランド電極４３を含んでいてもよい。図１に示すように、上記半導体装置１において、半導体素子４の電源電極４２およびグランド電極４３は受動素子２の上電極２２および下電極２３に直接接続されていてもよい。つまり、半導体素子４の電源電極４２およびグランド電極４３との間を直接的に接続するように受動素子２（コンデンサ）が設けられていてもよい。
この場合、受動素子２上に重なるように半導体素子４を配置することができるので、受動素子２と半導体素子４とが平面的に重ならないように配置される場合より、半導体装置１の小型化を図ることができる。さらに、受動素子２の電極（上電極２２および下電極２３）と半導体素子４の素子電極（電源電極４２およびグランド電極４３）とを直接接続するので、受動素子２と半導体素子４との間の信号が送受信される導電路の長さを短くすることができる。この結果、半導体装置１におけるスイッチングノイズを効果的に低減できる。
なお、直接接続されるとは、素子電極（電源電極４２およびグランド電極４３）が受動素子２の電極（上電極２２および下電極２３）に重なるように配置され、直接接触した状態、さらには素子電極（電源電極４２およびグランド電極４３）と受動素子２の電極（上電極２２および下電極２３）との間にはんだなどの導電性の接合材が介在する場合も含まれる。
上記半導体装置１において、基板３を構成する基材７はシリコン基板であってもよい。この場合、シリコンは熱伝導が良好な材料であるため、半導体素子４から発生し、基板３に伝わった熱を基板３において効率的に放散することができる。つまり、半導体素子４の温度が異常に上昇する可能性を低減できる。また、シリコンにより比較的薄い膜厚の基板３を形成することが可能であるため、半導体装置１の薄型化、小型化が可能になる。
また、シリコン基板を用いれば平坦性が良好な基板３を製造することが可能であるため、薄い（たとえば厚さが数μｍの）誘電体２１や上電極２２、下電極２３となる導電体などの薄膜を形成する基材７としてシリコン基板は適している。
この発明に従った電子機器５０は、上記半導体装置１と、端子（電極５１ａ〜５１ｄ）を含む装置基板（マザーボード５）とを備える。当該電子機器５０においては、端子（電極５１ａ〜５１ｄ）に半導体装置１の端子電極（電極３５ａ〜３５ｄ）が接続固定されることにより、装置基板（マザーボード５）に半導体装置１が接続されている。
このように、小型化され、スイッチングノイズが低減されることで高速な信号伝送が可能となった半導体装置１を装置基板としてのマザーボード５に接続固定（実装）することにより、小型化および高性能化を図った電子機器５０を実現できる。
この発明に従った半導体装置１の製造方法は、図５に示すように基板３（図１参照）を構成する基材７を準備する工程と、図７に示すように基材７の表面に薄膜からなる受動素子２を形成する工程と、図９に示すように、基材７の表面（裏面）に、外部出力用の端子電極（電極３５ａ、３５ｂ）を形成する工程と、図１０に示すように、基材７の表面（上部表面）上に半導体素子４を接続固定する工程とを備える。半導体素子４を接続固定する工程では、基材７の表面に形成された受動素子２と電気的に接続されるように、基材７の表面上に半導体素子４が接続固定される。このようにすれば、本発明に従った半導体装置１を容易に得ることができる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
本発明による半導体装置の実施の形態１を示す断面模式図である。 本発明による電子機器の実施の形態１を示す断面模式図である。 本発明による電子機器の実施の形態１の第１の変形例を示す断面模式図である。 本発明による電子機器の実施の形態１の第２の変形例を示す断面模式図である。 図１に示した半導体装置の製造方法の第１工程を示す断面模式図である。 図１に示した半導体装置の製造方法の第２工程を示す断面模式図である。 図１に示した半導体装置の製造方法の第３工程を示す断面模式図である。 図１に示した半導体装置の製造方法の第４工程を示す断面模式図である。 図１に示した半導体装置の製造方法の第５工程を示す断面模式図である。 図１に示した半導体装置の製造方法の第６工程を示す断面模式図である。 本発明による電子機器の実施の形態２を示す断面模式図である。 本発明による電子機器の実施の形態２の第１の変形例を示す断面模式図である。 本発明による電子機器の実施の形態２の第２の変形例を示す断面模式図である。 本発明による電子機器の実施の形態３を示す断面模式図である。 本発明による電子機器の実施の形態３の第１の変形例を示す断面模式図である。 本発明による電子機器の実施の形態３の第２の変形例を示す断面模式図である。
符号の説明
１ 半導体装置、２ 受動素子、３ 基板、４，４ａ，４ｂ 半導体素子、５ マザーボード、６ 半導体パッケージ、７ 基材、１０ 樹脂、１１ 接合材、１２ 接続ワイヤ、２１ 誘電体、２２ 上電極、２３ 下電極、３１ 絶縁膜、３２ａ〜３２ｄ 穴、３３ａ〜３３ｄ 導電体、３４ａ〜３４ｄ，３５ａ〜３５ｄ，５１ａ〜５１ｄ 電極、３６ バンプ、３７ 絶縁膜、４１ａ，４１ｂ 信号電極、４２ 電源電極、４３ グランド電極、５０ 電子機器、６１ａ，６１ｂ 信号電極バンプ、６２ 電源電極バンプ、６３ グランド電極バンプ、６４ 電極パッド。

Claims (7)

  1. 基板と、
    前記基板に電気的に接続される半導体素子とを備え、
    前記基板は、
    基材と、
    前記基材の表面に形成された薄膜からなる受動素子と、
    前記基材の前記表面に形成された外部出力用の端子電極とを含む、半導体装置。
  2. 前記半導体素子は、パッケージされた状態で前記基板に接続されている、請求項１に記載の半導体装置。
  3. 前記受動素子は、前記基板の前記表面において前記半導体素子が接続された一方表面部分とは反対側に位置する他方表面部分に形成されている、請求項１または２に記載の半導体装置。
  4. 前記受動素子は薄膜からなる電極を含み、
    前記半導体素子は前記基板と接続するための素子電極を含み、
    前記半導体素子の前記素子電極は前記受動素子の前記電極に直接接続されている、請求項１または２に記載の半導体装置。
  5. 前記基板を構成する前記基材はシリコン基板である、請求項１〜４のいずれか１項に記載の半導体装置。
  6. 請求項１〜５のいずれか１項に記載の半導体装置と、
    端子を含む装置基板とを備え、
    前記端子に前記半導体装置の端子電極が接続固定されることにより、前記装置基板に前記半導体装置が接続されている、電子機器。
  7. 基板を構成する基材を準備する工程と、
    前記基材の表面に薄膜からなる受動素子を形成する工程と、
    前記基材の前記表面に、外部出力用の端子電極を形成する工程と、
    前記受動素子と電気的に接続されるように、前記基材の前記表面上に半導体素子を接続固定する工程とを備える、半導体装置の製造方法。
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