KR20180077046A - 반도체 장치 - Google Patents

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KR20180077046A
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KR
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electrode
wiring
terminal
conduction path
capacitor
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Application number
KR1020170177946A
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요시아끼 사또
슈우이찌 가리야자끼
가즈유끼 나까가와
Original Assignee
르네사스 일렉트로닉스 가부시키가이샤
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Publication date
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Abstract

반도체 장치의 신뢰성을 향상시킨다.
반도체 장치는, 제1 면 및 제1 면의 반대측의 제2 면을 구비하는 배선 기판(2)과, 배선 기판(2)에 내장되고, 제1 전극(31) 및 제2 전극(32)을 갖는 칩 콘덴서(3)와, 제1 면에 배치된 제1 단자 Vd21 및 제2 단자 Tpd와, 제2 면에 배치된 제3 단자 Vd22를 갖는다. 또한, 반도체 장치는, 제1 단자 Vd21과 제3 단자 Vd22를 접속하는 제1 도통 경로(Ps1, 2TW, Ps2)와, 제1 단자 Vd21과 제1 전극(31)을 접속하는 제2 도통 경로 Ps3과, 제3 단자 Vd22와 제1 전극(31)을 접속하는 제3 도통 경로 Ps4와, 제2 단자 Tpd와 제1 전극(31)을 접속하는 제4 도통 경로 Ps5를 갖는다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 예를 들어 칩 콘덴서를 내장한 배선 기판 상에 반도체 칩을 탑재한 반도체 장치에 관한 것이다.
일본 특허 공개 제2015-18851호 공보(특허문헌 1)에는, 칩 커패시터를 내장한 전자 부품 내장 기판 상에 반도체 칩을 탑재한 반도체 장치가 기재되어 있다.
일본 특허 공개 제2015-18851호 공보
일본 특허 공개 제2015-18851호 공보(특허문헌 1)의 도 8에는, 코어 배선 기판(2)의 개구부(2a)에 칩 커패시터(40)를 내장한 구조가 개시되어 있다. 도 8에 있어서, 칩 커패시터(40)의 한쪽의 접속 단자(42)는, 전자 부품 내장 기판(1)의 상면측의 제3 배선층(24) 및 하면측의 제3 배선층(24)에 접속되어 있다. 바꾸어 말하면, 상면측의 제3 배선층(24)은, 칩 커패시터(40)의 한쪽의 접속 단자(42)를 통하여, 하면측의 제3 배선층(24)에 접속되어 있다(「도통 경로 1」이라고 칭함). 또한, 상면측의 제3 배선층(24)은, 코어 배선 기판(2)에 형성된 스루홀 도금층(20a)을 통하여, 하면측의 제3 배선층(24)에 접속되어 있다(「도통 경로 2」라고 칭함). 즉, 상면측의 제3 배선층(24)과 하면측의 제3 배선층(24)은, 도통 경로 1 및 2에 의해 병렬 접속되어 있다.
본원 발명자의 검토에 의해, 상기 구조에서는, 도통 경로 1에 접속 불량이 발생한 경우, 그 불량 검출이 곤란하고, 칩 커패시터(40)의 접속 신뢰성을 확보할 수 없음이 판명되었다. 즉, 상면측의 제3 배선층(24)과 하면측의 제3 배선층(24)의 사이의 도통 시험을 실시해도, 도통 경로 2가 존재하기 때문에, 도통 경로 1의 접속 불량을 검출할 수 없다. 바꾸어 말하면, 상면측의 제3 배선층(24)과 접속 단자(42)의 사이, 및 하면측의 제3 배선층(24)과 접속 단자(42)의 사이의 양쪽에 단선이 있는 경우, 칩 커패시터(40)가 기능하지 않아, 전자 부품 내장 기판(1) 상에 반도체 칩(60)을 탑재한 반도체 장치의 신뢰성이 저하된다.
또한, 칩 커패시터(40)의 접속 불량을 검출하는 방법으로서, 상면측의 제3 배선층(24)과 하면측의 제3 배선층(24)의 사이의 용량값을 측정하는 방법도 있다. 그러나, 예를 들어 디커플링 콘덴서 등인 경우, 전원 전위 배선과 기준 전위 배선의 사이에, 복수개(예를 들어, 10개)의 칩 커패시터(예를 들어, 용량값 1μF)를 병렬 접속하고 있고, 개개의 칩 커패시터가 용량값의 변동(예를 들어, ±0.2μF)을 갖고 있다. 복수개의 칩 커패시터의 합계 용량값(10±2μF)의 변동 범위(±2μF)가, 개개의 칩 커패시터의 용량값(1μF)보다 크기 때문에, 예를 들어 하나의 칩 커패시터의 접속 불량을 검출하는 것은 곤란하다.
따라서, 칩 콘덴서(상기의 칩 커패시터)를 내장한 배선 기판 상에 반도체 칩을 탑재한 반도체 장치의 신뢰성의 향상이 요구되고 있다.
그 밖의 과제와 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
일 실시 형태에 따른 반도체 장치는, 제1 면 및 제1 면의 반대측의 제2 면을 구비하는 배선 기판과, 제1 칩 전극 및 제2 칩 전극을 구비하고, 배선 기판에 탑재된 반도체 칩과, 배선 기판에 내장되고, 제1 전극 및 제2 전극을 갖는 칩 콘덴서와, 제1 면에 배치된 제1 단자 및 제2 단자와, 제2 면에 배치된 제3 단자를 갖는다. 또한, 반도체 장치는, 제1 단자와 제3 단자를 접속하는 제1 도통 경로와, 제1 단자와 제1 전극을 접속하는 제2 도통 경로와, 제3 단자와 제1 전극을 접속하는 제3 도통 경로와, 제2 단자와 제1 전극을 접속하는 제4 도통 경로를 갖는다.
상기 일 실시 형태에 따르면, 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 1은, 본 실시 형태의 반도체 장치의 회로의 구성예를 도시하는 설명도이다.
도 2는, 본 실시 형태의 반도체 장치의 상면도이다.
도 3은, 도 2에 도시하는 반도체 장치의 하면도이다.
도 4는, 도 2에 도시하는 반도체 장치의 상면측에서 본 투시 평면도이다.
도 5는, 도 4의 A-A선을 따른 단면도이다.
도 6은, 복수의 칩 콘덴서 중 하나를 도시하는 평면도이다.
도 7은, 도 6의 B-B선을 따른 단면도이다.
도 8은, 본 실시 형태의 반도체 장치의 제조 공정을 도시하는 프로세스 흐름도이다.
도 9는, 본 실시 형태의 반도체 장치의 제조 공정 중의 배선 기판의 단면도이다.
도 10은, 도 9에 도시하는 배선 기판의 배선층의 레이아웃도(평면도)이다.
도 11은, 도 9에 도시하는 배선 기판의 배선층의 레이아웃도(평면도)이다.
도 12는, 도 9에 도시하는 배선 기판의 배선층의 레이아웃도(평면도)이다.
도 13은, 도 9에 도시하는 배선 기판의 배선층의 레이아웃도(평면도)이다.
도 14는, 도 9에 도시하는 배선 기판의 배선층의 레이아웃도(평면도)이다.
도 15는, 도 9에 도시하는 배선 기판의 배선층의 레이아웃도(평면도)이다.
도 16은, 도 9에 도시하는 배선 기판의 배선층의 레이아웃도(평면도)이다.
도 17은, 도 9에 도시하는 배선 기판의 등가 회로도이다.
도 18은, 「콘덴서 접속 테스트」공정에 있어서의 양부 판정표이다.
도 19는, 본 실시 형태의 반도체 장치의 제조 공정 중의 단면도이다.
도 20은, 본 실시 형태의 반도체 장치의 제조 공정 중의 단면도이다.
도 21은, 본 실시 형태의 반도체 장치의 제조 공정 중의 단면도이다.
도 22는, 본 실시 형태의 배선 기판의 제조 공정을 도시하는 프로세스 흐름도이다.
도 23은, 배선 기판의 제조 공정 중의 단면도이다.
도 24는, 배선 기판의 제조 공정 중의 단면도이다.
도 25는, 배선 기판의 제조 공정 중의 단면도이다.
도 26은, 배선 기판의 제조 공정 중의 단면도이다.
도 27은, 배선 기판의 제조 공정 중의 단면도이다.
도 28은, 배선 기판의 제조 공정 중의 단면도이다.
도 29는, 배선 기판의 제조 공정 중의 단면도이다.
도 30은, 변형예 1의 반도체 장치의 단면도이다.
도 31은, 변형예 2의 배선 기판의 배선층의 레이아웃도이다.
도 32는, 변형예 3의 전자 장치의 단면도이다.
(본원에 있어서의 기재 형식ㆍ기본적 용어ㆍ용법의 설명)
본원에 있어서, 실시 형태의 기재는, 필요에 따라, 편의상 복수의 섹션 등으로 나누어 기재하지만, 특별히 그렇지 않다는 취지를 명시한 경우를 제외하고, 이들은 서로 독립 별개의 것이 아니며, 기재된 전후를 불문하고, 단일의 예의 각 부분, 한쪽이 다른 쪽의 일부 상세 또는 일부 또는 전부의 변형예 등이다. 또한, 원칙으로서, 동일한 부분은 반복 설명을 생략한다. 또한, 실시 형태에 있어서의 각 구성 요소는, 특별히 그렇지 않다는 취지를 명시한 경우, 이론적으로 그 수에 한정되는 경우 및 문맥에서 명백하게 그렇지 않은 경우를 제외하고, 필수의 것은 아니다.
마찬가지로 실시 형태 등의 기재에 있어서, 재료, 조성 등에 대하여, 「A를 포함하는 X」등이라고 해도, 특별히 그렇지 않다는 취지를 명시한 경우 및 문맥으로부터 명백하게 그렇지 않은 경우를 제외하고, A 이외의 요소를 포함하는 것을 배제하는 것은 아니다. 예를 들어, 성분에 대하여 말하자면, 「A를 주요한 성분으로서 포함하는 X」등의 의미이다. 예를 들어, 「실리콘 부재」등이라고 해도, 순수한 실리콘에 한정되는 것은 아니며, SiGe(실리콘ㆍ게르마늄) 합금이나 그 밖의 실리콘을 주요한 성분으로 하는 다원 합금, 그 밖의 첨가물 등을 포함하는 부재도 포함하는 것임은 말할 필요도 없다. 또한, 금 도금, Cu층, 니켈 도금 등이라고 해도, 그렇지 않다는 취지, 특별히 명시한 경우를 제외하고, 순수한 것뿐만 아니라, 각각 금, Cu, 니켈 등을 주요한 성분으로 하는 부재를 포함하는 것으로 한다.
또한, 특정한 수치, 수량을 언급하였을 때에도, 특별히 그렇지 않다는 취지를 명시한 경우, 이론적으로 그 수에 한정되는 경우 및 문맥으로부터 명백하게 그렇지 않은 경우를 제외하고, 그 특정한 수치를 초과하는 수치여도 되고, 그 특정한 수치 미만의 수치여도 된다.
또한, 실시 형태의 각 도면 중에 있어서, 동일 또는 마찬가지의 부분은 동일 또는 유사한 기호 또는 참조 번호로 나타내고, 설명은 원칙적으로 반복하지 않는다.
또한, 첨부 도면에 있어서는, 오히려, 번잡하게 되는 경우 또는 공극과의 구별이 명확한 경우에는, 단면이라도 해칭 등을 생략하는 경우가 있다. 이것에 관련하여, 설명 등으로부터 명확한 경우 등에는, 평면적으로 폐쇄된 구멍이라도, 배경의 윤곽선을 생략하는 경우가 있다. 또한, 단면이 아니라도, 공극이 아님을 명시하기 위해, 혹은 영역의 경계를 명시하기 위해, 해칭이나 도트 패턴을 하는 경우가 있다.
(실시 형태)
<반도체 장치>
도 1은, 본 실시 형태의 반도체 장치의 회로의 구성예를 도시하는 설명도이다. 도 2는, 본 실시 형태의 반도체 장치의 상면도이다. 도 3은, 도 2에 도시하는 반도체 장치의 하면도이다. 도 4는, 도 2에 도시하는 반도체 장치의 상면측에서 본 투시 평면도이다. 도 5는, 도 4의 A-A선을 따른 단면도이다. 도 6은, 복수의 칩 콘덴서 중 하나를 도시하는 평면도이다. 도 7은, 도 6의 B-B선을 따른 단면도이다.
도 1에 도시하는 바와 같이, 본 실시 형태의 반도체 장치 PKG는, 배선 기판(2)과, 배선 기판(2) 상에 탑재된 반도체 칩(1)을 갖고 있다.
반도체 칩(1)은, 전원 전위(예를 들어, Vdd=3V)가 공급되는 단자 Vd1과, 기준 전위(예를 들어, Vss=0V)가 공급되는 단자 Vs1과, 신호용의 단자 SG1을 각각 복수개 갖고 있다. 반도체 칩(1)의 단자 Vd1, Vs1 및 SG1은, 도 5에 도시하는 패드 전극 PD에 대응하고 있다.
배선 기판(2)은, 도 5에 도시하는 바와 같이, 주면(2a) 및 이면(2b)을 갖고, 주면(2a)측에는, 단자(내부 단자) Vd21, Vs21, Tpd, Tps 및 SG21을 갖는다. 또한, 이면(2b)측에는, 단자(외부 단자) Vd22, Vs22 및 SG22를 갖는다. 단자 Vd21, Vs21, Tpd, Tps 및 SG21은, 도 5에 도시하는 바와 같이, 절연막(솔더 레지스트층) SR1로부터 노출된 영역의 배선 1W에 대응하고, 단자 Vd22, Vs22 및 SG22는, 절연막(솔더 레지스트층) SR2로부터 노출된 영역의 배선 6W에 대응하고 있다. 단, 단자 SG21 및 SG22는, 도 1에만 도시한다.
도 1에 도시하는 바와 같이, 단자 Vd21, Vs21, Tpd, Tps 및 SG21은, 대응하는 단자 Vd1, Vs1, Vd1, Vs1 및 SG1에 접속되어 있다. 도 5에 도시하는 바와 같이, 단자 Vd21, Vs21, Tpd 및 Tps와, 대응하는 단자 Vd1, Vs1, Vd1 및 Vs1는, 돌기 전극(범프 전극) BP에 의해 접속되어 있다. 또한, 도 1에 도시하는 바와 같이, 단자 Vd22는 단자 Vd21에, 단자 Vs22는 단자 Vs21에, 단자 SG22는 단자 SG21에 각각 접속되어 있다. 단자 Vd22와 단자 Vd1을 연결하는 경로를 전원 배선, 단자 Vs22와 단자 Vs1을 연결하는 경로를 접지 배선이라고 칭할 수 있다.
칩 콘덴서(3)는, 전극(31 및 32)을 갖고, 전극(31)은 단자 Vd21 및 Vd22에 접속되고, 전극(32)은 단자 Vs21 및 Vs22에 접속되어 있다. 즉, 칩 콘덴서(3)는, 전원 배선과 접지 배선의 사이에 접속된 디커플링 콘덴서(또는, 전원용 바이패스 콘덴서, 패스콘이라고 칭함)이며, 전원 전압의 변동이나 노이즈의 발생을 방지하는 작용이 있다. 또한, 전극(31)은 단자 Tpd에, 전극(32)은 단자 Tps에 각각 접속되어 있다. 도 1에서는, 하나의 칩 콘덴서(3)만을 도시하고 있지만, 실제로는 도 1에 도시하는 회로 접속을 갖는 칩 콘덴서(3)가, 복수개, 배선 기판(2)에 내장되어 있다(도 4 참조).
도 2에 도시하는 바와 같이, 평면에서 보아, 직사각형 형상의 배선 기판(2)의 주면(2a)의 중앙부에는, 방열판(히트 스프레더, 부재)(4)이 배치되어 있다. 후술하지만, 도 20에 도시하는 바와 같이, 반도체 칩(1)은, 접착층(43)을 통하여 방열판(4)에 접속되어 있다. 방열판(4)은, 반도체 칩(1)이 발생하는 열을, 반도체 장치 PKG의 외부로 방열하는 기능을 갖는다.
도 3에 도시하는 바와 같이, 배선 기판(2)의 이면(2b)에는, 복수의 땜납 볼(땜납재, 외부 단자, 전극, 외부 전극) SB가, 행렬상(어레이상, 매트릭스상)으로 배치되어 있다. 땜납 볼 SB는, 예를 들어 실장 기판(마더보드 또는 중계 기판) 상에, 반도체 장치 PKG를 실장하였을 때, 실장 기판(마더보드, 중계 기판)에 형성된 단자와, 반도체 장치 PKG의 단자 Vd22, Vs22 및 SG22를 접속하는 도전성 부재이다.
도 4에 도시하는 바와 같이, 복수의 칩 콘덴서(3)가 배선 기판(2)에 내장되어 있다. 복수의 칩 콘덴서(3)는, 평면에서 보아, 반도체 칩(1)과 겹치는 영역, 즉 반도체 칩(1)의 하부에 배치되어 있다. 칩 콘덴서(3)가 접속된 전원 배선의 임피던스 저감을 위해서는, 칩 콘덴서(3)를, 반도체 칩(1)과 겹치는 영역에 배치하여, 전원 배선을 짧게 하는 것이 바람직하지만, 칩 콘덴서(3)를, 반도체 칩(1)과 겹치지 않는 영역에 배치할 수도 있다.
도 4에 도시하는 바와 같이, 반도체 칩(1)의 주위에는, 언더 필 수지층(절연층, 절연성 수지)(12)이 배치되어 있다. 언더 필 수지층(12)은, 반도체 칩(1)에 접촉하고, 반도체 칩(1)의 주위를, 연속적으로 둘러싸고 있다. 도 5에 도시하는 바와 같이, 반도체 칩(1)과 배선 기판(2)의 주면(2a)의 사이의 공간은, 언더 필 수지층(12)으로 매립되어 있다. 언더 필 수지층(12)은, 각 돌기 전극 BP와 접촉하고, 각 돌기 전극 BP의 주위를 둘러싸고 있다. 인접하는 돌기 전극 BP 간에 위치하는 언더 필 수지층(12)은, 인접하는 돌기 전극 BP에 접촉하고, 배선 기판(2)의 주면(2a)의 절연층 SR1 및 반도체 칩(1)의 주면(1a)에 접촉하고 있다.
도 5에 도시하는 바와 같이, 배선 기판(2)은, 절연층(코어재, 코어 절연층) 2C, 절연층 IL12, IL23, IL45 및 IL56, 절연막 SR1 및 SR2, 그리고 배선 1W, 2W, 3W, 4W, 5W 및 6W를 갖고 있다. 절연층 2C에는, 칩 콘덴서(3)를 매립하기 위한 개구부(관통 구멍) CBT, 및 스루홀(관통 구멍)(21)이 형성되어 있다. 그리고, 스루홀(21) 내에는, 스루홀 배선 2TW가 형성되어 있고, 스루홀 배선 2TW는, 절연층 2C의 상면(반도체 칩(1)측)에 형성된 배선 3W와, 하면(땜납 볼 SB측)에 형성된 배선 4W를 접속하고 있다. 또한, 절연층 2C의 상면에 형성된 복수의 배선 3W를 통합하여 배선층 WL3이라고 칭한다. 또한, 절연층 2C의 하면에 형성된 복수의 배선 4W를 통합하여 배선층 WL4라고 칭한다. 마찬가지로, 복수의 배선 1W, 2W, 5W 및 6W를, 각각 배선층 WL1, WL2, WL5 및 WL6이라고 칭한다. 복수의 배선 1W는 절연층 IL12와 SR1의 사이에, 복수의 배선 2W는 절연층 IL12와 IL23의 사이에, 복수의 배선 3W는 절연층 IL23과 2C의 사이에, 복수의 배선 4W는 절연층 2C와 IL45의 사이에, 복수의 배선 5W는 절연층 IL45와 IL56의 사이에, 복수의 배선 6W는 절연층 IL56과 SR2의 사이에 각각 형성되어 있다.
여기서, 절연층 2C는, 예를 들어 유리 섬유에 수지를 함침시킨 프리프레그를 포함한다. 그리고, 배선층 WL1, WL2, WL5 및 WL6은, 빌드 업법에 의해 형성된 미세 배선이다. 절연층 IL12, IL23, IL45 및 IL56은, 예를 들어 실리카(SiO2) 등의 필러를 함유하는 에폭시 수지 또는 폴리이미드 수지를 포함하고 있다. 또한, 배선층 WL1, WL2, WL3, WL4, WL5 및 WL6은, 구리(Cu)를 주체로 하는 도체막을 포함하고 있다.
칩 콘덴서(3)는, 그 양단에, 전극(31 및 32)을 갖고, 절연층 2C에 형성된 개구부 CBT에 매립되어 있다.
절연층 2C의 상면, 배선층 WL3, 칩 콘덴서(3)의 상면 전극(31a 및 32a)은, 절연층 IL23으로 덮여 있고, 절연층 IL23에는, 복수의 비아 전극 V23이 매립되어 있다. 비아 전극 V23은, 절연층 IL23 상에 형성된 배선 2W를, 배선 3W, 혹은 상면 전극(31a 또는 32a)에 전기적으로 접속하고 있다. 또한, 배선층 WL2 및 절연층 IL23은, 절연층 IL12로 덮여 있고, 절연층 IL12에는, 복수의 비아 전극 V12가 매립되어 있다. 비아 전극 V12는, 절연층 IL12 상에 형성된 배선 1W를, 배선 2W에 전기적으로 접속하고 있다. 배선 1W 및 절연층 IL12는, 절연층 SR1로 덮여 있고, 절연층 SR1은 복수의 개구 H1을 갖는다. 개구 H1에 의해 노출된 배선 1W의 일부의 영역이 단자 Vd21, Tpd, Tps 및 Vs21이다. 단자 Vd21, Tpd, Tps 및 Vs21은, 돌기 전극 BP를 통하여, 반도체 칩(1)의 주면(1a)에 형성된 패드 전극 PD에 접속되어 있다.
또한, 절연층 2C의 하면, 배선층 WL4, 그리고 칩 콘덴서(3)의 하면 전극(31b 및 32b)은, 절연층 IL45로 덮여 있고, 절연층 IL45에는, 복수의 비아 전극 V45가 매립되어 있다. 비아 전극 V45는, 절연층 IL45의 밑에 형성된 배선 5W를, 배선 4W 혹은 하면 전극(31b 또는 32b)에 전기적으로 접속하고 있다. 또한, 배선층 WL5 및 절연층 IL45는, 절연층 IL56으로 덮여 있고, 절연층 IL56에는, 복수의 비아 전극 V56이 매립되어 있다. 비아 전극 V56은, 절연층 IL56의 밑에 형성된 배선 6W를, 배선 5W에 전기적으로 접속하고 있다. 배선 6W 및 절연층 IL56은, 절연층 SR2로 덮여 있고, 절연층 SR2는 복수의 개구 H2를 갖는다. 개구 H2에 의해 노출된 배선 6W의 일부의 영역이 단자 Vd22 및 Vs22이며, 단자 Vd22 및 Vs22에는, 도체층(22)을 통하여, 땜납 볼 SB가 접속되어 있다. 또한, 배선층 WL4, WL5 및 WL6, 절연층 IL45, IL56 및 SR2, 그리고 땜납 볼 SB의 상하 관계를, 도 5의 지면의 하방을 위로 하여 표현하는 경우도 있다. 예를 들어, 배선층 WL5는, 절연층 IL45 상에 형성되어 있다고 할 수도 있다. 또한, 도 5(후술하는 도 30을 포함함)에 있어서, 도체층(22)은, 예를 들어 배선층 WL6에 형성된 니켈(Ni)막과 배선 WL6의 구리(Cu)와 땜납 볼 SB의 땜납의 합금층을 나타내고 있다. 단, 배선층 WL6에 직접 땜납 볼 SB를 탑재해도 되며, 그 경우에는, 도체층(22)은, 계면에 형성된 구리(Cu)와 땜납의 합금층을 나타내고 있다. 또한, 후술하는 도 9 및 도 29는, 땜납 볼 SB 형성 전의 상태를 도시하고 있기 때문에, 도체층(22)은, 상기 합금층이 형성되기 전의 니켈(Ni)막을 나타내고 있다.
여기서, 전극(31 및 32), 배선층 WL1, WL2, WL3, WL4, WL5 및 WL6, 스루홀 배선 2TW, 플러그 전극 V12, V23, V45 및 V56, 돌기 전극 BP, 패드 전극 PD, 도체층(22), 그리고 땜납 볼 SB는, 도전성 부재를 포함한다. 또한, 절연층 2C, 절연층 IL12, IL23, IL45 및 IL56, 절연층 SR1 및 SR2, 그리고 언더 필 수지층(12)은, 절연성 부재를 포함한다.
도 5에 도시하는 바와 같이, 칩 콘덴서(3)의 한쪽의 전극(31)에는, 단자 Vd21과 단자 Vd22가 접속되어 있고, 단자 Vd21은, 스루홀 배선 2TW를 통하여, 단자 Vd22에 접속되어 있다. 즉, 후술하는 도 17에 있어서, 단자 Vd21(A)와 단자 Vd22(B)는, 도통 경로 Ps1과 스루홀 배선 2TW와 도통 경로 Ps2를 통과하는 도통 경로 1과, 도통 경로 Ps3과 전극(31)과 도통 경로 Ps4를 통과하는 도통 경로 2에 의해 접속되어 있다. 본 실시 형태에서는, 또한 전극(31)에 도통 경로 Ps5를 통하여 전기적으로 접속된 단자 Tpd를 설치함으로써, 도통 경로 Ps3 또는 도통 경로 Ps4와 도통 경로 Ps5를 통해 전기적으로 접속이 취해져 있음을 확인할 수 있기 때문에, 반도체 장치 PKG의 신뢰성을 향상시킬 수 있다. 또한, 검사 방법에 대해서는, 후술한다.
또한, 칩 콘덴서(3)의 다른 쪽의 전극(32)에 대해서도, 상기와 마찬가지로, 단자 Tps를 설치함으로써, 칩 콘덴서(3)의 접속 검사가 가능하게 된다.
또한, 칩 콘덴서(3)의 한쪽의 전극(31)에 접속된 단자 Tpd와, 다른 쪽의 전극(32)에 접속된 단자 Tps를, 인접하여 배치하고, 인접하는 2개의 돌기 전극 BP를 통하여, 반도체 칩(1)의 인접하는 2개의 패드 전극 PD(바꾸어 말하면, 단자 Vd1과 단자 Vs1)에 접속함으로써, 전원 배선의 임피던스를 저감할 수 있고, 전원 전압의 변동 및 노이즈를 저감할 수 있다. 또한, 인접하는 2개의 단자, 돌기 전극, 또는 패드 전극이란, 그들 2개의 단자, 2개의 돌기 전극, 또는 2개의 패드 전극의 사이에, 다른 단자, 돌기 전극, 또는 패드 전극이 존재하지 않음을 의미한다.
또한, 칩 콘덴서(3)의 단선 검출을 하기 위한 단자 Tpd 및 Tps를, 배선 기판(2)의 주면(2a)측(바꾸어 말하면, 반도체 칩(1)의 탑재면측)에 설치함으로써, 배선 기판(2)이 대형화하는 것을 방지할 수 있다. 땜납 볼 SB의 직경(폭)은, 돌기 전극 BP의 직경(폭)보다 크고, 배선 기판(2)의 이면측은, 주면측에 비하여, 빈 공간이 적기 때문이다.
또한, 단자 Tpd 및 Tps를, 돌기 전극 BP를 통하여 반도체 칩(1)의 단자 Vd1 및 Vs1에 접속하고 있으므로, 언더 필 수지층(12)에 보이드(공공)가 형성되는 것을 방지할 수 있다. 단자 Tpd 및 Tps 상에 돌기 전극 BP를 설치하지 않은 경우, 단자 Tpd 및 Tps가 존재하는 데, 돌기 전극 BP가 존재하지 않는 영역이 생겨 버린다. 즉, 단자 Tpd 및 Tps를 포함하는 영역에서는, 돌기 전극 BP가 등피치로 배치된 영역에 비하여, 돌기 전극 BP의 간격이 크게 되어 버린다. 이와 같이, 돌기 전극 BP의 배치 피치가 상이한 영역이 존재하면, 언더 필 수지층(12)을 충전할 때 보이드가 발생하기 쉬워진다.
도 6에 도시하는 바와 같이, 칩 콘덴서(3)는, 평면에서 보아 사각형(직사각형)을 이룬다. 또한, 칩 콘덴서(3)는, 2개의 긴 변(긴 측면) 3LS와, 2개의 짧은 변(짧은 측면) 3SS를 갖는다. 또한, 칩 콘덴서(3)는, 긴 변 3LS의 연장 방향에 있어서, 서로 반대측의 단부에 배치되는 전극(31) 및 전극(32)을 갖는다. 또한, 칩 콘덴서(3)는, 전극(31)과 전극(32)의 사이에 끼워지는 본체부 3BD를 갖고 있다. 예를 들어, 도 7에 도시하는 바와 같이, 본체부 3BD는, 절연층(유전체층) 3IL을 통하여 적층되는, 복수의 도체층 3CL을 갖고, 복수의 도체층 3CL의 각각은, 전극(31) 및 전극(32) 중 한쪽에 접속되어 있다. 전극(31)은, 칩 콘덴서(3)의 상면(3a)에 형성된 상면 전극(31a)과, 하면에(3b)에 형성된 하면 전극(31b)과, 상면 전극(31a)과 하면 전극(31b)을 접속하는 측면 전극(31s)을 갖는다. 마찬가지로, 전극(32)은, 칩 콘덴서(3)의 상면(3a)에 형성된 상면 전극(32a)과, 하면에(3b)에 형성된 하면 전극(32b)과, 상면 전극(32a)과 하면 전극(32b)을 접속하는 측면 전극(32s)을 갖는다. 칩 콘덴서(3)에는, 상면(3a)과 하면(3b)의 구별은 없지만, 편의상, 도 5에 도시하는 바와 같이, 반도체 칩(1)측을 주면(3a)이라고 칭한다.
<반도체 장치의 제조 방법>
도 8은, 본 실시 형태의 반도체 장치의 제조 공정을 도시하는 프로세스 흐름도이다. 도 9는, 본 실시 형태의 반도체 장치의 제조 공정 중의 배선 기판의 단면도이다. 도 10 내지 도 16은, 도 9에 도시하는 배선 기판의 배선층의 레이아웃도(평면도)이다. 도 17은, 도 9에 도시하는 배선 기판의 등가 회로도이다. 도 18은, 「콘덴서 접속 테스트」공정에 있어서의 양부 판정표이다. 도 19 내지 도 21은, 본 실시 형태의 반도체 장치의 제조 공정 중의 단면도이다.
우선, 도 8에 도시하는 「콘덴서 내장 배선 기판의 준비」공정(스텝 S1)을 실시한다. 즉, 도 9에 도시하는 바와 같이, 칩 콘덴서(3)를 내장한 배선 기판(2)을 준비한다. 배선 기판(2)은, 도 5에서 설명한 것과 마찬가지이지만, 도 5에 도시하는 반도체 칩(1), 돌기 전극 BP 및 땜납 볼 SB는 형성되어 있지 않다. 단, 단자 Vd21, Vs21, Tpd 및 Tps 상에는 도체층(23)이 형성되어 있다. 도체층(23)으로서, 후술하는 땜납 볼 SB와 마찬가지의 땜납재를 사용할 수 있다.
도 9에 도시하는 바와 같이, 칩 콘덴서(3)의 상면 전극(31a)에는, 단자 Tpd(단자 C라고 표시) 및 단자 Vd21(단자 A라고 표시)이 접속되어 있고, 하면 전극(31b)에는, 단자 Vd22(단자 B라고 표시)가 접속되어 있다. 또한, 단자 A와 단자 B는, 스루홀 배선 2TW를 통하여 서로 접속되어 있다. 즉, 도 17에 도시하는 도통 경로 Ps1은, 단자 A-배선 1W-비아 전극 V12-배선 2W-비아 전극 V23-배선 3W-스루홀 배선 2TW를 포함하고, 도통 경로 Ps2는, 스루홀 배선 2TW-배선 4W-비아 전극 V45-배선 5W-비아 전극(56)-배선 6W-단자 B를 포함하고, 도통 경로 Ps3은, 단자 A-배선 1W-비아 전극 V12-배선 2W-비아 전극 V23-전극(31)을 포함하고, 도통 경로 Ps4는, 단자 B-배선 W6-비아 전극 V56-배선 W5-비아 전극 V45-전극(31)을 포함하고 있다. 전술한 도통 경로 1은, 단자 A-도통 경로 Ps1-스루홀 배선 2TW-도통 경로 Ps2-단자 B를 포함하고, 도통 경로 2는, 단자 A-도통 경로 Ps3-전극(31)-도통 경로 Ps4-단자 B를 포함한다. 그리고, 전극(31)에는 단자 C가 접속되어 있고, 도통 경로 Ps5를 구성하고 있다. 도통 경로 Ps5는, 단자 C-배선 1W-비아 전극 V12-배선 2W-비아 전극 V23-전극(31)을 포함하고 있다.
설명을 생략하지만, 칩 콘덴서(3)의 다른 쪽의 전극(32)측도 상기와 마찬가지의 구성으로 되어 있다.
이어서, 도 8에 도시하는 「콘덴서 접속 테스트」공정(스텝 S2)을 실시한다. 단자 A 또는 B와, 칩 콘덴서(3)의 전극(31)의 접속 검사를 하기 위해, 단자 A 또는 단자 B와 단자 C의 사이의 도통 테스트를 실시한다. 즉, 도 17의 도통 경로 Ps3 및 Ps5, 또는 도통 경로 Ps4 및 도통 경로 Ps5의 도통 테스트를 실시한다. 단자 A 및 B의 양쪽이, 칩 콘덴서(3)의 전극(31)에 접속되어 있을 필요는 없고, 어느 한쪽이 접속되어 있으면 칩 콘덴서(3)는 기능한다.
도 18에 있어서, × 표시는, 도통 경로 Ps3, Ps4 또는 Ps5에 접속 불량(단선)이 있음을 나타내고 있고, ○ 표시는, 접속 불량이 없음을 나타내고 있다.
도 18에 도시하는 바와 같이, 판정이 「Pass」(즉, 양품)로 판단되는 것은, 도통 경로 Ps3 및 Ps5, 또는 도통 경로 Ps4 및 도통 경로 Ps5에 도통이 있는 경우(케이스 1, 3 및 5)이다. 판정이 「fail」(즉, 불량)로 판단되는 것은, 도통 경로 Ps3 및 Ps5, 또는 도통 경로 Ps4 및 도통 경로 Ps5에 도통이 없는 경우(케이스 2, 4, 6, 7 및 8)이다. 도통 경로 Ps5에 접속 불량(단선)이 있는 경우(케이스 2, 4, 7 및 8)에는, 도통 경로 Ps3 또는 Ps4가 접속(도통)되어 있어도 「fail」(불량)로 한다.
상기와 마찬가지의 접속 테스트를 칩 콘덴서(3)의 전극(32)에 대해서도 실시한다. 전극(31 및 32)의 접속 검사는, 동시에 실시할 수 있다. 또한, 다른 칩 콘덴서(3)에 대해서도 동시에 실시할 수 있다. 배선 기판(2)의 주면측으로부터만 프로브 바늘을 단자 A 및 C에 맞닿게 하여 접속 검사를 실시할 수 있기 때문에, 단자 A와 단자 C 간의 도통 검사를 하는 것이 적합하다.
이어서, 도 8에 도시하는 「반도체 칩 탑재」공정(스텝 S3)을 실시한다.
도 19에 도시하는 바와 같이, 상술한 접속 테스트에서, 양품으로 판정된 배선 기판(2) 상에 반도체 칩(1)을 탑재하고, 반도체 칩(1)과 배선 기판(2) 사이를 복수의 돌기 전극 BP에 의해 접속한다. 돌기 전극 BP는, 예를 들어 납 프리 땜납을 사용할 수 있다. 또한, 돌기 전극 BP와 패드 전극 PD(도 5 참조)의 사이에는, 하지 금속막(티타늄(Ti), 구리(Cu), 니켈(Ni) 등의 적층막)을 설치해도 된다.
이어서, 도 8에 도시하는 「밀봉」공정(스텝 S4)을 실시한다.
우선, 도 20에 도시하는 바와 같이, 배선 기판(2)과 반도체 칩(1)의 사이의 공간을 막도록 언더 필 수지층(12)으로 매립한다. 언더 필 수지층(12)은, 상기 공간에 있어서, 도 5에 도시하는 바와 같이, 배선 기판(2)의 주면(2a)으로부터 반도체 칩(1)의 주면(1a)에 걸쳐 연속적으로 설치되고, 또한 돌기 전극 BP의 측벽에 접촉하고, 또한 측벽의 전체면을 덮고 있다. 이와 같이, 복수의 돌기 전극 BP와 복수의 단자 Vd21, Vs21, Tpd 및 Tps의 접합부, 및 복수의 돌기 전극 BP와 패드 전극 PD의 접합부를 언더 필 수지(12)로 덮음으로써, 반도체 칩(1)과 배선 기판(2)의 전기적 접속 부분에 발생하는 응력을 완화시킬 수 있다. 또한, 반도체 칩(1)의 복수의 패드 전극 PD와 복수의 돌기 전극 BP의 접합부에 발생하는 응력에 대해서도 완화시킬 수 있다. 언더 필 수지층(12)은, 예를 들어 에폭시 수지 등의 절연성 수지막을 포함한다. 언더 필 수지층(12)은, 반도체 칩(1)의 주면으로부터 비어져 나와, 측면에까지 확대되어 있다. 즉, 측면의 일부도 덮고 있다.
도 20에 도시하는 바와 같이, 반도체 칩(1)의 주위에는, 방열판(4)을 지지하는 지지 프레임(스티프너 링)(41)이 고정되어 있다. 방열판(4)은, 반도체 칩(1)의 이면(1b) 및 지지 프레임(41)에, 접착층(43 및 42)을 개재시켜 접착 고정되어 있다. 반도체 칩(1)의 주위에 금속성의 지지 프레임(42)을 고정함으로써, 배선 기판(2)의 휨 변형을 억제할 수 있으므로, 실장 신뢰성을 향상시킨다는 관점에서 바람직하다. 또한, 반도체 칩(1)의 주위를 둘러싸도록 설치된 지지 프레임(41)에, 방열판(4)을 접착 고정함으로써, 방열판(4)의 평면적을 크게 할 수 있다. 또한, 방열판(4) 및 지지 프레임(41)은, 반드시 설치할 필요가 있는 것은 아니다.
이어서, 도 8에 도시하는 「땜납 볼 형성」공정(스텝 S5)을 실시한다.
도 21에 도시하는 바와 같이, 배선 기판(2)의 이면(2b) 상에, 복수의 땜납 볼 SB를 형성한다. 땜납 볼 SB는, 도 5에 도시하는 바와 같이, 절연층 SR2에 형성된 개구 H2로부터 노출된 영역의 배선 6W에, 도체층(22)을 통하여 접속된다. 땜납 볼 SB는, 예를 들어 납(Pb)을 넣은 Sn-Pb 땜납재, 혹은 Pb를 실질적으로 포함하지 않는, 소위 납 프리 땜납을 포함하는 땜납재이다. 납 프리 땜납의 예로서는, 예를 들어 주석(Sn)만, 주석-비스무트(Sn-Bi), 또는 주석-구리-은(Sn-Cu-Ag), 주석-구리(Sn-Cu) 등을 들 수 있다.
이어서, 도 10 내지 도 16을 사용하여, 배선 기판(2)을 구성하는 배선층 WL1 내지 WL6의 레이아웃을 설명한다. 도 10 내지 도 16은, 각 배선층 WL1 내지 WL6의 일부분이며, 칩 콘덴서(3)와 그 주변의 영역의 레이아웃을 도시하고 있다.
우선, 도 10은, 배선층 WL1의 레이아웃이다. Y 방향으로 연장되는 전원 전위용의 배선 1W(Vd21)와 기준 전위용의 배선 1W(Vs21)가, X 방향에 있어서, 교대로 배치되어 있다. 배선 1W(Vd21)와 배선 1W(Vs21) 상에는, 복수의 개구 H1(큰 ○ 표시)이 배치되어 있고, 도 5에 도시하는 바와 같이, 이 개구 H1에 돌기 전극 BP가 접속된다. 전원 전위용의 배선 1W(Vd21)와 기준 전위용의 배선 1W(Vs21)를 교대로, 균일하게 배치함으로써, 반도체 칩(1)에 대하여 균등하게 전원 전위 및 기준 전위를 공급할 수 있다. 또한, 전원 전위용의 배선 1W(Vd21) 상에는, Y 방향에 있어서, 동등한 피치 P1로 복수의 개구 H1이 배치되어 있다. 또한, 기준 전위용의 배선 1W(Vs21) 상에도, Y 방향에 있어서, 동등한 피치 P1로 복수의 개구 H1이 배치되어 있다. 그리고, 전원 전위용의 배선 1W(Vd21) 상의 개구 H1과, 기준 전위용의 배선 1W(Vs21) 상의 개구 H1은, X 방향에 있어서, 동등한 위치에 배치되어 있다. 즉, X 방향에 있어서, 전원 전위용의 배선 1W(Vd21) 상의 개구 H1의 옆에는, 기준 전위용의 배선 1W(Vs21) 상의 개구 H1이 위치하고 있다.
변형예로서는, X 방향에 있어서, 배선 1W(Vd21) 상의 복수의 개구 H1에 대하여, 배선 1W(Vs21) 상의 복수의 개구 H1을 반피치(P1×1/2) 어긋나게 배치해도 된다.
도 10의 중앙부에는, 단자 Tpd용의 배선 1W 및 Tps용의 배선 1W가 배치되어 있고, 단자 Tpd용의 배선 1W 및 Tps용의 배선 1W는, 전원 전위용의 배선 1W(Vd21)와 기준 전위용의 배선 1W(Vs21)로부터 분리되어 있다. 단자 Tpd용의 배선 1W 및 Tps용의 배선 1W는, 인접하고 있고, 양자 간에, 다른 배선은 배치되어 있지 않다.
도 11은, 배선층 WL2의 레이아웃이다. 배선층 WL2는, 주로 전원 전위용의 플레인이다. 도 11의 중앙부에는, 2개의 도그 본 형상의 배선 2W가 배치되고, 그것을 둘러싸도록 전원 전위용의 배선 2W가 배치되어 있다. 도 10의 단자 Tpd용의 배선 1W 및 Tps용의 배선 1W는, 비아 전극 V12를 통하여, 상기 도그 본 형상의 배선 2W에 접속되어 있다.
도 12는, 배선층 WL3의 레이아웃이다. 배선층 WL3은, 주로 기준 전위용의 플레인이다. 도 12의 중앙부에는, 칩 콘덴서(3)를 배치하기 위해 직사각형의 개구부 CBT가 있고, 배선 3W는, 개구부 CBT의 주위를 따라 배치되어 있다. 기준 전위용의 배선 3W는, 직사각형의 개구부 CBT의 3변을 둘러싸는 형상을 갖고, 상기 3변을 따르는 배선 3W의 단부 3WE는, 개구부 CBT보다 칩 콘덴서(3)로부터 이격되어 있다. 또한, 개구부 CBT의 다른 한 변에는, 기준 전위용의 배선 3W와 분리하여, 스루홀 배선 2TW에 접속된 전원 전위용의 배선 3W가 배치되어 있다. 스루홀 배선 2TW에 접속된 전원 전위용의 배선 3W도, 개구부 CBT로부터 이격되어 배치되어 있다. 즉, 개구부 CBT의 주위는, 기준 전위용의 배선 3W와, 스루홀 배선 2TW에 접속된 전원 전위용의 배선 3W에 의해 둘러싸여 있다. 또한, 여기서 말하는, 「둘러싸여 있는」이란, 도 12(또는 도 13)에 도시하는 바와 같이, 전원 전위용의 배선 3W와 기준 전위용의 배선 3W의 사이에 공간(거리)이 있는 구성을 포함한다. 그리고, 도 5에 도시하는 바와 같이, 기준 전위용의 배선 3W, 및 스루홀 배선 2TW에 접속된 전원 전위용의 배선 3W의 단부는, 칩 콘덴서(3)로부터 이격되는 방향으로, 개구부 CBT로부터 후퇴되어 있다. 즉, 기준 전위용의 배선 3W, 및 스루홀 배선 2TW에 접속된 전원 전위용의 배선 3W의 개구부 CBT측에는, 절연층 2C의 상면이 노출되어 있고, 그 영역에는 배선 3W가 존재하지 않는다.
또한, 칩 콘덴서(3)의 상면 전극(31a)에는, 2개의 비아 전극 V23이 접속되고, 한쪽(우측)의 비아 전극 V23은, 도 11의 도그 본 형상의 배선 2W에 접속되어 있고, 다른 쪽(좌측)은, 전원 전위용의 배선 2W에 접속되어 있다. 또한, 상면 전극(32a)에는, 2개의 비아 전극 V23이 접속되어 있고, 한쪽(좌측)은, 도 11의 도그 본 형상의 배선 2W에 접속되어 있고, 다른 쪽(우측)은, 도 11의 T자 형상의 기준 전위용의 배선 2W에 접속되어 있다. 상면 전극(31a)에 접속된 2개의 비아 전극 V23은, X 방향(도 6의 긴 변 3LS 방향)으로, 또한 도 6의 긴 변 3LS와 평행으로 배치되어 있다. 또한, 상면 전극(32a)에 접속된 2개의 비아 전극 V23도 마찬가지로 배치되어 있다.
도 13은, 배선층 WL4의 레이아웃이다. 배선층 WL4는, 주로 기준 전위용의 플레인이다. 배선층 WL4는, 배선층 WL3과 마찬가지의 레이아웃을 갖고 있으며, 그 설명은, 상기 배선층 WL3의 설명으로 대체한다.
도 14는, 배선층 WL5의 레이아웃이며, 도 15는, 배선층 WL6의 레이아웃이다. 도 15에 도시하는 바와 같이, 배선층 WL6은, 단자 Vd22용의 배선 6W 및 Vs22용의 배선 6W이다. 도 13에 도시하는 칩 콘덴서(3)의 하면 전극(31b)은, 비아 전극 V45, 도 14에 도시하는 배선 5W 및 비아 전극 V56을 통하여 단자 Vd22용의 배선 6W에 접속되어 있다. 도 13에 도시하는 칩 콘덴서(3)의 하면 전극(32b)은, 비아 전극 V45, 도 14에 도시하는 배선 5W 및 비아 전극 V56을 통하여 단자 Vs22용의 배선 6W에 접속되어 있다. 그리고, 단자 Vd22용의 배선 6W에는, 2개의 개구 H2가 형성되어 있고, 이 개구 H2로부터 노출된 영역이 단자 Vd22이며, 거기에, 도 5에 도시하는 땜납 볼 SB가 접속된다. 단자 Vs22용의 배선 6W에는, 2개의 개구 H2가 형성되어 있고, 이 개구 H2로부터 노출된 영역이 단자 Vs22이며, 거기에, 도 5에 도시하는 땜납 볼 SB가 접속된다.
도 16은, 전원 전위용의 플레인을 구성하는 배선 2W와 기준 전위용의 플레인을 구성하는 배선 3W를 도시하고 있다. 도 16에서는, 양자가 겹친 영역에 해칭을 하고 있다. 이와 같이, 전원 전위용의 배선 2W와 기준 전위용의 배선 3W가, 도 5에 도시하는 절연층 IL23을 사이에 끼우고, 넓은 겹침 영역을 가짐으로써, 전원 배선의 임피던스를 저감할 수 있다.
또한, 상기한 바와 같이, 반도체 장치의 제조 방법에 있어서, 콘덴서 접속 테스트를 실시함으로써, 반도체 장치의 신뢰성을 향상시킬 수 있다. 또한, 내장된 칩 콘덴서(3)가 단선되지 않고 접속되어 있기 때문에, 반도체 장치의 성능을 향상시킬 수 있다.
<배선 기판의 제조 방법>
이어서, 칩 콘덴서 내장의 배선 기판의 제조 방법을 설명한다. 도 22는, 본 실시 형태의 배선 기판의 제조 공정을 도시하는 프로세스 흐름도이다. 도 23 내지 도 29는, 배선 기판의 제조 공정 중의 단면도이다.
우선, 도 22에 도시하는 「기재 준비」공정(스텝 S11)을 실시한다. 도 23에 도시하는 바와 같이, 유리 섬유에 수지를 함침시킨 절연층 2C를 준비한다. 절연층 2C는, 그 두께 방향에 있어서, 스루홀(21)을 갖고, 그 스루홀(21) 내에는, 스루홀 배선 2TW가 형성되어 있고, 절연층 2C의 상면(도 23의 상측)에는, 배선 3W가 형성되어 있고, 절연층 2C의 하면(도 23의 하측)에는, 배선 4W가 형성되어 있고, 배선 3W 및 4W는, 스루홀 배선 2TW에 접속되어 있다. 또한, 본 실시 형태에서는 코어재인 절연층 2C를 갖는 배선 기판(2)을 사용하는 것에 대하여 설명하고 있지만, 예를 들어 상기 절연층 2C를 갖지 않고, 절연층 IL12 내지 IL56만으로 구성된, 소위, 코어리스 기판을 사용해도 된다.
이어서, 도 22에 도시하는 「개구부 CBT 형성」공정(스텝 S12)을 실시한다. 도 24에 도시하는 바와 같이, 절연층 2C에, 개구부 CBT를 형성한다.
이어서, 도 22에 도시하는 「지지 부재(5) 첩부」공정(스텝 S13)을 실시한다. 도 25에 도시하는 바와 같이, 지지 부재(5) 상에 개구부 CBT를 갖는 절연층 2C를 첩부한다. 이때, 절연층 2C의 상면(도 25의 하측)측을, 지지 부재(5)에 첩부하고, 배선 3W를 지지 부재(5)에 접촉시킨다. 또한, 반드시 접착제 등으로 첩부할 필요가 있는 것은 아니며, 양자를 기계적으로 고정할 수 있으면 된다.
이어서, 도 22에 도시하는 「콘덴서(3) 탑재」공정(스텝 S14)을 실시한다. 도 26에 도시하는 바와 같이, 절연층 2C의 개구부 CBT에 칩 콘덴서(3)를 탑재한다. 여기서, 칩 콘덴서(3)의 상면 전극(31a 및 32a)이, 지지 부재(5)에 접촉하도록 탑재한다. 또한, 도 26에 도시하는 바와 같이, 절연층 2C, 그리고 배선 3W 및 4W의 합계의 두께 T1이, 상면 전극(31a) 및 하면 전극(31b)을 포함하는 칩 콘덴서(3)의 두께 T2보다 두껍게 하는 것이 긴요하다. 이러한 관계(T1>T2)로 함으로써, 칩 콘덴서(3)의 파괴를 방지할 수 있다. 즉, 후술하는 절연층 IL45 및 IL23을 첩부한 후, 가압하면서 열처리를 가하는데, 칩 콘덴서(3)가 절연층 2C로부터 튀어나오면, 칩 콘덴서(3)에 국소적으로 압력이 가해지기 때문이다. 또한, 배선 3W와 상면 전극(31a 및 32a)을 동등한 높이로 하는 것이 긴요하다. 이에 의해, 『칩 콘덴서(3)』를 배선 기판(2)의 주면(2a)측에 가까이 할 수 있으므로, 배선 기판(2)의 주면(2a)의 평탄도를 향상시킬 수 있다.
이어서, 도 22에 도시하는 「절연층 IL45 형성」공정(스텝 S15) 및 「지지 부재(5) 박리」공정(스텝 S16)을 실시한다. 도 27에 도시하는 바와 같이, 칩 콘덴서(3), 절연층 2C 및 배선 4W를 덮도록, 절연층 IL45를 형성한다. 절연층 IL45는, 예를 들어 페이스트상의 에폭시 수지를 개구부 CBT 내에 도포하고, 그 후, 용제를 휘발시켜 경화하고, 또한 배선 4W 상에 필름상의 에폭시 수지를 라미네이트한 후 가압 열경화를 행함으로써 절연층 IL45를 작성하고, 그 위에 배선층 WL5를 형성한 후, 절연층 2C로부터 지지 부재(5)를 박리하는 것이 바람직하다. 이것은, 배선층 WL5층의 패턴 정밀도를 높이기 위해서는, 배선층 WL5층의 평탄화가 필요하고, 그를 위해서는, 페이스트상의 에폭시 수지를 개구부 CBT 내에 도포하고, 그 후, 용제를 휘발시켜 경화하는 것이 긴요하다.
또한, 배선 4W가, 칩 콘덴서(3) 및 개구부 CBT의 주위를 둘러싸고 있는데, 이것은 페이스트상의 에폭시 수지가 횡방향으로 흘러나오는 것을 방지하기 위한 댐으로서 기능한다.
이 이외에, 필름상의 에폭시 수지만을 사용하여 칩 콘덴서(3) 및 개구부 CBT의 수지 매립을 행해도 된다. 이 경우, 배선 4W 상에 시트상의 에폭시 수지를 라미네이트한 후 가압 열경화를 행함으로써 에폭시 수지를 개구부 CBT 내에 충전함과 동시에 절연층 IL45를 작성하고, 그 위에 배선층 WL5를 형성한 후, 절연층 2C로부터 지지 부재(5)를 박리한다.
필름상의 에폭시 수지만으로 수지 매립을 행하는 경우, 개구부 CBT의 주변의 부분으로부터 필름상의 에폭시 수지가 개구부 CBT로 유입됨으로써 수지 매립이 행해진다. 그 때문에, 매립하는 칩 콘덴서(3)의 간격이 좁으면, 개구부 CBT로의 수지 유입에 의해 배선층 WL5층의 평탄성이 다소 나빠진다. 그 때문에 필름상의 에폭시 수지만으로 수지 매립을 행하는 경우, 매립할 수 있는 칩 콘덴서(3)의 밀도가 저하된다. 일반적으로는, 약 500㎛ 이상의 간격을 두고 칩 콘덴서(3)를 매립할 필요가 있다.
이와 같이, 칩 콘덴서(3)의 매립 밀도는 제한되지만, 페이스트상의 에폭시 수지를 개구부 CBT 내에 도포하고, 그 후 용제를 휘발시켜 경화하는 공정이 삭제되기 때문에, 보다 저렴하게 가공이 가능하다.
이어서, 도 22에 도시하는 「절연층 IL23 형성」공정(스텝 S17)을 실시한다. 도 28에 도시하는 바와 같이, 칩 콘덴서(3), 절연층 2C 및 배선 3W를 덮도록, 절연층 IL23을 형성한다. 절연층 IL23은, 예를 들어 필름상의 에폭시 수지를 라미네이트한 후, 가압 열경화를 행함으로써 절연층 IL23을 작성하고, 그 위에 배선층 WL2를 형성한다. 여기서는, 도 22에서 도시한 스텝 S15의 공정에서 수지의 매립이 불충분한 영역으로의 추가 매립도 동시에 행한다. 스텝 S15의 공정에서는 도 27의 지지 부재(5)와 칩 콘덴서(3)나 절연층 2C의 사이에 간극이 생기는 경우가 있지만, 스텝 S17의 공정에서 도 27과 반대측의 면으로부터 수지 라미네이트함으로써, 이들 부분도 매립할 수 있고, 보다 품질이 상승한다.
이와 관련하여, 칩 콘덴서(3) 및 개구부 CBT의 절연층 IL23의 막 두께가, 다른 영역에 비하여 얇아지면, 배선 기판(2)의 주면(2a)에 요철이 생기기 때문에, 예를 들어 검사 공정에서의 문제가 발생한다. 즉, 칩 콘덴서(3)의 상공에 형성된 배선 1W와, 다른 영역(즉, 개구부 CBT의 주위의 절연층 2C의 상공)에 형성된 배선 1W의 높이가 상이하기 때문에, 검사용의 프로브 바늘을, 동시에 배선 1W(단자 Vd21, Vs21, Tpd 및 Tps 등)에 맞닿게 하는 것이 곤란하게 된다. 또한, 배선층 WL1 및 WL2를, 포토리소그래피 기술 및 에칭 기술을 사용하여 패터닝할 때, 고정밀도의 가공이 곤란하게 된다고 하는 문제도 있다. 이어서, 절연층 IL45 상에, 배선층 WL5를 형성한다.
절연층 IL12, IL23, IL45 및 IL56도, 유리 섬유에 수지를 함침시킨 프리프레그로 구성할 수도 있다. 칩 콘덴서(3)를 내장한 절연층 2C의 상하면을, 프리프레그를 포함하는 절연층 IL23 및 IL45로 함으로써, 예를 들어 도 5에 도시하는 배선 1W, 2W, 5W 및 6W의 단선을 방지할 수 있다. 즉, 복수개의 칩 콘덴서(3)를 내장하기 위해, 복수개의 개구부 CBT를 갖는 절연층 2C가, 배선 기판(2)의 열변동에 수반하여 팽창, 수축할 때의 응력을, 그 상하면에 형성한 유리 섬유에 수지를 함침시킨 프리프레그를 포함하는 절연층 IL23 및 IL45로 완화할 수 있다.
이어서, 도 22에 도시하는 「배선층 WL1, WL2, WL5, WL6 형성」공정(스텝 S18) 및 「단자 노출」공정(스텝 S19)을 실시한다. 도 28에 도시하는 배선층 WL2 및 WL5를 가공하여, 도 29에 도시하는 바와 같이 배선 2W 및 5W를 형성한다. 도 27 및 도 28에서는 도시하고 있지 않지만, 배선층 WL5 및 WL2를 형성하기 전에는, 절연층 IL45 및 IL23에, 비아 전극 V45 및 V23을 형성해 둔다. 또한, 도 29에 도시하는 바와 같이, 절연층 IL12 및 IL56을 형성하고, 비아 전극 V12 및 V56, 배선층 WL1 및 WL6을 형성한다. 또한, 절연층 IL12 및 IL56을 프리프레그로 구성할 수도 있다.
또한, 배선 1W 및 6W를 덮도록, 절연층 SR1 및 SR2를 형성하고, 배선 1W 및 6W의 일부를 노출시키는 개구 H1 및 H2를 형성한다. 개구 H1 및 H2는, 모두, 평면에서 보아 원형을 갖는다. 그리고, 도 29에 도시하는 바와 같이, 개구 H1의 직경(폭) W1은, 개구 H2의 직경(폭) W2보다 작다(W1<W2). 또한, 개구 H1 및 H2는, 원형 이외여도 된다.
또한, 도 29에 도시하는 바와 같이, 절연층 2C 및 배선 3W 및 4W의 합계 두께 T1이, 상면 전극(31a) 및 하면 전극(31b)을 포함하는 칩 콘덴서(3)의 두께 T2보다 두껍고, 예를 들어 배선 4W의 하면을 기준으로 하여, 배선 3W의 상면과 상면 전극(31a 및 32a)의 상면은, 동등한 높이로 되어 있다. 따라서, 절연층 2C, 그리고 배선 3W 및 4W의 합계 두께 T1과, 상면 전극(31a) 및 하면 전극(31b)을 포함하는 칩 콘덴서(3)의 두께 T2의 두께의 차 d는, 배선 4W의 하면을 기준으로 한 경우의 하면 배선(31b)의 하면의 높이에 상당한다. 또한, 상면이란, 도 29의 상측의 면(바꾸어 말하면, 반도체 칩이 탑재되는 측의 면)을 가리키고, 하면이란, 하측의 면(땜납 볼이 접속되는 측의 면)을 가리킨다.
(변형예 1)
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경 가능하다는 것은 말할 필요도 없다.
상기 실시 형태에서는, 도 5에 도시하는 바와 같이, 칩 콘덴서(3)의 접속 불량을 확인하기 위한 단자 Tpd 및 Tps를, 배선 기판(2)의 주면(2a)측(바꾸어 말하면, 반도체 칩(1)의 탑재면측)에 설치하였다. 변형예 1에서는, 칩 콘덴서(3)의 접속 불량을 확인하기 위한 단자 Tpd1 및 Tps1을, 배선 기판(2)의 이면(2b)측에도 설치하고 있다.
도 30은, 변형예 1의 반도체 장치의 단면도이다. 도 30에 도시하는 바와 같이, 칩 콘덴서(3)의 하면 전극(31b)에는, 2개의 비아 전극 V45가 접속되어 있고, 한쪽의 비아 전극 V45는 단자 Vd22에 접속되고, 다른 쪽의 비아 전극 V45는 단자 Tpd1에 접속되어 있다. 도 8을 사용하여 설명한 반도체 장치의 제조 공정에 있어서, 「땜납 볼 형성」공정(스텝 S5) 후에, 도 30에 도시하는 단자 Vd22와 단자 Tpd1의 사이의 도통 시험을 함으로써, 칩 콘덴서(3)의 전원 전위용의 배선에의 접속을 확인할 수 있다. 즉, 단자 Vd22와 단자 Tpd1의 사이의 도통을 확인할 수 있다면, 전원 배선이, 하면 전극(31b) 또는 상면 전극(31a) 중 적어도 한쪽과 접속되어 있게 된다.
또한, 칩 콘덴서(3)의 다른 쪽의 전극(32)의 하면 전극(32b)에도, 상기와 마찬가지로, 단자 Tps1을 설치하고 있다. 따라서, 칩 콘덴서(3)의 접지 전위용의 배선에의 접속을 확인할 수 있다.
또한, 단자 Tpd1 및 Tps1은, 절연층 SR2에 형성된 개구 H3으로부터 노출되어 있고, 개구 H3은 원형이며, 그 직경(폭) W3은, 도 29에 도시하는 개구 H2의 직경(폭) W2보다 작다(W3<W2). 또한, 개구 H3에는, 돌기 전극을 형성하지 않으므로, 그 직경(폭) W3은, 개구 H1의 직경(폭) W1보다 작게 할 수 있다(W3<W1).
(변형예 2)
변형예 2는, 상기 실시 형태의 도 12의 변형예이다. 도 31은, 변형예 2의 배선 기판의 배선층의 레이아웃도이다. 도 31에 도시하는 바와 같이, 칩 콘덴서(3)의 상면 전극(31a)에는, 2개의 비아 전극 V23이 접속되어 있다. 2개의 비아 전극 V23은, X 방향(칩 콘덴서(3)의 긴 변 3LS 방향)에 대하여, 비스듬하게 배치되어 있다. 즉, 2개의 비아 전극 V23은, X 방향(칩 콘덴서(3)의 긴 변 3LS 방향)을 따라 배치되어 있지만, 한쪽의 비아 전극 V23은, 한쪽의 긴 변 3LS에 보다 가깝게, 다른 쪽의 비아 전극 V23은, 다른 쪽의 긴 변 3LS에 보다 가깝게 배치되어 있다.
2개의 비아 전극 V23을 비스듬하게 배치함으로써, 2개의 비아 전극 V23을 X 방향으로 배열한 경우에 비하여, X 방향에 있어서의 전극(31)의 폭을 축소할 수 있다. 또한, 비아 전극 V23의 직경을 크게 할 수 있다.
(변형예 3)
변형예 3은, 상기 실시 형태 1의 칩 콘덴서를 전자 장치에 탑재한 예이다. 도 32는, 변형예 3의 전자 장치의 단면도이다.
도 32에 도시하는 바와 같이, 전자 장치 EVD는, 마더보드 MB와, 마더보드 MB 상에 땜납 볼 SB를 통하여 접속된 배선 기판 IP와, 배선 기판 IP 상에 돌기 전극 BP를 통하여 접속된 반도체 칩 1X 및 1Y를 갖는다.
배선 기판 IP에는, 3개의 칩 콘덴서 3X1, 3X2 및 3X3이 내장되어 있고, 도시하지 않았지만, 3개의 칩 콘덴서 3X1, 3X2 및 3X3은, 상기 실시 형태와 마찬가지로, 전원 전위용의 배선과, 기준 전위용의 배선의 사이에 접속되어 있다. 칩 콘덴서 3X1은, 반도체 칩 1X의 밑에 위치하고, 칩 콘덴서 3X3은, 반도체 칩 1Y의 밑에 위치한다. 그리고, 칩 콘덴서 3X2는, 반도체 칩 1X 및 1Y와 겹치지 않는 영역, 예를 들어 양쪽의 반도체 칩 1X 및 1Y의 사이의 영역에 배치되어 있다.
또한, 마찬가지로, 마더보드 MB에도 칩 콘덴서 3Y가 내장되어 있고, 마더보드 MB의 전원 전위용의 배선과, 기준 전위용의 배선의 사이에 접속되어 있다.
이들 칩 콘덴서 3X1, 3X2, 3X3 및 3Y에는, 상기 실시 형태의 도 5에서 설명한 바와 같이, 칩 콘덴서의 접속을 확인하는 단자 Tpd 및 Tps가 접속되어 있다.
그 밖에, 상기 실시 형태에 기재된 내용의 일부를 이하에 기재한다.
[부기 1]
(a) 제1 면과, 상기 제1 면의 반대측의 제2 면과, 상기 제1 면과 상기 제2 면의 사이에 내장되고, 제1 전극 및 제2 전극을 갖는 칩 콘덴서와, 상기 제1 면에 배치된 제1 단자 및 제2 단자와, 상기 제2 면에 배치된 제3 단자와, 상기 제1 단자와 상기 제3 단자를 접속하는 제1 도통 경로와, 상기 제1 단자와 상기 제1 전극을 접속하는 제2 도통 경로와, 상기 제3 단자와 상기 제1 전극을 접속하는 제3 도통 경로와, 상기 제2 단자와 상기 제1 전극을 접속하는 제4 도통 경로를 갖는 배선 기판을 준비하는 공정,
(b) 상기 제2 단자와 상기 제1 단자 간 또는 상기 제2 단자와 상기 제3 단자 간의 도통 테스트를 하는 공정,
(c) 제1 칩 전극 및 제2 칩 전극을 갖는 반도체 칩을, 상기 제1 면 상에 탑재하고, 상기 제1 단자와 상기 제1 칩 전극을 접속하는 제1 범프 전극과, 상기 제2 단자와 상기 제2 칩 전극을 접속하는 제2 범프 전극을 형성하는 공정을 갖는, 반도체 장치의 제조 방법.
[부기 2]
부기 1에 기재된 반도체 장치의 제조 방법에 있어서,
(d) 상기 제1 범프 전극 및 상기 제2 범프 전극의 주위를 덮고, 상기 제1 면과 상기 반도체 칩의 사이를 절연층으로 매립하는 공정을 더 갖는, 반도체 장치의 제조 방법.
[부기 3]
(a) 제1 면과, 상기 제1 면의 반대측의 제2 면과, 상기 제1 면에 형성된 제1 배선과, 상기 제2 면에 형성된 제2 배선과, 상기 제1 면으로부터 상기 제2 면에 걸쳐 관통하는 관통 구멍을 갖는 제1 절연층을 준비하는 공정,
(b) 지지 부재의 주면과 상기 제1 배선이 접촉하도록, 상기 지지 부재 상에 상기 제1 절연층을 적재하는 공정,
(c) 제3 면과, 상기 제3 면의 반대측의 제4 면과, 상기 제3 면에 형성된 제1 전극과, 상기 제4 면에 형성된 제2 전극을 갖는 칩 콘덴서를 준비하는 공정,
(d) 상기 제3 면의 상기 제1 전극이 상기 지지 부재의 주면에 접촉하도록, 상기 칩 콘덴서를 상기 관통 구멍 내에 삽입하는 공정,
(e) 상기 제1 절연층의 상기 제2 면 및 상기 칩 콘덴서의 제4 면을 덮는 제2 절연층을 형성하는 공정,
(f) 상기 지지 부재를 제거하고, 상기 제1 절연층의 상기 제1 면 및 상기 칩 콘덴서의 제3 면을 덮는 제3 절연층을 형성하는 공정,
(g) 상기 제3 절연층 상에 복수의 제3 배선을 형성하는 공정을 갖는, 배선 기판의 제조 방법.
[부기 4]
부기 3에 기재된 배선 기판의 제조 방법에 있어서,
상기 제1 배선 및 상기 제2 배선을 포함하는 상기 제1 절연층의 막 두께를, 상기 제1 전극 및 상기 제2 전극을 포함하는 상기 칩 콘덴서의 두께보다 두껍게 하는, 배선 기판의 제조 방법.
[부기 5]
부기 3에 기재된 배선 기판의 제조 방법에 있어서,
상기 관통 구멍은, 평면에서 보아, 4변을 갖는 사각형이고,
상기 제2 배선은, 상기 관통 구멍의 3변을 따라, 상기 관통 구멍의 주위를 둘러싸는 형상을 갖는, 배선 기판의 제조 방법.
[부기 6]
부기 5에 기재된 배선 기판의 제조 방법에 있어서,
상기 제1 배선은, 상기 관통 구멍의 3변을 따라, 상기 관통 구멍의 주위를 둘러싸는 형상을 갖는, 배선 기판의 제조 방법.
[부기 7]
부기 6에 기재된 배선 기판의 제조 방법에 있어서,
상기 제1 배선과, 상기 관통 구멍의 사이에는, 상기 제1 절연층의 상기 주면이 노출되어 있는, 배선 기판의 제조 방법.
1: 반도체 칩
1a: 주면
1b: 이면
1W: 배선
1X, 1Y: 반도체 칩
2: 배선 기판
2a: 주면
2b: 이면
2C: 절연층(코어재, 코어 절연층)
2TW: 스루홀 배선
2W: 배선
3: 칩 콘덴서(콘덴서, 세라믹 콘덴서)
3a: 상면
3b: 하면
3BD: 본체부
3CL: 도체층
3IL: 절연층(유전체층)
3LS: 긴 변(긴 측면)
3s: 측면
3SS: 짧은 변(짧은 측면)
3W: 배선
3WE: 단부
3X1, 3X2, 3X3, 3Y: 칩 콘덴서
4: 방열판(히트 스프레더, 부재)
4W: 배선
4WE: 단부
5: 지지 부재
5W: 배선
6W: 배선
12: 언더 필 수지층(절연층, 절연성 수지)
21: 스루홀(관통 구멍)
22: 도체층
23: 도체층
31, 32: 전극
31a, 32a: 상면 전극
31b, 32b: 하면 전극
31s, 32s: 측면 전극
41: 지지 프레임(스티프너 링)
42: 접착층
43: 접착층
BP: 돌기 전극(범프 전극)
CBT: 개구부(관통 구멍)
EVD: 전자 장치(전자 기기)
H1, H2, H3: 개구
IL12, IL23, IL45, IL56: 절연층
IP: 배선 기판(인터포저, 중계 기판)
MB: 배선 기판(마더보드, 실장 기판)
PD: 패드 전극(칩 전극, 전극 패드, 본딩 패드)
Ps1, Ps2, Ps3, Ps4, Ps5: 도통 경로(접속 경로)
Pd1, Pd2, Pd3, Pd4, Pd5: 도통 경로(접속 경로)
PKG: 반도체 장치
SB: 땜납 볼(땜납재, 외부 단자, 전극, 외부 전극)
SR1, SR2: 절연층(솔더 레지스트층)
Tpd, Tps, Tpd1, Tps1: 단자
V12, V23, V45, V56: 비아 전극(비아 도체층)
Vd1, Vs1, SG1: 단자
Vd21, Vs21, SG21: 단자(내부 단자)
Vd22, Vs22, SG22: 단자(외부 단자)
WL1, WL2, WL3, WL4, WL5, WL6: 배선층

Claims (22)

  1. 제1 면 및 상기 제1 면의 반대측의 제2 면을 구비하는 배선 기판과,
    제1 칩 전극 및 제2 칩 전극을 구비하고, 상기 배선 기판에 탑재된 반도체 칩과,
    상기 배선 기판에 내장되고, 제1 전극 및 제2 전극을 갖는 칩 콘덴서와,
    상기 제1 면에 배치된 제1 단자 및 제2 단자와,
    상기 제2 면에 배치된 제3 단자와,
    상기 제1 단자와 상기 제3 단자를 접속하는 제1 도통 경로와,
    상기 제1 단자와 상기 제1 전극을 접속하는 제2 도통 경로와,
    상기 제3 단자와 상기 제1 전극을 접속하는 제3 도통 경로와,
    상기 제2 단자와 상기 제1 전극을 접속하는 제4 도통 경로를 갖고,
    상기 제4 도통 경로는, 상기 제1 도통 경로, 상기 제2 도통 경로 및 상기 제3 도통 경로로부터 전기적으로 독립적으로 상기 제1 전극에 접속되어 있는, 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 도통 경로는, 상기 제1 전극에 접속된 제1 비아 전극을 더 갖고,
    상기 제4 도통 경로는, 상기 제1 전극에 접속된 제2 비아 전극을 더 갖고,
    상기 칩 콘덴서는, 평면에서 보아, 제1 긴 변, 제2 긴 변, 제1 짧은 변 및 제2 짧은 변을 갖는 직사각형 형상을 갖고, 상기 제1 전극은, 상기 제1 짧은 변을 따라 형성되어 있는, 반도체 장치.
  3. 제2항에 있어서, 상기 제1 비아 전극과 상기 제2 비아 전극은, 평면에서 보아, 상기 제1 긴 변에 평행하게 배열되어 있는, 반도체 장치.
  4. 제2항에 있어서, 평면에서 보아, 상기 제1 비아 전극과 상기 제2 비아 전극은, 상기 제1 긴 변을 따라 배치되고, 상기 제1 비아 전극은, 상기 제2 비아 전극보다 상기 제1 긴 변에 가깝게, 상기 제2 비아 전극은, 상기 제1 비아 전극보다 상기 제2 긴 변에 가깝게 배치되어 있는, 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 단자와, 상기 제1 칩 전극을 접속하는 제1 범프 전극과,
    상기 제2 단자와, 상기 제2 칩 전극을 접속하는 제2 범프 전극을 더 갖는, 반도체 장치.
  6. 제5항에 있어서,
    상기 제1 범프 전극 및 상기 제2 범프 전극의 주위를 덮고, 상기 배선 기판의 상기 제1 면과, 상기 반도체 칩의 사이를 매립하는 제1 절연층을 더 갖는, 반도체 장치.
  7. 제1항에 있어서,
    상기 제2 면에 배치된 제4 단자와,
    상기 제4 단자와 상기 제1 전극을 접속하는 제5 도통 경로를 더 갖는, 반도체 장치.
  8. 제7항에 있어서,
    상기 제2 면을 덮고, 상기 제3 단자를 노출시키는 제1 개구와, 상기 제4 단자를 노출시키는 제2 개구를 갖는 제2 절연층을 더 갖고,
    상기 제2 개구의 직경은, 상기 제1 개구의 직경보다 작은, 반도체 장치.
  9. 제1항에 있어서,
    상기 제1 면을 덮고, 상기 제1 단자를 노출시키는 제3 개구와, 상기 제2 단자를 노출시키는 제4 개구를 갖는 제3 절연층을 더 갖고,
    상기 제3 개구의 직경은, 상기 제4 개구의 직경과 동등한, 반도체 장치.
  10. 제1항에 있어서, 상기 배선 기판은,
    제3 면과, 상기 제3 면의 반대측의 제4 면과, 상기 제3 면에서부터 상기 제4 면까지 관통하는 제1 관통 구멍 및 제2 관통 구멍을 갖는 제4 절연층과,
    상기 제2 관통 구멍을 덮고, 상기 제3 면에 형성된 제1 배선과,
    상기 제2 관통 구멍을 덮고, 상기 제4 면에 형성된 제2 배선과,
    상기 제2 관통 구멍 내에 형성되고, 상기 제1 배선 및 상기 제2 배선에 접속하는 스루홀 배선을 갖고,
    상기 칩 콘덴서는, 상면과, 상기 상면과 반대측의 하면을 갖고,
    상기 제1 전극은, 상기 상면에 형성된 상면 전극과, 상기 하면에 형성된 하면 전극을 갖고,
    단면에서 보아, 상기 상면 전극 및 상기 하면 전극을 포함하는 상기 칩 콘덴서의 두께는, 상기 제1 배선 및 상기 제2 배선을 포함하는 상기 제4 절연층의 두께보다 얇은, 반도체 장치.
  11. 제10항에 있어서,
    상기 제1 배선 및 상기 상면 전극을 덮는 제5 절연층을 더 갖고,
    상기 제4 절연층 및 상기 제5 절연층은, 유리 섬유를 함유하는 수지층을 포함하는, 반도체 장치.
  12. 제11항에 있어서,
    상기 제5 절연층 상에 형성된 제3 배선과,
    상기 제3 배선을 덮는 제6 절연층을 더 갖고,
    상기 제6 절연층은, 에폭시 수지를 포함하는, 반도체 장치.
  13. 제1 면 및 상기 제1 면의 반대측의 제2 면을 구비하는 배선 기판과,
    제1 칩 전극 및 제2 칩 전극을 구비하고, 상기 배선 기판에 탑재된 반도체 칩과,
    상기 배선 기판에 내장되고, 제1 전극 및 제2 전극을 갖는 칩 콘덴서와,
    상기 제1 면에 배치된 제1 단자, 제2 단자, 제3 단자 및 제4 단자와,
    상기 제2 면에 배치된 제5 단자 및 제6 단자와,
    상기 제1 단자와 상기 제5 단자를 접속하는 제1 도통 경로와,
    상기 제1 단자와 상기 제1 전극을 접속하는 제2 도통 경로와,
    상기 제5 단자와 상기 제1 전극을 접속하는 제3 도통 경로와,
    상기 제2 단자와 상기 제1 전극을 접속하는 제4 도통 경로와,
    상기 제3 단자와 상기 제6 단자를 접속하는 제5 도통 경로와,
    상기 제3 단자와 상기 제2 전극을 접속하는 제6 도통 경로와,
    상기 제6 단자와 상기 제2 전극을 접속하는 제7 도통 경로와,
    상기 제4 단자와 상기 제2 전극을 접속하는 제8 도통 경로를 갖고,
    상기 제4 도통 경로는, 상기 제1 도통 경로, 상기 제2 도통 경로 및 상기 제3 도통 경로로부터 독립하여 상기 제1 전극에 접속되어 있고,
    상기 제8 도통 경로는, 상기 제5 도통 경로, 상기 제6 도통 경로 및 상기 제7 도통 경로로부터 독립하여 상기 제2 전극에 접속되어 있는, 반도체 장치.
  14. 제13항에 있어서,
    상기 제2 단자와, 상기 제1 칩 전극을 접속하는 제1 범프 전극과,
    상기 제4 단자와, 상기 제2 칩 전극을 접속하는 제2 범프 전극을 더 갖는, 반도체 장치.
  15. 제14항에 있어서, 상기 제1 범프 전극과 상기 제2 범프 전극은, 그들 사이에 다른 범프 전극을 끼우지 않고, 인접하여 배치되어 있는, 반도체 장치.
  16. 제15항에 있어서,
    상기 제5 단자에 접속된 제1 땜납 볼 전극과,
    상기 제6 단자에 접속된 제2 땜납 볼 전극을 더 갖는, 반도체 장치.
  17. 제13항에 있어서,
    상기 제4 도통 경로에 접속된 제1 도전 플레이트와,
    상기 제8 도통 경로에 접속된 제2 도전 플레이트와,
    상기 제1 도전 플레이트와 상기 제2 도전 플레이트의 사이에 배치된 절연막을 더 갖고,
    상기 제1 도전 플레이트와 상기 제2 도전 플레이트는, 평면에서 보아, 서로 겹치는 영역을 갖는, 반도체 장치.
  18. 복수의 제1 외부 전극이 형성된 제1 표면, 상기 제1 표면과는 반대측이며, 또한 복수의 제2 외부 전극이 형성된 제1 이면을 갖는 배선 기판과,
    주면을 갖고, 상기 배선 기판의 상기 제1 표면과 상기 주면이 대향하도록, 상기 제1 표면에 탑재된 반도체 칩을 구비하고,
    상기 배선 기판은, 상기 제1 표면과 상기 제1 이면의 사이에, 상기 제1 표면과 대향하는 제2 표면, 상기 제2 표면과는 반대측이며, 또한 상기 제1 이면과 대향하는 제2 이면을 갖는 코어 기판과,
    상기 코어 기판의 상기 제2 표면과 상기 제2 이면의 사이에, 상기 제1 표면과 대향하는 제1 면, 상기 제1 면과는 반대측이며, 또한 상기 제1 이면과 대향하는 제2 면을 갖는 제1 콘덴서와,
    복수의 배선을 갖고,
    상기 복수의 제1 외부 전극은, 제1 전극, 제2 전극을 갖고,
    상기 복수의 제2 외부 전극은, 제3 전극을 갖고,
    상기 제1 콘덴서는, 복수의 전극을 갖고,
    상기 복수의 배선은, 제1 배선, 제2 배선, 제3 배선 및 제4 배선을 포함하고,
    상기 제1 배선의 일단은, 상기 제1 표면의 상기 제1 전극에 전기적으로 접속되고,
    상기 제1 배선의 타단은, 상기 제1 이면의 상기 제3 전극에 전기적으로 접속되고,
    상기 제2 배선의 일단은, 상기 제1 표면의 상기 제1 전극에 전기적으로 접속되고,
    상기 제2 배선의 타단은, 상기 제1 콘덴서의 상기 복수의 전극에 포함되는 제4 전극에 전기적으로 접속되고,
    상기 제3 배선의 일단은, 상기 제1 표면의 상기 제2 전극에 전기적으로 접속되고,
    상기 제3 배선의 타단은, 상기 제1 콘덴서의 상기 제4 전극에 전기적으로 접속되고,
    상기 제4 배선의 일단은, 상기 제1 이면의 상기 제3 전극에 전기적으로 접속되고,
    상기 제4 배선의 타단은, 상기 제1 콘덴서의 상기 제4 전극에 전기적으로 접속되고,
    상기 제2 배선과 상기 제3 배선은, 상기 제4 전극을 통하여 전기적으로 접속되고,
    상기 제3 배선과 상기 제4 배선은, 상기 제4 전극을 통하여 전기적으로 접속되어 있는, 반도체 장치.
  19. 제18항에 있어서, 상기 제1 콘덴서의 상기 제1 면에서부터 상기 배선 기판의 상기 제1 표면까지의 길이와, 상기 코어 기판의 상기 제2 표면에서부터 상기 배선 기판의 상기 제1 표면까지의 길이는, 동일한, 반도체 장치.
  20. 제18항에 있어서, 상기 제1 콘덴서의 상기 제4 전극은, 복수의 비아를 갖고,
    상기 제2 배선의 타단은, 상기 복수의 비아에 포함되는 제1 비아를 통하여, 상기 제1 콘덴서의 상기 제4 전극에 전기적으로 접속되어 있고,
    상기 제3 배선의 타단은, 상기 복수의 비아에 포함되는 제2 비아를 통하여, 상기 제1 콘덴서의 상기 제4 전극에 전기적으로 접속되어 있고,
    상기 제4 전극은, 평면에서 보아, 제1 변과, 상기 제1 변을 따라 연장되는 제2 변, 및 상기 제1 변과 상기 제2 변에 교차하는 제3 변을 갖고,
    평면에서 보아, 상기 제1 비아는, 상기 제1 변을 따라 배치되고,
    평면에서 보아, 상기 제2 비아는, 상기 제2 변을 따라 배치되고,
    평면에서 보아, 상기 제1 비아는, 상기 제2 비아보다 상기 제1 변에 가깝고, 또한 상기 제2 비아보다 상기 제3 변에 가까운, 반도체 장치.
  21. 제18항에 있어서, 상기 배선 기판의 상기 제1 이면은, 상기 복수의 제2 외부 전극에 포함되는 제5 전극을 갖고,
    상기 코어 기판의 상기 제2 표면과 상기 제2 이면의 사이에는, 복수의 전극을 갖는 제2 콘덴서가 배치되어 있고,
    상기 제1 콘덴서는, 상기 복수의 전극에 포함되는 제6 전극을 더 갖고,
    상기 제2 콘덴서는, 상기 복수의 전극에 포함되는 제7 전극과 제8 전극을 갖고,
    상기 복수의 배선은, 제5 배선, 제6 배선, 제7 배선을 더 포함하고,
    상기 제5 배선의 일단은, 상기 제1 콘덴서의 상기 제6 전극에 전기적으로 접속되고,
    상기 제5 배선의 타단은, 상기 제1 이면의 상기 제5 전극에 전기적으로 접속되고,
    상기 제6 배선의 일단은, 상기 제1 표면의 상기 제1 전극에 전기적으로 접속되고,
    상기 제6 배선의 타단은, 상기 제2 콘덴서의 상기 제7 전극에 전기적으로 접속되고,
    상기 제7 배선의 일단은, 상기 제2 콘덴서의 상기 제8 전극에 전기적으로 접속되고,
    상기 제7 배선의 타단은, 상기 제1 이면의 상기 제5 전극에 전기적으로 접속되고,
    상기 제1 콘덴서의 용량은, 상기 제2 콘덴서의 용량보다 작은, 반도체 장치.
  22. 제20항에 있어서, 상기 배선 기판은, 상기 제1 변을 통하여, 상기 제1 비아와 인접하도록 배치되는 제3 비아를 갖는, 반도체 장치.
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