KR102098592B1 - 반도체 패키지 - Google Patents

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    • H—ELECTRICITY
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    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Abstract

본 개시는 서로 이격되어 배치된 제1관통홀 및 제2관통홀이 형성된 프레임; 상기 제1관통홀에 배치된 수동부품; 상기 제2관통홀에 배치되며, 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 반도체칩; 상기 수동부품의 적어도 일부를 덮으며, 상기 제1관통홀의 적어도 일부를 채우는 제1봉합재; 상기 반도체칩의 적어도 일부를 덮으며, 상기 제2관통홀의 적어도 일부를 채우는 제2봉합재; 및 상기 프레임과 상기 수동부품과 상기 반도체칩의 활성면 상에 배치되며, 상기 수동부품 및 상기 반도체칩의 접속패드와 전기적으로 연결된 배선층을 포함하는 연결구조체; 를 포함하며, 상기 제2봉합재는 상기 제1봉합재보다 전자파 흡수율이 높은, 반도체 패키지에 관한 것이다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 개시는 반도체칩을 다수의 수동부품과 함께 하나의 패키지 내에 실장하여 모듈화한 반도체 패키지에 관한 것이다.
모바일用 디스플레이의 대형화에 따라서 배터리 용량의 증가 필요성이 대두되고 있다. 배터리 용량의 증가에 따라 배터리가 차지하는 면적이 커지기 때문에, 이를 위해서 인쇄회로기판(PCB) 사이즈 축소가 요구되고 있으며, 이에 따른 부품의 실장 면적 감소로, 모듈화에 대한 관심이 지속적으로 높아지고 있다.
한편, 종래의 다수의 부품을 실장하는 기술로는, COB(Chip on Board) 기술을 예로 들 수 있다. COB는 메인보드와 같은 인쇄회로기판 상에 개별의 수동소자와 반도체 패키지를 표면실장기술(SMT)을 이용하여 각각 실장하는 방식이다. 이 방식은 가격적인 장점은 있으나, 부품간 최소 간격 유지에 따라 넓은 실장 면적이 요구되며, 부품간 전자파 간섭(EMI)이 크고, 반도체칩과 수동부품간의 거리가 멀어 전기적인 노이즈가 증가하는 문제가 있다.
본 개시의 여러 목적 중 하나는 반도체칩과 수동부품의 실장 면적을 최소화할 수 있고, 반도체칩과 수동부품간 전기적 경로를 최소화할 수 있으며, 특히 전자파 간섭(EMI)을 효과적으로 저감할 수 있는 반도체 패키지를 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 수동부품과 반도체칩을 함께 하나의 패키지 내에 실장하여 모듈화하되, 패키징 과정에서 수동부품과 반도체칩을 두 단계로 나누어 캡슐화하며, 이때 반도체칩을 캡슐화하는 봉합재로 전자파 흡수 물질을 사용하는 것이다.
예를 들면, 본 개시에서 제안하는 일례에 따른 반도체 패키지는, 서로 이격되어 배치된 제1관통홀 및 제2관통홀이 형성된 프레임; 상기 제1관통홀에 배치된 수동부품; 상기 제2관통홀에 배치되며, 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 반도체칩; 상기 수동부품의 적어도 일부를 덮으며, 상기 제1관통홀의 적어도 일부를 채우는 제1봉합재; 상기 반도체칩의 적어도 일부를 덮으며, 상기 제2관통홀의 적어도 일부를 채우는 제2봉합재; 및 상기 프레임과 상기 수동부품과 상기 반도체칩의 활성면 상에 배치되며, 상기 수동부품 및 상기 반도체칩의 접속패드와 전기적으로 연결된 배선층을 포함하는 연결구조체; 를 포함하며, 상기 제2봉합재는 상기 제1봉합재보다 전자파 흡수율이 높은 것일 수 있다.
본 개시의 여러 효과 중 일 효과로서 반도체칩과 수동부품의 실장 면적을 최소화할 수 있고, 반도체칩과 수동부품간 전기적 경로를 최소화할 수 있으며, 전자파 간섭(EMI)을 효과적으로 저감할 수 있는 반도체 패키지를 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 인쇄회로기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인쇄회로기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 반도체 패키지의 일례를 개략적으로 나타낸 단면도다.
도 10a는 도 9의 반도체 패키지의 개략적인 ?-?' 절단 평면도다.
도 10b는 도 9의 반도체 패키지의 개략적인 Ⅱ-Ⅱ' 절단 평면도다.
도 11은 도 9의 반도체 패키지에 사용되는 판넬의 일례를 개략적으로 나타낸 단면도다.
도 12a 내지 도 12e는 도 9의 반도체 패키지의 개략적인 제조 일례를 나타낸 공정도다.
도 13은 도 9의 반도체 패키지의 제2봉합재에 전자파 흡수 물질을 사용한 경우의 전자파 간섭을 개략적으로 나타낸 단면도다.
도 14는 도 9의 반도체 패키지를 전자기기에 적용하는 경우의 실장 면적의 최소화를 개략적으로 나타낸 평면도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 메인보드 등의 인쇄회로기판(1110)이 수용되어 있으며, 이러한 인쇄회로기판(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 인쇄회로기판(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 예를 들면, 반도체 패키지(1121)일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결구조체(2240)를 형성한다. 연결구조체(2240)는 반도체칩(2220) 상에 감광성 절연수지(PID)와 같은 절연 물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴(2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결구조체(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결구조체(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input/Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인쇄회로기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인쇄회로기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인쇄회로기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인쇄회로기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인쇄회로기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인쇄회로기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인쇄회로기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인쇄회로기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결구조체(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결구조체(2140) 상에는 패시베이션층(2150)이 더 형성될 수 있으며, 패시베이션층(2150)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122) 등을 포함하는 집적회로(IC)일 수 있다. 연결구조체(2140)는 절연층(2141), 절연층(2241) 상에 형성된 배선층(2142), 접속패드(2122)와 배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결구조체를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결구조체를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인쇄회로기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결구조체(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인쇄회로기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인쇄회로기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인쇄회로기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인쇄회로기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하에서는, 반도체칩과 수동부품의 실장 면적을 최소화할 수 있고, 반도체칩과 수동부품간 전기적 경로를 최소화할 수 있으며, 전자파 간섭(EMI)을 효과적으로 저감할 수 있는 반도체 패키지를 도면을 참조하여 설명한다.
도 9는 반도체 패키지의 일례를 개략적으로 나타낸 단면도다.
도 10a는 도 9의 반도체 패키지의 개략적인 ?-?' 절단 평면도다.
도 10b는 도 9의 반도체 패키지의 개략적인 Ⅱ-Ⅱ' 절단 평면도다.
도면을 참조하면, 일례에 따른 반도체 패키지(100)는 제1절연층(141a)과 제1절연층(141a)보다 하측에 배치된 제2절연층(141b)과 제1 및 제2절연층(141a, 141b)의 하면에 각각 배치된 제1 및 제2배선층(142a, 142b)과 제1 및 제2절연층(141a, 141b)을 각각 관통하는 제1 및 제2접속비아(143a, 143b)를 포함하는 연결구조체(140), 제1절연층(141a) 상에 배치된 프레임(110)과 프레임(110)을 관통하는 제1관통홀(110HA1, 110HA2)과 제1관통홀(110HA1, 110HA2) 내의 제1절연층(141a) 상에 배치되며 제1접속비아(143a)를 통하여 제1배선층(142a)과 연결된 하나 이상의 수동부품(125A1, 125A2)과 수동부품(125A1, 125A2)을 각각 캡슐화하며 제1관통홀(110HA1, 110HA2) 각각의 적어도 일부를 채우는 제1봉합재(131)를 포함하는 코어구조체(105), 코어구조체(105)와 제1절연층(141a)을 관통하는 제2관통홀(110HB), 제2관통홀(110H2)의 제2절연층(141b) 상에 배치되며 제2접속비아(143b)를 통하여 제2배선층(142b)과 연결된 반도체칩(120), 및 반도체칩(120)을 캡슐화하며 제2관통홀(110HB)의 적어도 일부를 채우는 제2봉합재(132)를 포함한다. 이때, 제2봉합재(132)는 제1방홉재(131)보다 전자파 흡수율이 높다. 예컨대, 제1봉합재(131)는 절연 물질을 포함하는 반면, 제2봉합재(132)는 자성 물질을 포함할 수 있다. 보다 구체적으로, 제2봉합재(132)는 자성 입자(132am) 및 바인더 수지(132a)를 포함할 수 있다.
최근 모바일用 디스플레이의 대형화에 따라서 배터리 용량의 증가 필요성이 대두되고 있다. 배터리 용량의 증가에 따라 배터리가 차지하는 면적이 커지기 때문에, 이를 위해서 인쇄회로기판(PCB) 사이즈 축소가 요구되고 있으며, 이에 따른 부품의 실장 면적 감소로, 모듈화에 대한 관심이 지속적으로 높아지고 있다. 종래의 다수의 부품을 실장하는 기술로는, COB(Chip on Board) 기술을 예로 들 수 있다. COB는 인쇄회로기판 상에 개별의 수동소자와 반도체 패키지를 표면실장기술(SMT)을 이용하여 실장하는 방식이다. 이 방식은 가격적인 장점은 있으나, 부품간 최소 간격 유지에 따라 넓은 실장 면적이 요구되며, 부품간 전자파 간섭(EMI)이 크고, 반도체칩과 수동부품간의 거리가 멀어 전기적인 노이즈가 증가하는 문제가 있다.
반면, 일례에 따른 반도체 패키지(100)는 다수의 수동부품(125A1, 125A2)이 반도체칩(120)과 함께 하나의 패키지 내에 배치되어 모듈화 되어 있다. 따라서, 부품간 간격을 최소화할 수 있는바 메인보드와 같은 인쇄회로기판에서의 실장 면적을 최소화할 수 있다. 또한, 반도체칩(120)과 수동부품(125A1, 125A2) 사이의 전기적인 경로를 최소화할 수 있는바 노이즈 문제를 개선할 수 있다. 또한, 한 번의 봉합이 아닌 두 단계 이상의 봉합 과정(131, 132)을 거치며, 따라서 수동부품(125A1, 125A2)의 실장 불량에 따른 반도체칩(120)의 수율 문제나, 따라서 수동부품(125A1, 125A2)의 실장시 발생하는 이물 영향 등을 최소화할 수 있다.
또한, 일례에 따른 반도체 패키지(100)는 프레임(110)이 코어절연층(111)의 제1 및 제2관통홀(110HA1, 110HA2, 110HB)이 형성된 벽면과 상하면에 형성된 금속층(115a, 115b, 115c, 115d)을 더 포함할 수 있으며, 이를 통하여 반도체칩(120) 및 수동부품(125A1, 125A2)의 외부로 유입되는 또는 내부로부터 방출되는 EMI(Electro-Magnetic Interference)를 효과적으로 차폐할 수 있고, 나아가 방열 효과도 도모할 수 있다. 더불어, 제1봉합재(131) 및/또는 제2봉합재(132) 상에 배치된 백사이드 금속층(135)과 제1봉합재(131) 및/또는 제2봉합재(132)를 관통하는 백사이드 금속비아(133)를 통하여 반도체칩(120) 및 수동부품(125A1, 125A2)의 EMI 차폐 효과 및 방열 효과를 더욱 개선할 수 있다. 제1봉합재(131) 및/또는 제2봉합재(132) 상에는 백사이드 금속층(135)을 덮는 커버층(180)이 더 배치되어 백사이드 금속층(135)을 보호할 수도 있다.
특히, 일례에 따른 반도체 패키지(100)는 반도체칩(120)을 캡슐화하는 제2봉합재(132)는 제1봉합재(131)보다 전자파 흡수율이 높다. 예컨대, 제2봉합재(132)는 자성 물질을 포함한다. 단순히 금속층(115a, 115b, 115c, 115d)과 백사이드 금속층(135)과 백사이드 금속비아(133)를 통하여 전자파를 차폐하는 경우에는, EMI 노이즈가 계속 패키지(100) 내를 돌아다니게 되며, 결국 EMI 차폐가 가장 취약한 곳으로 빠져 나오게 되어, 그 부분의 주변에 있는 기기에 영향을 미치게 된다. 반면, 제2봉합재(132)가 자성 물질을 포함하는 경우, 반사되어 돌아다니는 EMI 노이즈가 제2봉합재(132)에 흡수되어 그라운드(GND)를 통하여 빠져나가게 되어, EMI에 취약한 곳을 없앨 수 있다.
한편, 일례에 따른 반도체 패키지(100)는 수동부품(125A1, 125A2)을 캡슐화하는 제1봉합재(131)로는 통상의 절연 물질을 사용한다. 즉, 제2봉합재(132)로는 자성 물질과 같은 전도성 물질을 사용하되, 제1봉합재(131)로는 절연 물질과 같은 비전도성 물질을 사용한다. 이는, 수동부품(125A1, 125A2)의 경우는 전극이 노출되어 있기 때문에 제1봉합재(131)가 전도성을 띄는 경우 쇼트 불량 등이 발생할 수 있기 때문이다. 반면, 반도체칩(120)은 활성면의 패시베이션막(123)을 통해서 노출된 부분에서만 전극, 즉 접속패드(122)가 노출되며, 접속패드(122)는 연결구조체(140)의 절연층(141)으로 덮이며, 반도체칩(120)의 그 외의 제2봉합재(132)로 봉합되는 부분은 비전도성 물질에 해당하는바, 제2봉합재(132)가 설사 자성 물질과 같이 전도성 물질로 구성된다 하여도, 쇼트 불량 등의 문제가 발생하지 않는다.
한편, 제2관통홀(110HB)의 깊이(db)는 제1관통홀(110HA1, 110HA2) 보다 깊이(da1, da2)보다 깊을 수 있으며, 제2관통홀(110HB)의 바닥면은 제1관통홀(110HA1, 110HA2)의 바닥면보다 하측에 배치될 수 있다. 즉, 이들 바닥면은 단차(s)를 가진다. 제2관통홀(110HB)의 바닥면은 제2절연층(141b)의 상면일 수 있고, 제1관통홀(110HA1, 110HA2)의 바닥면은 제1절연층(141a)의 상면일 수 있다. 즉, 반도체칩(120)은 제2접속비아(143b)와 연결된 접속패드(122)가 배치된 활성면 및 활성면의 반대측인 비활성면을 가질 수 있으며, 반도체칩(120)의 활성면은 수동부품(125A1, 125A2)의 하면보다 하측에 위치할 수 있다. 예를 들면, 반도체칩(120)의 활성면은 제1배선층(143a)의 하면과 실질적으로 동일한 평면(Co-planar)에 존재할 수 있다.
통상, 반도체칩의 접속패드는 알루미늄(Al)으로 이루어져 있는바 레이저 비아(Laser-via) 가공시에 데미지를 받아 쉽게 손상될 수 있다. 따라서, 레이저 비아가 아닌 포토 비아(Phto-via) 가공으로 접속패드를 오픈시키는 것이 일반적이며, 이를 위해서 재배선층(RDL)을 형성하기 위하여 제공되는 절연층으로는 감광성 절연 물질(PID)을 사용하고 있다. 다만, 수동부품의 하면에 재배선층(RDL)을 형성하기 위하여 동일하게 감광성 절연 물질(PID)을 적층하는 경우에는, 수동부품의 전극 돌출로 인하여 언듈레이션(Undulation)이 발생할 수 있고, 그 결과 감광성 절연 물질(PID)의 평탄성이 저하될 수 있다. 따라서, 평탄성을 높이기 위하여 두께가 두꺼운 감광성 절연 물질(PID)을 이용해야 하는 불편이 있으며, 이 경우 감광성 절연 물질(PID)의 두께로 인해 크랙이 쉽게 많이 발생하는 문제가 있다.
또한, 봉합재를 이용하여 수동부품을 캡슐화하는 경우, 수동부품의 전극으로 봉합재 형성 물질이 블리딩되는 문제가 발생할 수 있다. 이때, 재배선층(RDL)을 형성하기 위하여 감광성 절연 물질(PID)을 사용하는 경우, 상술한 바와 같이 포토 비아 가공이 이용되는데, 이 경우 포토 비아 가공으로는 블리딩된 봉합재 형성 물질을 오픈시키기 어렵다. 따라서, 블리딩된 봉합재 형성 물질에 의하여 전극 오픈의 불량이 발생할 수 있으며, 그 결과 전기적 특성 저하를 유발할 수 있다.
반면, 일례에 따른 반도체 패키지(100)는 수동부품(125A1, 125A2)이 배치되는 제1관통홀(110HA1, 110HA2)을 먼저 형성하고, 수동부품(125A1, 125A2)을 먼저 배치한 후, 1차적으로 수동부품(125A1, 125A2)을 재배선하기 위하여 제1절연층(141a)과 제1배선층(142a)을 형성한다. 그 후, 제1절연층(141a)을 관통하는 제2관통홀(110HB)을 형성하고, 반도체칩(120)을 배치하며, 2차적으로 반도체칩(120)을 재배선하기 위한 제2절연층(142b)과 제2배선층(142b)을 형성한다. 즉, 반도체칩(120)이 배치되는 제2관통홀(110HB)은 프레임(110)뿐만 아니라 연결구조체(140)의 제1절연층(141a) 역시 관통한다. 따라서, 반도체칩(120)의 활성면은 수동부품(125A1, 125A2) 각각의 하면 보다 하측에 위치하게 된다. 이 경우, 반도체칩(120)과 무관하게 제1절연층(141a)의 재료를 선택할 수 있으며, 예컨대, 감광성 절연 물질(PID)이 아닌 무기필러(141af)를 포함하는 비감광성 절연 물질, 예컨대 ABF(Ajinomoto Build-up Film) 등을 사용할 수 있다. 이러한 필름 타입의 비감광성 절연 물질은 평탄성이 우수하기 때문에 상술한 언듈레이션 문제 및 크랙 발생 문제를 보다 효과적으로 해결할 수 있다.
또한, 이러한 비감광성 절연 물질은 레이저 비아로 개구를 형성하는바, 설사 수동부품(125A1, 125A2)의 전극에 제1봉합재(131)의 물질이 블리딩된다 하여도, 레이저 비아를 통하여 효과적으로 전극을 오픈시킬 수 있다. 따라서, 전극 오픈 불량에 따른 문제도 해결할 수 있다.
더불어, 일례에 따른 반도체 패키지(100)는 제2절연층(141b)으로는 통상의 경우와 마찬가지로 감광성 절연 물질(PID)을 사용할 수 있으며, 이 경우 포토 비아를 통한 파인 피치의 도입도 가능해지는바, 반도체칩(120)의 수십 내지 수백만의 접속패드(122)를 통상의 경우와 마찬가지로 매우 효과적으로 재배선할 수 있다. 즉, 일례에 따른 반도체 패키지(100)의 구조는 수동부품(125A1, 125A2)을 재배선하기 위한 제1배선층(142a) 및 제1접속비아(143a)가 형성되는 제1절연층(141a)과 반도체칩(120)의 접속패드(122)를 재배선하기 위한 제2배선층(142b) 및 제2접속비아(143b)가 형성되는 제2절연층(141b)의 물질을 선택적으로 제어하는 것이 가능하여 우수한 시너지 효과를 가질 수 있다.
한편, 일례에 따른 반도체 패키지(100)는 연결구조체(140)의 하측에 배치되며 제2배선층(142b)의 적어도 일부를 노출시키는 개구부(150v)를 갖는 패시베이션층(150), 패시베이션층(150)의 개구부 상에 배치되며 노출된 제2배선층(142b)과 연결된 언더범프금속층(160), 및 패시베이션층(150)의 하측에 배치되며 언더범프금속층(160)을 통하여 노출된 제2배선층(142b)과 연결된 전기연결구조체(170)를 더 포함할 수 있으며, 이를 통하여 메인보드 등에 연결될 수 있다.
이하, 일례에 따른 반도체 패키지(100)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
프레임(110)은 구체적인 재료에 따라 패키지(100)의 강성을 보다 개선시킬 수 있으며, 제1 및 제2봉합재(131, 132)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 프레임(110)에는 다수의 제1관통홀(110HA1, 110HA2)가 형성될 수 있다. 다수의 제1관통홀(110HA1, 110HA2)은 각각 물리적으로 이격되어 있을 수 있다. 다수의 제1관통홀(110HA1, 110HA2) 내에는 각각 수동부품(125A1, 125A2)이 배치될 수 있다. 수동부품(125A1, 125A2) 각각은 제1관통홀(110HA1, 110HA2)의 벽면과 소정거리 이격되어 각각의 제1관통홀(110HA1, 110HA2)의 벽면으로 둘러싸일 수 있으나, 필요에 따라 변형도 가능하다.
프레임(110)은 코어절연층(111)을 포함한다. 코어절연층(111)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연 물질이 사용될 수 있는데, 이때 절연 물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 실리카 등의 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film) 등이 사용될 수 있다.
프레임(110)은 코어절연층(111)의 제1 및 제2관통홀(110HA1, 110HA2, 110HB)이 형성된 벽면에 각각 배치되어 수동부품(125A1, 125A2) 및 반도체칩(120)을 각각 둘러싸는 제1 및 제2금속층(115a, 115b)과 코어절연층(111)의 하면과 상면에 각각 배치된 제3 및 제4금속층(115c, 115d)을 포함할 수 있다. 제1 내지 제4금속층(115a, 115b, 115c, 115d)은 각각 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등을 포함할 수 있으나, 이에 한정되는 것은 아니다. 제1 내지 제4금속층(115a, 115b, 115c, 115d)을 통하여 반도체칩(120) 및 수동부품(125A1, 125A2)의 전자파 차폐 및 방열을 도모할 수 있다. 금속층(115a, 115b, 115c, 115d)은 서로 연결될 수 있고, 또한 그라운드로 이용될 수도 있으며, 이 경우 연결구조체(140)의 배선층(142a, 142b) 중 그라운드와 전기적으로 연결될 수 있다.
수동부품(125A1, 125A2)은 각각 독립적으로 MLCC(Multi Layer Ceramic Capacitor)나 LICC(Low Inductance Chip Capacitor)와 같은 커패시터(Capacitor), 파워 인덕터(Power Inductor)와 같은 인덕터(Inductor), 그리고 비즈(Bead) 등일 수 있다. 수동부품(125A1, 125A2)은 서로 다른 두께를 가질 수 있다. 또한, 수동부품(125A1, 125A2)은 반도체칩(120)과도 다른 두께를 가질 수 있다. 일례에 따른 반도체 패키지(100)는 두 단계 이상으로 이들을 캡슐화하는바, 이러한 두께 편차에 따른 불량 문제를 최소화 시킬 수 있다. 수동부품(125A1, 125A2)의 수는 특별히 한정되지 않으며, 도면에서 보다 더 많을 수도 있고, 더 적을 수도 있다.
제1봉합재(131)는 수동부품(125A1, 125A2)을 각각 캡슐화한다. 또한, 제1관통홀(110HA1, 110HA2) 각각의 적어도 일부를 채운다. 또한, 일례에서는 프레임(110) 역시 캡슐화한다. 제1봉합재(131)는 절연 물질을 포함하며, 절연 물질로는 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT, 수지 등이 사용될 수 있다. 또한, EMC와 같은 몰딩 물질을 사용할 수 있으며, 필요에 따라 감광성 재료, 즉 PIE(Photo Imagable Encapsulant)를 사용할 수도 있다. 필요에 따라 열경화성 수지나 열가소성 수지와 같은 절연수지가 무기필러 및/또는 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 재료를 사용할 수도 있다. 어느 경우나, 제1봉합재(131)는 비전도성을 띄는 것이 바람직하다.
반도체칩(120)은 제2관통홀(110HB)에 배치된다. 반도체칩(120)은 제2관통홀(110HB)의 벽면과 소정거리 이격되어 제2관통홀(110HB)의 벽면으로 둘러싸일 수 있으나, 필요에 따라 변형도 가능하다. 반도체칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 이때 집적회로는, 예를 들면, 전력관리 집적회로(PMIC: Power Management IC)일 수 있으나, 이에 한정되는 것은 아니며, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등일 수도 있다.
반도체칩(120)은 별도의 범프나 배선층이 형성되지 않은 베어(Bare) 상태의 집적회로일 수 있다. 다만, 이에 한정되는 것은 아니며, 필요에 따라서는 패키지드 타입의 집적회로일 수도 있다. 집적회로는 액티브 웨이퍼를 기반으로 형성될 수 있다. 이 경우 반도체칩(120)의 바디(121)를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디(121)에는 다양한 회로가 형성되어 있을 수 있다. 접속패드(122)는 반도체칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성 물질로는 각각 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 바디(121) 상에는 접속패드(122)를 노출시키는 패시베이션막(123)이 형성될 수 있으며, 패시베이션막(123)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 기타 필요한 위치에 각각 절연막(미도시) 등이 더 배치될 수도 있다. 한편, 반도체칩(120)은 접속패드(122)가 배치된 면이 활성면이 되며, 그 반대측이 비활성면이 된다. 이때, 반도체칩(120)의 활성면에 패시베이션막(123)이 형성된 경우에는 반도체칩(120)의 활성면은 패시베이션막(123)의 최하면을 기준으로 위치 관계를 판단한다.
제2봉합재(132)는 반도체칩(120)을 캡슐화한다. 또한, 관통홀(110HA)의 적어도 일부를 채운다. 또한, 일례에서는 제1봉합재(131) 역시 캡슐화한다. 제2봉합재(132)는 전자파 흡수 물질을 포함한다. 예를 들면, 제2봉합재(132)는 자성 물질을 포함할 수 있다. 즉, 제2봉합재(132)는 자성 입자(132m) 및 바인더 수지(132a)를 포함할 수 있으나, 이에 한정되는 것은 아니다. 자성 입자(132m)는 철(Fe), 실리콘(Si), 크롬(Cr), 알루미늄(Al) 및 니켈(Ni)로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 금속 입자일 수 있고, 예를 들어, Fe-Si-B-Cr계 비정질 금속 입자일 수 있으나, 이에 제한되는 것은 아니다. 자성 입자(132m)는 Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트 또는 Li계 페라이트 등의 페라이트 입자일 수도 있다. 바인더 수지(132a)는 에폭시(epoxy), 폴리이미드(polyimide), 액정 결정성 폴리머(Liquid Crystal Polymer) 등을 단독 또는 혼합하여 포함할 수 있으나, 이에 한정되는 것은 아니다. 필요에 따라서, 전자파 흡수 특성을 보다 용이하게 하기 위하여 자성 입자(132m)로 다공성의 입자를 사용할 수도 있으나, 이에 한정되는 것은 아니다.
제2봉합재(132) 상에는 백사이드 금속층(135)이 반도체칩(120)과 수동부품(125A1, 125A2)을 커버하도록 배치될 수 있으며, 백사이드 금속층(135)은 제1 및 제2봉합재(131, 132)을 관통하는 백사이드 금속비아(133)를 통하여 프레임(110)의 제4금속층(115d)과 연결될 수 있다. 백사이드 금속층(135)과 백사이드 금속비아(133)를 통하여 반도체칩(120)과 수동부품(125A1, 125A2)를 금속물질로 둘러쌓아, EMI 차폐 효과 및 방열 효과를 더욱 개선할 수 있다. 백사이드 금속층(135)과 백사이드 금속비아(133) 역시 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 백사이드 금속층(135)과 백사이드 금속비아(133) 역시 그라운드로 이용될 수도 있으며, 이 경우 금속층(115a, 115b, 115c, 115d)를 거쳐 연결구조체(140)의 배선층(142a, 142b) 중 그라운드와 전기적으로 연결될 수 있다. 백사이드 금속층(135)은 도 10b에 도시한 바와 같이 제2봉합재(132)의 상면의 대부분을 덮는 판(plane) 형태일 수 있다. 백사이드 금속비아(133)는 도 10b에 도시한 바와 같이 소정의 길이를 갖는 트렌치(trench) 비아 형태일 수 있다. 이 경우 실질적으로 전자파의 이동 경로가 모두 막히게 되어, 전자파 차폐의 효과가 보다 우수할 수 있다. 다만, 이에 한정되는 것은 아니며, 전자파 차폐의 효과를 가지는 범위 내에서, 백사이드 금속층(135)이 여러 개의 판 형태를 가질 수도 있으며, 백사이드 금속비아(133)의 중간 중간에 개구부가 형성되어 가스 이동 경로가 제공될 수도 있다.
연결구조체(140)는 반도체칩(120)의 접속패드(122)를 재배선한다. 또한, 반도체칩(120)과 수동부품(125A1, 125A2)을 전기적으로 연결한다. 연결구조체(140)를 통하여 다양한 기능을 가지는 수십 수백의 반도체칩(120)의 접속패드(122)가 각각 재배선 될 수 있으며, 전기연결구조체(170)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 연결구조체(140)는 프레임(110) 및 수동부품(125A1, 125A2) 하측에 배치된 제1절연층(141a), 제1절연층(141a) 하면에 배치된 제1배선층(142a), 제1절연층(141a)을 관통하며 수동부품(125A1, 125A2)과 제1배선층(142a)을 전기적으로 연결하는 제1접속비아(143a), 제1절연층(141a)의 하면과 반도체칩(120)의 활성면에 배치되며 제1배선층(142a)의 적어도 일부를 덮는 제2절연층(141b), 제2절연층(141b)의 하면에 배치된 제2배선층(142b), 및 제2절연층(141b)을 관통하며 제1 및 제2배선층(142a, 142b), 그리고 반도체칩(120)의 접속패드(122) 및 제2배선층(142b)을 전기적으로 연결하는 제2접속비아(143b)를 포함한다. 연결구조체(140)는 도면에 도시한 것 보다 많은 수의 절연층, 배선층, 및 접속비아층을 포함할 수 있다.
제1절연층(141a)의 물질로는 절연 물질이 사용될 수 있는데, 이때 절연 물질로는 실리카나 알루미나와 같은 무기필러(141af)를 포함하는 비감광성 절연 물질, 예컨대 ABF를 사용할 수 있다. 이 경우 언듈레이션 문제 및 크랙 발생에 따른 불량 문제를 보다 효과적으로 해결할 수 있다. 또한, 제1봉합재(131) 형성 물질의 블리딩에 의한 수동부품(125A1, 125A2)의 전극 오픈 불량의 문제도 효과적으로 해결할 수 있다. 즉, 제1절연층(141a)으로는 무기필러(141af)를 포함하는 비감광성 절연 물질을 사용하면 단순히 감광성 절연 물질(PID)을 사용하는 경우의 문제를 보다 효과적으로 해결할 수 있다.
제2절연층(141b)으로는 감광성 절연 물질(PID)을 사용할 수 있으며, 이 경우 포토 비아를 통한 파인 피치의 도입도 가능해지는바, 반도체칩(120)의 수십 내지 수백만의 접속패드(122)를 통상의 경우와 마찬가지로 매우 효과적으로 재배선할 수 있다. 감광성 절연 물질(PID)은 무기필러를 소량 포함하거나 또는 포함하지 않을 수 있다. 즉, 수동부품(125A1, 125A2)을 재배선하기 위한 제1배선층(142a) 및 제1접속비아(143a)가 형성되는 제1절연층(141a)과 반도체칩(120)의 접속패드(122)를 재배선하기 위한 제2배선층(142b) 및 제2접속비아(143b)가 형성되는 제2절연층(141b)의 물질을 선택적으로 제어함으로써, 보다 우수한 시너지 효과를 가질 수 있다.
한편, 필요에 따라서는 무기필러(141af)를 포함하는 비감광성 절연 물질로 형성된 제1절연층(141a)이 복수의 층일 수도 있고, 감광성 절연 물질(PID)로 형성된 제2절연층(141b)이 복수의 층일 수도 있으며, 이들 모두가 복수의 층일 수도 있다. 제2관통홀(110HB)은 비감광성 절연 물질로 형성된 제1절연층(141a)을 관통하며, 제1절연층(141a)이 복수의 층인 경우 복수의 층을 모두 관통할 수 있다.
제1절연층(141a)은 제2절연층(141b) 보다 열팽창계수(CTE: Coefficient of Thermal Expansion)가 작을 수 있다. 제1절연층(141a)의 경우 무기필러(141af)를 포함하기 때문이다. 제2절연층(141b)의 경우도 필요에 따라서 소량의 무기필러(미도시)를 포함할 수 있으나, 이 경우 제1절연층(141a)에 포함된 무기필러(141af)의 중량퍼센트가 제2절연층(141b)의 무기필러(미도시)의 중량퍼센트보다 클 수 있다. 따라서, 역시 제1절연층(141a)의 열팽창계수(CTE)가 제2절연층(141b)의 열팽창계수(CTE) 보다 작을 수 있다. 무기필러(141af)를 상대적으로 더 많이 갖는바 열팽창계수(CTE)가 상대적으로 작은 제1절연층(141a)은 열경화 수축이 작은 등 워피지에 유리한바 상술한 바와 같이 언듈레이션이나 크랙 발생의 문제를 보다 효과적으로 해결할 수 있으며, 수동부품(125A1, 125A2)의 전극 오픈 불량의 문제도 보다 효과적으로 개선할 수 있다.
제1배선층(142a)은 수동부품(125A1, 125A2)의 전극을 재배선하여 반도체칩(120)의 접속패드(122)와 전기적으로 연결할 수 있다. 즉, 재배선층(RDL)으로 기능할 수 있다. 제1배선층(142a)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 제1배선층(142a)은 설계 디자인에 따라서 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드 등을 포함할 수 있다. 반도체칩(120)이 배치되는 제2관통홀(110HB)이 제1절연층(141a) 역시 관통하는바, 제1배선층(142a)의 하면은 반도체칩(120)의 활성면과 실질적으로 동일 레벨에 위치할 수 있다. 즉, 제1배선층(142a)의 하면은 반도체칩(120)의 활성면과 코플래너(Co-Planar) 할 수 있다.
제2배선층(142b)은 반도체칩(120)의 접속패드(122)를 재배선하여 전기연결구조체(170)와 전기적으로 연결시킬 수 있다. 즉, 재배선층(RDL)으로 기능할 수 있다. 제2배선층(142b)의 형성 물질 역시 상술한 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 제2배선층(142b) 역시 설계 디자인에 따라서 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 전기연결구조체 패드 등을 포함할 수 있다.
제1접속비아(143a)는 수동부품(125A1, 125A2)과 제1배선층(142a)을 전기적으로 연결한다. 제1접속비아(143a)는 수동부품(125A1, 125A2) 각각의 전극과 물리적으로 접할 수 있다. 즉, 수동부품(125A1, 125A2)은 솔더범프 등을 이용하는 표면실장 형태가 아닌 임베디드 타입으로 제1접속비아(143a)와 직접 접할 수 있다. 제1접속비아(143a)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 제1접속비아(143a)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 제1접속비아(143a)의 형상은 테이퍼 형상일 수 있다.
제2접속비아(143b)는 서로 다른 층에 형성된 제1 및 제2배선층(142a, 142b)을 전기적으로 연결하며, 또한 반도체칩(120)의 접속패드(122)와 제2배선층(142b)을 전기적으로 연결한다. 제2접속비아(143b)는 반도체칩(120)의 접속패드(122)와 물리적으로 접할 수 있다. 즉, 반도체칩(120)은 베어 다이 형태로 별도의 범프 등이 없는 상태로 연결구조체(140)의 제2접속비아(143b)와 직접 연결될 수 있다. 제2접속비아(143b)의 형성 물질로는 마찬가지로 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 제2접속비아(143b) 역시 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 제2접속비아(143b)의 형상으로 역시 테이퍼 형상이 적용될 수 있다.
백사이드 금속층(135), 백사이드 금속비아(133), 및 제1 내지 제4금속층(115a, 115b, 115c, 115d)은 연결구조체(140)의 재배선층(142a, 142b) 중 그라운드(GND)와 전기적으로 연결될 수 있다. 따라서, 반도체 패키지(100)가 전자기기의 메인보드 등에 실장되는 경우, 전자파가 이들 경로를 거쳐 메인보드의 그라운드 등으로 방출될 수 있다.
패시베이션층(150)은 연결구조체(140)를 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 패시베이션층(150)은 연결구조체(140)의 제2배선층(142b)의 적어도 일부를 노출시키는 개구부를 가질 수 있다. 이러한 개구부는 패시베이션층(150)에 수십 내지 수천 개 형성될 수 있다. 패시베이션층(150)은 절연수지 및 무기필러(150f)를 포함하되, 유리섬유는 포함하지 않을 수 있다. 예를 들면, 패시베이션층(150)은 ABF일 수 있으나, 이에 한정되는 것은 아니다.
언더범프금속층(160) 전기연결구조체(170)의 접속 신뢰성을 향상시켜주며, 그 결과 패키지(100)의 보드 레벨 신뢰성을 개선해준다. 언더범프금속층(160)은 패시베이션층(150)의 개구부를 통하여 노출된 연결구조체(140)의 제2배선층(142b)과 연결된다. 언더범프금속층(160)은 패시베이션층(150)의 개구부에 공지의 도전성 물질, 즉 금속을 이용하여 공지의 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
전기연결구조체(170)는 반도체 패키지(100)을 외부와 물리적 및/또는 전기적으로 연결시키기 위한 구성이다. 예를 들면, 반도체 패키지(100)은 전기연결구조체(170)를 통하여 전자기기의 메인보드에 실장될 수 있다. 전기연결구조체(170)는 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금으로 구성될 수 있다. 보다 구체적으로는 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결구조체(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결구조체(170)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 전기연결구조체(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결구조체(170)의 수는 접속패드(122)의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다.
전기연결구조체(170) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 반도체칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
한편, 제1봉합재(131) 및/또는 제2봉합재(132) 상에는 백사이드 금속층(135)을 덮는 커버층(180)이 더 배치되어 백사이드 금속층(135)을 보호할 수 있다. 커버층(180)은 절연수지 및 무기필러(150f)를 포함하되, 유리섬유는 포함하지 않을 수 있다. 예를 들면, 커버층(180)은 ABF일 수 있으나, 이에 한정되는 것은 아니다. 상/하에 적층된 패시베이션층(150, 180)은 서로 동일한 물질을 포함함으로써, 대칭의 효과로 열팽창계수(CTE)를 제어하는 역할을 수행할 수도 있다.
도 11은 도 9의 반도체 패키지에 사용되는 판넬의 일례를 개략적으로 나타낸 단면도다.
도면을 참조하면, 일례에 따른 반도체 패키지(100)는 대형 사이즈의 판넬(500)을 이용하여 제조될 수 있다. 판넬(500)의 사이즈는 통상의 웨이퍼의 사이즈의 2배~4배 이상일 수 있으며, 따라서 한 번의 공정을 통하여 보다 많은 수의 반도체 패키지(100)를 제조할 수 있다. 즉, 생산성을 매우 높일 수 있다. 특히, 각각의 패키지(100)의 사이즈가 클 수록 웨이퍼를 이용하는 경우 대비 상대적인 생산성이 높아질 수 있다. 판넬(500)의 각각의 유닛 부분은 후술하는 제조방법에서 처음으로 준비되는 프레임(110)일 수 있다. 이러한 판넬(500)을 이용하여 한 번의 공정으로 복수의 반도체 패키지(100)를 동시에 제조한 후, 공지의 절단 공정, 예컨대 다이싱 공정 등을 이용하여 이들을 절단하여 각각의 반도체 패키지(100)를 얻을 수 있다.
도 12a 내지 도 12e는 도 9의 반도체 패키지의 개략적인 제조 일례를 나타낸 공정도다.
도 12a를 참조하면, 먼저, 프레임(110)을 준비한다. 프레임(110)은 상술한 판넬(500)로 동박적층판(CCL)을 준비한 후, 동박적층판(CCL)의 동박을 이용하여 SAP나 MSAP와 같은 공지의 도금공정으로 금속층(115a, 115b, 115c, 115d)을 형성한 것일 수 있다. 즉, 금속층(115a, 115b, 115c, 115d)은 각각 시드층 및 시드층 상에 형성되며 두께가 더 두꺼운 도체층으로 구성될 수 있다. 또한, 프레임(110)은 코어절연층(111)의 재료에 따라서 레이저 드릴 및/또는 기계적 드릴이나 샌드 블라스트 등을 이용하여 제1관통홀(110HA1, 110HA2)과 예비 제2관통홀(110HB')을 형성한 것일 수 있다. 다음으로, 프레임(110)의 하측에 제1점착필름(210)을 부착하고, 제1관통홀(110HA1, 110HA2) 내에 각각 수동부품(125A1, 125A2) 을 배치한다. 제1점착필름(210)은 공지의 테이프일 수 있으나, 이에 한정되는 것은 아니다.
도 12b를 참조하면, 다음으로, 제1봉합재(131)를 이용하여 프레임(110)과 수동부품(125A1, 125A2) 을 캡슐화한다. 제1봉합재(131)는 미경화 상태의 절연 필름을 라미네이션한 후 경화하는 방법으로 형성할 수도 있고, 액상의 절연 물질을 도포한 후 경화하는 방법으로 형성할 수도 있다. 다음으로, 제1점착필름(210)을 제거한다. 제1점착필름(210)을 떼어내는 방법으로는 기계적인 방법을 이용할 수 있다. 그 후, 제1점착필름(210)을 제거한 부위에 ABF 라미네이션 방법 등을 이용하여 제1절연층(141a)을 형성하고, 레이저 비아로 비아홀을 형성한 후, SAP나 MSAP와 같은 공지의 도금공정으로 제1배선층(142a) 및 제1접속비아(143a)를 형성한다. 즉, 제1배선층(142a)과 제1접속비아(143a)는 각각 시드층과 이보다 두께가 두꺼운 도체층으로 구성될 수 있다. 다음으로, 레이저 드릴 및/또는 기계적 드릴이나 샌드 블라스트 등을 이용하여 제1봉합재(131)와 제1절연층(141a)을 관통하는 제2관통홀(110HB)을 형성한다. 이때, 제2금속층(115b)의 측면과 제1봉합재(131)의 제2관통홀(110HB)이 형성된 벽면은 실질적으로 동일한 평면(Co-planar)에 존재할 수 있다.
도 12c를 참조하면, 다음으로, 제1절연층(141a)의 하측에 제2점착필름(220)을 부착하고, 제2관통홀(110HB)을 통하여 노출된 제2점착필름(220) 상에 반도체칩(120)을 페이스-다운 형태로 부착한다. 다음으로, 제2봉합재(132)로 제1봉합재(131)와 반도체칩(120)을 캡슐화한다. 마찬가지로 제2봉합재(132)는 미경화 상태의 자성 필름을 라미네이션한 후 경화하는 방법으로 형성할 수도 있고, 액상의 자성 물질을 도포한 후 경화하는 방법으로 형성할 수도 있다. 그 후, 제2봉합재(132) 상에 캐리어 필름(230)을 부착한다. 경우에 따라서는, 캐리어 필름(230) 상에 제2봉합재(132)를 형성한 후 이를 라미네이션하는 방법으로 진행할 수도 있다. 다음으로, 공정의 진행을 위하여 상/하로 제조된 미완성 모듈을 뒤집고, 제2점착필름(220)을 기계적인 방법 등으로 분리하여 제거한다.
도 12d를 참조하면, 다음으로, 제1절연층(141a)과 반도체칩(120)의 활성면 상에 감광성 절연 물질(PID)의 라미네이션 등으로 제2절연층(141b)을 형성하고, 포토 비아로 비아홀을 형성한 후, 마찬가지로 공지의 도금공정으로 제2배선층(142b) 및 제2접속비아(143b)를 형성하여 연결구조체(140)를 형성한다. 제2배선층(142b) 및 제2접속비아(143b) 역시 시드층 및 도체층으로 구성될 수 있다. 다음으로, 공지의 라미네이션 방법이나 도포 방법으로 연결구조체(140) 상에 패시베이션층(150)을 형성한다. 다음으로, 캐리어 필름(230)을 분리하여 제거한다.
도 12e를 참조하면, 다음으로, 제1봉합재(131) 및 제2봉합재(132)를 관통하는 비아홀(133v)을 레이저 드릴 등을 이용하여 형성한다. 또한, 패시베이션층(150)에 레이저 드릴 등을 이용하여 연결구조체(140)의 제2배선층(142b)의 적어도 일부를 노출시키는 개구부(150v)를 형성한다. 다음으로, 공지의 도금공정으로 백사이드 금속비아(133) 및 백사이드 금속층(135)을 형성한다. 이들 역시 시드층 및 도체층으로 구성될 수 있다. 또한, 도금공정으로 언더범프금속층(160)을 형성한다. 언더범프금속층(160) 역시 시드층 및 도체층으로 구성될 수 있다. 다음으로, 제2봉합재(132) 상에 커버층(180)을 형성하며, 언더범프금속층(160) 상에 전기연결구조체(170)를 형성하면, 상술한 일례에 따른 반도체 패키지(100)가 제조된다.
도 11의 판넬(500)등을 이용하는 경우, 일련의 과정을 통하여 한 번의 공정 과정으로 복수의 반도체 패키지(100)가 제조될 수 있다. 이후, 다이싱 공정 등을 통하여 각각의 반도체 패키지(100)를 얻을 수 있다.
도 13은 도 9의 반도체 패키지의 제2봉합재에 전자파 흡수 물질을 사용한 경우의 전자파 간섭을 개략적으로 나타낸 단면도다.
도면을 참조하면, 일례에 따른 반도체 패키지(100)는 제2봉합재(132)가 전자파 흡수 물질을 포함하는바, 반사되어 돌아다니는 EMI 노이즈가 제2봉합재(132)에 흡수되어 그라운드(GND)를 통하여 빠져나가게 되어, EMI에 취약한 곳을 없앨 수 있다. 즉, 단순히 금속층(115a, 115b, 115c, 115d)과 백사이드 금속층(135)과 백사이드 금속비아(133)를 통하여 전자파를 차폐하는 경우에는, EMI 노이즈가 계속 패키지(100) 내를 돌아다니게 되며, 결국 EMI 차폐가 가장 취약한 곳으로 빠져 나오게 되어, 그 부분의 주변에 있는 기기에 영향을 미치게 되나, 일례에 따른 반도체 패키지(100)는 이를 효과적으로 개선할 수 있다.
도 14는 도 9의 반도체 패키지를 전자기기에 적용하는 경우의 실장 면적의 최소화를 개략적으로 나타낸 평면도다.
도면을 참조하면, 최근 모바일(1100A, 1100B)을 위한 디스플레이의 대형화에 따라서 배터리 용량의 증가 필요성이 대두되고 있다. 배터리 용량의 증가에 따라 배터리(1180)가 차지하는 면적이 커지기 때문에, 이를 위해서 메인보드와 같은 인쇄회로기판(1101)의 사이즈 축소가 요구되고 있으며, 이에 따른 부품의 실장 면적 감소로, PMIC 및 이에 따른 수동부품들을 포함하는 모듈(1150)이 차지할 수 있는 면적이 지속적으로 작아지고 있다. 이때, 일례에 따른 반도체 패키지(100)를 모듈(1150)로 적용하는 경우, 사이즈 최소화가 가능하기 때문에, 이와 같이 좁아진 면적도 효과적으로 이용할 수 있다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 아래쪽 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향을 의미하는 것으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이며, 상/하의 개념은 언제든지 바뀔 수 있다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

Claims (16)

  1. 서로 이격되어 배치된 제1관통홀 및 제2관통홀이 형성된 프레임;
    상기 제1관통홀에 배치된 수동부품;
    상기 제2관통홀에 배치되며, 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 반도체칩;
    상기 수동부품의 적어도 일부를 덮으며, 상기 제1관통홀의 적어도 일부를 채우고 상기 프레임의 상면을 덮는 제1봉합재;
    상기 반도체칩의 적어도 일부를 덮으며, 상기 제2관통홀의 적어도 일부를 채우고 상기 제1봉합재를 덮는 제2봉합재; 및
    상기 프레임과 상기 수동부품과 상기 반도체칩의 활성면 상에 배치되며, 상기 수동부품 및 상기 반도체칩의 접속패드와 전기적으로 연결된 배선층을 포함하는 연결구조체; 를 포함하며,
    상기 제2봉합재는 상기 제1봉합재보다 전자파 흡수율이 높고,
    상기 제2봉합재는 상기 제1봉합재에 의해 상기 프레임의 상면과 이격되는,
    반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제2봉합재는 자성 물질을 포함하는,
    반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제2봉합재는 자성 입자 및 바인더 수지를 포함하는,
    반도체 패키지.
  4. 제 3 항에 있어서,
    상기 자성 입자는 철(Fe), 실리콘(Si), 크롬(Cr), 알루미늄(Al) 및 니켈(Ni)로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 금속 입자인,
    반도체 패키지.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 제1봉합재는 비전도성을 띄며,
    상기 제2봉합재는 전도성을 띄는,
    반도체 패키지.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 프레임은, 코어절연층, 상기 코어절연층의 상기 제1관통홀이 형성된 제1벽면에 배치되어 상기 수동부품을 둘러싸는 제1금속층, 상기 코어절연층의 상기 제2관통홀이 형성된 제2벽면에 배치되어 상기 반도체칩을 둘러싸는 제2금속층, 및 상기 코어절연층의 하면 및 상면에 각각 배치된 제3 및 제4금속층, 을 포함하며,
    상기 제1 및 제2금속층은 상기 제3 및 4금속층과 연결된,
    반도체 패키지.
  9. 제 8 항에 있어서,
    상기 제2봉합재 상에 상기 수동부품 및 상기 반도체칩의 비활성면이 커버되도록 배치된 백사이드 금속층; 및
    상기 제1 및 제2봉합재를 관통하며, 상기 백사이드 금속층을 상기 제4금속층과 연결하는 백사이드 금속비아; 를 더 포함하는,
    반도체 패키지.
  10. 삭제
  11. 제 9 항에 있어서,
    상기 제2봉합재 상에 배치되며, 상기 백사이드 금속층을 덮는 커버층; 을 더 포함하는,
    반도체 패키지.
  12. 삭제
  13. 제 1 항에 있어서,
    상기 연결구조체는 제1절연층, 상기 제1절연층보다 하측에 배치된 제2절연층, 상기 제1 및 제2절연층의 하면에 각각 배치된 제1 및 제2배선층, 및 상기 제1 및 제2절연층을 각각 관통하는 제1 및 제2접속비아를 포함하며,
    상기 제2관통홀은 상기 제1절연층도 관통하는,
    반도체 패키지.
  14. 제 13 항에 있어서,
    상기 제1관통홀의 바닥면은 상기 제1절연층의 상면이고,
    상기 제2관통홀의 바닥면은 상기 제2절연층의 상면인,
    반도체 패키지.
  15. 삭제
  16. 삭제
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