JP6694931B2 - 半導体パッケージ - Google Patents

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Description

本発明は、半導体チップを複数の受動部品とともに一つのパッケージ内に実装してモジュール化した半導体パッケージに関するものである。
モバイル用ディスプレイの大型化に伴い、電池容量を増加させる必要性が台頭している。電池容量の増加に応じて、電池が占める面積も大きくなり、そのため、プリント回路基板（ＰＣＢ）のサイズを縮小することが求められている。これに伴う部品の実装面積の減少により、モジュール化への関心が持続的に高まっているのが実情である。
一方、複数の部品を実装する従来の技術としては、ＣＯＢ（Ｃｈｉｐ ｏｎ Ｂｏａｒｄ）技術を挙げることができる。ＣＯＢは、プリント回路基板上に個別の受動素子及び半導体パッケージを表面実装技術（ＳＭＴ）を用いて実装する方式である。この方式には、価格的なメリットがあるが、部品間の最小間隔を維持する必要があるため広い実装面積が求められ、部品間の電磁波干渉（ＥＭＩ）が大きく、半導体チップと受動部品との間の距離が遠いことが原因で電気ノイズが増加するという問題がある。
本発明のいくつかの目的のうちの一つは、半導体チップ及び受動部品の実装面積を最小限に抑えることができ、半導体チップと受動部品との間の電気経路を最小化することができることである。その一方で、アンデュレーションやクラックのような工程不良を最小限に抑えることができる。さらに、レーザービアホール加工などを行って受動部品の電極を接続ビアと容易に連結させることができる新たな構造の半導体パッケージを提供することである。
本発明により提案するいくつかの解決手段のうちの一つは、受動部品及び半導体チップをともに一つのパッケージ内に実装してモジュール化し、且つパッケージング過程において受動部品と半導体チップを二段階に分けてカプセル化する。この際、半導体チップが配置される貫通孔を受動部品が配置される貫通孔よりも深く形成し、半導体チップ及び受動部品が配置されるそれぞれの貫通孔の底面の間に段差を形成することである。
例えば、本発明で提供する一例による半導体パッケージは、第１絶縁層、上記第１絶縁層よりも下側に配置された第２絶縁層、上記第１及び第２絶縁層の下面にそれぞれ配置された第１及び第２配線層、及び上記第１及び第２絶縁層をそれぞれ貫通する第１及び第２接続ビアを含む連結構造体と、上記第１絶縁層上に配置されたコア部材、上記コア部材を貫通する第１貫通孔、上記第１貫通孔内の上記第１絶縁層上に配置され、上記第１接続ビアを介して上記第１配線層と連結された一つ以上の受動部品、及び上記受動部品の少なくとも一部を覆い、上記第１貫通孔の少なくとも一部を満たす第１封止材を含むコア構造体と、上記コア構造体及び上記第１絶縁層を貫通する第２貫通孔と、上記第２貫通孔内の上記第２絶縁層上に配置され、上記第２接続ビアを介して上記第２配線層と連結された半導体チップと、上記半導体チップの少なくとも一部を覆い、上記第２貫通孔の少なくとも一部を満たす第２封止材と、を含む。
また、本発明で提供する他の一例による半導体パッケージは、コア部材と、上記コア部材を貫通する第１貫通孔と、上記コア部材を貫通し、上記第１貫通孔と離隔して配置された第２貫通孔と、上記第１貫通孔に配置された一つ以上の受動部品と、上記第２貫通孔に配置され、接続パッドが配置された活性面、及び上記活性面の反対側である非活性面を有する半導体チップと、上記受動部品、及び上記半導体チップの非活性面のそれぞれの少なくとも一部を覆い、上記第１貫通孔及び上記第２貫通孔のそれぞれの少なくとも一部を満たす封止材と、上記受動部品、及び上記半導体チップの活性面上に配置され、上記受動部品及び上記半導体チップの接続パッドと電気的に連結された一層以上の配線層を含む連結構造体と、を含み、上記第２貫通孔の底面が上記第１貫通孔の底面と段差を有する。
本発明のいくつかの効果のうちの一効果は、半導体チップ及び複数の受動部品の実装面積を最小限に抑えることができ、半導体チップと受動部品との間の電気経路を最小化することができることである。その一方で、アンデュレーションやクラックのような工程不良を最小限に抑えることができる。さらに、レーザービアホール加工などを行って受動部品の電極を接続ビアと容易に連結させることができる新たな構造の半導体パッケージを提供することができる。
電子機器システムの例を概略的に示すブロック図である。 電子機器の一例を概略的に示す斜視図である。 ファン−イン半導体パッケージのパッケージング前後を概略的に示す断面図である。 ファン−イン半導体パッケージのパッケージング前後を概略的に示す断面図である。 ファン−イン半導体パッケージのパッケージング過程を概略的に示す断面図である。 ファン−イン半導体パッケージがプリント回路基板上に実装されて、最終的に電子機器のメインボードに実装された場合を概略的に示す断面図である。 ファン−イン半導体パッケージがプリント回路基板内に内蔵されて、最終的に電子機器のメインボードに実装された場合を概略的に示す断面図である。 ファン−アウト半導体パッケージの概略的な形態を示す断面図である。 ファン−アウト半導体パッケージが電子機器のメインボードに実装された場合を概略的に示す断面図である。 半導体パッケージの一例を概略的に示す断面図である。 図９の半導体パッケージをＩ−Ｉ'線に沿って切って見た場合の概略的な平面図である。 図９の半導体パッケージをＩＩ−ＩＩ'線に沿って切って見た場合の概略的な平面図である。 図９の半導体パッケージに用いられるパネルの一例を概略的に示す断面図である。 図９の半導体パッケージの製造一例を概略的に示す工程図である。 図９の半導体パッケージの製造一例を概略的に示す工程図である。 図９の半導体パッケージの製造一例を概略的に示す工程図である。 図９の半導体パッケージの製造一例を概略的に示す工程図である。 図９の半導体パッケージの製造一例を概略的に示す工程図である。 半導体パッケージの他の一例を概略的に示す断面図である。 半導体パッケージの他の一例を概略的に示す断面図である。 半導体パッケージの他の一例を概略的に示す断面図である。 半導体パッケージの他の一例を概略的に示す断面図である。 半導体パッケージの他の一例を概略的に示す断面図である。 半導体パッケージの他の一例を概略的に示す断面図である。 本発明による半導体パッケージを電子機器に適用する場合の一効果を概略的に示す平面図である。
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかしながら、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（又は強調表示や簡略化表示）がされることがある。
電子機器
図１は電子機器システムの例を概略的に示すブロック図である。
図面を参照すると、電子機器１０００はメインボード１０１０を収容する。メインボード１０１０には、チップ関連部品１０２０、ネットワーク関連部品１０３０、及びその他の部品１０４０などが物理的及び／又は電気的に連結されている。これらは、後述する他の部品とも結合されて、様々な信号ライン１０９０を形成する。
チップ関連部品１０２０としては、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリなどのメモリチップと、セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラーなどのアプリケーションプロセッサチップと、アナログ−デジタルコンバータ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ ＩＣ）などのロジックチップなどが含まれるが、これらに限定されるものではなく、これら以外にも、その他の形態のチップ関連部品が含まれ得ることは言うまでもない。また、これら部品１０２０が互いに組み合わされてもよいことは言うまでもない。
ネットワーク関連部品１０３０としては、Ｗｉ−Ｆｉ（登録商標）（ＩＥＥＥ ８０２．１１ファミリなど）、ＷｉＭＡＸ（登録商標）（ＩＥＥＥ ８０２．１６ファミリなど）、ＩＥＥＥ ８０２．２０、ＬＴＥ（ｌｏｎｇ ｔｅｒｍ ｅｖｏｌｕｔｉｏｎ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＳ、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、ブルートゥース（登録商標）（Ｂｌｕｅｔｏｏｔｈ（登録商標））、３Ｇ、４Ｇ、５Ｇ、及びそれ以降のものとして指定された任意の他の無線及び有線プロトコルが含まれるが、これらに限定されるものではなく、これら以外にも、その他の多数の無線又は有線標準やプロトコルのうち任意のものが含まれ得る。また、ネットワーク関連部品１０３０が、チップ関連部品１０２０とともに互いに組み合わされてもよいことは言うまでもない。
その他の部品１０４０としては、高周波インダクタ、フェライトインダクタ、パワーインダクタ、フェライトビーズ、ＬＴＣＣ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ−Ｆｉｒｉｎｇ Ｃｅｒａｍｉｃｓ）、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）フィルター、ＭＬＣＣ（Ｍｕｌｔｉ−Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃｏｎｄｅｎｓｅｒ）などが含まれるが、これらに限定されるものではなく、これら以外にも、その他の様々な用途のために用いられる受動部品などが含まれ得る。また、その他の部品１０４０が、チップ関連部品１０２０及び／又はネットワーク関連部品１０３０とともに互いに組み合わされてもよいことは言うまでもない。
電子機器１０００の種類に応じて、電子機器１０００は、メインボード１０１０に物理的及び／又は電気的に連結されているか連結されていない他の部品を含むことができる。他の部品としては、例えば、カメラ１０５０、アンテナ１０６０、ディスプレイ１０７０、電池１０８０、オーディオコーデック（不図示）、ビデオコーデック（不図示）、電力増幅器（不図示）、羅針盤（不図示）、加速度計（不図示）、ジャイロスコープ（不図示）、スピーカー（不図示）、大容量記憶装置（例えば、ハードディスクドライブ）（不図示）、ＣＤ（ｃｏｍｐａｃｔ ｄｉｓｋ）（不図示）、及びＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｋ）（不図示）などが挙げられる。但し、これらに限定されるものではなく、これら以外にも、電子機器１０００の種類に応じて様々な用途のために用いられるその他の部品などが含まれ得ることは言うまでもない。
電子機器１０００は、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、携帯情報端末（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、デジタルビデオカメラ（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｃａｍｅｒａ）、デジタルスチルカメラ（ｄｉｇｉｔａｌ ｓｔｉｌｌ ｃａｍｅｒａ）、ネットワークシステム（ｎｅｔｗｏｒｋ ｓｙｓｔｅｍ）、コンピューター（ｃｏｍｐｕｔｅｒ）、モニター（ｍｏｎｉｔｏｒ）、タブレット（ｔａｂｌｅｔ）、ラップトップ（ｌａｐｔｏｐ）、ネットブック（ｎｅｔｂｏｏｋ）、テレビジョン（ｔｅｌｅｖｉｓｉｏｎ）、ビデオゲーム（ｖｉｄｅｏ ｇａｍｅ）、スマートウォッチ（ｓｍａｒｔ ｗａｔｃｈ）、オートモーティブ（Ａｕｔｏｍｏｔｉｖｅ）などであることができる。但し、これらに限定されるものではなく、これら以外にも、データを処理する任意の他の電子機器であってもよいことは言うまでもない。
図２は電子機器の一例を概略的に示す斜視図である。
図面を参照すると、半導体パッケージは、上述のような種々の電子機器において様々な用途に適用される。例えば、スマートフォン１１００の本体１１０１の内部にはプリント回路基板１１１０が収容されており、プリント回路基板１１１０には種々の部品１１２０が物理的及び／又は電気的に連結されている。また、カメラ１１３０のように、プリント回路基板１１１０に物理的及び／又は電気的に連結されているか連結されていない他の部品が本体１１０１内に収容されている。部品１１２０の一部は、チップ関連部品であることができ、一例として、半導体パッケージ１１２１であってもよいが、これに限定されるものではない。電子機器が必ずしもスマートフォン１１００に限定されるものではなく、上述のように、他の電子機器であってもよいことは言うまでもない。
半導体パッケージ
一般に、半導体チップには、数多くの微細電気回路が集積されているが、それ自体が半導体完成品としての役割を果たすことはできず、外部からの物理的又は化学的衝撃により損傷する可能性がある。したがって、半導体チップ自体をそのまま用いるのではなく、半導体チップをパッケージングして、パッケージ状態で電子機器などに用いている。
半導体パッケージングが必要な理由は、電気的連結という観点から、半導体チップと電子機器のメインボードの回路幅が異なるためである。具体的に、半導体チップは、接続パッドのサイズ及び接続パッド間の間隔が非常に微細であるのに対し、電子機器に用いられるメインボードは、部品実装パッドのサイズ及び部品実装パッド間の間隔が半導体チップのスケールよりも著しく大きい。したがって、半導体チップをこのようなメインボード上にそのまま取り付けることは困難であり、相互間の回路幅の差を緩和することができるパッケージング技術が要求される。
このようなパッケージング技術により製造される半導体パッケージは、構造及び用途によって、ファン−イン半導体パッケージ（Ｆａｎ−ｉｎ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）とファン−アウト半導体パッケージ（Ｆａｎ−ｏｕｔ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）とに区分されることができる。
以下では、図面を参照して、ファン−イン半導体パッケージとファン−アウト半導体パッケージについてより詳細に説明する。
（ファン−イン半導体パッケージ）
図３ａ及び図３ｂはファン−イン半導体パッケージのパッケージング前後を概略的に示す断面図である。
図４はファン−イン半導体パッケージのパッケージング過程を概略的に示す断面図である。
図面を参照すると、半導体チップ２２２０は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウム砒素（ＧａＡｓ）などを含む本体２２２１と、本体２２２１の一面上に形成された、アルミニウム（Ａｌ）などの導電性物質を含む接続パッド２２２２と、本体２２２１の一面上に形成され、接続パッド２２２２の少なくとも一部を覆う酸化膜又は窒化膜などのパッシベーション膜２２２３と、を含む、例えば、ベア（Ｂａｒｅ）状態の集積回路（ＩＣ）であることができる。この際、接続パッド２２２２が非常に小さいため、集積回路（ＩＣ）は、回路幅の差が大きい電子機器のメインボードなどはもちろん、回路幅の差がメインボードよりは小さい中間レベルのプリント回路基板（ＰＣＢ）にも実装されにくい。
そのため、接続パッド２２２２を再配線するために、半導体チップ２２２０上に半導体チップ２２２０のサイズに応じて連結構造体２２４０を形成する。連結構造体２２４０は、半導体チップ２２２０上に感光性絶縁樹脂（ＰＩＤ）などの絶縁材料で絶縁層２２４１を形成し、接続パッド２２２２をオープンさせるビアホール２２４３ｈを形成した後、配線パターン２２４２及びビア２２４３を形成することで形成することができる。その後、連結構造体２２４０を保護するパッシベーション層２２５０を形成し、開口部２２５１を形成した後、アンダーバンプ金属層２２６０などを形成する。すなわち、一連の過程を経て、例えば、半導体チップ２２２０、連結構造体２２４０、パッシベーション層２２５０、及びアンダーバンプ金属層２２６０を含むファン−イン半導体パッケージ２２００が製造される。
このように、ファン−イン半導体パッケージは、半導体チップの接続パッド、例えば、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）端子の全てを素子の内側に配置したパッケージ形態である。ファン−イン半導体パッケージは、電気的特性に優れており、安価で生産することができる。したがって、スマートフォンに内蔵される多くの素子がファン−イン半導体パッケージの形態で製作されており、具体的には、小型で、且つ速い信号伝達を実現するように開発が行われている。
しかしながら、ファン−イン半導体パッケージは、Ｉ／Ｏ端子の全てを半導体チップの内側に配置しなければならないため、空間的な制約が多い。したがって、このような構造は、多数のＩ／Ｏ端子を有する半導体チップや、サイズが小さい半導体チップに適用するには困難な点がある。また、このような欠点により、電子機器のメインボードにファン−イン半導体パッケージを直接実装して用いることができない。これは、再配線工程により半導体チップのＩ／Ｏ端子のサイズ及び間隔を拡大したとしても、電子機器のメインボードに直接実装可能な程度のサイズ及び間隔まで拡大することができるわけではないためである。
図５はファン−イン半導体パッケージがプリント回路基板上に実装されて、最終的に電子機器のメインボードに実装された場合を概略的に示す断面図である。
図６はファン−イン半導体パッケージがプリント回路基板内に内蔵されて、最終的に電子機器のメインボードに実装された場合を概略的に示す断面図である。
図面を参照すると、ファン−イン半導体パッケージ２２００においては、半導体チップ２２２０の接続パッド２２２２、すなわち、Ｉ／Ｏ端子がプリント回路基板２３０１によりさらに再配線されて、最終的には、プリント回路基板２３０１上にファン−イン半導体パッケージ２２００が実装された状態で電子機器のメインボード２５００に実装可能となる。この際、半田ボール２２７０などはアンダーフィル樹脂２２８０などにより固定されることができ、外側はモールディング材２２９０などで覆われることができる。又は、ファン−イン半導体パッケージ２２００は、別のプリント回路基板２３０２内に内蔵（Ｅｍｂｅｄｄｅｄ）されてもよい。その場合、プリント回路基板２３０２内に内蔵された状態の半導体チップ２２２０の接続パッド２２２２、すなわち、Ｉ／Ｏ端子が、プリント回路基板２３０２によりさらに再配線されるため、最終的に電子機器のメインボード２５００に実装可能となる。
このように、ファン−イン半導体パッケージは電子機器のメインボードに直接実装されて用いられることが困難であるため、別のプリント回路基板上に実装された後、さらにパッケージング工程を経て電子機器のメインボードに実装されるか、又はプリント回路基板内に内蔵された状態で電子機器のメインボードに実装されて用いられている。
（ファン−アウト半導体パッケージ）
図７はファン−アウト半導体パッケージの概略的な形態を示した断面図である。
図面を参照すると、ファン−アウト半導体パッケージ２１００は、例えば、半導体チップ２１２０の外側が封止材２１３０により保護されており、半導体チップ２１２０の接続パッド２１２２が連結構造体２１４０により半導体チップ２１２０の外側まで再配線される。この際、連結構造体２１４０上にはパッシベーション層２１５０をさらに形成することができ、パッシベーション層２１５０の開口部にはアンダーバンプ金属層２１６０をさらに形成することができる。アンダーバンプ金属層２１６０上には半田ボール２１７０をさらに形成することができる。半導体チップ２１２０は、本体２１２１や接続パッド２１２２などを含む集積回路（ＩＣ）であることができる。連結構造体２１４０は、絶縁層２１４１と、絶縁層２１４１上に形成された配線層２１４２と、接続パッド２１２２と配線層２１４２などを電気的に連結するビア２１４３と、を含むことができる。
このように、ファン−アウト半導体パッケージは、半導体チップ上に形成された連結構造体により、半導体チップの外側までＩ／Ｏ端子を再配線して配置させた形態である。上述のように、ファン−イン半導体パッケージは、半導体チップのＩ／Ｏ端子の全てを半導体チップの内側に配置させなければならず、そのため、素子のサイズが小さくなると、ボールのサイズ及びピッチを減少させなければならないため、標準化されたボールレイアウトを用いることができない。これに対し、ファン−アウト半導体パッケージは、このように半導体チップ上に形成された連結構造体により、半導体チップの外側までＩ／Ｏ端子を再配線して配置させた形態であるため、半導体チップのサイズが小さくなっても標準化されたボールレイアウトをそのまま用いることができる。したがって、後述のように、上記のような別のプリント回路基板を用いることなく、電子機器のメインボード上に半導体チップ２１２０を実装することができる。
図８はファン−アウト半導体パッケージが電子機器のメインボードに実装された場合を概略的に示す断面図である。
図面を参照すると、ファン−アウト半導体パッケージ２１００は半田ボール２１７０などを介して電子機器のメインボード２５００に実装されることができる。すなわち、上述のように、ファン−アウト半導体パッケージ２１００は、半導体チップ２１２０上に半導体チップ２１２０のサイズを超えるファン−アウト領域まで接続パッド２１２２を再配線できる連結構造体２１４０を形成するため、標準化されたボールレイアウトをそのまま用いることができる。その結果、別のプリント回路基板などがなくても、半導体チップ２１２０を電子機器のメインボード２５００に実装されることができる。
このように、ファン−アウト半導体パッケージは、別のプリント回路基板がなくても電子機器のメインボードに実装されることができるため、プリント回路基板を用いるファン−イン半導体パッケージに比べて厚さがより小さいパッケージ寸法を実現することができ、小型化及び薄型化が可能である。また、熱特性及び電気的特性に優れるため、モバイル製品に特に好適である。また、プリント回路基板（ＰＣＢ）を用いる一般的なＰＯＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）タイプに比べて、よりコンパクトに実現することができ、反り現象の発生による問題を解決することができる。
一方、ファン−アウト半導体パッケージは、このように半導体チップを電子機器のメインボードなどに実装するための、そして外部からの衝撃から半導体チップを保護するためのパッケージ技術を意味するものである。他方、ファン−イン半導体パッケージが内蔵されるプリント回路基板などのプリント回路基板（ＰＣＢ）を用いる実装方式は、ファン−アウト半導体パッケージに基づく実装方式とはスケール、用途などが異なる実装方式である。
以下では、半導体チップ及び受動部品の実装面積を最小限に抑えることができ、半導体チップと受動部品との間の電気経路を最小化することができる一方で、アンデュレーションやクラックのような工程不良を最小限に抑えることができるとともに、レーザービアホール加工などを行って受動部品の電極を接続ビアと容易に連結させることができる、新たな構造の半導体パッケージを図面を参照して説明する。
図９は半導体パッケージの一例を概略的に示す断面図である。
図１０ａは図９の半導体パッケージをＩ−Ｉ'線に沿って切って見た場合の概略的な平面図であり、図１０ｂは図９の半導体パッケージの概略的なＩＩ−ＩＩ'線に沿って切って見た場合の概略的な平面図である。
図面を参照すると、一例による半導体パッケージ１００Ａは、第１絶縁層１４１ａ、第１絶縁層１４１ａよりも下側に配置された第２絶縁層１４１ｂ、第１及び第２絶縁層１４１ａ、１４１ｂの下面にそれぞれ配置された第１及び第２配線層１４２ａ、１４２ｂ、及び第１及び第２絶縁層１４１ａ、１４１ｂをそれぞれ貫通する第１及び第２接続ビア１４３ａ、１４３ｂを含む連結構造体１４０と、第１絶縁層１４１ａ上に配置されたコア部材１１０、コア部材１１０を貫通する第１貫通孔１１０ＨＡ１、１１０ＨＡ２、及び第１貫通孔１１０ＨＡ１、１１０ＨＡ２内の第１絶縁層１４１ａ上に配置され、第１接続ビア１４３ａを介して第１配線層１４２ａと連結された一つ以上の受動部品１２５Ａ１、１２５Ａ２、及び受動部品１２５Ａ１、１２５Ａ２をそれぞれカプセル化し、第１貫通孔１１０ＨＡ１、１１０ＨＡ２のそれぞれの少なくとも一部を満たす第１封止材１３１を含むコア構造体１０５と、コア構造体１０５及び第１絶縁層１４１ａを貫通する第２貫通孔１１０ＨＢと、第２貫通孔１１０ＨＢ内の第２絶縁層１４１ｂ上に配置され、第２接続ビア１４３ｂを介して第２配線層１４２ｂと連結された半導体チップ１２０と、半導体チップ１２０をカプセル化し、第２貫通孔１１０ＨＢの少なくとも一部を満たす第２封止材１３２と、を含む。
第２貫通孔１１０ＨＢの深さｄｂは、第１貫通孔１１０ＨＡ１、１１０ＨＡ２の深さｄａ１、ｄａ２よりも深く、第２貫通孔１１０ＨＢの底面には、第１貫通孔１１０ＨＡ１、１１０ＨＡ２の底面よりも下側に配置される。すなわち、かかる底面は段差ｓを有する。第２貫通孔１１０ＨＢの底面は、第２絶縁層１４１ｂの上面であることができ、第１貫通孔１１０ＨＡ１、１１０ＨＡ２の底面は、第１絶縁層１４１ａの上面であることができる。すなわち、半導体チップ１２０は、第２接続ビア１４３ｂと連結された接続パッド１２２が配置された活性面、及び活性面の反対側である非活性面を有することができる。この際、半導体チップ１２０の活性面は、受動部品１２５Ａ１、１２５Ａ２の下面よりも下側に位置する。例えば、半導体チップ１２０の活性面は、第１配線層１４２ａの下面と実質的に同一の平面（Ｃｏ−ｐｌａｎａｒ）に存在することができる。
最近、モバイル用ディスプレイの大型化に伴い、電池容量を増加させる必要性が台頭している。電池容量の増加に応じて、電池が占める面積も大きくなり、そのため、プリント回路基板（ＰＣＢ）のサイズを縮小することが求められている。これに伴う部品の実装面積の減少により、モジュール化への関心が持続的に高まっているのが実情である。一方、複数の部品を実装する従来の技術としては、ＣＯＢ（Ｃｈｉｐ ｏｎ Ｂｏａｒｄ）技術を挙げることができる。ＣＯＢは、プリント回路基板上に個別の受動素子及び半導体パッケージを表面実装技術（ＳＭＴ）を用いて実装する方式である。この方式には、価格的なメリットがあるが、部品間の最小間隔を維持する必要があるため広い実装面積が求められ、部品間の電磁波干渉（ＥＭＩ）が大きく、半導体チップと受動部品との間の距離が遠いことが原因で電気ノイズが増加するという問題がある。
これに対し、一例による半導体パッケージ１００Ａは、複数の受動部品１２５Ａ１、１２５Ａ２が半導体チップ１２０とともに一つのパッケージ内に配置されてモジュール化されている。これにより、部品間の間隔を最小限に抑えることができることから、メインボードのようなプリント回路基板における実装面積を最小化することができる。また、半導体チップ１２０と受動部品１２５Ａ１、１２５Ａ２との間の電気経路を最小化することができることから、ノイズの問題を改善させることができる。また、一回の封止ではなく、二段階以上の封止過程１３１、１３２を経るため、受動部品１２５Ａ１、１２５Ａ２の実装不良による半導体チップ１２０の歩留まり問題や、受動部品１２５Ａ１、１２５Ａ２の実装時に発生する異物の影響などを最小限に抑えることができる。
一方、通常、半導体チップの接続パッドはアルミニウム（Ａｌ）からなることから、レーザービア（Ｌａｓｅｒ−ｖｉａ）加工時にダメージを受けて、容易に破損する可能性がある。したがって、レーザービアではなく、フォトビア（Ｐｈｏｔｏ−ｖｉａ）加工で接続パッドをオープンさせることが一般的である。このため、再配線層（ＲＤＬ）を形成するために提供される絶縁層としては、感光性絶縁材料（ＰＩＤ）を用いる。但し、受動部品の下面に再配線層（ＲＤＬ）を形成するために同様に感光性絶縁材料（ＰＩＤ）を積層する場合には、受動部品の電極突出によりアンデュレーション（Ｕｎｄｕｌａｔｉｏｎ）が発生することがあり、その結果、感光性絶縁材料（ＰＩＤ）の平坦性が低下するおそれがある。したがって、平坦性を高めるために、厚さが厚い感光性絶縁材料（ＰＩＤ）を用いなければならなくなる不便があり、この場合、感光性絶縁材料（ＰＩＤ）の厚さが原因でクラックが容易に且つ多く発生するという問題がある。
また、封止材を用いて受動部品を封止する場合には、受動部品の電極に封止材形成材料がブリードするという問題が発生する可能性がある。この際、再配線層（ＲＤＬ）を形成するために感光性絶縁材料（ＰＩＤ）を用いる場合には、上述のように、フォトビア加工が用いられるが、この場合、フォトビア加工ではブリーディングされた封止材形成材料をオープンさせることが難しい。したがって、ブリーディングした封止材形成材料によって電極オープンの不良が発生する可能性があり、その結果、電気的特性の低下を引き起こすことがある。
これに対し、一例による半導体パッケージ１００Ａは、先ず受動部品１２５Ａ１、１２５Ａ２が配置される第１貫通孔１１０ＨＡ１、１１０ＨＡ２を形成し、受動部品１２５Ａ１、１２５Ａ２を配置した後、１次的に受動部品１２５Ａ１、１２５Ａ２を再配線するために、第１絶縁層１４１ａ及び第１配線層１４２ａを形成する。その後、第１絶縁層１４１ａを貫通する第２貫通孔１１０ＨＢを形成し、半導体チップ１２０を配置し、２次的に半導体チップ１２０を再配線するための第２絶縁層１４１ｂ及び第２配線層１４２ｂを形成する。すなわち、半導体チップ１２０が配置される第２貫通孔１１０ＨＢには、コア部材１１０だけでなく、連結構造体１４０の第１絶縁層１４１ａも貫通される。これにより、半導体チップ１２０の活性面は、受動部品１２５Ａ１、１２５Ａ２のそれぞれの下面よりも下側に位置するようになる。この場合、半導体チップ１２０とは関係なく、第１絶縁層１４１ａの材料を選択することができ、例えば、感光性絶縁材料（ＰＩＤ）ではない無機フィラー１４１ａｆを含む非感光性絶縁材料、例えば、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）などを用いることができる。かかるフィルムタイプの非感光性絶縁材料は、平坦性に優れているため、上述したアンデュレーションの問題とクラック発生の問題をより効果的に解決することができる。
また、このような非感光性絶縁材料は、レーザービアで開口を形成するため、受動部品１２５Ａ１、１２５Ａ２の電極に第１封止材１３１の物質がブリードしても、レーザービアを介して効果的に電極をオープンさせることができる。したがって、電極オープン不良による問題も解決することができる。
さらに、一例による半導体パッケージ１００Ａは、第２絶縁層１４１ｂとして、通常の場合と同様に、感光性絶縁材料（ＰＩＤ）を用いることができる。この場合、フォトビアを介してファインピッチの導入も可能となるため、半導体チップ１２０の数十〜数百万の接続パッド１２２を通常の場合と同様に、非常に効果的に再配線することができる。すなわち、一例による半導体パッケージ１００Ａの構造は、受動部品１２５Ａ１、１２５Ａ２を再配線するための第１配線層１４２ａ、第１接続ビア１４３ａが形成される第１絶縁層１４１ａ、半導体チップ１２０の接続パッド１２２を再配線するための第２配線層１４２ｂ、及び第２接続ビア１４３ｂが形成される第２絶縁層１４１ｂの材料を選択的に制御することが可能となるため、優れたシナジー効果を有することができる。
一方、一例による半導体パッケージ１００Ａは、連結構造体１４０の下側に配置され、第２配線層１４２ｂの少なくとも一部を露出させる開口部１５０ｖを有するパッシベーション層１５０、パッシベーション層１５０の開口部上に配置され、露出している第２配線層１４２ｂと連結されたアンダーバンプ金属層１６０、及びパッシベーション層１５０の下側に配置され、アンダーバンプ金属層１６０を介して露出している第２配線層１４２ｂと連結された電気連結構造体１７０をさらに含むことができ、これにより、メインボードなどと連結されることができる。
また、一例による半導体パッケージ１００Ａは、コア部材１１０が、コア絶縁層１１１の第１及び第２貫通孔１１０ＨＡ１、１１０ＨＡ２、１１０ＨＢが形成された壁面と上下面に形成された金属層１１５ａ、１１５ｂ、１１５ｃ、１１５ｄをさらに含むことができる。これにより、半導体チップ１２０及び受動部品１２５Ａ１、１２５Ａ２の外部に流入されるか、又は内部から放出されるＥＭＩ（Ｅｌｅｃｔｒｏ−Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）を効果的に遮蔽するとともに、放熱効果も図ることができる。さらに、第１封止材１３１及び／又は第２封止材１３２上に配置されたバックサイド金属層１３５と第１封止材１３１及び／又は第２封止材１３２を貫通するバックサイド金属ビア１３３を介して半導体チップ１２０と受動部品１２５Ａ１、１２５Ａ２のＥＭＩシールド効果及び放熱効果をさらに向上させることができる。第１封止材１３１及び／又は第２封止材１３２上にバックサイド金属層１３５を覆うカバー層１８０をさらに配置することで、バックサイド金属層１３５を保護することもできる。
以下、一例による半導体パッケージ１００Ａに含まれるそれぞれの構成についてより詳細に説明する。
コア部材１１０は、具体的な材料に応じて、半導体パッケージ１００Ａの剛性をより向上させることができ、第１及び第２封止材１３１、１３２の厚さ均一性の確保などの役割を果たすことができる。コア部材１１０には、複数の第１貫通孔１１０ＨＡ１、１１０ＨＡ２が形成されることができる。複数の第１貫通孔１１０ＨＡ１、１１０ＨＡ２はそれぞれ物理的に離隔していることができる。複数の第１貫通孔１１０ＨＡ１、１１０ＨＡ２内には、受動部品１２５Ａ１、１２５Ａ２がそれぞれ配置されることができる。受動部品１２５Ａ１、１２５Ａ２はそれぞれ、第１貫通孔１１０ＨＡ１、１１０ＨＡ２の壁面と所定の距離離隔し、第１貫通孔１１０ＨＡ１、１１０ＨＡ２の壁面によって囲まれることができるが、必要に応じて変形することも可能である。
コア部材１１０はコア絶縁層１１１を含む。コア絶縁層１１１の材料は特に限定されない。例えば、絶縁材料を用いることができる。この際、絶縁材料としは、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、又はこれらの樹脂がシリカなどの無機フィラーとともにガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された樹脂、例えば、プリプレグ（ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）などが用いられることができる。
コア部材１１０は、コア絶縁層１１１の第１及び第２貫通孔１１０ＨＡ１、１１０ＨＡ２、１１０ＨＢが形成された壁面にそれぞれ配置され、受動部品１２５Ａ１、１２５Ａ２及び半導体チップ１２０をそれぞれ囲む第１及び第２金属層１１５ａ、１１５ｂと、コア絶縁層１１１の下面及び上面にそれぞれ配置された第３及び第４金属層１１５ｃ、１１５ｄと、を含むことができる。第１〜第４金属層１１５ａ、１１５ｂ、１１５ｃ、１１５ｄはそれぞれ、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などを含むことができるが、これに限定されるものではない。第１〜第４金属層１１５ａ、１１５ｂ、１１５ｃ、１１５ｄにより、半導体チップ１２０及び受動部品１２５Ａ１、１２５Ａ２の電磁波シールド及び放熱を図ることができる。金属層１１５ａ、１１５ｂ、１１５ｃ、１１５ｄは互いに連結されることができ、グランドとして用いられることもできる。この場合、連結構造体１４０の配線層１４２ａ、１４２ｂのうちグランドと電気的に連結されることができる。
受動部品１２５Ａ１、１２５Ａ２はそれぞれ独立してＭＬＣＣ（Ｍｕｌｔｉ Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）やＬＩＣＣ（Ｌｏｗ Ｉｎｄｕｃｔａｎｃｅ Ｃｈｉｐ Ｃａｐａｃｉｔｏｒ）のようなキャパシタ（Ｃａｐａｃｉｔｏｒ）、パワーインダクタ（Ｐｏｗｅｒ Ｉｎｄｕｃｔｏｒ）のようなインダクタ（Ｉｎｄｕｃｔｏｒ）、及びビーズ（Ｂｅａｄ）などであってもよい。受動部品１２５Ａ１、１２５Ａ２は互いに異なる厚さを有することができる。また、受動部品１２５Ａ１、１２５Ａ２は、半導体チップ１２０とも異なる厚さを有することができる。一例による半導体パッケージ１００Ａは、二段階以上にこれらをカプセル化するため、このような厚さの偏差に応じた不良の問題を最小限に抑えることができる。受動部品１２５Ａ１、１２５Ａ２の数は、特に限定されず、図面に図示したよりも多くてもよく、少なくてもよい。
第１封止材１３１は、受動部品１２５Ａ１、１２５Ａ２をそれぞれカプセル化する。また、第１貫通孔１１０ＨＡ１、１１０ＨＡ２のそれぞれの少なくとも一部を満たす。また、一例では、コア部材１１０もカプセル化する。第１封止材１３１は、絶縁材料を含み、絶縁材料としては、無機フィラー及び絶縁樹脂を含む材料、例えば、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、又はこれらの無機フィラーのような補強材が含まれた樹脂、具体的には、ＡＢＦ、ＦＲ−４、ＢＴ樹脂などを用いることができる。また、ＥＭＣのような成形材料を用いることができ、必要に応じては、感光性材料、すなわち、ＰＩＥ（Ｐｈｏｔｏ Ｉｍａｇｅａｂｌｅ Ｅｎｃａｐｓｕｌａｎｔ）を用いることもできる。必要に応じては、熱硬化性樹脂や熱可塑性樹脂のような絶縁樹脂が無機フィラー及び／又はガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された材料を用いることもできる。
半導体チップ１２０は第２貫通孔１１０ＨＢに配置される。半導体チップ１２０は、第２貫通孔１１０ＨＢの壁面と所定の距離離隔し、第２貫通孔１１０ＨＢの壁面によって囲まれることができるが、必要に応じて、変形することもできる。半導体チップ１２０は、数百〜数百万個以上の素子が一つのチップ内に集積化されている集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）であることができる。この際、集積回路は、電力管理集積回路（ＰＭＩＣ：Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ ＩＣ）であってもよいが、これに限定されるものではなく、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリなどのメモリチップと、セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラなどのアプリケーションプロセッサチップと、アナログ−デジタルコンバータ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ ＩＣ）などのロジックチップなどであることもできる。
半導体チップ１２０は、別のバンプや配線層が形成されていないベア（Ｂａｒｅ）状態の集積回路であることができる。集積回路は、活性ウェハをベースに形成されることができる。この場合、半導体チップの本体１２１をなす母材としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウム砒素（ＧａＡｓ）などが用いられることができる。本体１２１には、様々な回路が形成されていることができる。接続パッド１２２は、半導体チップ１２０を、他の構成要素と電気的に連結させるためのものであり、形成材料としては、それぞれアルミニウム（Ａｌ）などの導電性物質を特に制限なく用いることができる。本体１２１上には、接続パッド１２２を露出させるパッシベーション膜１２３が形成されることができ、パッシベーション膜１２３は、酸化膜又は窒化膜などであってもよく、又は酸化膜と窒化膜の二重層であってもよい。その他の必要な位置にそれぞれ、絶縁膜（不図示）などがさらに配置されてもよい。一方、半導体チップ１２０は、接続パッド１２２が配置された面が活性面となり、その反対側が非活性面となる。この際、半導体チップ１２０の活性面にパッシベーション膜１２３が形成された場合には、半導体チップ１２０の活性面は、パッシベーション膜１２３の最下面を基準に位置関係を判断する。
第２封止材１３２は半導体チップ１２０をカプセル化する。また、貫通孔１１０ＨＡの少なくとも一部を満たす。また、一例では、第１封止材１３１もカプセル化する。第２封止材１３２も絶縁材料を含む。絶縁材料としては、無機フィラー及び絶縁樹脂を含む材料、例えば、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、又はこれら無機フィラーのような補強材が含まれた樹脂、具体的には、ＡＢＦ、ＦＲ−４、ＢＴ、ＰＩＤ樹脂などが用いられることができる。また、ＥＭＣなどの公知の成形材料を用いることもできることは言うまでもない。必要に応じては、熱硬化性樹脂や熱可塑性樹脂のような絶縁樹脂が無機フィラー及び／又はガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された材料を用いることもできる。
第１封止材１３１及び第２封止材１３２は、同一の材料を含んでもよく、異なる材料を含んでもよい。第１封止材１３１及び第２封止材１３２が同一の材料を含む場合であっても、これらの間の境界が確認されることができる。第１封止材１３１及び第２封止材１３２は、類似した物質を含む一方で、色は異なる場合がある。例えば、第１封止材１３１が第２封止材１３２よりも透明な色を有する場合がある。すなわち、境界が明確であり得る。必要に応じては、第１封止材１３１は絶縁材料で実現し、且つ第２封止材１３２は磁性材料で実現してもよい。この場合、第２封止材１３２は、ＥＭＩ吸収効果を奏することができる。半導体チップ１２０の場合は、本体１２１により、電極が露出していないため、第２封止材１３２を磁性物質で実現する場合にも、特別な問題が発生しない。
第２封止材１３２上には、バックサイド金属層１３５が半導体チップ１２０と受動部品１２５Ａ１、１２５Ａ２をカバーするように配置されることができる。また、バックサイド金属層１３５は、第１及び第２封止材１３１、１３２を貫通するバックサイド金属ビア１３３を介してコア部材１１０の第４金属層１１５ｄと連結されることができる。バックサイド金属層１３５及びバックサイド金属ビア１３３により半導体チップ１２０と受動部品１２５Ａ１、１２５Ａ２を金属材料で取り囲むことで、ＥＭＩシールド効果及び放熱効果をさらに向上させることができる。バックサイド金属層１３５及びバックサイド金属ビア１３３も、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの導電性物質を含むことができる。バックサイド金属層１３５及びバックサイド金属ビア１３３もグランドとして用いられることができる。この場合、金属層１１５ａ、１１５ｂ、１１５ｃ、１１５ｄを介して連結構造体１４０の配線層１４２ａ、１４２ｂのうちグランドと電気的に連結されることができる。バックサイド金属層１３５は、図１０ｂに示すように、第２封止材１３２の上面の大部分を覆う板（ｐｌａｔｅ）の形態であることができる。バックサイド金属ビア１３３は、図１０ｂに示すように、所定の長さを有するトレンチ（ｔｒｅｎｃｈ）ビアの形態であることができる。この場合、実質的に電磁波の移動経路がすべて遮断されるため、電磁波遮蔽の効果がより優れることができる。但し、これに限定されるものではなく、電磁波遮蔽の効果を有する範囲内で、バックサイド金属層１３５が複数の板状を有することもでき、バックサイド金属ビア１３３の間に開口部が形成されて、ガスの移動経路が提供されることもできる。
連結構造体１４０は、半導体チップ１２０の接続パッド１２２を再配線する。また、半導体チップ１２０と受動部品１２５Ａ１、１２５Ａ２を電気的に連結する。連結構造体１４０を介して様々な機能を有する数十数百の半導体チップ１２０の接続パッド１２２がそれぞれ再配線されることができ、電気連結構造体１７０を介して、その機能に合わせて、外部に物理的及び／又は電気的に連結されることができる。連結構造体１４０は、コア部材１１０及び受動部品１２５Ａ１、１２５Ａ２の下側に配置された第１絶縁層１４１ａ、第１絶縁層１４１ａの下面に配置された第１配線層１４２ａ、第１絶縁層１４１ａを貫通し、受動部品１２５Ａ１、１２５Ａ２と第１配線層１４２ａを電気的に連結する第１接続ビア１４３ａ、第１絶縁層１４１ａの下面、及び半導体チップ１２０の活性面に配置され、第１配線層１４２ａの少なくとも一部を覆う第２絶縁層１４１ｂ、第２絶縁層１４１ｂの下面に配置された第２配線層１４２ｂ、及び第２絶縁層１４１ｂを貫通し、第１及び第２配線層１４２ａ、１４２ｂと、半導体チップ１２０の接続パッド１２２、及び第２配線層１４２ｂとを電気的に連結する第２接続ビア１４３ｂを含む。連結構造体１４０は、図面に図示したものよりも多くの絶縁層、配線層、及び接続ビア層を含むことができる。
第１絶縁層１４１ａの材料としては、絶縁材料が用いられることができる。この際、絶縁材料としては、シリカやアルミナなどのような無機フィラー１４１ａｆを含む非感光性絶縁材料、例えば、ＡＢＦを用いることができる。この場合、アンデュレーションの問題とクラック発生による不良の問題をより効果的に解決することができる。また、第１封止材１３１を形成する物質のブリーディングによる受動部品１２５Ａ１、１２５Ａ２の電極オープン不良の問題も効果的に解決することができる。すなわち、第１絶縁層１４１ａとして、無機フィラー１４１ａｆを含む非感光性絶縁材料を用いると、単に感光性絶縁材料（ＰＩＤ）を用いる場合の問題をより効果的に解決することができる。
第２絶縁層１４１ｂとしては、感光性絶縁材料（ＰＩＤ）を用いることができる。この場合、フォトビアを介してファインピッチの導入も可能となるため、半導体チップ１２０の数十〜数百万の接続パッド１２２を、一般の場合と同様に、非常に効果的に再配線することができる。感光性絶縁材料（ＰＩＤ）は、無機フィラーを少量含んでもよく、又は含まなくてもよい。すなわち、受動部品１２５Ａ１、１２５Ａ２を再配線するための第１配線層１４２ａ、第１接続ビア１４３ａが形成される第１絶縁層１４１ａ、半導体チップ１２０の接続パッド１２２を再配線するための第２配線層１４２ｂ、及び第２接続ビア１４３ｂが形成される第２絶縁層１４１ｂの材料を選択的に制御することにより、より優れたシナジー効果を有することができる。
一方、必要に応じては、無機フィラー１４１ａｆを含む非感光性絶縁材料で形成された第１絶縁層１４１ａが複数の層であってもよく、感光性絶縁材料（ＰＩＤ）で形成された第２絶縁層１４１ｂが複数の層であってもよい。また、これらすべてが複数の層であってもよい。第２貫通孔１１０ＨＢには、非感光性絶縁材料で形成された第１絶縁層１４１ａが貫通され、第１絶縁層１４１ａが複数の層の場合には、複数の層がすべて貫通されることができる。
第１絶縁層１４１ａは、第２絶縁層１４１ｂよりも熱膨張係数（ＣＴＥ：Ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ Ｔｈｅｒｍａｌ Ｅｘｐａｎｓｉｏｎ）が小さくてよい。これは、第１絶縁層１４１ａの場合、無機フィラー１４１ａｆを含むためである。第２絶縁層１４１ｂの場合にも、必要に応じて、少量の無機フィラー（不図示）を含むことができる。この場合、第１絶縁層１４１ａに含まれる無機フィラー１４１ａｆの重量パーセントが、第２絶縁層１４１ｂの無機フィラー（不図示）の重量パーセントよりも大きくてよい。同様に、第１絶縁層１４１ａの熱膨張係数（ＣＴＥ）が第２絶縁層１４１ｂの熱膨張係数（ＣＴＥ）よりも小さくてよい。無機フィラー１４１ａｆを相対的に多く有することから、熱膨張係数（ＣＴＥ）が相対的に小さい第１絶縁層１４１ａは、熱硬化収縮が小さいなど反り（Ｗａｒｐａｇｅ）に有利となるため、上述のように、アンデュレーションやクラック発生の問題をより効果的に解決することができ、受動部品１２５Ａ１、１２５Ａ２の電極オープン不良の問題もより効果的に改善させることができる。
第１配線層１４２ａは、受動部品１２５Ａ１、１２５Ａ２の電極を再配線して半導体チップ１２０の接続パッド１２２と電気的に連結させることができる。すなわち、再配線層（ＲＤＬ）としての機能を担うことができる。第１配線層１４２ａの形成材料としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの導電性物質を用いることができる。第１配線層１４２ａは、設計デザインに応じて、様々な機能を担うことができる。例えば、グランド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどを含むことができる。ここで、信号（Ｓ）パターンは、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、ビアパッドなどを含むことができる。半導体チップ１２０が配置される第２貫通孔１１０ＨＢには第１絶縁層１４１ａも貫通されることから、第１配線層１４２ａの下面は、半導体チップ１２０の活性面と実質的に同一のレベルに位置することができる。すなわち、第１配線層１４２ａの下面は、半導体チップ１２０の活性面と同一の平面（Ｃｏ−Ｐｌａｎａｒ）であってもよい。
第２配線層１４２ｂは、半導体チップ１２０の接続パッド１２２を再配線して電気連結構造体１７０と電気的に連結させることができる。すなわち、再配線層（ＲＤＬ）としての機能を担うことができる。第２配線層１４２ｂの形成材料も、上述の銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの導電性物質を用いることができる。第２配線層１４２ｂも、設計デザインに応じて、様々な機能を担うことができる。例えば、グランド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどを含むことができる。ここで、信号（Ｓ）パターンは、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、ビアパッド、電気連結構造体パッドなどを含むことができる。
第１接続ビア１４３ａは、受動部品１２５Ａ１、１２５Ａ２と第１配線層１４２ａを電気的に連結する。第１接続ビア１４３ａは、受動部品１２５Ａ１、１２５Ａ２のそれぞれの電極と物理的に接することができる。すなわち、受動部品１２５Ａ１、１２５Ａ２は、半田バンプなどを用いる表面実装型ではない、埋め込み型（Ｅｍｂｅｄｄｅｄ Ｔｙｐｅ）であって、第１接続ビア１４３ａと直接接することができる。第１接続ビア１４３ａの形成材料としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの導電性物質を用いることができる。第１接続ビア１４３ａは、導電性物質で完全に充填されたものであってもよく、又は導電性物質がビアの壁に沿って形成されたものであってもよい。また、第１接続ビア１４３ａの形状は、テーパー状であることができる。
第２接続ビア１４３ｂは、互いに異なる層に形成された第１及び第２配線層１４２ａ、１４２ｂを電気的に連結し、半導体チップ１２０の接続パッド１２２と第２配線層１４２ｂを電気的に連結する。第２接続ビア１４３ｂは、半導体チップ１２０の接続パッド１２２と物理的に接することができる。すなわち、半導体チップ１２０は、ベアダイの形で別のバンプなどがない状態で、連結構造体１４０の第２接続ビア１４３ｂと直接連結されることができる。第２接続ビア１４３ｂの形成材料としては、同様に、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの導電性物質を用いることができる。第２接続ビア１４３ｂも、導電性物質で完全に充填されたものであってもよく、又は導電性物質がビアの壁に沿って形成されたものであってもよい。また、第２接続ビア１４３ｂの形状も、テーパー状が適用されることができる。
パッシベーション層１５０は、連結構造体１４０を外部からの物理的又は化学的損傷などから保護することができる。パッシベーション層１５０は、連結構造体１４０の再配線層１４２の少なくとも一部を露出させる開口部を有することができる。かかる開口部は、パッシベーション層１５０に数十〜数千個が形成されることができる。パッシベーション層１５０は、絶縁樹脂及び無機フィラー１５０ｆを含む一方で、ガラス繊維は含まなくてもよい。例えば、パッシベーション層１５０は、ＡＢＦであってもよいが、これに限定されるものではない。
アンダーバンプ金属層１６０は、電気連結構造体１７０の接続信頼性を向上させることで半導体パッケージ１００Ａのボードレベルの信頼性を改善させる。アンダーバンプ金属層１６０は、パッシベーション層１５０の開口部を介して露出する連結構造体１４０の再配線層１４２と連結される。アンダーバンプ金属層１６０は、パッシベーション層１５０の開口部に、公知の導電性物質、すなわち、金属を用いることで公知のメタル化（Ｍｅｔａｌｌｉｚａｔｉｏｎ）の方法で形成することができるが、これに限定されるものではない。
電気連結構造体１７０は、半導体パッケージ１００Ａを外部と物理的及び／又は電気的に連結させるための付加的な構成である。例えば、半導体パッケージ１００Ａは、電気連結構造体１７０を介して電子機器のメインボードに実装されることができる。電気連結構造体１７０は、低融点金属、例えば、スズ（Ｓｎ）、又はスズ（Ｓｎ）を含む合金で構成されることができる。より具体的には、半田（ｓｏｌｄｅｒ）などで形成されることができるが、これは一例に過ぎず、材料が特にこれに限定されるものではない。電気連結構造体１７０は、ランド（ｌａｎｄ）、ボール（ｂａｌｌ）、ピン（ｐｉｎ）などであってもよい。電気連結構造体１７０は、多重層又は単一層で形成されることができる。多重層で形成される場合には、銅ピラー（ｐｉｌｌａｒ）及び半田を含むことができ、単一層で形成される場合には、スズ−銀半田又は銅を含むことができるが、これも一例に過ぎず、これに限定されるものではない。電気連結構造体１７０の数、間隔、配置形態などは特に限定されず、通常の技術者が設計事項に応じて十分に変形可能である。例えば、電気連結構造体１７０の数は、接続パッド１２２の数に応じて数十〜数千個であってもよく、それ以上又はそれ以下の数を有することもできる。
電気連結構造体１７０のうち少なくとも一つはファン−アウト（ｆａｎ−ｏｕｔ）領域に配置される。ファン−アウト領域とは、半導体チップ１２０が配置されている領域を超える領域のことである。ファン−アウト（ｆａｎ−ｏｕｔ）パッケージは、ファン−イン（ｆａｎ−ｉｎ）パッケージに比べて優れた信頼性を有し、多数のＩ／Ｏ端子が実現可能であって、３Ｄ接続（３Ｄ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）が容易である。また、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージ、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）パッケージなどに比べて、パッケージの厚さを薄く製造することができ、価格競争力に優れる。
一方、第１封止材１３１及び／又は第２封止材１３２上にバックサイド金属層１３５を覆うカバー層１８０をさらに配置することで、バックサイド金属層１３５を保護することができる。カバー層１８０は、絶縁樹脂及び無機フィラー１５０ｆを含む一方で、ガラス繊維は含まなくてもよい。例えば、カバー層１８０は、ＡＢＦであってもよいが、これに限定されるものではない。上／下に積層されたパッシベーション層１５０、１８０は、互いに同一の物質を含むことにより、対称の効果で熱膨張係数（ＣＴＥ）を制御する役割を果たすこともできる。
図１１は図９の半導体パッケージに用いられるパネルの一例を概略的に示す断面図である。
図面を参照すると、一例による半導体パッケージ１００Ａは、大型サイズのパネル５００を用いて製造することができる。パネル５００のサイズは、通常、ウェハのサイズの２倍〜４倍以上であってもよいため、一度の工程を通じて、より多くの数の半導体パッケージ１００Ａを製造することができる。すなわち、生産性を非常に高めることができる。特に、それぞれの半導体パッケージ１００Ａのサイズが大きいほど、ウェハを用いる場合に比べて相対的な生産性が高まることができる。パネル５００のそれぞれのユニット部分は、後述の製造方法により初めて設けられるコア部材１１０であることができる。かかるパネル５００を用いて、一回の工程で複数の半導体パッケージ１００Ａを同時に製造した後、公知の切断工程、例えば、ダイシング工程などを用いて、これらを切断することで、それぞれの半導体パッケージ１００Ａを得ることができる。
図１２ａ〜図１２ｅは図９の半導体パッケージの製造一例を概略的に示す工程図である。
図１２ａを参照すると、先ず、コア部材１１０を用意する。コア部材１１０は、上述のパネル５００として銅箔積層板（ＣＣＬ）を設けた後、銅箔積層板の銅箔をＳＡＰやＭＳＡＰなどのような公知のメッキ工程で金属層１１５ａ、１１５ｂ、１１５ｃ、１１５ｄを形成したものであることができる。すなわち、金属層１１５ａ、１１５ｂ、１１５ｃ、１１５ｄはそれぞれ、シード層、及びシード層上に形成され、厚さがより厚い導体層で構成されることができる。また、コア部材１１０は、コア絶縁層１１１の材料に応じて、レーザードリル及び／又は機械的ドリルやサンドブラストなどを用いて、第１貫通孔１１０ＨＡ１、１１０ＨＡ２と予備の第２貫通孔１１０ＨＢ'を形成したものであることができる。次に、コア部材１１０の下側に第１粘着フィルム２１０を取り付け、第１貫通孔１１０ＨＡ１、１１０ＨＡ２内にそれぞれの受動部品１２５Ａ１、１２５Ａ２を配置する。第１粘着フィルム２１０は、公知のテープであることができるが、これに限定されるものではない。
図１２ｂを参照すると、次に、第１封止材１３１を用いて、コア部材１１０及び受動部品１２５Ａ１、１２５Ａ２をカプセル化する。第１封止材１３１は、未硬化状態のフィルムをラミネートした後、硬化する方法で形成することもでき、液状の物質を塗布した後、硬化する方法で形成することもできる。次に、第１粘着フィルム２１１を除去する。第１粘着フィルム２１１を切り離す方法としては、機械的な方法を用いることができる。その後、第１粘着フィルム２１１を除去した部分にＡＢＦラミネートする方法などを用いて第１絶縁層１４１aを形成し、レーザービアでビア孔を形成した後、ＳＡＰやＭＳＡＰなどのような公知のメッキ工程で第１配線層１４２ａ及び第１接続ビア１４３ａを形成する。すなわち、第１配線層１４２ａ及び第１接続ビア１４３ａはそれぞれシード層よりも厚さが厚い導体層で構成されることができる。次に、レーザードリル及び／又は機械ドリル、サンドブラストなどを用いて第１封止材１３１及び第１絶縁層１４１ａを貫通する第２貫通孔１１０ＨＢを形成する。この際、第２金属層１１５ｂの側面と第１封止材１３１の第２貫通孔１１０ＨＢが形成された壁面は実質的に同一の平面（Ｃｏ−ｐｌａｎａｒ）に存在することができる。
図１２ｃを参照すると、次に、第１絶縁層１４１ａの下側に第２粘着フィルム２２０を再び取り付け、第２貫通孔１１０ＨＢを介して露出する第２粘着フィルム上に半導体チップ１２０をフェイス−ダウンの形で取り付ける。次に、第２封止材１３２を用いて、第１封止材１３１及び半導体チップ１２０をカプセル化する。第２封止材１３２も、未硬化状態のフィルムをラミネートした後、硬化する方法で形成することもでき、液状の物質を塗布した後、硬化する方法で形成することもできる。その後、第２封止材１３２上にキャリアフィルム２３０を付着する。場合によっては、キャリアフィルム２３０上に第２封止材１３２を形成した後、これをラミネートする方法で行うこともできる。次に、工程の進行のために上／下に製造された未完成のモジュールを倒立し、第２粘着フィルム２２０を機械的な方法などで分離して除去する。
図１２ｄを参照すると、次に、第１絶縁層１４１ａ及び半導体チップ１２０の活性面上に感光性絶縁材料（ＰＩＤ）のラミネート方法などで第２絶縁層１４１ｂを形成し、フォトビアでビアホールを形成した後、同様に公知のメッキ工程で、第２配線層１４２ｂ及び第２接続ビア１４３ｂを形成して連結構造体１４０を形成する。第２配線層１４２ｂ及び第２接続ビア１４３ｂも、シード層及び導体層で構成されることができる。次に、公知のラミネート方法や塗布方法で連結構造体１４０上にパッシベーション層１５０を形成する。次に、キャリアフィルム２３０を分離して除去する。
図１２ｅを参照すると、次に、第１封止材１３１及び第２封止材１３２を貫通するビアホール１３３ｖをレーザードリルなどを用いて形成する。また、パッシベーション層１５０にレーザードリルなどを用いて連結構造体１４０の第２配線層１４２ｂの少なくとも一部を露出させる開口部１５０ｖを形成する。次に、公知のメッキ工程でバックサイド金属ビア１３３及びバックサイド金属層１３５を形成する。これらも同様にシード層及び導体層で構成されることができる。また、メッキ工程でアンダーバンプ金属層１６０を形成する。アンダーバンプ金属層１６０も同様にシード層及び導体層で構成されることができる。次に、第２封止材１３２上にカバー層１８０を形成し、アンダーバンプ金属層１６０上に電気連結構造体１７０を形成すると、上述した一例による半導体パッケージ１００Ａが製造される。
図１１のパネル５００などを用いる場合、一連の過程を通して、一回の工程で複数の半導体パッケージ１００Ａが製造されることができる。その後、ダイシング工程などを行ってそれぞれの半導体パッケージ１００Ａを得ることができる。
図１３は半導体パッケージの他の一例を概略的に示す断面図である。
図面を参照すると、他の一例による半導体パッケージ１００Ｂは、第２金属層１１５ｂの側面及び第１封止材１３１の第２貫通孔１１０ＨＢが形成された壁面に半導体チップ１２０を囲む第５金属層１１５ｅがさらに配置される。その結果、第２貫通孔１１０ＨＢの内壁には、複数の金属層１１５ｂ、１１５ｅが配置される。第５金属層１１５ｅは、半導体チップ１２０のＥＭＩシールド効果及び放熱効果のために導入されたものであってもよい。第５金属層１１５ｅも、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの導電性物質を含むことができる。第５金属層１１５ｅも公知のメッキ工程で形成されることができ、シード層及び導体層で構成されることができる。第５金属層１１５ｅもグランドとして用いられることができる。この場合、第５金属層１１５ｅは、連結構造体１４０の配線層１４２ａ、１４２ｂのうちグランドと電気的に連結されることができる。その他の構成及び製造方法についての説明は上述の内容と実質的に同一であるため省略する。
図１４は半導体パッケージの他の一例を概略的に示す断面図である。
図面を参照すると、他の一例による半導体パッケージ１００Ｃは、第２金属層１１５ｂの側面及び第１封止材１３１の第２貫通孔１１０ＨＢが形成された壁面に半導体チップ１２０を囲む第５金属層１１５ｅがさらに配置される。また、第１封止材１３１上には、受動部品１２５Ａ１、１２５Ａ２をカバーするように、第１バックサイド金属層１３５ａが配置される。第１バックサイド金属層１３５ａは、第１封止材１３１を貫通する第１バックサイド金属ビア１３３ａを介して第４金属層１１５ｄと連結される。第２封止材１３２上には、少なくとも半導体チップ１２０をカバーするように、第２バックサイド金属層１３５ｂが配置され、第２バックサイド金属層１３５ｂは、第２封止材１３２を貫通する第２バックサイド金属ビア１３３ｂを介して第１バックサイド金属層１３５ａと連結される。第１及び第２バックサイド金属層１３５ａ、１３５ｂ、及び第１及び第２バックサイド金属ビア１３３ａ、１３３ｂを介して、同様に半導体チップ１２０及び／又は受動部品１２５Ａ１、１２５Ａ２のＥＭＩシールド及び放熱を図ることができる。これらも、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの導電性物質を含むことができる。また、これらも、公知のメッキ工程で形成されることができ、それぞれシード層及び導体層で構成されることができる。これらも、グランドとして用いられることができ、第１〜第５金属層１１５ａ、１１５ｂ、１１５ｃ、１１５ｄ、１１５ｅなどを介して連結構造体１４０の配線層１４２ａ、１４２ｂのうちグランドと電気的に連結されることができる。その他の構成及び製造方法についての説明は上述の内容と実質的に同一であるため省略する。
図１５は半導体パッケージの他の一例を概略的に示す断面図である。
図面を参照すると、他の一例による半導体パッケージ１００Ｄは、パッシベーション層１５０の下面上に表面実装部品１５５がさらに配置される。表面実装部品１５５も、キャパシタ、インダクタ、ビーズなどであってもよい。例えば、表面実装部品１５５は、ＬＳＣ（Ｌａｎｄ Ｓｉｄｅ Ｃａｐａｃｉｔｏｒ）であることができる。但し、これに限定されるものではなく、必要に応じて、能動部品、例えば、集積回路（ＩＣ）の形態のダイであることもできる。表面実装部品１５５は、連結構造体１４０の配線層１４２ａ、１４２ｂ及び接続ビア１４３ａ、１４３ｂを介して半導体チップ１２０の接続パッド１２２及び／又は受動部品１２５Ａ１、１２５Ａ２と電気的に連結されることができる。その他の構成及び製造方法についての説明は上述の内容と実質的に同一であるため省略する。
図１６は半導体パッケージの他の一例を概略的に示す断面図である。
図面を参照すると、他の一例による半導体パッケージ１００Ｅは、コア部材１１０が、コア絶縁層１１１の下面及び上面上にそれぞれ配置された第１及び第２配線層１１２ａ、１１２と、コア絶縁層１１１を貫通し、且つ第１及び第２配線層１１２ａ、１１２ｂを電気的に連結する配線ビア１１３と、をさらに含む。第１及び第２配線層１１２ａ、１１２ｂは、連結構造体１４０の配線層１４２ａ、１４２ｂと接続ビア１４３ａ、１４３ｂを介して半導体チップ１２０の接続パッド１２２及び／又は受動部品１２５Ａ１、１２５Ａ２と電気的に連結されることができる。かかるコア部材１１０を介して半導体パッケージ１００Ｅが上下の電気経路を有するようになり、パッケージオンパッケージ構造に導入されることができる。
配線層１１２ａ、１１２ｂは、半導体チップ１２０の接続パッド１２２を再配線する役割を果たすことができる。配線層１１２ａ、１１２ｂの形成材料としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの導電性物質を用いることができる。配線層１１２ａ、１１２ｂは、該当層の設計デザインに応じて、様々な機能を担うことができる。例えば、グランド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどを含むことができる。ここで、信号（Ｓ）パターンは、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、ビアパッド、ワイヤーパッド、電気連結構造体パッドなどを含むことができる。配線層１１２ａ、１１２ｂも、公知のメッキ工程で形成されることができ、それぞれシード層及び導体層で構成されることができる。配線層１１２ａ、１１２ｂの厚さは、配線層１４２ａ、１４２ｂの厚さよりも厚くてもよい。
コア絶縁層１１１の材料は、特に限定されるものではない。例えば、絶縁材料が用いられることができる。この際、絶縁材料としては、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、又はこれらの樹脂が無機フィラーと混合されるか、又はシリカなどのような無機フィラーとともにガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された樹脂、例えば、プリプレグ（ｐｒｅｐｒｅｇ）などが用いられることができる。
配線ビア１１３は、互いに異なる層に形成された配線層１１２ａと配線層１１２ｂを電気的に連結させ、その結果、コア部材１１０内に電気経路を形成させる。配線ビア１１３も、形成材料としては、導電性物質を用いることができる。配線ビア１１３は、導電性物質で完全に充填されたものであってもよく、又は導電性物質がビアホールの壁面に沿って形成されたものであってもよい。また、砂時計形状を有することができる。配線ビア１１３も、公知のメッキ工程で形成されることができ、それぞれシード層及び導体層で構成されることができる。
また、他の一例による半導体パッケージ１００Ｅは、第２封止材１３２上に、バックサイド金属層１３５の他にもバックサイド配線層１３５ｓがさらに配置され、バックサイド配線層１３５ｓは、第１及び第２封止材１３１、１３２を貫通するバックサイド配線ビア１３３ｓを介してコア部材１１０の第２配線層１１２ｂと連結される。また、カバー層１８０には、バックサイド金属層１３５、及びバックサイド配線層１３５ｓのそれぞれの少なくとも一部を露出させる開口部１８０ｖ１、１８０ｖ２が形成され、開口部１８０ｖ１、１８０ｖ２上にはそれぞれ電気連結構造体１９０Ａ、１９０Ｂが配置されて、これらを介して露出しているバックサイド金属層１３５及びバックサイド配線層１３５ｓとそれぞれ連結される。
バックサイド金属層１３５及びバックサイド金属ビア１３３は、上述のように、ＥＭＩシールド及び放熱を目的に形成される。この際、電気連結構造体１９０Ａを介してメインボードのようなプリント回路基板に連結されると、ＥＭＩシールド及び放熱の効果をさらに向上させることができる。バックサイド金属層１３５及びバックサイド金属ビア１３３は、上述のように、グランドとして用いられることができ、コア部材１１０の金属層１１５ａ、１１５ｂ、１１５ｃ、１１５ｄを介して連結構造体１４０の配線層１４２ａ、１４２ｂのグランドと電気的に連結されることができる。
バックサイド配線層１３５ｓ及びバックサイド配線ビア１３３ｓは、コア部材１１０の配線層１１２ａ、１１２ｂ及び配線ビア１１３、さらに、連結構造体１４０の配線層１４２ａ、１４２ｂ及びビア１４３ａ、１４３ｂを介して、半導体チップ１２０及び／又は受動部品１２５Ａ１、１２５Ａ２と電気的に連結されることができる。すなわち、バックサイド配線層１３５ｓ及びバックサイド配線ビア１３３ｓは主に信号連結を目的とする。バックサイド配線層１３５ｓは、電気連結構造体１９０Ｂを介してメインボードのようなプリント回路基板に連結されて、半導体パッケージ１００Ｅとプリント回路基板との間の電気経路を提供することができる。この場合、半導体パッケージ１００Ｅは、バックサイド側がプリント回路基板に実装され、フロント側は電気連結構造体１７０を介してアンテナ基板などとパッケージオンパッケージの形で連結されることができる。すなわち、他の一例による半導体パッケージ１００Ｂは、様々な種類のモジュール構造にパッケージオンパッケージの形で容易に適用されることができる。バックサイド配線層１３５ｓ及びバックサイド配線ビア１３３ｓも、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの導電性物質を含むことができる。
バックサイド金属層１３５は、上述のように、第２封止材１３２の上面の大部分を覆い、且つバックサイド配線層１３５ｓが形成される空間は覆わなくてもよい。この際、バックサイド金属層１３５とバックサイド配線層１３５ｓは物理的に所定の距離離隔していることができる。すなわち、バックサイド配線層１３５ｓは、バックサイド金属層１３５を基準に、島状（ｉｓｌａｎｄ）に配置されることができる。
電気連結構造体１９０Ａ、１９０Ｂはそれぞれ、低融点金属、例えば、スズ（Ｓｎ）、又はスズ（Ｓｎ）を含む合金で構成されることができる。より具体的には、半田（ｓｏｌｄｅｒ）などで形成されることができるが、これは一例に過ぎず、材料が特にこれに限定されるものではない。電気連結構造体１９０Ａ、１９０Ｂはそれぞれ、ランド（ｌａｎｄ）、ボール（ｂａｌｌ）、ピン（ｐｉｎ）などであってもよい。電気連結構造体１９０Ａ、１９０Ｂはそれぞれ、多重層又は単一層で形成されることができる。多重層で形成される場合には、銅ピラー（ｐｉｌｌａｒ）及び半田を含むことができ、単一層で形成される場合には、スズ−銀半田や銅を含むことができるが、これも一例に過ぎず、これに限定されるものではない。電気連結構造体１９０Ａは、バックサイド金属層１３５と連結され、電気連結構造体１９０Ｂは、バックサイド配線層１３５ｓと連結される。
図１７は半導体パッケージの他の一例を概略的に示す断面図である。
図面を参照すると、他の一例による半導体パッケージ１００Ｆは、上述した他の一例による半導体パッケージ１００Ｅにおいて、コア部材１１０が連結構造体１４０と接する第１コア絶縁層１１１ａ、連結構造体１４０と接し、第１コア絶縁層１１１ａに埋め込まれた第１配線層１１２ａ、第１コア絶縁層１１１ａの第１配線層１１２ａが埋め込まれた側の反対側に配置された第２配線層１１２ｂ、第１コア絶縁層１１１ａ上に配置され、第２配線層１１２ｂの少なくとも一部を覆う第２コア絶縁層１１１ｂ、及び第２コア絶縁層１１１ｂ上に配置された第３配線層１１２ｃを含む。第１〜第３配線層１１２ａ、１１２ｂ、１１２ｃは、接続パッド１２２と電気的に連結される。第１及び第２配線層１１２ａ、１１２ｂと第２及び第３配線層１１２ｂ、１１２ｃはそれぞれ、第１及び第２コア絶縁層１１１ａ、１１１ｂを貫通する第１及び第２配線ビア１１３ａ、１１３ｂを介して電気的に連結される。
第１配線層１１２ａは、第１コア絶縁層１１１ａの内部にリセスすることができる。このように、第１配線層１１２ａが第１コア絶縁層１１１ａの内部にリセスすることで、第１コア絶縁層１１１ａの下面と第１配線層１１２ａの下面が段差を有する場合には、第１封止材１３１の形成物質がブリードして、第１配線層１１２ａを汚染させることを防止することもできる。コア部材１１０の配線層１１２ａ、１１２ｂ、１１２ｃの厚さは、連結構造体１４０の配線層１４２ａ、１４２ｂの厚さよりも厚くてよい。
コア絶縁層１１１ａ、１１１ｂの材料は特に限定されない。例えば、絶縁材料が用いられることができる。この際、絶縁材料としては、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、又はこれらの樹脂が無機フィラーと混合された樹脂、例えば、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）などが用いられることができる。必要に応じては、感光性絶縁（Ｐｈｏｔｏ Ｉｍａｇｅａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ：ＰＩＤ）樹脂を用いることもできる。
第１配線ビア１１３ａのためのホールを形成する際に、第１配線層１１２ａの一部パッドがストッパー（ｓｔｏｐｐｅｒ）の役割を果たすことができるため、第１配線ビア１１３ａは、上面の幅が下面の幅よりも大きいテーパー状であることが工程上有利であることができる。この場合、第１配線ビア１１３ａは、第２配線層１１２ｂのパッドパターンと一体化することができる。また、第２配線ビア１１３ｂのためのホールを形成する際に、第２配線層１１２ｂの一部パッドがストッパーの役割を果たすことができるため、第２配線ビア１１３ｂは、上面の幅が下面の幅より大きいテーパー状であることが工程上有利であることができる。この場合、第２配線ビア１１３ｂは、第３配線層１１２ｃのパッドパターンと一体化することができる。
一方、上述した様々な一例の半導体パッケージ１００Ａ、１００Ｂ、１００Ｃ、１００Ｄにも、説明した半導体パッケージ１００Ｅのコア部材１１０が適用されることができることは言うまでもない。その他の構成及び製造方法についての説明は上述の内容と実質的に同一であるため省略する。
図１８は半導体パッケージの他の一例を概略的に示す断面図である。
図面を参照すると、他の一例による半導体パッケージ１００Ｇは、上述した他の一例による半導体パッケージ１００Ｅにおいて、コア部材１１０が、第１コア絶縁層１１１ａ、第１コア絶縁層１１１ａの下面及び上面にそれぞれ配置された第１配線層１１２ａ及び第２配線層１１２ｂ、第１コア絶縁層１１１ａの下面に配置され、第１配線層１１２ａの少なくとも一部を覆う第２コア絶縁層１１１ｂ、第２コア絶縁層１１１ｂの下面に配置された第３配線層１１１ｃ、第１コア絶縁層１１１ａの上面に配置され、第２配線層１１２ｂの少なくとも一部を覆う第３コア絶縁層１１１ｃ、及び第３コア絶縁層１１１ｃの上面に配置された第４配線層１１２ｄを含む。第１〜第４配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは接続パッド１２２と電気的に連結される。コア部材１１０が、より多くの数の配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄを含むため、連結構造体１４０をさらに簡素化することができる。したがって、連結構造体１４０の形成過程で発生する不良による歩留まりの低下を改善させることができる。一方、第１〜第４配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは、第１〜第３コア絶縁層１１１ａ、１１１ｂ、１１１ｃをそれぞれ貫通する第１〜第３配線ビア１１３ａ、１１３ｂ、１１３ｃを介して電気的に連結されることができる。
第１コア絶縁層１１１ａは、第２コア絶縁層１１１ｂ及び第３コア絶縁層１１１ｃよりも厚さが厚くてよい。第１コア絶縁層１１１ａは、基本的に剛性を維持するために比較的厚くてもよく、第２コア絶縁層１１１ｂ及び第３コア絶縁層１１１ｃは、より多くの配線層１１２ｃ、１１２ｄを形成するために導入されたものであってもよい。第１コア絶縁層１１１ａは、第２コア絶縁層１１１ｂ及び第３コア絶縁層１１１ｃと異なる絶縁材料を含むことができる。例えば、第１コア絶縁層１１１ａは、芯材、フィラー、及び絶縁樹脂を含む、例えば、プリプレグであってもよく、第２コア絶縁層１１１ｃ及び第３コア絶縁層１１１ｃは、フィラー及び絶縁樹脂を含むＡＢＦ又はＰＩＤであってもよいが、これに限定されるものではない。同様の観点から、第１コア絶縁層１１１ａを貫通する第１配線ビア１１３ａは、第２及び第３コア絶縁層１１１ｂ、１１１ｃを貫通する第２及び第３配線ビア１１３ｂ、１１３ｃよりも直径が大きくてよい。同様に、コア部材１１０の配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄの厚さは、連結構造体１４０の配線層１４２ａ、１４２ｂの厚さよりも厚くてよい。
一方、上述した様々な一例の半導体パッケージ１００Ａ、１００Ｂ、１００Ｃ、１００Ｄにも、説明した半導体パッケージ１００Ｆのコア部材１１０が適用されることができることは言うまでもない。その他の構成及び製造方法についての説明は上述の内容と実質的に同一であるため省略する。
図１９は本発明による半導体パッケージを電子機器に適用する場合の一効果を概略的に示す平面図である。
図面を参照すると、最近の携帯電話１１００Ａ、１１００Ｂのためのディスプレイの大型化に伴い、電池容量を増加させる必要性が台頭している。電池容量の増加に応じて電池が占める面積も大きくなり、そのため、プリント回路基板（ＰＣＢ）のサイズを縮小することが求められている。これに伴う部品の実装面積の減少により、ＰＭＩＣ及びこれによる受動部品を含むモジュール１１５０が占めることができる面積が持続的に高まっているのが実情である。この際、本発明による半導体パッケージ１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ、１００Ｅ、１００Ｆ、１００Ｇをモジュール１１５０に適用される場合、サイズを最小化することができるため、このように狭くなった面積にも効果的に活用することができる。
本発明において、「下部、下側、下面」などとは、添付の図面の断面を基準にファン−アウト半導体パッケージの実装面に向かう方向を意味し、「上側、上部、上面」などとはその反対方向を意味する。但し、これは説明の便宜上の方向を定義したもので、特許請求の範囲がこれらに限定されるものではないことは言うまでもなく、上／下の概念は変わり得る。
本発明において「連結される」というのは、直接的に連結された場合だけでなく、接着剤層などを介して間接的に連結された場合を含む概念である。また、「電気的に連結される」というのは、物理的に連結された場合と、連結されていない場合をともに含む概念である。なお、第１、第２などの表現は、一つの構成要素と他の構成要素を区分するために用いられるもので、該当する構成要素の順序及び／又は重要度などを限定しない。場合によっては、本発明の範囲を外れずに、第１構成要素は第２構成要素と命名されることもでき、類似して第２構成要素は第１構成要素と命名されることもできる。
本発明で用いられた「一例」又は「他の一例」という表現は、互いに同一の実施例を意味せず、それぞれ互いに異なる固有の特徴を強調して説明するために提供されるものである。しかしながら、上記提示された一例は、他の一例の特徴と結合して実現されることを排除しない。例えば、特定の一例で説明された事項が他の一例で説明されていなくても、他の一例でその事項と反対であるか矛盾する説明がない限り、他の一例に関連する説明であると理解されることができる。
なお、本発明で用いられた用語は、一例を説明するために説明されたものであるだけで、本発明を限定しようとする意図ではない。このとき、単数の表現は文脈上明確に異なる意味でない限り、複数を含む。
１０００ 電子機器
１０１０ メインボード
１０２０ チップ関連部品
１０３０ ネットワーク関連部品
１０４０ その他の部品
１０５０ カメラ
１０６０ アンテナ
１０７０ ディスプレイ
１０８０ 電池
１０９０ 信号ライン
１１００ スマートフォン
１１０１ 本体
１１１０ プリント回路基板
１１２０ 部品
１１３０ カメラ
１１２１ 半導体パッケージ
２２００ ファン−イン半導体パッケージ
２２２０ 半導体チップ
２２２１ 本体
２２２２ 接続パッド
２２２３ パッシベーション膜
２２４０ 連結構造体
２２４１ 絶縁層
２２４２ 配線パターン
２２４３ ビア
２２４３ｈ ビアホール
２２５０ パッシベーション層
２２５１ 開口部
２２６０ アンダーバンプ金属層
２２７０ 半田ボール
２２８０ アンダーフィル樹脂
２３０２ プリント回路基板
２５００ メインボード
２１００ ファン−アウト半導体パッケージ
２１２０ 半導体チップ
２１２１ 本体
２１２２ 接続パッド
２１３０ 封止材
２１４０ 連結構造体
２１４１ 絶縁層
２１４２ 配線層
２１４３ ビア
２１５０ パッシベーション層
２１６０ アンダーバンプ金属層
２１７０ 半田ボール
１００Ａ 半導体パッケージ
１０５ コア構造体
１１０ＨＡ１、１１０ＨＡ２、１１０ＨＢ 貫通孔
１１０ コア部材
１１１、１１１ａ、１１１ｂ、１１１ｃ コア絶縁層
１１２ａ、１１２ｂ、１１２ｃ、１１２ｄ 配線層
１１３、１１３ａ、１１３ｂ、１１３ｃ 配線ビア
１１５ａ、１１５ｂ、１１５ｃ、１１５ｄ、１１５ｅ 金属層
１２０ 半導体チップ
１２１ 本体
１２２ 接続パッド
１２３ パッシベーション膜
１２５Ａ１、１２５Ａ２ 受動部品
１３１、１３２ 封止材
１３３、１３３ａ、１３３ｂ バックサイド金属ビア
１３５、１３５ａ、１３５ｂ バックサイド金属層
１３３ｓ バックサイド配線ビア
１３５ｓ バックサイド配線層
１４０ 連結構造体
１４１ａ、１４１ｂ 絶縁層
１４２ａ、１４２ｂ 配線層
１４３ａ、１４３ｂ 接続ビア
１５０ パッシベーション層
１５５ 表面実装部品
１６０ アンダーバンプ金属層
１７０ 電気連結構造体
１８０ カバー層
５００ パネル
１２０' ダミーチップ
１１０Ｂ' 予備貫通孔
２１０、２２０ 粘着フィルム
１１００Ａ、１１００Ｂ モバイル
１１５０ モジュール
１１８０ 電池

Claims (23)

  1. 第１絶縁層、前記第１絶縁層よりも下側に配置された第２絶縁層、前記第１及び第２絶縁層の下面にそれぞれ配置された第１及び第２配線層、及び前記第１及び第２絶縁層をそれぞれ貫通する第１及び第２接続ビアを含む連結構造体と、
    前記第１絶縁層上に配置されたコア部材、前記コア部材を貫通する第１貫通孔、前記第１貫通孔内の前記第１絶縁層上に配置され、前記第１接続ビアを介して前記第１配線層と連結された一つ以上の受動部品、及び前記受動部品の少なくとも一部を覆い、前記第１貫通孔の少なくとも一部を満たす第１封止材を含むコア構造体と、
    前記コア構造体及び前記第１絶縁層を貫通する第２貫通孔と、
    前記第２貫通孔内の前記第２絶縁層上に配置され、前記第２接続ビアを介して前記第２配線層と連結された半導体チップと、
    前記半導体チップの少なくとも一部を覆い、前記第２貫通孔の少なくとも一部を満たす第２封止材と、を含む、半導体パッケージ。
  2. 前記第２貫通孔の深さが前記第１貫通孔の深さよりも深い、請求項１に記載の半導体パッケージ。
  3. 前記第２貫通孔の底面は前記第１貫通孔の底面よりも下側に配置される、請求項１または２に記載の半導体パッケージ。
  4. 前記第１貫通孔の底面は前記第１絶縁層の上面であり、
    前記第２貫通孔の底面は前記第２絶縁層の上面である、請求項３に記載の半導体パッケージ。
  5. 前記半導体チップは、前記第２接続ビアと連結された接続パッドが配置された活性面、
    及び前記活性面の反対側である非活性面を有し、
    前記第１配線層の下面は前記半導体チップの活性面と実質的に同一の平面（Ｃｏ−ｐｌａｎａｒ）に存在する、請求項１から４のいずれか一項に記載の半導体パッケージ。
  6. 前記第１及び第２絶縁層は互いに異なる材料を含む、請求項１から５のいずれか一項に記載の半導体パッケージ。
  7. 前記第１及び第２絶縁層はそれぞれ無機フィラー及び絶縁樹脂を含み、
    前記第１絶縁層に含まれる無機フィラーの重量パーセントが前記第２絶縁層に含まれる無機フィラーの重量パーセントよりも大きい、請求項６に記載の半導体パッケージ。
  8. 前記第１絶縁層は前記第２絶縁層よりも熱膨張係数（ＣＴＥ）が小さい、請求項６または７に記載の半導体パッケージ。
  9. 前記第１絶縁層は非感光性絶縁材料を含み、
    前記第２絶縁層は感光性絶縁材料を含む、請求項６から８のいずれか一項に記載の半導体パッケージ。
  10. 前記連結構造体の下面上に配置され、前記第２配線層の少なくとも一部を露出させる開口部を有するパッシベーション層と、
    前記パッシベーション層の開口部上に配置され、前記露出している第２配線層と連結された第１電気連結構造体と、をさらに含む、請求項１から９のいずれか一項に記載の半導体パッケージ。
  11. 前記パッシベーション層の下面上に配置され、前記連結構造体を介して前記半導体チップと電気的に連結された複数の表面実装部品をさらに含む、請求項１０に記載の半導体パッケージ。
  12. 前記第１封止材は前記コア部材の上部を覆い、
    前記第２封止材は前記第１封止材の上部を覆う、請求項１から１１のいずれか一項に記載の半導体パッケージ。
  13. 前記コア部材は、コア絶縁層、前記コア絶縁層の前記第１貫通孔が形成された第１壁面に配置され、前記受動部品を囲む第１金属層、前記コア絶縁層の前記第２貫通孔が形成された第２壁面に配置され、前記半導体チップを囲む第２金属層、及び前記コア絶縁層の下面及び上面にそれぞれ配置された第３及び第４金属層を含み、
    前記第１及び第２金属層はそれぞれ前記第４金属層と連結される、請求項１２に記載の半導体パッケージ。
  14. 前記第２封止材上に前記受動部品及び前記半導体チップの非活性面がカバーされるように配置されたバックサイド金属層と、
    前記第１及び第２封止材を貫通し、前記バックサイド金属層を前記第４金属層と連結するバックサイド金属ビアと、をさらに含む、請求項１３に記載の半導体パッケージ。
  15. 前記バックサイド金属ビアは所定の長さを有するトレンチビアである、請求項１４に記載の半導体パッケージ。
  16. 前記第２封止材上に配置され、前記バックサイド金属層を覆うカバー層をさらに含む、
    請求項１４または１５に記載の半導体パッケージ。
  17. 前記第２封止材上に配置され、前記バックサイド金属層の少なくとも一部を露出させる開口部を有するカバー層と、
    前記カバー層の開口部上に配置され、前記露出しているバックサイド金属層と連結された第２電気連結構造体と、をさらに含む、請求項１４から１６のいずれか一項に記載の半導体パッケージ。
  18. 前記第２金属層の側面と前記第１封止材の前記第２貫通孔が形成された壁面は実質的に同一の平面（Ｃｏ−ｐｌａｎａｒ）に存在し、
    前記第２金属層の側面と前記第１封止材の前記第２貫通孔が形成された壁面に前記半導体チップを囲む第５金属層が配置される、請求項１３から１７のいずれか一項に記載の半導体パッケージ。
  19. 前記第１封止材上に前記受動部品がカバーされるように配置され、前記第５金属層と連結された第１バックサイド金属層と、
    前記第１封止材を貫通し、前記第１バックサイド金属層を前記第４金属層と連結する第１バックサイド金属ビアと、
    前記第２封止材上に少なくとも前記半導体チップがカバーされるように配置された第２バックサイド金属層と、
    前記第２封止材を貫通し、前記第２バックサイド金属層を前記第１バックサイド金属層と連結する第２バックサイド金属ビアと、をさらに含む、請求項１８に記載の半導体パッケージ。
  20. 前記コア部材は、第１コア絶縁層、前記第１コア絶縁層の下面及び上面上にそれぞれ配置された第１及び第２コア配線層、及び前記第１コア絶縁層を貫通し、前記第１及び第２コア配線層を電気的に連結する第１配線ビアを含み、
    前記第１及び第２コア配線層は前記半導体チップの接続パッドと電気的に連結される、請求項１から１９のいずれか一項に記載の半導体パッケージ。
  21. 前記コア部材は、前記第１コア絶縁層の下面及び上面上にそれぞれ配置され、前記第１及び第２コア配線層の少なくとも一部をそれぞれ覆う第２及び第３コア絶縁層、前記第２コア絶縁層の下面上に配置された第３コア配線層、前記第３コア絶縁層の上面上に配置された第４コア配線層、前記第２コア絶縁層を貫通し、前記第１及び第３コア配線層を電気的に連結する第２配線ビア、及び前記第３コア絶縁層を貫通し、前記第２及び第４コア配線層を電気的に連結する第３配線ビアをさらに含み、
    前記第３及び第４コア配線層は前記半導体チップの接続パッドと電気的に連結される、請求項２０に記載の半導体パッケージ。
  22. 前記コア部材は、前記連結構造体と接する第１コア絶縁層、前記連結構造体と接し、前記第１コア絶縁層に埋め込まれた第１コア配線層、前記第１コア絶縁層の前記第１コア配線層が埋め込まれた側の反対側に配置された第２コア配線層、前記第１コア絶縁層を貫通し、前記第１及び第２コア配線層を電気的に連結する第１配線ビア、前記第１コア絶縁層上に配置され、前記第２コア配線層の少なくとも一部を覆う第２コア絶縁層、前記第２コア絶縁層上に配置された第３コア配線層、及び前記第２コア絶縁層を貫通し、前記第２及び第３コア配線層を電気的に連結する第２配線ビアを含み、
    前記第１〜第３コア配線層は前記半導体チップの接続パッドと電気的に連結される、請求項１に記載の半導体パッケージ。
  23. コア部材と、
    前記コア部材を貫通する第１貫通孔と、
    前記コア部材を貫通し、前記第１貫通孔と離隔して配置された第２貫通孔と、
    前記第１貫通孔に配置された一つ以上の受動部品と、
    前記第２貫通孔に配置され、接続パッドが配置された活性面、及び前記活性面の反対側である非活性面を有する半導体チップと、
    前記受動部品、及び前記半導体チップの非活性面のそれぞれの少なくとも一部を覆い、前記第１貫通孔及び前記第２貫通孔のそれぞれの少なくとも一部を満たす封止材と、
    前記受動部品、及び前記半導体チップの活性面上に配置され、前記受動部品及び前記半導体チップの接続パッドと電気的に連結された二層以上の配線層を含む連結構造体と、を含み、
    前記第２貫通孔の底面が前記第１貫通孔の底面と段差を有し、
    前記受動部品及び前記半導体チップの接続パッドは、前記連結構造体の配線層のうち互いに異なるレベルに配置された配線層とそれぞれ接続ビアを介して連結される、半導体パッケージ。
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