JP6568610B2 - ファン−アウト半導体パッケージ - Google Patents

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Description

本発明は、半導体パッケージ、例えば、電気接続構造体を半導体チップが配置されている領域外にも拡張することができるファン−アウト半導体パッケージに関するものである。
最近の半導体チップに関する技術開発の主なトレンドのうちの一つは、部品のサイズを縮小することである。これにより、パッケージの分野でも小型の半導体チップなどの需要が急増するにつれて、小型のサイズを有しながら、多数のピンを実現することが求められている。
これに応えるために提案された半導体パッケージ技術のうちの一つがファン−アウト半導体パッケージである。ファン−アウトパッケージは、接続端子を半導体チップが配置された領域外にも再配線して、小型のサイズを有しながらも、多数のピンを実現することを可能とする。
本発明の様々な目的のうちの一つは、反り（Ｗａｒｐａｇｅ）問題を効果的に解決できる新しい構造のファン−アウト半導体パッケージを提供することである。
本発明により提案するいくつかの解決手段のうちの一つは、半導体チップを封止する領域に、パッケージを支持することができ、必要に応じて、配線を設計することができるコア部材を配置し、この際、コア部材内に一つ以上のダミー構造体を配置することである。
例えば、本発明で提案する一例によるファン−アウト半導体パッケージは、貫通孔を有するコア部材と、上記コア部材内に配置された一つ以上のダミー構造体と、上記貫通孔に配置され、接続パッドが配置された活性面、及び上記活性面の反対側に配置された非活性面を有する半導体チップと、上記コア部材及び上記半導体チップのそれぞれの少なくとも一部を封止し、上記貫通孔の少なくとも一部を満たす封止材と、上記コア部材及び上記半導体チップの活性面上に配置され、上記接続パッドと電気的に連結された再配線層を含む連結部材と、を含む。
本発明のいくつかの効果のうちの一効果は、反り問題を効果的に解決できる新しい構造のファン−アウト半導体パッケージを提供することができることである。
電子機器システムの例を概略的に示したブロック図である。 電子機器の一例を概略的に示した斜視図である。 ファン−イン半導体パッケージのパッケージング前後を概略的に示した断面図である。 ファン−イン半導体パッケージのパッケージング過程を概略的に示した断面図である。 ファン−イン半導体パッケージがＢＧＡ基板上に実装され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。 ファン−イン半導体パッケージがＢＧＡ基板内に内蔵され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。 ファン−アウト半導体パッケージの概略的な形態を示した断面図である。 ファン−アウト半導体パッケージが電子機器のメインボードに実装された場合を概略的に示した断面図である。 ファン−アウト半導体パッケージの一例を概略的に示した断面図である。 図９のファン−アウト半導体パッケージをＩ−Ｉ'線に沿って切って見た場合の概略的な平面図である。 図９のファン−アウト半導体パッケージの製造方法を概略的に示した工程図である。 図９のファン−アウト半導体パッケージの製造方法を概略的に示した工程図である。 図９のファン−アウト半導体パッケージの製造方法を概略的に示した工程図である。 図９のファン−アウト半導体パッケージの製造方法を概略的に示した工程図である。 ファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。 図１２のファン−アウト半導体パッケージをＩＩ−ＩＩ'線に沿って切って見た場合の概略的な平面図である。 図１２のファン−アウト半導体パッケージの製造方法を概略的に示した工程図である。 図１２のファン−アウト半導体パッケージの製造方法を概略的に示した工程図である。 図１２のファン−アウト半導体パッケージの製造方法を概略的に示した工程図である。 図１２のファン−アウト半導体パッケージの製造方法を概略的に示した工程図である。 ファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。 図１５のファン−アウト半導体パッケージをＩＩＩ−ＩＩＩ'線に沿って切って見た場合の概略的な平面図である。
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかしながら、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（又は強調表示や簡略化表示）がされることがある。
電子機器
図１は電子機器システムの例を概略的に示すブロック図である。
図面を参照すると、電子機器１０００はメインボード１０１０を収容する。メインボード１０１０には、チップ関連部品１０２０、ネットワーク関連部品１０３０、及びその他の部品１０４０などが物理的及び／又は電気的に連結されている。これらは、後述する他の部品とも結合されて、様々な信号ライン１０９０を形成する。
チップ関連部品１０２０としては、揮発性メモリー（例えば、ＤＲＡＭ）、不揮発性メモリー（例えば、ＲＯＭ）、フラッシュメモリーなどのメモリーチップ、セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラーなどのアプリケーションプロセッサチップ、アナログ−デジタルコンバータ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ ＩＣ）などのロジックチップなどが含まれるが、これらに限定されるものではなく、これら以外にも、その他の形態のチップ関連部品が含まれ得ることは言うまでもない。また、これら部品１０２０が互いに組み合わされてもよいことは言うまでもない。
ネットワーク関連部品１０３０としては、Ｗｉ−Ｆｉ（ＩＥＥＥ ８０２．１１ファミリなど）、ＷｉＭＡＸ（ＩＥＥＥ ８０２．１６ファミリなど）、ＩＥＥＥ ８０２．２０、ＬＴＥ（ｌｏｎｇ ｔｅｒｍ ｅｖｏｌｕｔｉｏｎ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＳ、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、ブルートゥース（登録商標）（Ｂｌｕｅｔｏｏｔｈ（登録商標））、３Ｇ、４Ｇ、５Ｇ、及びそれ以降のものとして指定された任意の他の無線及び有線プロトコルが含まれるが、これらに限定されるものではなく、これら以外にも、その他の多数の無線又は有線標準やプロトコルのうち任意のものが含まれ得る。また、ネットワーク関連部品１０３０が、チップ関連部品１０２０とともに互いに組み合わされてもよいことは言うまでもない。
その他の部品１０４０としては、高周波インダクタ、フェライトインダクタ、パワーインダクタ、フェライトビーズ、ＬＴＣＣ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ−Ｆｉｒｉｎｇ Ｃｅｒａｍｉｃｓ）、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）フィルター、ＭＬＣＣ（Ｍｕｌｔｉ−Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃｏｎｄｅｎｓｅｒ）などが含まれるが、これらに限定されるものではなく、これら以外にも、その他の様々な用途のために用いられる受動部品などが含まれ得る。また、その他の部品１０４０が、チップ関連部品１０２０及び／又はネットワーク関連部品１０３０とともに互いに組み合わされてもよいことは言うまでもない。
電子機器１０００の種類に応じて、電子機器１０００は、メインボード１０１０に物理的及び／又は電気的に連結されているか連結されていない他の部品を含むことができる。他の部品としては、例えば、カメラ１０５０、アンテナ１０６０、ディスプレイ１０７０、電池１０８０、オーディオコーデック（不図示）、ビデオコーデック（不図示）、電力増幅器（不図示）、羅針盤（不図示）、加速度計（不図示）、ジャイロスコープ（不図示）、スピーカー（不図示）、大容量記憶装置（例えば、ハードディスクドライブ）（不図示）、ＣＤ（ｃｏｍｐａｃｔ ｄｉｓｋ）（不図示）、及びＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｋ）（不図示）などが挙げられる。但し、これらに限定されるものではなく、これら以外にも、電子機器１０００の種類に応じて様々な用途のために用いられるその他の部品などが含まれ得ることは言うまでもない。
電子機器１０００は、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、携帯情報端末（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、デジタルビデオカメラ（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｃａｍｅｒａ）、デジタルスチルカメラ（ｄｉｇｉｔａｌ ｓｔｉｌｌ ｃａｍｅｒａ）、ネットワークシステム（ｎｅｔｗｏｒｋ ｓｙｓｔｅｍ）、コンピューター（ｃｏｍｐｕｔｅｒ）、モニター（ｍｏｎｉｔｏｒ）、タブレット（ｔａｂｌｅｔ）、ラップトップ（ｌａｐｔｏｐ）、ネットブック（ｎｅｔｂｏｏｋ）、テレビジョン（ｔｅｌｅｖｉｓｉｏｎ）、ビデオゲーム（ｖｉｄｅｏ ｇａｍｅ）、スマートウォッチ（ｓｍａｒｔ ｗａｔｃｈ）、オートモーティブ（Ａｕｔｏｍｏｔｉｖｅ）などであることができる。但し、これらに限定されるものではなく、これら以外にも、データを処理する任意の他の電子機器であってもよいことは言うまでもない。
図２は電子機器の一例を概略的に示した斜視図である。
図面を参照すると、半導体パッケージは、上述のような種々の電子機器において様々な用途に適用される。例えば、スマートフォン１１００の本体１１０１の内部にはメインボード１１１０が収容されており、メインボード１１１０には種々の部品１１２０が物理的及び／又は電気的に連結されている。また、カメラ１１３０のように、メインボード１１１０に物理的及び／又は電気的に連結されているか連結されていない他の部品が本体１１０１内に収容されている。部品１１２０の一部はチップ関連部品であることができ、半導体パッケージ１１２１であってもよいが、これに限定されるものではない。電子機器が必ずしもスマートフォン１１００に限定されるものではなく、上述のように、他の電子機器であってもよいことは言うまでもない。
半導体パッケージ
一般に、半導体チップには、数多くの微細電気回路が集積されているが、それ自体が半導体完成品としての役割を果たすことはできず、外部からの物理的又は化学的衝撃により損傷する可能性がある。したがって、半導体チップ自体をそのまま用いるのではなく、半導体チップをパッケージングして、パッケージ状態で電子機器などに用いている。
半導体パッケージングが必要な理由は、電気的連結という観点から、半導体チップと電子機器のメインボードの回路幅が異なるためである。具体的に、半導体チップは、接続パッドのサイズ及び接続パッド間の間隔が非常に微細であるのに対し、電子機器に用いられるメインボードは、部品実装パッドのサイズ及び部品実装パッド間の間隔が半導体チップのスケールより著しく大きい。したがって、半導体チップをこのようなメインボード上にそのまま取り付けることは困難であり、相互間の回路幅の差を緩和することができるパッケージング技術が要求される。
このようなパッケージング技術により製造される半導体パッケージは、構造及び用途によって、ファン−イン半導体パッケージ（Ｆａｎ−ｉｎ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）とファン−アウト半導体パッケージ（Ｆａｎ−ｏｕｔ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）とに区分されることができる。
以下では、図面を参照して、ファン−イン半導体パッケージとファン−アウト半導体パッケージについてより詳細に説明する。
（ファン−イン半導体パッケージ）
図３はファン−イン半導体パッケージのパッケージング前後を概略的に示した断面図である。
図４はファン−イン半導体パッケージのパッケージング過程を概略的に示した断面図である。
図面を参照すると、半導体チップ２２２０は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウム砒素（ＧａＡｓ）などを含む本体２２２１と、本体２２２１の一面上に形成された、アルミニウム（Ａｌ）などの導電性物質を含む接続パッド２２２２と、本体２２２１の一面上に形成され、接続パッド２２２２の少なくとも一部を覆う酸化膜又は窒化膜などのパッシベーション膜２２２３と、を含む、例えば、ベア（Ｂａｒｅ）状態の集積回路（ＩＣ）であることができる。この際、接続パッド２２２２が非常に小さいため、集積回路（ＩＣ）は、回路幅の差が大きい電子機器のメインボードなどはもちろん、回路幅の差がメインボードよりは小さい中間レベルの印刷回路基板（ＰＣＢ）にも実装されにくい。
そのため、接続パッド２２２２を再配線するために、半導体チップ２２２０上に半導体チップ２２２０のサイズに応じて連結部材２２４０を形成する。連結部材２２４０は、半導体チップ２２２０上に感光性絶縁樹脂（ＰＩＤ）などの絶縁物質で絶縁層２２４１を形成し、接続パッド２２２２をオープンさせるビアホール２２４３ｈを形成した後、再配線層２２４２及びビア２２４３を形成することで形成することができる。その後、連結部材２２４０を保護するパッシベーション層２２５０を形成し、開口部２２５１を形成した後、アンダーバンプ金属層２２６０などを形成する。すなわち、一連の過程を経て、例えば、半導体チップ２２２０、連結部材２２４０、パッシベーション層２２５０、及びアンダーバンプ金属層２２６０を含むファン−イン半導体パッケージ２２００が製造される。
このように、ファン−イン半導体パッケージは、半導体チップの接続パッド、例えば、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）端子の全てを素子の内側に配置したパッケージ形態である。ファン−イン半導体パッケージは、電気的特性に優れており、安価で生産することができる。したがって、スマートフォンに内蔵される多くの素子がファン−イン半導体パッケージの形態で製作されており、具体的には、小型で、且つ速い信号伝達を実現するように開発が行われている。
しかしながら、ファン−イン半導体パッケージは、Ｉ／Ｏ端子の全てを半導体チップの内側に配置しなければならないため、空間的な制約が多い。したがって、このような構造は、多数のＩ／Ｏ端子を有する半導体チップや、サイズが小さい半導体チップに適用するには困難な点がある。また、このような欠点により、電子機器のメインボードにファン−イン半導体パッケージを直接実装して用いることができない。これは、再配線工程により半導体チップのＩ／Ｏ端子のサイズ及び間隔を拡大したとしても、電子機器のメインボードに直接実装可能な程度のサイズ及び間隔まで拡大することができるわけではないためである。
図５はファン−イン半導体パッケージがＢＧＡ基板上に実装され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。
図６はファン−イン半導体パッケージがＢＧＡ基板内に内蔵され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。
図面を参照すると、ファン−イン半導体パッケージ２２００においては、半導体チップ２２２０の接続パッド２２２２、すなわち、Ｉ／Ｏ端子がＢＧＡ基板２３０１によりさらに再配線され、最終的には、ＢＧＡ基板２３０１上にファン−イン半導体パッケージ２２００が実装された状態で電子機器のメインボード２５００に実装可能となる。この際、半田ボール２２７０などはアンダーフィル樹脂２２８０などにより固定されることができ、外側はモールディング材２２９０などで覆うことができる。又は、ファン−イン半導体パッケージ２２００は、別のＢＧＡ基板２３０２内に内蔵（Ｅｍｂｅｄｄｅｄ）されてもよい。その場合、ＢＧＡ基板２３０２内に内蔵された状態の半導体チップ２２２０の接続パッド２２２２、すなわち、Ｉ／Ｏ端子が、ＢＧＡ基板２３０２によりさらに再配線されるため、最終的に電子機器のメインボード２５００に実装可能となる。
このように、ファン−イン半導体パッケージは電子機器のメインボードに直接実装されて用いられることが困難であるため、別のＢＧＡ基板上に実装された後、さらにパッケージング工程を経て電子機器のメインボードに実装されるか、又はＢＧＡ基板内に内蔵された状態で電子機器のメインボードに実装されて用いられている。
（ファン−アウト半導体パッケージ）
図７はファン−アウト半導体パッケージの概略的な形態を示した断面図である。
図面を参照すると、ファン−アウト半導体パッケージ２１００は、例えば、半導体チップ２１２０の外側が封止材２１３０により保護されており、半導体チップ２１２０の接続パッド２１２２が連結部材２１４０により半導体チップ２１２０の外側まで再配線される。この際、連結部材２１４０上にはパッシベーション層２１５０をさらに形成することができ、パッシベーション層２１５０の開口部にはアンダーバンプ金属層２１６０をさらに形成することができる。アンダーバンプ金属層２１６０上には半田ボール２１７０をさらに形成することができる。半導体チップ２１２０は、本体２１２１、接続パッド２１２２、パッシベーション膜（不図示）などを含む集積回路（ＩＣ）であることができる。連結部材２１４０は、絶縁層２１４１と、絶縁層２１４１上に形成された再配線層２１４２と、接続パッド２１２２と再配線層２１４２などを電気的に連結するビア２１４３と、を含むことができる。
このように、ファン−アウト半導体パッケージは、半導体チップ上に形成された連結部材により、半導体チップの外側までＩ／Ｏ端子を再配線して配置させた形態である。上述のように、ファン−イン半導体パッケージは、半導体チップのＩ／Ｏ端子の全てを半導体チップの内側に配置させなければならず、そのため、素子のサイズが小さくなると、ボールのサイズ及びピッチを減少させなければならないため、標準化されたボールレイアウトを用いることができない。これに対し、ファン−アウト半導体パッケージは、このように半導体チップ上に形成された連結部材により、半導体チップの外側までＩ／Ｏ端子を再配線して配置させた形態であるため、半導体チップのサイズが小さくなっても標準化されたボールレイアウトをそのまま用いることができる。したがって、後述のように、上記のような別のＢＧＡ基板を用いることなく、電子機器のメインボード上に半導体チップを実装することができる。
図８はファン−アウト半導体パッケージが電子機器のメインボードに実装された場合を概略的に示した断面図である。
図面を参照すると、ファン−アウト半導体パッケージ２１００は半田ボール２１７０などを介して電子機器のメインボード２５００に実装することができる。すなわち、上述のように、ファン−アウト半導体パッケージ２１００は、半導体チップ２１２０上に半導体チップ２１２０のサイズを超えるファン−アウト領域まで接続パッド２１２２を再配線できる連結部材２１４０を形成するため、標準化されたボールレイアウトをそのまま用いることができる。その結果、別のＢＧＡ基板などがなくても、半導体チップ２１２０を電子機器のメインボード２５００に実装することができる。
このように、ファン−アウト半導体パッケージは、別のＢＧＡ基板がなくても電子機器のメインボードに実装することができるため、ＢＧＡ基板を用いるファン−イン半導体パッケージに比べて厚さがより小さいパッケージ寸法を実現することができ、小型化及び薄型化が可能である。また、熱特性及び電気的特性に優れるため、モバイル製品に特に好適である。また、印刷回路基板（ＰＣＢ）を用いる一般的なＰＯＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）タイプに比べて、よりコンパクトに実現することができ、反り現象の発生による問題を解決することができる。
一方、ファン−アウト半導体パッケージは、このように半導体チップを電子機器のメインボードなどに実装するための、そして外部からの衝撃から半導体チップを保護するためのパッケージ技術を意味するものである。他方、ファン−イン半導体パッケージが内蔵されるＢＧＡ基板などの印刷回路基板（ＰＣＢ）を用いる実装方式は、ファン−アウト半導体パッケージに基づく実装方式とはスケール、用途などが異なる実装方式である。
以下では、図面を参照して、反り問題を効果的に解決できるファン−アウト半導体パッケージについて説明する。
図９はファン−アウト半導体パッケージの一例を概略的に示した断面図である。
図１０は図９のファン−アウト半導体パッケージをＩ−Ｉ'線に沿って切って見た場合の概略的な平面図である。
図面を参照すると、一例によるファン−アウト半導体パッケージ１００Ａは、貫通孔１１０Ｈを有するコア部材１１０と、コア部材１１０内に配置された一つ以上のダミー構造体１２５と、コア部材１１０の貫通孔１１０Ｈに配置され、接続パッド１２２が配置された活性面、及び活性面の反対側に配置された非活性面を有する半導体チップ１２０と、コア部材１１０及び半導体チップ１２０のそれぞれの少なくとも一部を封止し、貫通孔１１０Ｈの少なくとも一部を満たす封止材１３０と、コア部材１１０及び半導体チップ１２０の活性面上に配置され、接続パッド１２２と電気的に連結された再配線層１４２を含む連結部材１４０と、連結部材１４０上に配置されたパッシベーション層１５０と、パッシベーション層１５０の開口部上に配置されたアンダーバンプ金属層１６０と、パッシベーション層１５０上に配置され、アンダーバンプ金属層１６０と連結された電気接続構造体１７０と、を含む。
一方、半導体パッケージは、大量生産のためにウェハやパネルなどを用いて複数のパッケージを製造し、ソーイング工程などを利用して、個々のパッケージを得る。ところが、複数のパッケージを製造するとき、パッケージ内の様々な材料の熱膨張係数などの物性差や、封止材のような樹脂成分を含む層の硬化収縮などにより、パッケージを製造するためのパネル内にユニット上の反りが異なるようになる。その結果、反り問題が原因で同一の品質の製品を製造することが難しくなり得る。すなわち、パッケージ反りだけでなく、パネルレベルの側面においても反り問題が発生する可能性がある。
これに対し、一例によるファン−アウト半導体パッケージ１００Ａは、半導体チップ１２０の封止領域に貫通孔１１０Ｈを有するコア部材１１０を配置するため、コア部材１１０によってパッケージ１００Ａの反りが制御されることができる。また、コア部材１１０に配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄを設計する場合、さらに様々な形の配線設計が可能となる。また、コア部材１１０の内部には、一つ以上のダミー構造体１２５を配置する。このように、半導体チップ１２０を基準に、ファン−アウト領域にダミー構造体１２５を配置する場合、さらに強い剛性を提供することができることは言うまでもなく、熱膨張係数の制御などを通じて様々な反り制御にもさらに効果的である。ダミー構造体１２５は、半導体チップ１２０と同様に、半導体物質を含むことができる。具体的には、ダミー構造体１２５は、シリコン（Ｓｉ）を含むシリコンベースのダイ、すなわち、シリコン片であってもよい。この場合、パッケージ領域において局部的に発生する反りを互いに相殺することができ、パッケージ内の熱膨張係数差を最小限に抑えることができるため、反り制御に非常に有効となり得る。一方、ダミー構造体１２５は半導体チップ１２０と電気的に絶縁される。さらに、連結部材１４０の再配線層１４２やコア部材１１０の配線層１１２ａ〜１１２ｄとも電気的に絶縁されることができる。すなわち、本発明で使用したダミーという表現は、基本的に、半導体チップ１２０と回路的に互いに信号をやり取りしないことを意味する。
以下、一例によるファン−アウト半導体パッケージ１００Ａに含まれるそれぞれの構成についてより詳細に説明する。
コア部材１１０は、具体的な材料に応じてパッケージ１００Ａの剛性をより向上させることができ、封止材１３０の厚さの均一性を確保するなどの役割を果たすことができる。図面のように、コア部材１１０に配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄ及びビア１１３ａ、１１３ｂ、１１３ｃを形成する場合には、ファン−アウト半導体パッケージ１００ＡがＰＯＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）タイプのパッケージとして活用されることもできる。コア部材１１０は貫通孔１１０Ｈを有する。貫通孔１１０Ｈ内には、半導体チップ１２０が、コア部材１１０と所定距離離隔されるように配置される。半導体チップ１２０の側面周囲はコア部材１１０によって囲まれることができる。但し、これは一例に過ぎず、他の形態で多様に変形することができ、その形態に応じて他の機能を担うことができる。コア部材１１０の内部には、一つ以上のダミー構造体１２５を配置することで、反りをより効果的に制御することができる。
コア部材１１０は、第１絶縁層１１１ａと、第１絶縁層１１１ａの両面に配置された第１配線層１１２ａ及び第２配線層１１２ｂと、第１絶縁層１１１ａ上に配置され、第１配線層１１２ａを覆う第２絶縁層１１１ｂと、第２絶縁層１１１ｂ上に配置された第３配線層１１２ｃと、第１絶縁層１１１ａ上に配置され、第２配線層１１２ｂを覆う第３絶縁層１１１ｃと、第３絶縁層１１１ｃ上に配置された第４配線層１１２ｄと、を含む。第１〜第４配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは接続パッド１２２と電気的に連結される。コア部材１１０が多くの数の配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄを含むため、連結部材１４０の再配線層１４２をさらに簡素化することができる。これにより、連結部材１４０の形成過程で発生する不良による歩留まりの低下を改善させることができる。一方、第１〜第４配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは、第１〜第３絶縁層１１１ａ、１１１ｂ、１１１ｃをそれぞれ貫通する第１〜第３ビア１１３ａ、１１３ｂ、１１３ｃを介して電気的に連結されることができる。
第１絶縁層１１１ａは一つ以上のキャビティ１１１ａｈを有し、それぞれのキャビティ１１１ａｈにはダミー構造体１２５が配置される。ダミー構造体１２５は、第２絶縁層１１１ｂ上に配置され、第３絶縁層１１１ｃによって覆われる。但し、これは一例に過ぎず、ダミー構造体１２５の配置形態がこれと異なり得ることは言うまでもない。例えば、第２絶縁層１１１ｂ又は第３絶縁層１１１ｃにキャビティを形成して、第２絶縁層１１１ｂ又は第３絶縁層１１１ｃにダミー構造体１２５を配置してもよく、様々な組み合わせでダミー構造体１２５を配置してもよい。
コア部材１１０及びダミー構造体１２５を半導体チップ１２０の非活性面と平行な面に沿って切って見た場合、すなわち、図１０に示す平面図から見たとき、ダミー構造体１２５が占める平面積は、コア部材１１０の平面積、すなわち、図１０において第１絶縁層１１１ａ、第２絶縁層１１１ｂ、及び第１ビア１１３ａが占める全平面積よりも広ければよい。このように、ダミー構造体１２５が占める平面積が広ければ広いほどダミー構造体１２５を配置する効果が優れるようになるため反り制御に有効となり得る。
第１絶縁層１１１ａは、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃよりも厚さが厚ければよい。第１絶縁層１１１ａは、基本的に剛性を維持するために比較的厚ければよく、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃは、より多くの数の配線層１１２ｃ、１１２ｄを形成するために導入されたものであってもよい。第１絶縁層１１１ａは、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃと異なる絶縁物質を含むことができる。例えば、第１絶縁層１１１ａは、芯材、フィラー、及び絶縁樹脂を含む、例えば、プリプレグであってもよく、第２絶縁層１１１ｃ及び第３絶縁層１１１ｃは、フィラー及び絶縁樹脂を含むＡＢＦフィルム又はＰＩＤフィルムであってもよいが、これに限定されるものではない。同様の観点から、第１絶縁層１１１ａを貫通する第１ビア１１３ａは、第２及び第３絶縁層１１１ｂ、１１１ｃを貫通する第２及び第３ビア１１３ｂ、１１３ｃよりも直径が大きければよい。
コア部材１１０の第３配線層１１２ｃの下面は、半導体チップ１２０の接続パッド１２２の下面よりも下側に位置することができる。また、連結部材１４０の再配線層１４２とコア部材１１０の第３配線層１１２ｃとの間の距離は、連結部材１４０の再配線層１４２と半導体チップ１２０の接続パッド１２２との間の距離よりも小さければよい。これは、第３配線層１１２ｃが第２絶縁層１１１ｂ上に突出した形で配置されることができ、その結果、連結部材１４０と接することができるためである。コア部材１１０の第１配線層１１２ａ及び第２配線層１１２ｂは、半導体チップ１２０の活性面と非活性面との間に位置することができる。コア部材１１０は、半導体チップ１２０の厚さに対応して形成することができるため、コア部材１１０の内部に形成された第１配線層１１２ａ及び第２配線層１１２ｂは、半導体チップ１２０の活性面と非活性面との間のレベルに配置されることができる。
コア部材１１０の配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄの厚さは、連結部材１４０の再配線層１４２の厚さよりも厚ければよい。コア部材１１０は、通常、基板工程で製造するため、配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄもより大きいサイズに形成することができる。一方、連結部材１４０の再配線層１４２は、通常、半導体工程で製造するため、薄型化のために、より相対的に小さいサイズに形成することができる。
絶縁層１１１ａ、１１１ｂ、１１１ｃの材料としては、絶縁物質が用いられることができる。この際、絶縁物質としては、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、又はこれらの樹脂が無機フィラーと混合されるか、又は無機フィラーとともにガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された樹脂、例えば、プリプレグ（ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）、ＦＲ−４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）などが用いられることができる。ガラス繊維などを含むプリプレグのような剛性の高い材料を用いると、コア部材１１０を、パッケージ１００Ａの剛性のための支持部材として活用することもできる。
配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは、半導体チップ１２０の接続パッド１２２を再配線する役割を果たすことができる。配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄの形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの導電性物質を用いることができる。配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは、該当層の設計デザインに応じて、様々な機能を担うことができる。例えば、グラウンド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどを含むことができる。ここで、信号（Ｓ）パターンは、グラウンド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、ビアパッド、ワイヤーパッド、電気接続構造体パッドなどを含むことができる。
ビア１１３ａ、１１３ｂ、１１３ｃは、互いに異なる層に形成された配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄを電気的に連結させ、その結果、コア部材１１０内に電気的経路を形成させる。ビア１１３ａ、１１３ｂ、１１３ｃも、形成物質としては、導電性物質を用いることができる。ビア１１３ａ、１１３ｂ、１１３ｃは、導電性物質で完全に充填されたものであってもよく、又は導電性物質がビアホールの壁面に沿って形成されたものであってもよい。また、形状がテーパー状、円筒状、砂時計状など、当該技術分野に公知の全ての形状が適用されることができる。
半導体チップ１２０は、数百〜数百万個以上の素子が一つのチップ内に集積化されている集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）であることができる。この際、集積回路は、例えば、セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラーなどのプロセッサチップ、具体的には、アプリケーションプロセッサチップであることができるが、これに限定されるものではなく、アナログ−デジタルコンバータ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ ＩＣ）などのロジックチップであるか、又は揮発性メモリー（例えば、ＤＲＡＭ）、不揮発性メモリー（例えば、ＲＯＭ）、フラッシュメモリーなどのメモリーチップであることができる。また、これらが互いに組み合わされてもよいことは言うまでもない。
半導体チップ１２０は、活性ウェハをベースとして形成されるものであればよく、この場合、本体１２１をなす母材としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウム砒素（ＧａＡｓ）などが用いられることができる。本体１２１には様々な回路が形成されていることができる。接続パッド１２２は、半導体チップ１２０を他の構成要素と電気的に連結させるためのものであって、その形成物質としては、特に限定せずにアルミニウム（Ａｌ）などの導電性物質を用いることができる。本体１２１上には接続パッド１２２を露出させるパッシベーション膜１２３が形成されることができる。パッシベーション膜１２３は、酸化膜又は窒化膜などであってもよく、又は酸化膜と窒化膜の二重層であってもよい。パッシベーション膜１２３により、接続パッド１２２の下面は封止材１３０の下面と段差を有することができ、その結果、封止材１３０は、パッシベーション膜１２３と連結部材１４０との間の空間の少なくとも一部を満たすことができる。この場合、封止材１３０が接続パッド１２２の下面へブリードされることをある程度防止することができる。その他の必要な位置に、絶縁膜（不図示）などがさらに配置されてもよい。半導体チップ１２０は、ベアダイ（ｂａｒｅ ｄｉｅ）であってもよく、接続パッド１２２は、連結部材１４０のビア１４３と直接物理的に接することができる。
ダミー構造体１２５は、それぞれ活性ウェハをベースに形成されるものであればよく、その母材としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウム砒素（ＧａＡｓ）などの半導体が用いられることができる。例えば、ダミー構造体１２５は、それぞれシリコンベースのダミー構造体であればよく、半導体チップ１２０の本体１２１の母材がシリコン（Ｓｉ）である場合に、バランスを合わせることができる。ダミー構造体１２５は、半導体チップ１２０と電気的に絶縁されることができる。すなわち、連結部材１４０の再配線層１４２とも電気的に絶縁されることができる。
封止材１３０は、コア部材１１０や半導体チップ１２０などを保護することができる。封止形態は、特に制限されず、コア部材１１０や半導体チップ１２０などの少なくとも一部を包み込む形であればよい。例えば、封止材１３０は、コア部材１１０及び半導体チップ１２０の非活性面を覆うことができ、貫通孔１１０Ｈの壁面と半導体チップ１２０の側面との間の空間を満たすことができる。また、封止材１３０は、半導体チップ１２０のパッシベーション膜１２３と連結部材１４０との間の空間の少なくとも一部を満たすこともできる。封止材１３０が貫通孔１１０Ｈを満たすことにより、具体的な物質に応じて接着剤の役割を果たすとともに、バックリングを減少させることができる。
封止材１３０の材料は特に限定されない。例えば、絶縁物質が用いられることができる。この際、絶縁物質としては、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、又はこれらの樹脂が無機フィラーと混合されるか、又は無機フィラーとともにガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された樹脂、例えば、プリプレグ（ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）、ＦＲ−４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）などが用いられることができる。必要に応じては、感光性絶縁（Ｐｈｏｔｏ Ｉｍａｇｅａｂｌｅ Ｅｎｃａｐｓｕｌａｎｔ：ＰＩＥ）樹脂を用いることもできる。
連結部材１４０は、半導体チップ１２０の接続パッド１２２を再配線することができる。連結部材１４０を介して様々な機能を有する数十、数百の半導体チップ１２０の接続パッド１２２が再配線されることができ、電気接続構造体１７０を介してその機能に合わせて外部と物理的及び／又は電気的に連結されることができる。連結部材１４０は、コア部材１１０及び半導体チップ１２０の活性面上に配置された絶縁層１４１と、絶縁層１４１上に配置された再配線層１４２と、絶縁層１４１を貫通し、接続パッド１２２と再配線層１４２とを連結するビア１４３と、を含む。図面には、連結部材１４０が、それぞれ一つの絶縁層、再配線層、及びビア層で構成されるように示されているが、設計に応じてこれより多くの絶縁層、再配線層、及びビア層で構成できることは言うまでもない。
絶縁層１４１の物質としては絶縁物質を用いることができる。この際、絶縁物質としては、上述のような絶縁物質の他にも、ＰＩＤ樹脂などの感光性絶縁物質を用いることもできる。すなわち、絶縁層１４１は、それぞれ感光性絶縁層であってもよい。絶縁層１４１が感光性の性質を有する場合には、絶縁層１４１をより薄く形成することができ、より容易にビア１４３のファインピッチを達成することができる。絶縁層１４１は、それぞれ絶縁樹脂及び無機フィラーを含む感光性絶縁層であってもよい。絶縁層１４１が多層である場合には、これらの物質が互いに同一であってもよく、必要に応じて、互いに異なってもよい。また、絶縁層１４１が多層である場合には、これら自体では境界が不明確であってもよい。
再配線層１４２は、実質的に接続パッド１２２を再配線する役割を果たすことができ、形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの導電性物質を用いることができる。再配線層１４２は、該当層の設計デザインに応じて、様々な機能を担うことができる。例えば、グラウンド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどを含むことができる。ここで、信号（Ｓ）パターンは、グラウンド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、ビアパッドパターン、電気接続構造体パッドパターンなどを含むことができる。
ビア１４３は、互いに異なる層に形成された再配線層１４２や接続パッド１２２などを電気的に連結させ、その結果、パッケージ１００Ａ内に電気的経路を形成させる。ビア１４３の形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの導電性物質を用いることができる。ビア１４３は、導電性物質で完全に充填されたものであってもよく、又は導電性物質がビアホールの壁面に沿って形成されたものであってもよい。また、形状がテーパー状など、当該技術分野に公知の全ての形状が適用されることができる。
パッシベーション層１５０は、連結部材１４０を外部からの物理的又は化学的損傷などから保護することができる。パッシベーション層１５０は、連結部材１４０の再配線層１４２の少なくとも一部を露出させる開口部を有することができる。かかる開口部は、パッシベーション層１５０に数十〜数千個が形成されることができる。パッシベーション層１５０の材料は特に限定されない。例えば、絶縁物質が用いられることができる。この際、絶縁物質としては、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、又はこれらの樹脂が無機フィラーと混合されるか、又は無機フィラーとともにガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された樹脂、例えば、プリプレグ（ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）、ＦＲ−４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）などが用いられることができる。又は、半田レジスト（Ｓｏｌｄｅｒ Ｒｅｓｉｓｔ）が用いられることもできる。
アンダーバンプ金属層１６０は、電気接続構造体１７０の接続信頼性を向上させることでパッケージ１００Ａのボードレベルの信頼性を改善させる。アンダーバンプ金属層１６０は、パッシベーション層１５０の開口部を介して露出する連結部材１４０の再配線層１４２と連結される。アンダーバンプ金属層１６０は、パッシベーション層１５０の開口部に、公知の導電性物質、すなわち、金属を用いることで公知のメタル化（Ｍｅｔａｌｌｉｚａｔｉｏｎ）の方法で形成することができるが、これに限定されるものではない。
電気接続構造体１７０は、ファン−アウト半導体パッケージ１００Ａを外部と物理的及び／又は電気的に連結させる。例えば、ファン−アウト半導体パッケージ１００Ａは、電気接続構造体１７０を介して電子機器のメインボードに実装されることができる。電気接続構造体１７０は、導電性物質、例えば、半田（ｓｏｌｄｅｒ）などで形成されることができるが、これは一例に過ぎず、材料が特にこれに限定されるものではない。電気接続構造体１７０は、ランド（ｌａｎｄ）、ボール（ｂａｌｌ）、ピン（ｐｉｎ）などであることができる。電気接続構造体１７０は、多重層又は単一層で形成されることができる。多重層で形成される場合には、銅ピラー（ｐｉｌｌａｒ）及び半田を含むことができ、単一層で形成される場合には、錫−銀半田又は銅を含むことができるが、これも一例に過ぎず、これに限定されるものではない。
電気接続構造体１７０の数、間隔、配置形態などは特に限定されず、通常の技術者が設計事項に応じて十分に変形可能である。例えば、電気接続構造体１７０の数は、接続パッド１２２の数に応じて数十〜数千個であってもよく、それ以上又はそれ以下の数を有することもできる。電気接続構造体１７０が半田ボールである場合、電気接続構造体１７０は、パッシベーション層１５０の一面上に延長されて形成されたアンダーバンプ金属層１６０の側面を覆うことができ、接続信頼性にさらに優れることができる。
電気接続構造体１７０の少なくとも一つはファン−アウト（ｆａｎ−ｏｕｔ）領域に配置される。ファン−アウト領域とは、半導体チップ１２０が配置されている領域を超える領域のことである。ファン−アウト（ｆａｎ−ｏｕｔ）パッケージは、ファン−イン（ｆａｎ−ｉｎ）パッケージに比べて優れた信頼性を有し、多数のＩ／Ｏ端子が実現可能であって、３Ｄ接続（３Ｄ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）が容易である。また、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージ、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）パッケージなどに比べて、パッケージの厚さを薄く製造することができ、価格競争力に優れる。
一方、図面には図示していないが、必要に応じて、貫通孔１１０Ｈの壁面に放熱及び／又は電磁波遮蔽を目的に金属薄膜を形成することができる。また、必要に応じて、貫通孔１１０Ｈ内に、互いに同一又は異なる機能を担う複数の半導体チップ１２０を配置することもできる。また、必要に応じては、貫通孔１１０Ｈ内に別の受動部品、例えば、インダクタやキャパシタなどを配置することもできる。また、必要に応じては、パッシベーション層１５０の表面上に受動部品、例えば、インダクタやキャパシタなどを含む表面実装（ＳＭＴ）部品を配置することもできる。
図１１ａ〜図１１ｄは図９のファン−アウト半導体パッケージの製造方法を概略的に示した工程図である。
図１１ａを参照すると、先ず、第１絶縁層１１１ａを設ける。第１絶縁層１１１ａは、両面に銅箔１１２ｐが形成された銅箔積層板（ＣＣＬ：Ｃｏｐｐｅｒ Ｃｌａｄ Ｌａｍｉｎａｔｅ）により設けることができる。次に、レーザードリル及び／又は機械的ドリルやサンドブラストなどを用いて、第１絶縁層１１１ａにホールを形成した後、銅箔１１２ｐをシード層として用いて電解及び／又は無電解めっき工程で第１及び第２配線層１１２ａ、１１２ｂ並びに第１ビア１１３ａを形成する。その後、第１絶縁層１１１ａにキャビティ１１１ａｈを形成する。キャビティ１１１ａｈも、レーザードリル及び／又は機械的ドリルやサンドブラストなどを用いて形成することができる。続いて、粘着フィルム２１１を第１絶縁層１１１ａの下側に付着する。粘着フィルム２１１は、エポキシ樹脂を含むテープなどであってもよい。次に、キャビティ１１１ａｈの粘着フィルム２１１上に一つ以上のダミー構造体１２５を付着する。
図１１ｂを参照すると、次に、粘着フィルム２１１上に第３絶縁層１１１ｃをラミネート方法や塗布方法などで形成してダミー構造体１２５などを覆い、レーザードリル及び／又は機械的ドリルやサンドブラストなどを用いて、第３絶縁層１１１ｃにビアホールを形成した後、電解及び／又は無電解めっき工程により第４配線層１１２ｄ及び第３ビア１１３ｃを形成する。その後、粘着フィルム２１１を除去する。続いて、粘着フィルム２１１を除去した第１絶縁層１１１ａの下側に第２絶縁層１１１ｂをラミネート方法や塗布方法などで形成し、レーザードリル及び／又は機械的ドリルやサンドブラストなどを用いて、第２絶縁層１１１ｂにビアホールを形成した後、電解及び／又は無電解めっき工程により第３配線層１１２ｃ及び第２ビア１１３ｂを形成する。一連の過程を通じてコア部材１１０が設けられる。次に、レーザードリル及び／又は機械的ドリルやサンドブラストなどを用いてコア部材１１０に貫通孔１１０Ｈを形成する。
図１１ｃを参照すると、次に、コア部材１１０の下側に粘着フィルム２１２を付着する。粘着フィルム２１２は、エポキシ樹脂を含むテープなどであってもよい。その後、貫通孔１１０Ｈの粘着フィルム２１２上に半導体チップ１２０をフェイス−ダウンの形で付着する。次に、粘着フィルム２１２上に封止材１３０をラミネート方法や塗布方法などで形成して、半導体チップ１２０などを封止する。
図１１ｄを参照すると、次に、粘着フィルム２１２を除去する。その後、粘着フィルム２１２を除去したコア部材１１０の下側に連結部材１４０を形成する。連結部材１４０は、ＰＩＤのラミネート方法や塗布方法で絶縁層１４１を形成し、絶縁層１４１に、フォトリソグラフィ方法でビアホールを形成し、電解めっきや無電解めっきを用いて再配線層１４２及びビア１４３を形成する方法で形成することができる。次に、連結部材１４０上に、必要に応じて、公知の方法でパッシベーション層１５０、アンダーバンプ金属層１６０、及び電気接続構造体１７０などを形成する。また、封止材１３０の上側に開口部を形成する。一方、一連の過程はパネルのレベルで行われることができ、この場合、ダイシング工程を行うと、一回の工程により多数のファン−アウト半導体パッケージ１００Ａを製造することができる。
図１２はファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。
図１３は図１２のファン−アウト半導体パッケージをＩＩ−ＩＩ'線に沿って切って見た場合の概略的な平面図である。
図面を参照すると、他の一例によるファン−アウト半導体パッケージ１００Ｂは、コア部材１１０が、第１絶縁層１１１ａと、第１絶縁層１１１ａに下面が露出するように埋め込まれた第１配線層１１２ａと、第１絶縁層１１１ａにおいて第１配線層１１２ａが埋め込まれた側の反対側上に配置された第２配線層１１２ｂと、第１絶縁層１１１ａ上に配置され、第２配線層１１２ｂを覆う第２絶縁層１１１ｂと、第２絶縁層１１１ｂ上に配置された第３配線層１１２ｃと、を含む。第１〜第３配線層１１２ａ、１１２ｂ、１１２ｃは、接続パッド１２２と電気的に連結される。第１及び第２配線層１１２ａ、１１２ｂと第２及び第３配線層１１２ｂ、１１２ｃはそれぞれ、第１及び第２絶縁層１１１ａ、１１１ｂを貫通する第１及び第２ビア１１３ａ、１１３ｂを介して電気的に連結される。
ダミー構造体１２５は、第１絶縁層１１１ａ上に配置され、第２絶縁層１１１ｂにより覆われる。但し、これは一例に過ぎず、ダミー構造体１２５の配置形態がこれと異なり得ることは言うまでもない。例えば、ダミー構造体１２５は、第１絶縁層１１１ａに一面が露出するように埋め込まれることができ、様々な組み合わせでダミー構造体１２５が配置されることもできる。
第１配線層１１２ａを第１絶縁層１１１ａ内に埋め込む場合には、第１配線層１１２ａの厚さによって発生する段差を最小限に抑えることができるため、連結部材１４０の絶縁距離が一定となる。すなわち、連結部材１４０の再配線層１４２から第１絶縁層１１１ａの下面までの距離と、連結部材１４０の再配線層１４２から半導体チップ１２０の接続パッド１２２までの距離との差は、第１配線層１１２ａの厚さよりも小さければよい。これにより、連結部材１４０の高密度配線設計が容易となり得る。
コア部材１１０の第１配線層１１２ａの下面は、半導体チップ１２０の接続パッド１２２の下面よりも上側に位置することができる。また、連結部材１４０の再配線層１４２とコア部材１１０の第１配線層１１２ａとの間の距離は、連結部材１４０の再配線層１４２と半導体チップ１２０の接続パッド１２２との間の距離よりも大きければよい。すなわち、第１配線層１１２ａの下面は、第１絶縁層１１１ａの下面と段差を有することができる。このように、第１配線層１１２ａが第１絶縁層の内部にリセスされて、第１絶縁層１１１ａの下面と第１配線層１１２ａの下面とが段差を有する場合には、封止材１３０の形成物質がブリードされて第１配線層１１２ａを汚染させることを防止することもできる。
コア部材１１０の第２配線層１１２ｂは、半導体チップ１２０の活性面と非活性面との間に位置することができる。コア部材１１０は、半導体チップ１２０の厚さに対応する厚さに形成することができ、これにより、コア部材１１０の内部に形成された第２配線層１１２ｂは、半導体チップ１２０の活性面と非活性面との間のレベルに配置されることができる。コア部材１１０の配線層１１２ａ、１１２ｂ、１１２ｃの厚さは、連結部材１４０の再配線層１４２の厚さよりも厚ければよい。これは、コア部材１１０が、通常、基板工程で製造することができ、連結部材１４０は、通常、半導体工程で製造することができるためである。
絶縁層１１１ａ、１１１ｂの材料は、特に限定されない。例えば、絶縁物質が用いられることができる。この際、絶縁物質としては、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、又はこれらの樹脂が無機フィラーと混合されるか、又は無機フィラーとともにガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された樹脂、例えば、プリプレグ（ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）、ＦＲ−４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）などが用いられることができる。必要に応じては、感光性絶縁（Ｐｈｏｔｏ Ｉｍａｇｅａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ：ＰＩＤ）樹脂を用いることもできる。
配線層１１２ａ、１１２ｂ、１１２ｃは、半導体チップ１２０の接続パッド１２２を再配線する役割を果たすことができる。配線層１１２ａ、１１２ｂ、１１２ｃの形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの導電性物質を用いることができる。配線層１１２ａ、１１２ｂ、１１２ｃは、該当層の設計デザインに応じて、様々な機能を担うことができる。例えば、グラウンド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどを含むことができる。ここで、信号（Ｓ）パターンは、グラウンド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、ビアパッド、ワイヤーパッド、電気接続構造体パッドなどを含むことができる。
ビア１１３ａ、１１３ｂは、互いに異なる層に形成された配線層１１２ａ、１１２ｂ、１１２ｃを電気的に連結させ、その結果、コア部材１１０内に電気的経路を形成させる。ビア１１３ａ、１１３ｂも、形成物質としては、導電性物質を用いることができる。ビア１１３ａ、１１３ｂは、導電性物質で完全に充電されたものであってもよく、又は導電性物質がビアホールの壁面に沿って形成されたものであってもよい。また、テーパー状だけでなく、円筒状など公知の全ての形状が適用されることができる。第１ビア１１３ａのためのホールを形成する際に、第１配線層１１２ａのパッドの一部がストッパー（ｓｔｏｐｐｅｒ）の役割を果たすことができるため、第１ビア１１３ａは、上面の幅が下面の幅よりも大きいテーパー状であることが工程上有利であることができる。この場合、第１ビア１１３ａは、第２配線層１１２ｂのパッドパターンと一体化されることができる。また、第２ビア１１３ｂのためのホールを形成する際に、第２配線層１１２ｂのパッドの一部がストッパー（ｓｔｏｐｐｅｒ）の役割を果たすことができるため、第２ビア１１３ｂも、上面の幅が下面の幅よりも大きいテーパー状であることが工程上有利であることができる。この場合、第２ビア１１３ｂは、第３配線層１１２ｃのパッドパターンと一体化されることができる。
その他の構成は、上述したファン−アウト半導体パッケージ１００Ａなどについての説明と実質的に同一であるため、詳細な説明は省略する。
図１４ａ〜図１４ｄは、図１２のファン−アウト半導体パッケージ１００Ｂの製造方法を概略的に示した工程図である。
図１４ａを参照すると、先ず、支持層２２１の両面に銅箔２２２が配置されたキャリア基板２２０を設ける。それぞれの銅箔２２２は、複数の層で構成されることができる。次に、キャリア基板２２０の銅箔２２２をシード層として用いて電解又は無電解めっきで第１配線層１１２ａを形成する。その後、ラミネート方法や塗布方法により第１絶縁層１１１ａを形成し、レーザードリル及び／又は機械的ドリルやサンドブラストなどを用いて第１絶縁層１１１ａにホールを形成した後、電解及び／又は無電解めっき工程により第２配線層１１２ｂ及び第１ビア１１３ａを形成する。続いて、第１絶縁層１１１ａ上に一つ以上のダミー構造体１２５を配置する。
図１４ｂを参照すると、次に、ラミネート方法や塗布方法により、第１絶縁層１１１ａ上にダミー構造体１２５などを覆う第２絶縁層１１１ｂを形成し、レーザードリル及び／又は機械的ドリルやサンドブラストなどを用いて第２絶縁層１１１ｂにホールを形成した後、電解及び／又は無電解めっき工程で第３配線層１１２ｃ及び第２ビア１１３ｂを形成する。その後、キャリア基板２２０から、製造されたコア部材１１０を分離する。コア部材１１０を分離する際に、複数の層で構成された銅箔２２２が分離される可能性がある。分離後に、第１絶縁層１１１ａの下面に残っている銅箔２２２をエッチング法で除去する。この際、第１配線層１１２ａの下側が一部除去されて、第１絶縁層１１１ａの下面と第１配線層１１２ａの下面とが段差を有することができる。その後、コア部材１１０に貫通孔１１０Ｈを形成する。貫通孔１１０Ｈは、レーザードリル及び／又は機械的ドリルやサンドブラストなどを用いて形成することができる。
図１４ｃを参照すると、次に、コア部材１１０の下側に粘着フィルム２３１を付着する。粘着フィルム２３１は、エポキシ樹脂を含むテープなどであってもよい。その後、貫通孔１１０Ｈの粘着フィルム２３１上に半導体チップ１２０をフェイス−ダウンの形で付着する。続いて、粘着フィルム２３１上に封止材１３０をラミネート方法や塗布方法などで形成して、半導体チップ１２０などを封止する。
図１４ｄを参照すると、次に、粘着フィルム２３１を除去する。次に、粘着フィルム２３１を除去したコア部材１１０の下側に連結部材１４０を形成する。連結部材１４０は、ＰＩＤのラミネート方法や塗布方法で絶縁層１４１を形成し、絶縁層１４１に、フォトリソグラフィ方法でビアホールを形成し、電解めっきや無電解めっきで再配線層１４２及びビア１４３を形成する方法で形成することができる。次に、連結部材１４０上に、必要に応じて、公知の方法でパッシベーション層１５０、アンダーバンプ金属層１６０、及び電気接続構造体１７０などを形成する。また、封止材１３０の上側に開口部を形成する。一方、一連の過程は、パネルのレベルで行われることができ、この場合、ダイシング工程を行うと、一回の工程により多数のファン−アウト半導体パッケージ１００Ｂを製造することができる。
図１５はファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。
図１６は図１５のファン−アウト半導体パッケージをＩＩＩ−ＩＩＩ'線に沿って切って見た場合の概略的な平面図である。
図面を参照すると、他の一例によるファン−アウト半導体パッケージ１００Ｃは、上述した他の一例によるファン−アウト半導体パッケージ１００Ｂのように、コア部材１１０が、第１絶縁層１１１ａと、第１絶縁層１１１ａに下面が露出するように埋め込まれた第１配線層１１２ａと、第１絶縁層１１１ａにおいて第１配線層１１２ａが埋め込まれた側の反対側上に配置された第２配線層１１２ｂと、第１絶縁層１１１ａ上に配置され、第２配線層１１２ｂを覆う第２絶縁層１１１ｂと、第２絶縁層１１１ｂ上に配置された第３配線層１１２ｃと、を含む。第１〜第３配線層１１２ａ、１１２ｂ、１１２ｃは、接続パッド１２２と電気的に連結される。第１及び第２配線層１１２ａ、１１２ｂと第２及び第３配線層１１２ｂ、１１２ｃはそれぞれ、第１及び第２絶縁層１１１ａ、１１１ｂを貫通する第１及び第２ビア１１３ａ、１１３ｂを介して電気的に連結される。
但し、ダミー構造体１２５が連結部材１４０上に配置されて、第１絶縁層１１１ａにより覆われる。すなわち、ダミー構造体１２５は、第１絶縁層１１１ａに一面が露出するように埋め込まれる。
その他の構成は、上述したファン−アウト半導体パッケージ１００Ａ、１００Ｂなどについての説明と実質的に同一であるため、詳細な説明は省略する。
本発明において、「下側、下部、下面」などとは、添付の図面の断面を基準にファン−アウト半導体パッケージの実装面に向かう方向を意味し、「上側、上部、上面」などとはその反対方向を意味する。但し、これは説明の便宜上の方向を定義したもので、特許請求の範囲がこれらに限定されるものではないことは言うまでもない。
本発明において「連結される」というのは、直接的に連結された場合だけでなく、接着剤層などを介して間接的に連結された場合を含む概念である。また、「電気的に連結される」というのは、物理的に連結された場合と、連結されていない場合をともに含む概念である。なお、第１、第２などの表現は、一つの構成要素と他の構成要素を区分するために用いられるもので、該当する構成要素の順序及び／又は重要度などを限定しない。場合によっては、本発明の範囲を外れずに、第１構成要素は第２構成要素と命名されることもでき、類似して第２構成要素は第１構成要素と命名されることもできる。
本発明で用いられた「一例」又は「他の一例」という表現は、互いに同一の実施例を意味せず、それぞれ互いに異なる固有の特徴を強調して説明するために提供されるものである。しかしながら、上記提示された一例は、他の一例の特徴と結合して実現されることを排除しない。例えば、特定の一例で説明された事項が他の一例で説明されていなくても、他の一例でその事項と反対であるか矛盾する説明がない限り、他の一例に関連する説明であると理解されることができる。
なお、本発明で用いられた用語は、一例を説明するために説明されたものであるだけで、本発明を限定しようとする意図ではない。このとき、単数の表現は文脈上明確に異なる意味でない限り、複数を含む。
１０００ 電子機器
１０１０ メインボード
１０２０ チップ関連部品
１０３０ ネットワーク関連部品
１０４０ その他の部品
１０５０ カメラ
１０６０ アンテナ
１０７０ ディスプレイ
１０８０ 電池
１０９０ 信号ライン
１１００ スマートフォン
１１０１ 本体
１１１０ メインボード
１１２０ 部品
１１２１ 半導体パッケージ
１１３０ カメラ
２２００ ファン−イン半導体パッケージ
２２２０ 半導体チップ
２２２１ 本体
２２２２ 接続パッド
２２２３ パッシベーション膜
２２４０ 連結部材
２２４１ 絶縁層
２２４２ 再配線層
２２４３ ビア
２２５０ パッシベーション層
２２６０ アンダーバンプ金属層
２２７０ 半田ボール
２２８０ アンダーフィル樹脂
２２９０ モールディング材
２５００ メインボード
２３０１ ＢＧＡ基板
２３０２ ＢＧＡ基板
２１００ ファン−アウト半導体パッケージ
２１２０ 半導体チップ
２１２１ 本体
２１２２ 接続パッド
２１４０ 連結部材
２１４１ 絶縁層
２１４２ 再配線層
２１４３ ビア
２１５０ パッシベーション層
２１６０ アンダーバンプ金属層
２１７０ 半田ボール
１００Ａ〜１００Ｃ ファン−アウト半導体パッケージ
１１０ コア部材
１１１ａ、１１１ｂ、１１１ｃ 絶縁層
１１２ａ、１１２ｂ、１１２ｃ、１１２ｄ 配線層
１１３ａ、１１３ｂ、１１３ｃ ビア
１２０ 半導体チップ
１２１ 本体
１２２ 接続パッド
１２３ パッシベーション膜
１２５ ダミー構造体
１３０ 封止材
１４０ 連結部材
１４１ 絶縁層
１４２ 再配線層
１４３ ビア
１５０ パッシベーション層
１６０ アンダーバンプ金属層
１７０ 電気接続構造体

Claims (21)

  1. 貫通孔を有するコア部材と、
    前記コア部材内に配置された複数のダミー構造体と、
    前記貫通孔に配置され、接続パッドが配置された活性面、及び前記活性面の反対側に配置された非活性面を有する半導体チップと、
    前記コア部材及び前記半導体チップのそれぞれの少なくとも一部を封止し、前記貫通孔の少なくとも一部を満たす封止材と、
    前記コア部材及び前記半導体チップの前記活性面上に配置され、前記接続パッドと電気的に連結された再配線層を含む連結部材と、を含み、
    前記複数のダミー構造体は、前記半導体チップと電気的に絶縁され、
    前記コア部材及び前記複数のダミー構造体を前記半導体チップの前記非活性面と平行な面に沿って切って見た場合、前記複数のダミー構造体が占める平面積は、前記コア部材が占める平面積よりも広く、
    前記複数のダミー構造体は、前記半導体チップの側面全周囲を取り囲む、ファン−アウト半導体パッケージ。
  2. 前記複数のダミー構造体はシリコンを含む、請求項１に記載のファン−アウト半導体パッケージ。
  3. 前記複数のダミー構造体はシリコン片である、請求項２に記載のファン−アウト半導体パッケージ。
  4. 前記複数のダミー構造体及び前記半導体チップは、サイド−バイ−サイドの形で配置される、請求項１から３のいずれか一項に記載のファン−アウト半導体パッケージ。
  5. 前記コア部材は、前記接続パッドと電気的に連結された配線層を含む、請求項１から４のいずれか一項に記載のファン−アウト半導体パッケージ。
  6. 前記コア部材は、第１絶縁層と、前記第１絶縁層の両面に配置された第１配線層及び第２配線層と、を含み、
    前記第１配線層及び前記第２配線層は、前記接続パッドと電気的に連結される、請求項１から５のいずれか一項に記載のファン−アウト半導体パッケージ。
  7. 前記コア部材は、前記第１絶縁層上に配置され、前記第１配線層を覆う第２絶縁層と、前記第２絶縁層上に配置された第３配線層と、前記第１絶縁層上に配置され、前記第２配線層を覆う第３絶縁層と、前記第３絶縁層上に配置された第４配線層と、をさらに含み、
    前記第３配線層及び前記第４配線層は、前記接続パッドと電気的に連結される、請求項６に記載のファン−アウト半導体パッケージ。
  8. 前記第１絶縁層はキャビティを有し、
    前記複数のダミー構造体は前記キャビティに配置され、
    前記複数のダミー構造体は前記第３絶縁層で覆われる、請求項７に記載のファン−アウト半導体パッケージ。
  9. 前記第１絶縁層の厚さは前記第２絶縁層及び前記第３絶縁層の厚さよりも厚い、請求項７または８に記載のファン−アウト半導体パッケージ。
  10. 前記コア部材は、第１絶縁層と、前記第１絶縁層に下面が露出するように埋め込まれた第１配線層と、前記第１絶縁層において前記第１配線層が埋め込まれた側の反対側上に配置された第２配線層と、を含み、
    前記第１配線層及び前記第２配線層は、前記接続パッドと電気的に連結される、請求項５に記載のファン−アウト半導体パッケージ。
  11. 前記コア部材は、前記第１絶縁層上に配置され、前記第２配線層を覆う第２絶縁層と、前記第２絶縁層上に配置された第３配線層と、をさらに含み、
    前記第３配線層は、前記接続パッドと電気的に連結される、請求項１０に記載のファン−アウト半導体パッケージ。
  12. 前記複数のダミー構造体は前記第１絶縁層上に配置され、
    前記複数のダミー構造体は前記第２絶縁層で覆われる、請求項１１に記載のファン−アウト半導体パッケージ。
  13. 前記複数のダミー構造体は、前記第１絶縁層に下面が露出するように埋め込まれる、請求項１０から１２のいずれか一項に記載のファン−アウト半導体パッケージ。
  14. 前記第１絶縁層の下面は、前記第１配線層の下面と段差を有する、請求項１０から１３いずれか一項に記載のファン−アウト半導体パッケージ。
  15. 前記連結部材上に配置され、前記再配線層の少なくとも一部を露出させる開口部を有するパッシベーション層と、
    前記パッシベーション層の前記開口部上に配置され、前記露出している前記再配線層と電気的に連結されるアンダーバンプ金属層と、
    前記パッシベーション層上に配置され、前記アンダーバンプ金属層と連結され、前記露出している前記再配線層と電気的に連結される電気接続構造体と、をさらに含む、請求項１から１４いずれか一項に記載のファン−アウト半導体パッケージ。
  16. 前記複数のダミー構造体は、前記半導体チップを基準に、ファン−アウト領域に位置する、請求項１から１５いずれか一項に記載のファン−アウト半導体パッケージ。
  17. 第１貫通孔を有するコア部材と、
    前記コア部材に配置され、半導体物質で形成された複数のダミー構造体と、
    前記第１貫通孔に配置され、接続パッドが配置された活性面、及び前記活性面の反対側に配置された非活性面を有する半導体チップと、
    前記コア部材及び前記半導体チップの少なくとも一部を封止し、前記第１貫通孔の少なくとも一部を満たす封止材と、
    前記半導体チップの前記活性面及び前記コア部材上に配置され、前記接続パッドと電気的に連結された再配線層を含む連結部材と、を含み、
    前記複数のダミー構造体は前記連結部材の前記再配線層と電気的に絶縁され、
    前記コア部材及び前記複数のダミー構造体を前記半導体チップの前記非活性面と平行な面に沿って切って見た場合、前記複数のダミー構造体が占める平面積は、前記コア部材が占める平面積よりも広く、
    前記複数のダミー構造体は、前記半導体チップの側面全周囲を取り囲む、ファン−アウト半導体パッケージ。
  18. 前記半導体チップの本体は半導体物質で形成される、請求項１７に記載のファン−アウト半導体パッケージ。
  19. 前記コア部材は前記接続パッドと電気的に連結された配線層を含む、請求項１７または１８に記載のファン−アウト半導体パッケージ。
  20. 前記コア部材は第２貫通孔を有する第１絶縁層を含み、
    前記複数のダミー構造体は、前記第２貫通孔に配置され、第３絶縁層で覆われる、請求項１７から１９のいずれか一項に記載のファン−アウト半導体パッケージ。
  21. 前記コア部材は前記複数のダミー構造体が部分的に埋め込まれた第１絶縁層を含み、
    前記複数のダミー構造体の表面は前記第１絶縁層に露出している、請求項１７から１９のいずれか一項に記載のファン−アウト半導体パッケージ。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102536269B1 (ko) * 2018-09-14 2023-05-25 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US20200161206A1 (en) * 2018-11-20 2020-05-21 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and semiconductor manufacturing process
CN211045436U (zh) * 2019-07-07 2020-07-17 深南电路股份有限公司 线路板
CN111051975B (zh) * 2019-11-27 2023-03-21 京东方科技集团股份有限公司 驱动基板及其制备方法、发光基板和显示装置
WO2023209861A1 (ja) * 2022-04-27 2023-11-02 日本電信電話株式会社 半導体装置およびその製造方法

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6114763A (en) * 1997-05-30 2000-09-05 Tessera, Inc. Semiconductor package with translator for connection to an external substrate
TWI245384B (en) 2004-12-10 2005-12-11 Phoenix Prec Technology Corp Package structure with embedded chip and method for fabricating the same
JP4526983B2 (ja) 2005-03-15 2010-08-18 新光電気工業株式会社 配線基板の製造方法
KR100935139B1 (ko) * 2005-09-20 2010-01-06 가부시키가이샤 무라타 세이사쿠쇼 부품 내장 모듈의 제조 방법 및 부품 내장 모듈
KR101037229B1 (ko) * 2006-04-27 2011-05-25 스미토모 베이클리트 컴퍼니 리미티드 반도체 장치 및 반도체 장치의 제조 방법
US20080237828A1 (en) * 2007-03-30 2008-10-02 Advanced Chip Engineering Technology Inc. Semiconductor device package with die receiving through-hole and dual build-up layers over both side-surfaces for wlp and method of the same
US8829663B2 (en) * 2007-07-02 2014-09-09 Infineon Technologies Ag Stackable semiconductor package with encapsulant and electrically conductive feed-through
US8039303B2 (en) * 2008-06-11 2011-10-18 Stats Chippac, Ltd. Method of forming stress relief layer between die and interconnect structure
JP5271627B2 (ja) 2008-07-30 2013-08-21 株式会社フジクラ 多層プリント配線板
JP5505307B2 (ja) * 2008-10-06 2014-05-28 日本電気株式会社 機能素子内蔵基板及びその製造方法、並びに電子機器
US8115292B2 (en) * 2008-10-23 2012-02-14 United Test And Assembly Center Ltd. Interposer for semiconductor package
US7838337B2 (en) 2008-12-01 2010-11-23 Stats Chippac, Ltd. Semiconductor device and method of forming an interposer package with through silicon vias
US8822281B2 (en) * 2010-02-23 2014-09-02 Stats Chippac, Ltd. Semiconductor device and method of forming TMV and TSV in WLCSP using same carrier
JP5826532B2 (ja) * 2010-07-15 2015-12-02 新光電気工業株式会社 半導体装置及びその製造方法
US9842798B2 (en) * 2012-03-23 2017-12-12 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a PoP device with embedded vertical interconnect units
US8810024B2 (en) * 2012-03-23 2014-08-19 Stats Chippac Ltd. Semiconductor method and device of forming a fan-out PoP device with PWB vertical interconnect units
US9991190B2 (en) * 2012-05-18 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with interposer frame
DE112013002672T5 (de) * 2012-05-25 2015-03-19 Nepes Co., Ltd Halbleitergehäuse, Verfahren zum Herstellen desselben und Gehäuse auf Gehäuse
US9685350B2 (en) * 2013-03-08 2017-06-20 STATS ChipPAC, Pte. Ltd. Semiconductor device and method of forming embedded conductive layer for power/ground planes in Fo-eWLB
JPWO2014162478A1 (ja) * 2013-04-01 2017-02-16 株式会社メイコー 部品内蔵基板及びその製造方法
KR101472672B1 (ko) * 2013-04-26 2014-12-12 삼성전기주식회사 전자부품 내장 인쇄회로기판 및 그 제조방법
JP6705096B2 (ja) * 2013-08-21 2020-06-03 インテル・コーポレーション バンプレスビルドアップ層（ｂｂｕｌ）用のバンプレスダイ−パッケージインターフェースを備えるパッケージアセンブリ、コンピューティングデバイス、及びパッケージアセンブリの製造方法
KR20150028031A (ko) 2013-09-05 2015-03-13 삼성전기주식회사 인쇄회로기판
US9570418B2 (en) * 2014-06-06 2017-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for package warpage control using dummy interconnects
US10177032B2 (en) * 2014-06-18 2019-01-08 Taiwan Semiconductor Manufacturing Company, Ltd. Devices, packaging devices, and methods of packaging semiconductor devices
US9646918B2 (en) * 2014-08-14 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US9318442B1 (en) * 2014-09-29 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out package with dummy vias
KR102254104B1 (ko) * 2014-09-29 2021-05-20 삼성전자주식회사 반도체 패키지
US9941207B2 (en) * 2014-10-24 2018-04-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of fabricating 3D package with short cycle time and high yield
US9583472B2 (en) * 2015-03-03 2017-02-28 Apple Inc. Fan out system in package and method for forming the same
US10199337B2 (en) 2015-05-11 2019-02-05 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
US9984979B2 (en) * 2015-05-11 2018-05-29 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package and method of manufacturing the same
KR20160132751A (ko) * 2015-05-11 2016-11-21 삼성전기주식회사 전자부품 패키지 및 그 제조방법
US20160365334A1 (en) 2015-06-09 2016-12-15 Inotera Memories, Inc. Package-on-package assembly and method for manufacturing the same
US9905436B2 (en) * 2015-09-24 2018-02-27 Sts Semiconductor & Telecommunications Co., Ltd. Wafer level fan-out package and method for manufacturing the same
KR102487563B1 (ko) 2015-12-31 2023-01-13 삼성전자주식회사 반도체 패키지 및 그 제조방법
CN105514087A (zh) * 2016-01-26 2016-04-20 中芯长电半导体（江阴）有限公司 双面扇出型晶圆级封装方法及封装结构
US10276467B2 (en) 2016-03-25 2019-04-30 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US9793246B1 (en) * 2016-05-31 2017-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Pop devices and methods of forming the same
US9831195B1 (en) * 2016-10-28 2017-11-28 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method of manufacturing the same
US10163802B2 (en) * 2016-11-29 2018-12-25 Taiwan Semicondcutor Manufacturing Company, Ltd. Fan-out package having a main die and a dummy die, and method of forming
KR101872644B1 (ko) * 2017-06-05 2018-06-28 삼성전기주식회사 팬-아웃 반도체 장치

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