TWI671867B - 扇出型半導體封裝 - Google Patents

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金正守
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Abstract

一種扇出型半導體封裝，包括：核心構件，具有貫穿孔；至少一虛設結構，配置於所述核心構件中；半導體晶片，配置於所述貫穿孔中，且包括其上配置有連接墊的主動面與相對於所述主動面的非主動面；包封體，密封所述核心構件與所述半導體晶片中的每一者的至少部分，且填充所述貫穿孔的至少部分；以及連接構件，配置於所述核心構件與所述半導體晶片的所述主動面上，且包括電性連接到所述連接墊的重佈線層。

Description

扇出型半導體封裝
本揭露是有關於一種半導體封裝，更具體而言，有關於一種電性連接結構可延伸超過半導體晶片所配置的區域的扇出型半導體封裝。
相關申請案的交互參照
本申請案主張2017年11月1日在韓國智慧財產局中申請的韓國專利申請案第10-2017-0144900號的優先權的權益，所述申請案的揭露內容以全文引用的方式併入本文中。
半導體晶片技術發展的一個主要趨勢是減小了組件的尺寸。因此，在封裝領域，隨著對小尺寸的半導體晶片等的需求的迅速增長，需要在小型化的同時實現多個引腳。
扇出型半導體封裝已被提出作為封裝技術的一種類型來滿足這種需求。在這種扇出型半導體封裝的情況下，也可將連接端子重佈線到半導體晶片所配置的區域之外，使得可在小型化的同時實現多個引腳。
本揭露的一個樣態是提供一種扇出型半導體封裝，具有可有效地減少翹曲發生的新穎結構。
根據本揭露的一個態樣，封裝在包封半導體晶片的區域可受到支撐，且可配置其中之佈線層可根據需要而設計的核心構件。一或多個虛設結構配置於所述核心構件中。
根據本揭露的一個態樣，扇出型半導體封裝包括：核心構件，具有貫穿孔；至少一虛設結構，配置於所述核心構件中；半導體晶片，配置於所述貫穿孔中，且包括其上配置有連接墊的主動面與相對於所述主動面的非主動面；包封體，密封所述核心構件與所述半導體晶片中的每一者的至少部分，且填充所述貫穿孔的至少部分；以及連接構件，配置於所述核心構件與所述半導體晶片的所述主動面上，且包括電性連接到所述連接墊的重佈線層。所述虛設結構與所述半導體晶片電性絕緣。
100A‧‧‧扇出型半導體封裝
100B‧‧‧扇出型半導體封裝
100C‧‧‧扇出型半導體封裝
110‧‧‧核心構件
120‧‧‧半導體晶片
121‧‧‧本體
122‧‧‧連接墊
123‧‧‧鈍化膜
125‧‧‧虛設結構
130‧‧‧包封體
140‧‧‧連接構件
141‧‧‧絕緣層
142‧‧‧重佈線層
143‧‧‧通孔
150‧‧‧鈍化層
160‧‧‧凸塊下金屬層
170‧‧‧電性連接結構
211‧‧‧黏合膜
212‧‧‧黏合膜
220‧‧‧載體基板
221‧‧‧支撐層
222‧‧‧銅箔
231‧‧‧黏合膜
110H‧‧‧貫穿孔
111a‧‧‧絕緣層
111ah‧‧‧空穴
111b‧‧‧絕緣層
111c‧‧‧絕緣層
112a‧‧‧佈線層
112b‧‧‧佈線層
112c‧‧‧佈線層
112d‧‧‧佈線層
112p‧‧‧銅箔
113a‧‧‧通孔
113b‧‧‧通孔
113c‧‧‧通孔
2243h‧‧‧通孔孔洞
1000‧‧‧電子裝置
1010‧‧‧主板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050‧‧‧照相機
1060‧‧‧天線
1070‧‧‧顯示器
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
1101‧‧‧本體
1110‧‧‧母板
1120‧‧‧組件
1121‧‧‧半導體封裝
1130‧‧‧照相機
2100‧‧‧扇出型半導體封裝
2120‧‧‧半導體晶片
2121‧‧‧本體
2122‧‧‧連接墊
2130‧‧‧包封體
2140‧‧‧連接構件
2141‧‧‧絕緣層
2142‧‧‧重佈線層
2143‧‧‧通孔
2150‧‧‧鈍化層
2160‧‧‧凸塊下金屬層
2170‧‧‧焊球
2200‧‧‧扇入型半導體封裝
2220‧‧‧半導體晶片
2221‧‧‧本體
2222‧‧‧連接墊
2223‧‧‧鈍化膜
2240‧‧‧連接構件
2241‧‧‧絕緣層
2242‧‧‧佈線圖案
2243‧‧‧通孔
2250‧‧‧鈍化層
2251‧‧‧開口
2260‧‧‧凸塊下金屬層
2270‧‧‧焊球
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301‧‧‧球柵陣列基板
2302‧‧‧球柵陣列基板
2500‧‧‧主板
I-I'‧‧‧剖線
II-II'‧‧‧剖線
III-III'‧‧‧剖線
下文特舉實施例，並配合所附圖式作詳細說明，本發明的上述及其他態樣、特徵及優點將能更明顯易懂，在所附圖式中：圖1為示意性說明電子裝置系統的一實例的方塊圖。
圖2為示意性說明電子裝置的一實例的立體圖。
圖3A及圖3B為示意性說明在封裝前及封裝後的扇入型半導 體封裝的剖視圖。
圖4為示意性說明扇入型半導體封裝的封裝製程的剖視圖。
圖5為安裝在球柵陣列(BGA)基板上以最終安裝在電子裝置的主板上的扇入型半導體封裝的情形的剖視示意圖。
圖6為嵌入於球柵陣列基板中以最終安裝在電子裝置的主板上的扇入型半導體封裝的情形的剖視示意圖。
圖7為扇出型半導體封裝的剖視示意圖。
圖8為示意性說明扇出型半導體封裝安裝於電子裝置的主板上的情形的剖面圖。
圖9為扇出型半導體封裝的一實例的剖視示意圖。
圖10為沿圖9的剖線I-I’所截取的扇出型半導體封裝的切面平面示意圖。
圖11A至圖11D為製造圖9的扇出型半導體封裝的方法的製程的示意圖。
圖12為扇出型半導體封裝的另一實例的剖視示意圖。
圖13為沿圖12的剖線II-II’所截取的扇出型半導體封裝的切面平面示意圖。
圖14A至圖14D為製造圖12的扇出型半導體封裝的方法的製程的示意圖。
圖15為扇出型半導體封裝的另一實例的剖視示意圖。以及圖16為沿圖15的剖線III-III’所截取的扇出型半導體封裝的切面平面示意圖。
在下文中，將參照所附圖式闡述本揭露中的各例示性實施例。為了清楚起見，圖式中的組成元件的形狀和尺寸可被放大或縮小。
電子裝置
圖1為電子裝置系統的一實例的方塊示意圖。
參照圖1，電子裝置1000中可容置主板1010。在主板1010中，晶片相關組件1020、網路相關組件1030、其他組件1040等可彼此物理連接及/或電性連接，且亦可與稍後將闡述的其他組件組合以因此形成各種訊號線1090。
晶片相關組件1020的實例可包括：記憶體晶片，例如揮發性記憶體(例如動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如唯讀記憶體(read only memory，ROM))、快閃記憶體等；應用處理器晶片，例如中央處理器(例如：中央處理單元(central processing unit，CPU))、圖形處理器(例如：圖形處理單元(graphic processing unit，GPU))、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器、微控制器等；邏輯晶片，例如類比至數位轉換器(analog-to-digital converter)、應用專用積體電路(application-specific integrated circuit，ASIC)等；等等，但不限於此。因此，其中也可以包括不同類型的晶片相關組件。另外， 晶片相關組件1020也可彼此組合。
網路相關組件1030的實例可包括Wi-Fi(IEEE 802.11家族等)、WiMAX(IEEE 802.16家族等)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPS、GPRS、CDMA、TDMA、DECT、藍芽、3G、4G、5G及其他之後提供的可選的無線及有線協定，但不限於此。另外，其中可包括許多其他無線或有線標準或協定中的任何一種。此外，網路相關組件1030亦可與晶片相關組件1020組合。
其他組件1040的實例可包括高頻電感器、鐵氧體電感器、功率電感器、鐵氧體珠粒、低溫共燒陶瓷(LTCC)、電磁干擾(EMI)濾波器及多層陶瓷電容器(MLCC)等，但不限於此。另外，其中可包括具有各種其他用途的被動組件等。另外，其他組件1040亦可與晶片相關組件1020及/或網路相關組件1030組合。
取決於電子裝置1000的類型，電子裝置1000可包括可物理連接至及/或電性連接至主板1010或可不物理連接至及/或不電性連接至主板1010的其他組件。其他組件的實例可包括例如照相機1050、天線1060、顯示器1070、電池1080、音訊編解碼器(未顯示)、視訊編解碼器(未顯示)、功率放大器(未顯示)、羅盤(未顯示)、加速度計(未顯示)、陀螺儀(未顯示)、陀螺儀(未顯示)、大容量儲存裝置(例如硬碟驅動機)(未顯示)、光碟(CD)驅動機(未顯示)、數位多功能光碟(DVD)驅動機(未顯示)等， 但不限於此。另外，取決於電子裝置1000的類型，其中可包括用於各種用途的其他組件等。
電子裝置1000可為智慧型電話、個人數位助理、數位攝影機、數位照相機、網路系統、電腦、監視器、平板個人電腦、筆記型電腦、隨身型易網機電腦、電視機、視訊遊戲、智慧型手錶、汽車組件等、但不限於此。另外，亦可使用用於處理數據的其他可選的電子裝置。
圖2為電子裝置的一實例的立體示意圖。
參照圖2，半導體封裝可出於各種用途用於如上所述的各種電子裝置。舉例而言，母板1110可容置於智慧型電話1100的本體1101內，及各種組件1120可物理連接到及/或電性連接到母板1110。另外，可物理連接至及/或電性連接至母板1110或可不物理連接至及/或不電性連接至母板1110的其他組件(例如照相機1130等)可容置於本體1101內。組件1120的一部分可為晶片相關組件，例如半導體封裝1121，但不限於此。電子裝置不必僅限於智慧型電話1100，而是亦可為如上所述的另一電子裝置。
半導體封裝
半導體晶片一般具有大量的微電子電路整合於其中，但其本身可能不充當為已完成的半導體產品，且可因外部物理性或化學性影響而受損。因此，半導體晶片無法照原樣單獨使用，但可封裝於電子裝置等中且在電子裝置等中以封裝狀態使用。
由於半導體晶片與電子裝置的主板之間可能存在電性連接方面的電路寬度差異，因而可能需要半導體封裝。詳細而言，在半導體晶片的情況下，連接墊的尺寸及連接墊之間的距離極為精密，而相較於半導體晶片的規格，在用於電子裝置的主板的情況下，組件安裝墊的尺寸及在組件安裝墊之間的距離可明顯較大。因此，可能難以將半導體晶片直接安裝在這樣的主板上，因此可能需要可減少其電路寬度的差異的封裝技術。
取決於半導體封裝的結構及用途，以這樣的封裝技術製造的半導體封裝可分類為扇入型半導體封裝及扇出型半導體封裝。
在下文中，將參照隨附圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。
扇入型半導體封裝
圖3A及圖3B為扇入型半導體封裝在封裝前及封裝後的剖視示意圖。
圖4為扇入型半導體封裝的封裝製程的剖視示意圖。
參照圖3A至圖4，半導體晶片2220可為裸露狀態下的積體電路(IC)，半導體晶片2220包括：本體2221，包括矽(Si)、鍺(Ge)、砷化鎵(GaAs)等；連接墊2222，形成於本體2221的一個表面上且包括鋁(Al)等導電材料；以及鈍化膜2223(例如氧化物膜、氮化物膜等)，形成於本體2221的一個表面上並覆蓋 連接墊2222的至少部分。在此情況下，由於連接墊2222明顯較小，可能難以將積體電路(IC)安裝在中級印刷電路板(PCB)上以及安裝在電子裝置的主板等上。
因此，連接構件2240可形成於半導體晶片2220上，以符合半導體晶片2220的尺寸，以將連接墊2222重佈線。連接構件2240可藉由以下步驟來形成：使用絕緣材料(例如感光成像介電(photoimagable dielectric，PID)樹脂)在半導體晶片2220上形成絕緣層2241，形成暴露連接墊2222的通孔孔洞2243h，並接著形成佈線圖案2242及通孔2243。接著，可形成鈍化層2250以保護連接構件2240，可形成開口2251，並接著可形成凸塊下金屬層2260等。詳細而言，通過一系列製程，可製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可為半導體晶片的連接墊(例如輸入/輸出(I/O)端子)全都配置於裝置內部的封裝類型，且扇入型半導體封裝可具有適當的電特性及相對低的製造成本。因此，已經以扇入型半導體封裝的形式製造許多用於智慧型電話的裝置，且詳細而言，正在開發扇入型半導體封裝以實現緊湊性及快速訊號傳輸。
然而，在扇入型半導體封裝的情況下，空間限制(意謂所有輸入/輸出端子皆需配置於半導體晶片內部)可能造成問題。因此，這樣的結構可能難以應用於具有相對較大數量的輸入/輸出 端子的半導體晶片或應用於具有相對小尺寸的半導體晶片。另外，由於這種弱點，扇入型半導體封裝可能無法直接安裝在電子裝置的主板上。舉例而言，甚至在半導體晶片的輸入/輸出端子之間的尺寸及距離藉由重佈線製程增加的情況下，在其之間的尺寸及距離可能不足以被直接安裝在電子裝置主板上。
圖5為安裝在球柵陣列(BGA)基板上以最終安裝在電子裝置的主板上的扇入型半導體封裝的情形的剖視示意圖。
圖6為嵌入於球柵陣列基板中以最終安裝在電子裝置的主板上的扇入型半導體封裝的情形的剖視示意圖。
參照圖5及圖6，在扇入型半導體封裝2200的情況下，半導體晶片2220的連接墊2222(例如輸入/輸出端子)可透過球柵陣列基板2301進行重佈線，結果，扇入型半導體封裝2200可在扇入型半導體封裝2200被安裝在球柵陣列基板2301上的狀態下安裝在電子裝置的主板2500上。在此情況下，可藉由底部填充樹脂2280等來固定焊球2270等，且可以模製材料2290等覆蓋其外部。或者，扇入型半導體封裝2200可嵌入於單獨的球柵陣列基板2302中，且在扇入型半導體封裝2200的嵌入狀態下，半導體晶片2220的連接墊2222(例如：輸入/輸出端子)可藉由球柵陣列基板2302再次進行重佈線，並可最終安裝在電子裝置的主板2500上。
如此一來，由於扇入型半導體封裝難以直接安裝在電子裝置的主板上，所以扇入型半導體封裝需要安裝在單獨的球柵陣 列基板上並接著經由再通過封裝製程再安裝於電子裝置的主板上，或者可安裝於電子裝置的主板上並以扇入型半導體封裝被嵌入於球柵陣列基板中的狀態下使用。
扇出型半導體封裝
圖7為扇出型半導體封裝的剖視示意圖。
參照圖7，在扇出型半導體封裝2100的情況下，舉例而言，半導體晶片2120的外側可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重佈線。在此情況下，於連接構件2140上可進一步形成鈍化層2150，且於鈍化層2150的開口中可進一步形成凸塊下金屬層2160。在凸塊下金屬層2160上可進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化膜(未顯示)等的積體電路(IC)。連接構件2140可包括：絕緣層2141、形成於絕緣層2141上的重佈線層2142及將連接墊2122、重佈線層2142等彼此電性連接的通孔2143。
如上所述，扇出型半導體封裝可以下列形式形成：輸入/輸出端子透過形成於半導體晶片上的連接構件進行重佈線到半導體晶片外部。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子都應配置於半導體晶片內部，因此，如果元件尺寸減小，則球的尺寸及間距需要減小。因此，可能無法使用標準化球佈局。另一方面，在扇出型半導體封裝中，輸入/輸出端子 可透過形成於半導體晶片上的連接構件進行重佈線到半導體晶片的外部，因此，即使在半導體晶片的尺寸減小的情況下，也可照原樣使用標準化球佈局。因此，扇出型半導體封裝無須使用單獨的球柵陣列基板即可安裝在電子裝置的主板上，如下文所述。
圖8為扇出型半導體封裝安裝在電子裝置的主板上的情況的剖視示意圖。
參照圖8，扇出型半導體封裝2100可透過焊球2170等安裝於電子裝置的主板2500上。舉例而言，如上所述，在扇出型半導體封裝2100的情況下，連接構件2140可配置於半導體晶片2120上以允許連接墊2122進行重佈線到超出半導體晶片2120尺寸的扇出區域，因此，可照原樣使用標準化球佈局，結果，扇出型半導體封裝2100無須單獨的球柵陣列基板等即可安裝在電子裝置的主板2500上。
如此一來，由於扇出型半導體封裝無須單獨的球柵陣列基板即可安裝在電子裝置的主板上，相較於使用球柵陣列基板的扇入型半導體封裝的厚度，扇出型半導體封裝的厚度可減少。因此，可實現半導體封裝的小型化及薄型化。另外，扇出型半導體封裝可具有適用於行動產品的相對優異的熱特性及電特性。另外，比起使用印刷電路板(PCB)的一般層疊封裝(POP)類型，扇出型半導體封裝可更緊湊地實施，且可實施來防止翹曲發生及由此引起的問題。
另一方面，扇出型半導體封裝是指用於將半導體晶片安 裝於電子裝置的主板等上以及用於保護半導體晶片免於外部衝擊的封裝技術，且扇出型半導體封裝所根據的技術在規格、用途等方面不同於包括扇入型半導體封裝嵌入於其中的印刷電路板(PCB)(例如：球柵陣列基板等)的技術。
以下，將參照圖式描述能夠有效防止翹曲發生的扇出型半導體封裝。
圖9為扇出型半導體封裝的一實例的剖視示意圖。
圖10為沿圖9的剖線I-I’所截取的扇出型半導體封裝的切面平面示意圖。
參照圖9及圖10，根據一例示性實施例的扇出型半導體封裝100A可包括：核心構件110，包括貫穿孔110H；一或多個虛設結構125，配置於核心構件110中；半導體晶片120，配置於核心構件110的貫穿孔110H中，且具有其上配置有連接墊122的主動面及與主動面相對的非主動面；包封體130，填充貫穿孔110H的至少部分，同時密封核心構件110與半導體晶片120中的每一者的至少部分；連接構件140，包括配置於核心構件110及半導體晶片120的主動面上並電性連接到連接墊122的重佈線層142；鈍化層150，配置於連接構件140上；凸塊下金屬層160，配置於鈍化層150的開口上；以及電性連接結構170，配置於鈍化層150上並連接到凸塊下金屬層160。
另一方面，在半導體封裝的情況下，可使用用於大量生產等的晶圓或面板來製造多個封裝，並可藉由切割製程等獲得個 別的封裝。然而，如果由於封裝中各種材料的物理性質(例如：熱膨脹係數等)間的差異，或者由於在製造多個封裝時，包括樹脂成份(例如：包封體)的層的硬化收縮等，使得在用於製造封裝的面板內發生單元翹曲(unit warpage)的差異，則因有問題的翹曲而難以製造出具有相同品質的產品。此外，面板級翹曲(panel level warpage)以及封裝翹曲亦可為有問題的。
同時，在根據一例示性實施例的扇出型半導體封裝100A中，由於具有貫穿孔110H的核心構件110可配置於半導體晶片120的密封區域中，扇出型半導體封裝100A的翹曲可藉由核心構件110控制。另外，相較於在核心構件110中設計佈線層112a、佈線層112b、佈線層112c及佈線層112d的情況，可執行各種類型的佈線。另外，一或多個虛設結構125可配置於核心構件110內部。詳細而言，如上所述，相較於虛設結構125未配置於基於半導體晶片120的扇出區域中的情況，可提供相對高度的剛性。此外，透過控制熱膨脹係數等，可更有效地執行各種翹曲控制工作(effort)。虛設結構125可以與半導體晶片120類似的方式包括半導體材料。詳細而言，虛設結構125可為包括矽(Si)的矽系晶粒(silicon-based die)，例如：矽晶粒。舉例而言，虛設結構125可為沒有積體電路的矽片(silicon piece)。舉另一實例而言，虛設結構125可為沒有功能性積體電路的矽片。舉另一實例而言，虛設結構125可為沒有連接墊的矽片。舉另一實例而言，虛設結構125可為被絕緣材料覆蓋的矽片。在此情況下，在封裝區域中局部 發生的翹曲可彼此抵消，因此，封裝中熱膨脹係數的差異可顯著地減小以相對有效地控制翹曲。另一方面，虛設結構125可與半導體晶片120訊號斷開。另外，虛設結構125亦可與連接構件140的重佈線層142訊號斷開或與核心構件110的佈線層112a至佈線層112d訊號斷開。詳細而言，本揭露中所使用的表達「虛設」基本上表示不與在電路中的半導體晶片120交換訊號。
以下，將更詳細地描述在一實例中的扇出型半導體封裝100A所包括的個別組態。
視核心構件的詳細材料而定，核心構件110可進一步改善扇出型半導體封裝100A的剛性，且可用於確保包封體130等的厚度均勻性。舉例而言，當佈線層112a、佈線層112b、佈線層112c及佈線層112d與通孔113a、通孔113b及通孔113c如於圖9中所繪示的形成於核心構件110中時、扇出型半導體封裝100A可用作為層疊封裝(POP)型封裝。核心構件110可包括貫穿孔110H。在貫穿孔110H中，半導體晶片120可配置為與核心構件110隔開一預定距離。半導體晶片120的側表面周圍可被核心構件110圍繞，此僅為提供來舉例說明。因此，可提供其各種修改且可根據其形式執行其他功能。一或多個虛設結構125可配置於核心構件110內部，因此，可相對有效地控制翹曲。
核心構件110可包括：第一絕緣層111a；第一佈線層112a及第二佈線層112b，配置於第一絕緣層111a的二個表面上；第二絕緣層111b，配置於第一絕緣層11ia上並覆蓋第一佈線層112a； 第三佈線層112c，配置於第二絕緣層111b上；第三絕緣層111c，配置於第一絕緣層111a上以覆蓋配置於第一絕緣層111a上的第二佈線層112b；以及第四佈線層112d，配置於第三絕緣層111c上。第一佈線層112a、第二佈線層112b、第三佈線層112c及第四佈線層112d可電性連接到連接墊122。由於核心構件110包括相對較大數量的佈線層112a、佈線層112b、佈線層112c及佈線層112d，因此可進一步簡化連接構件140的重佈線層142。因此，可防止由於在形成連接構件140的製程中所發生的缺陷而導致的良率下降。第一佈線層112a、第二佈線層112b、第三佈線層112c及第四佈線層112d可經由分別貫穿第一絕緣層111a、第二絕緣層111b及第三絕緣層111c的第一通孔113a、第二通孔113b及第三通孔113c而彼此電性連接。
第一絕緣層111a可具有一或多個空穴111ah，且虛設結構125可配置於空穴111ah中的每一者中。虛設結構125可配置於第二絕緣層111b上並可被第三絕緣層111c覆蓋，此僅為一實例。因此，虛設結構125的佈置形式可被修改。舉例而言，空穴可形成於第二絕緣層111b或第三絕緣層111c中，且虛設結構125可配置於其上，或者可以各種組合配置虛設結構125。
舉例而言，當核心構件110及虛設結構125被切割成與半導體晶片120的非主動面平行的多個平面時，詳言之，當在如於圖10中所繪示的平面圖中觀察時，虛設結構125佔據的平面面積可大於核心構件110的平面面積，例如大於圖10中的第一絕緣 層111a、第二絕緣層111b及第一通孔113a佔據的整個平面面積。如上所述，隨著虛設結構125佔據的平面面積增加，配置虛設結構125的效果可進一步增加，因此，翹曲的控制可為更有效的。
第一絕緣層111a的厚度可大於第二絕緣層111b的厚度及大於配置於第一絕緣層111a上的第三絕緣層111c的一部分的厚度。第一絕緣層111a可具有相對較大的厚度以維持基本剛性，且可形成第二絕緣層111b與第三絕緣層111c以具有相對較大數量的佈線層112c及佈線層112d。第一絕緣層111a包括的絕緣材料可不同於第二絕緣層111b及第三絕緣層111c的絕緣材料。舉例而言，第一絕緣層111a可例如為包括核心材料、填料及絕緣樹脂的預浸體，且第二絕緣層111b及第三絕緣層111c可為包括填料及絕緣樹脂的味之素構成膜或感光成像介電(PID)膜，但不限於此。類似地，貫穿第一絕緣層111a的第一通孔113a的直徑可大於貫穿第二絕緣層111b的第二通孔113b的直徑及大於貫穿第三絕緣層111c的第三通孔113c的直徑。
核心構件110的第三佈線層112c的下表面可配置於比半導體晶片120的連接墊122的下表面低的位置。此外，連接構件140的重佈線層142與核心構件110的第三佈線層112c之間的距離可小於連接構件140的重佈線層142與半導體晶片120的連接墊122之間的距離。第三佈線層112c可配置於第二絕緣層111b上以具有突出的形式，且因此可與連接構件140進行接觸。核心構件110的第一佈線層112a及第二佈線層112b可位於半導體晶 片120的主動面與非主動面之間的水平高度上。核心構件110可對應半導體晶片120的厚度而形成，且形成於核心構件110中的第一佈線層112a及第二佈線層112b可配置在半導體晶片120的主動面與非主動面之間的水平高度上。
核心構件110的佈線層112a、佈線層112b、佈線層112c及佈線層112d中的每一者的厚度可大於連接構件140的重佈線層142的厚度。由於核心構件110通常透過基板製程製造，所以佈線層112a、佈線層112b、佈線層112c及佈線層112d亦可形成為具有相對較大的尺寸。另一方面，由於連接構件140通常透過半導體製程製造，所以重佈線層142可形成為具有相對較小尺寸以被薄化。
作為絕緣層111的材料，可使用絕緣材料。作為絕緣材料，可使用熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺；或者藉由將這種樹脂與無機填料混合而提供的樹脂混合物或藉由將這種樹脂浸入核心材料(例如：玻璃纖維、玻璃布、玻璃纖維布等)與無機填料中所形成的樹脂，例如：預浸體樹脂、味之素構成膜(ABF)樹脂、FR-4樹脂、雙馬來醯亞胺三嗪(BT)樹脂等。舉例而言，當使用例如包括玻璃纖維等的預浸體樹脂的高剛性材料時，核心構件110可被用作為用於扇出型半導體封裝100A的剛性的支撐構件。
佈線層112a、佈線層112b、佈線層112c及佈線層112d可用來將半導體晶片120的連接墊122重佈線。作為形成佈線層 112a、佈線層112b、佈線層112c及佈線層112d的材料，可使用例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金等導電材料。佈線層112a、佈線層112b、佈線層112c及佈線層112d可根據相關層的設計執行各種功能。舉例而言，佈線層112a、佈線層112b、佈線層112c及佈線層112d可包括接地圖案、電源圖案、訊號圖案等。在此情況下，訊號圖案可包括除了接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。此外，其中可包括通孔接墊、焊線接墊、電性連接結構接墊等。
通孔113a、通孔113b及通孔113c可將形成為不同層的佈線層112a、佈線層112b、佈線層112c及佈線層112d彼此電性連接，從而在核心構件110中形成電性通路。作為形成通孔113a、通孔113b及通孔113c的材料，亦可使用導電材料。通孔113a及通孔113b可以導電材料完全填充，或者通孔113a及通孔113b可藉由使導電材料沿著通孔孔洞的壁表面形成而形成。此外，通孔113a、通孔113b及通孔113c可具有本領域中已知的任何形狀，例如圓柱形、沙漏形等，以及錐形。
半導體晶片120可為將數百至數百萬個裝置或更多裝置整合至一個晶片中的積體電路(IC)。積體電路可為處理器晶片，諸如中央處理器(例如CPU)、圖形處理器(例如GPU)、場域可程式閘陣列(field programmable gate array，FPGA)、數位訊號處理器、密碼處理器、微處理器、微控制器等，詳言之，積體電路 可為應用處理器(AP)，但不限於此。舉例而言，積體電路可為邏輯晶片，諸如類比至數位轉換器、應用專用積體電路(ASIC)等，或可為記憶體晶片，諸如揮發性記憶體(例如動態隨機存取記憶體(DRAM))、非揮發性記憶體(例如唯讀記憶體(ROM))、快閃記憶體等。此外，電路亦可配置為與彼此組合。
半導體晶片120可以主動晶圓為基礎而形成。在此情況下，可使用諸如矽(Si)、鍺(Ge)、砷化鎵(GaAs)等半導體材料作為本體121的基礎材料。在本體121中可形成各種電路。可提供連接墊122以使半導體晶片120與其他組件電性連接。作為其材料、可使用諸如鋁(Al)等導電材料而沒有任何特別的限制。可於本體121上形成暴露連接墊122的鈍化膜123。鈍化膜123可為氧化物膜或氮化物膜，或者可為氧化物膜與氮化物膜所構成的雙層。連接墊122的下表面可經由鈍化膜123相對於包封體130的下表面具有台階，因此包封體130可填充鈍化膜123與連接構件140之間的空間的至少部分。在此情況下，可在一定程度上防止包封體130滲出到連接墊122的下表面。絕緣膜(未顯示)等亦可進一步配置於其它所需的位置上。半導體晶片120可為裸露晶粒，且連接墊122可直接與連接構件140的通孔143物理接觸。
虛設結構125可各自以主動晶圓為基礎而形成。可使用諸如矽(Si)、鍺(Ge)、砷化鎵(GaAs)等半導體材料作為基礎材料。舉例而言，虛設結構125可各自為矽基虛設結構，且在此情況下，當半導體晶片120的本體121的基礎材料為矽(Si)時， 可匹配其平衡。舉另一實例而言，虛設結構125可由構成半導體晶片120的本體121的相同材料製成。舉另一實例而言，虛設結構125可由構成半導體晶片120的本體121的實質上相同材料製成且可被絕緣材料覆蓋。虛設結構125可與半導體晶片120電性絕緣。舉例而言，虛設結構125亦可與連接構件140的重佈線層142電性絕緣。
包封體130可保護核心構件110、半導體晶片120等。其密封形式不受特別限制，且可使用覆蓋核心構件110、半導體晶片120等的至少部分的任何形式。舉例而言，包封體130可覆蓋核心構件110及半導體晶片120的非主動面，且可填充貫穿孔110H的壁表面與半導體晶片120的側表面之間的空間。包封體130亦可填充半導體晶片120的鈍化膜123與連接構件140之間的空間的至少部分。藉由以包封體130填充貫穿孔110H，取決於材料細節，可在執行黏合功能的同時減少彎曲。
包封體130的材料不受特定限制。例如，可使用絕緣材料。作為絕緣材料，可使用熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺；或者藉由將這種樹脂與無機填料混合而提供的樹脂混合物或藉由將這種樹脂浸入核心材料(例如：玻璃纖維、玻璃布、玻璃纖維布等)與無機填料中所形成的樹脂，例如：預浸體樹脂、味之素構成膜(ABF)樹脂、FR-4樹脂、雙馬來醯亞胺三嗪(BT)樹脂等。可根據需要使用感光成像包封體(PIE)樹脂。
連接構件140可對半導體晶片120的連接墊122進行重佈線。具有各種功能的數十個至數百個半導體晶片120的連接墊122可透過連接構件140進行重佈線，並取決於其功能，可經由電性連接結構170與外部裝置物理連接及/或電性連接。連接構件140可包括：絕緣層141，配置於核心構件110及半導體晶片120的主動面上；重佈線層142，配置於絕緣層141上；及通孔143，將連接墊122及重佈線層142彼此連接，同時貫穿絕緣層141。雖然連接構件140在圖式中繪示為分別包括一絕緣層、一重佈線層及一通孔層，但連接構件140亦可包括相對較大數量的絕緣層、重佈線層及通孔層。
作為絕緣層141的材料，可使用絕緣材料。在此情況下，除了上述絕緣材料之外，可使用感光成像介電材料，例如PID樹脂。舉例而言，絕緣層141可為感光成像介電層。舉例而言，當絕緣層141具有感光成像性質時，絕緣層141可形成為具有減小的厚度，且可相對容易獲得通孔143的精細間距。絕緣層141可為包括絕緣樹脂及無機填料的感光成像介電層。舉例而言，當絕緣層141包括多個層時，多個層的材料可彼此相同，並且根據需要可彼此不同。當絕緣層141包括多個層時，其邊界可不清楚。
重佈線層142可用來對連接墊122進行重佈線，且作為重佈線層142的材料，可使用導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金等。重佈線層142可根據相關層的設計執行各種功能。舉 例而言，重佈線層142可包括接地圖案、電源圖案、訊號圖案等。在此情況下，訊號圖案可包括除了接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，其中可包括通孔接墊圖案、電性連接結構接墊圖案等。
通孔143可將形成於不同層中的重佈線層142、連接墊122等彼此電性連接，從而在扇出型半導體封裝100A中形成電性通路。作為通孔143的材料，可使用導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。通孔143可以導電材料完全填充，或者通孔143可藉由使導電材料沿著通孔孔洞的壁形成而形成。另外，可採用本領域中已知的任何形狀，例如錐形。
鈍化層150可保護連接構件140免受外部物理化學損傷等。鈍化層150可具有暴露連接構件140的重佈線層142的至少部分的開口。開口可於鈍化層150中形成為數十個至數千個開口。鈍化層150的材料不受特定限制。例如，可使用絕緣材料。作為絕緣材料，可使用熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺；或者藉由將這種樹脂與無機填料混合而提供的樹脂混合物或藉由將這種樹脂浸入核心材料(例如：玻璃纖維、玻璃布、玻璃纖維布等)與無機填料中所形成的樹脂，例如：預浸體樹脂、味之素構成膜(ABF)樹脂、FR-4樹脂、雙馬來醯亞胺三嗪(BT)樹脂等。或者，亦可使用阻焊劑(阻焊劑)。
凸塊下金屬層160可改善電性連接結構170的連接可靠 性，因此，可改善扇出型半導體封裝100A的板級可靠性。凸塊下金屬層160可連接到被鈍化層150的開口所暴露的連接構件140的重佈線層142。可通過本領域中已知的金屬化方法、使用本領域中已知的導電材料(例如：金屬)於鈍化層150的開口中形成凸塊下金屬層160，但不限於此。
電性連接結構170可將扇出型半導體封裝100A與外部裝置物理連接及/或電性連接。舉例而言，扇出型半導體封裝100A可經由電性連接結構170安裝在電子裝置的主板上。電性連接結構170可由例如焊料等導電材料形成，此僅為提供來舉例說明。其材料不受特別限制。電性連接結構170可為接腳、球或引腳等。電性連接結構170可形成為具有多個層或單層。舉例而言，當電性連接結構170形成為具有多個層時，電性連接結構170可包括銅柱及焊料。當電性連接結構170形成為具有單層時，電性連接結構170可包括錫-銀焊料或銅，此僅為提供來舉例說明，而沒有特別的限制。
電性連接結構170的數量、間距、佈置類型等不受特別限制，並可以根據設計說明充分修改。舉例而言，取決於連接墊122的數量，電性連接結構170的數量可在數十個至數千個的範圍內，且可為更多或更少。舉例而言，當電性連接結構170為焊球時，電性連接結構170可覆蓋形成為在鈍化層150的一個表面上延伸的凸塊下金屬層160的側表面。
在電性連接結構170中，至少一電性連接結構170可配 置於扇出區域中。扇出區域是指半導體晶片120所配置的區域之外的區域。相較於扇入型封裝，扇出型封裝可具有優異的可靠性，可實施多個輸入/輸出端子，且可有利於三維(3D)內連線。另外，相較於球柵陣列(ball grid array，BGA)封裝、接腳柵陣列(land grid array，LGA)封裝等，扇出型封裝可被製造成具有減小的厚度，因此，可具有優異的價格競爭力。
儘管在圖式中未繪示，於貫穿孔110H的壁表面上可根據需要形成金屬薄膜以輻射熱及/或屏蔽電磁波。另外，於貫穿孔110H中可根據需要配置多個執行相同或不同功能的半導體晶片120。此外，於貫穿孔110H中可根據需要配置單獨的被動組件，例如電感器、電容器等。另外，於鈍化層150的表面上亦可根據需要配置包括被動組件(例如：電感器、電容器等)的表面安裝(surface mounting，SMT)組件。
圖11A至圖11D為製造圖9的扇出型半導體封裝的方法的製程的示意圖。
參照圖11A，可首先製備第一絕緣層111a。可使用以於其兩個表面上形成有銅箔112p提供的覆銅層壓基板(copper clad laminate，CCL)製備第一絕緣層111a。接著，可使用雷射鑽孔及/或機械鑽孔及/或噴砂等於第一絕緣層111a中形成孔洞，接著銅箔112p可被用作為晶種層以被電解及/或無電電鍍，使得第一佈線層112a及第二佈線層112b及第一通孔113a可形成。隨後，可於第一絕緣層111a中形成空穴111ah。亦可使用雷射鑽孔及/或機械 鑽孔及/或噴砂等形成空穴111ah。接著，黏合膜211可貼附到第一絕緣層111a的下側。黏合膜211可為包括環氧樹脂的膠帶等。接著，一或多個虛設結構125可貼附到空穴111ah的黏合膜211上。
參照圖11B，可藉由層疊法、塗佈法等於黏合膜211上形成第三絕緣層111c以覆蓋虛設結構125等。此外，可使用雷射鑽孔及/或機械鑽孔及/或噴砂等於第三絕緣層111c中形成通孔孔洞，接著可藉由電解電鍍製程及/或無電電鍍製程形成第四佈線層112d及第三通孔113c。接著，可移除黏合膜211。隨後，可藉由層疊法、塗佈法等於已移除黏合膜211的第一絕緣層111a的下側上形成第二絕緣層111b。接著，可使用雷射鑽孔及/或機械鑽孔及/或噴砂等於第二絕緣層111b中形成通孔孔洞，並可接著以電解電鍍製程及/或無電電鍍製程形成第三佈線層112c及第二通孔113b。可通過一系列製程製備核心構件110。接著，可使用雷射鑽孔及/或機械鑽孔及/或噴砂等於核心構件110中形成貫穿孔110H。
參照圖11C，黏合膜212可隨後貼附到核心構件110的下側。黏合膜212可為包括環氧樹脂的膠帶等。接著，半導體晶片120可以面朝下(face-down)的方式貼附到貫穿孔110H的黏合膜212。接著，可藉由層疊法、塗佈法等於黏合膜212上形成包封體130以密封半導體晶片120等。
參照圖11D，接著可移除黏合膜212。接著，可於已移除黏合膜212的核心構件110的下側上形成連接構件140。連接構件 140可藉由以下步驟形成：使用PID層疊法或塗佈法形成絕緣層141；使用微影法於絕緣層141中形成通孔孔洞；以及使用電解電鍍或無電電鍍形成重佈線層142及通孔143。接著，可根據需要以本領域中已知的方式，於連接構件140上形成鈍化層150、凸塊下金屬層160、電性連接結構170等。此外，於包封體130的上部中可形成開口。另一方面，可在面板級別下執行一系列製程，且在此情況下，當修改切割製程時，可於單一製程中製造多個扇出型半導體封裝100A。
圖12為扇出型半導體封裝的另一實例的剖視示意圖。
圖13為沿圖12的剖線II-II’所截取的扇出型半導體封裝的切面平面示意圖。
參照圖12及圖13，在根據另一實例的扇出型半導體封裝100B中，核心構件110可包括：第一絕緣層111a；第一佈線層112a，以使第一佈線層112a的下表面呈暴露的方式嵌入於第一絕緣層111a中；第二佈線層112b，配置於第一絕緣層111a的一側上，所述側相對於第一絕緣層111a嵌入有第一佈線層112a於其中的一側；第二絕緣層111b，配置於第一絕緣層111a上並覆蓋第二佈線層112b；以及第三佈線層112c，配置於第二絕緣層111b上。第一佈線層112a、第二佈線層112b及第三佈線層112c可電性連接至連接墊122。分別來說，第一佈線層112a及第二佈線層112b可經由貫穿第一絕緣層111a的第一通孔113a彼此電性連接，而第二佈線層112b及第三佈線層112c可經由貫穿第二絕緣層111b的 第二通孔113b彼此電性連接。
虛設結構125可配置於第一絕緣層111a上並可被第二絕緣層111b覆蓋，此僅為一實例。因此，可改變虛設結構125的佈置形式。舉例而言，虛設結構125可以使其一個表面呈暴露的方式嵌入於第一絕緣層111a中，及亦可以各種組合配置虛設結構125。
舉例而言，當第一佈線層112a嵌入於第一絕緣層111a中時，因第一佈線層112a的厚度而產生的台階可顯著地減小，且連接構件140的絕緣距離可因此固定。舉例而言，從連接構件140的重佈線層142到第一絕緣層111a的下表面的距離以及從連接構件140的重佈線層142到半導體晶片120的連接墊122的距離，這兩者之間的差值可小於第一佈線層112a的厚度。因此，可容易達成連接構件140的高密度佈線設計。
核心構件110的第一佈線層112a的下表面的位置可高於半導體晶片120的連接墊122的下表面的位置。連接構件140的重佈線層142與核心構件110的第一佈線層112a之間的距離可大於連接構件140的重佈線層142與半導體晶片120的連接墊122之間的距離。舉例而言，第一佈線層112a的下表面相對於第一絕緣層111a的下表面可具有台階。如上所述，舉例而言，當第一佈線層112凹入第一絕緣層111a中以在第一絕緣層111a的下表面及第一佈線層112a的下表面之間形成台階時，可防止第一佈線層112a免於因形成包封體130的材料滲出而受到污染。
核心構件110的第二佈線層112b可位於半導體晶片120的主動面與非主動面之間的水平高度上。核心構件110可形成為具有與半導體晶片120的厚度對應的厚度，且於核心構件110中形成的第二佈線層112b可因此配置於半導體晶片120的主動面與非主動面之間的水平高度上。核心構件110的佈線層112a、佈線層112b及佈線層112c中的每一者的厚度可大於連接構件140的重佈線層142的厚度。可使用一般的基板製程製造核心構件110，且可使用一般的半導體製程製造連接構件140。
絕緣層111a及111b的材料不受特別限制。例如，可使用絕緣材料。作為絕緣材料，可使用熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺；或者藉由將這種樹脂與無機填料混合而提供的樹脂混合物或藉由將這種樹脂浸入核心材料(例如：玻璃纖維、玻璃布、玻璃纖維布等)與無機填料中所形成的樹脂，例如：預浸體樹脂、味之素構成膜(ABF)樹脂、FR-4樹脂、雙馬來醯亞胺三嗪(BT)樹脂等。可根據需要使用感光成像介電(PID)樹脂。
第一佈線層112a、第二佈線層112b及第三佈線層112c可用來對半導體晶片120的連接墊122進行重佈線。作為形成第一佈線層112a、第二佈線層112b及第三佈線層112c的材料，可使用例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金等導電材料。第一佈線層112a、第二佈線層112b及第三佈線層112c可視相關層的設計執行各種 功能。舉例而言，第一佈線層112a、第二佈線層112b及第三佈線層112c可包括接地圖案、電源圖案、訊號圖案等。在此情況下，訊號圖案可包括除了接地圖案、電源圖案等之外的各種訊號，例如，可包括資料訊號等。此外，其中可包括通孔接墊、焊線接墊、電性連接結構接墊等。
第一通孔113a及第二通孔113b可將於不同層中形成的第一佈線層112a、第二佈線層112b及第三佈線層112c電性連接，從而在核心構件110中形成電性通路。作為形成第一通孔113a及第二通孔113b的材料，可使用導電材料。第一通孔113a及第二通孔113b可以導電材料完全填充，或者第一通孔113a及第二通孔113b可藉由使導電材料沿著通孔孔洞的壁表面形成而形成。此外，作為第一通孔113a及第二通孔113b的形狀，可使用本領域中已知的任何形狀，例如圓柱形等，以及錐形。舉例而言，當形成第一通孔113a的孔洞形成時，第一佈線層112a的接墊的一部分可充當為終止元件。就積極製程特性而言，第一通孔113a可具有錐形，其中其上部的寬度大於其下部的寬度。在此情況下，第一通孔113a可與第二佈線層112b的接墊圖案整合。另外，當第二通孔113b的孔洞形成時，第二佈線層112b的接墊的一部分可充當為終止元件。就積極製程特性而言，第二通孔113b可具有錐形，其中其上部的寬度大於其下部的寬度。在此情況下，第二通孔113b可與第三佈線層112c的接墊圖案整合。
其他組態與上文關於扇出型半導體封裝100A等所述者 實質上相同，故其詳細描述將省略。
圖14A至圖14D為製造圖12的扇出型半導體封裝的方法的製程的示意圖。
參照圖14A，首先，可製備藉由將銅箔222配置在支撐層221的二個表面上而形成的載體基板220。各銅箔222可包括多個層。接著，可藉由使用載體基板220的銅箔222作為晶種層通過電解電鍍或無電電鍍形成第一佈線層112a。接著，可使用層疊法或塗佈法形成第一絕緣層111a，可使用雷射鑽孔及/或機械鑽孔及/或噴砂等於第一絕緣層111a中形成孔洞，並接著可以電解電鍍製程及/或無電電鍍製程形成第二佈線層112b及第一通孔113a。接著，可於第一絕緣層111a上配置一或多個虛設結構125。
參照圖14B，可使用層疊法或塗佈法於第一絕緣層111a上形成第二絕緣層111b以覆蓋虛設結構125等，可使用雷射鑽孔及/或機械鑽孔及/或噴砂等於第二絕緣層111b中形成孔洞，並接著可以電解電鍍製程及/或無電電鍍製程形成第三佈線層112c及第二通孔113b。接著，由載體基板220製造的核心構件110可自載體基板220分離。將核心構件110分離可對應於將包括多個層的銅箔222分離的操作。在分離之後，可藉由蝕刻移除留在第一絕緣層111a的下表面上的銅箔222。此時，第一佈線層112a的下側可以使得第一絕緣層111a的下表面及第一佈線層112a的下表面之間可具有台階的方式被部分地移除。接著，可於核心構件110中形成貫穿孔110H。可使用雷射鑽孔及/或機械鑽孔及/或噴砂等 形成貫穿孔110H。
參照圖14C，黏合膜231可貼附到核心構件110的下側。黏合膜231可為包括環氧樹脂的膠帶等。接著，半導體晶片120可以面朝下(face-down)的方式貼附到貫穿孔110H的黏合膜231。接著，可藉由層疊法、塗佈法等於黏合膜231上形成包封體130以密封半導體晶片120等。
參照圖14D，接著可移除黏合膜231。接著，可於已移除黏合膜231的核心構件110的下側上形成連接構件140。連接構件140可藉由以下步驟形成：使用PID層疊法或塗佈法形成絕緣層141；使用微影法於絕緣層141中形成通孔孔洞；以及使用電解電鍍或無電電鍍形成重佈線層142及通孔143。接著，可根據需要以本領域中已知的方式，於連接構件140上形成鈍化層150、凸塊下金屬層160、電性連接結構170等。此外，於包封體130的上部中可形成開口。另一方面，可在面板級別下執行一系列製程，且在此情況下，當修改切割製程時，可於單一製程中製造多個扇出型半導體封裝100B。
圖15為扇出型半導體封裝的另一實例的剖視示意圖。
圖16為沿圖15的剖線III-III’所截取的扇出型半導體封裝的切面平面示意圖。
參照圖15及圖16，在根據另一實例的扇出型半導體封裝100C中，以類似於根據上述實例的扇出型半導體封裝100B的方式，核心構件110可包括：第一絕緣層111a；第一佈線層112a， 以使第一佈線層112a的下表面呈暴露的方式嵌入於第一絕緣層111a中；第二佈線層112b，配置於第一絕緣層111a的一側上，所述側相對於第一絕緣層111a嵌入有第一佈線層112a於其中的一側；第二絕緣層111b，配置於第一絕緣層111a上並覆蓋第二佈線層112b；以及第三佈線層112c，配置於第二絕緣層111b上。第一佈線層112a、第二佈線層112b及第三佈線層112c可電性連接至連接墊122。分別來說，第一佈線層112a及第二佈線層112b可經由貫穿第一絕緣層111a的第一通孔113a彼此電性連接，而第二佈線層112b及第三佈線層112c可經由貫穿第二絕緣層111b的第二通孔113b彼此電性連接。
另一方面，在虛設結構125的情況下，虛設結構125可配置於連接構件140上且可被第一絕緣層111a覆蓋。舉例而言，虛設結構125可以其一個表面呈暴露的方式嵌入於第一絕緣層111a中。
其他組態與上文關於扇出型半導體封裝100A及扇出型半導體封裝100B等所述者實質上相同，故其詳細描述將省略。
如上文所闡述的，根據一例示性實施例，可提供具有新穎結構的扇出型半導體封裝，其中可有效地解決翹曲問題。
在本揭露中，為了方便，下側、下部、下表面等是指根據圖式的剖面朝向扇出型半導體封裝的安裝表面的方向，及上側、上部、上表面等是用於相反的方向。然而，這樣的描述僅僅是為了便於描述，並且申請專利範圍的範疇並不特別受限於這些 方向的描述。
在本揭露中連接的含義不僅涵蓋直接連接，還包括通過黏合層等的間接連接。另外，用語「電性連接」意謂物理連接及非連接皆包括的概念。此外，第一、第二等的表達是用來將一個組件與另一個組件區分開，並且不限制組件的順序及/或重要性。在一些情況下，在不脫離本揭露的範圍的情況下，第一組件可被稱為第二組件，並且類似地，第二組件可被稱為第一組件。
在本揭露中使用的表達「一實例」並非意謂相同的實施例，而是提供用來強調及解釋不同的獨特特徵。然而，上述實例並不排除與其他實例的特徵組合來實現。例如，儘管在另一實例中沒有描述特定實例中的描述，但是除非另外描述或者與其他實例相矛盾，否則特定實例中的描述可被理解為與另一個實例有關的解釋。
本揭露中使用的用語僅用於說明實例，並不意圖限制本揭露。除非上下文另有明確規定，否則單數表達包括複數表達。
雖然例示性實施例已顯示及闡述如上，但對於技術領域中具有通常知識者而言顯然可在不脫離如由所附的申請專利範圍所定義的本揭露的範圍下進行修改及變化。

Claims (23)

  1. 一種扇出型半導體封裝，包括：核心構件，包括一或多個絕緣層且具有貫穿所述絕緣層的貫穿孔；至少一虛設結構，嵌入於所述核心構件的所述絕緣層的至少一者中；半導體晶片，配置於所述貫穿孔中，且包括其上配置有連接墊的主動面及相對於所述主動面的非主動面；包封體，密封所述核心構件及所述半導體晶片中的每一者的至少部分，且填充所述貫穿孔的至少部分；以及連接構件，配置於所述核心構件及所述半導體晶片的所述主動面上，且包括電性連接到所述連接墊的重佈線層，其中所述至少一虛設結構與所述半導體晶片電性絕緣。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述至少一虛設結構包括矽。
  3. 如申請專利範圍第2項所述的扇出型半導體封裝，其中所述至少一虛設結構為矽片。
  4. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述至少一虛設結構與所述半導體晶片以並排的方式配置。
  5. 如申請專利範圍第1項所述的扇出型半導體封裝，其中當所述核心構件及所述至少一虛設結構被切割成與所述半導體晶片的所述非主動面平行的多個平面時，所述至少一虛設結構的平面面積大於所述核心構件的平面面積。
  6. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述核心構件包括電性連接到所述連接墊的佈線層。
  7. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述核心構件包括：第一絕緣層及分別配置於所述第一絕緣層的二個表面上的第一佈線層及第二佈線層，以及所述第一佈線層及所述第二佈線層電性連接至所述連接墊。
  8. 如申請專利範圍第7項所述的扇出型半導體封裝，其中所述核心構件進一步包括：第二絕緣層，配置於所述第一絕緣層上並覆蓋所述第一佈線層；第三佈線層，配置於所述第二絕緣層上；第三絕緣層，配置於所述第一絕緣層上並覆蓋所述第二佈線層；及第四佈線層，配置於所述第三絕緣層上，且所述第三佈線層及所述第四佈線層電性連接至所述連接墊。
  9. 如申請專利範圍第8項所述的扇出型半導體封裝，其中所述第一絕緣層包括空穴，所述至少一虛設結構配置於所述空穴中，且所述至少一虛設結構被所述第三絕緣層覆蓋。
  10. 如申請專利範圍第8項所述的扇出型半導體封裝，其中所述第一絕緣層的厚度大於所述第二絕緣層的厚度及大於配置於所述第一絕緣層上的所述第三絕緣層的一部分的厚度。
  11. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述核心構件包括：第一絕緣層；第一佈線層，以使所述第一佈線層的下表面呈暴露的方式嵌入於所述第一絕緣層中；及第二佈線層，配置於所述第一絕緣層的一側上，所述側相對於所述第一絕緣層嵌入有所述第一佈線層於其中的一側，且所述第一佈線層及所述第二佈線層電性連接至所述連接墊。
  12. 如申請專利範圍第11項所述的扇出型半導體封裝，其中所述核心構件進一步包括配置於所述第一絕緣層上並覆蓋所述第二佈線層的第二絕緣層，及配置於所述第二絕緣層上的第三佈線層，且所述第三佈線層電性連接至所述連接墊。
  13. 如申請專利範圍第12項所述的扇出型半導體封裝，其中所述至少一虛設結構配置於所述第一絕緣層上，且所述至少一虛設結構被所述第二絕緣層覆蓋。
  14. 如申請專利範圍第11項所述的扇出型半導體封裝，其中所述至少一虛設結構以使所述至少一虛設結構的下表面呈暴露的方式嵌入於所述第一絕緣層中。
  15. 如申請專利範圍第11項所述的扇出型半導體封裝，其中所述第一絕緣層的下表面相對於所述第一佈線層的下表面具有台階。
  16. 如申請專利範圍第1項所述的扇出型半導體封裝，進一步包括：鈍化層，配置於所述連接構件上且具有暴露所述重佈線層的至少部分的開口；凸塊下金屬層，配置於所述鈍化層的所述開口上且電性連接到所述重佈線層的暴露的所述至少部分；以及電性連接結構，配置於所述鈍化層上，且連接到所述凸塊下金屬層以電性連接到所述重佈線層的暴露的所述至少部分。
  17. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述至少一虛設結構位於相對於所述半導體晶片的扇出區域中。
  18. 一種扇出型半導體封裝，包括：核心構件，具有第一貫穿孔；第一虛設結構，由配置於所述核心構件中的半導體材料製成；半導體晶片，配置於所述第一貫穿孔中，且包括其上配置有連接墊的主動面及相對於所述主動面的非主動面；包封體，密封所述核心構件及所述半導體晶片中的每一者的至少部分，且填充所述第一貫穿孔的至少部分；以及連接構件，配置於所述核心構件及所述半導體晶片的所述主動面上，且包括電性連接到所述連接墊的重佈線層，其中所述第一虛設結構與所述連接構件的所述重佈線層電性絕緣其中當所述核心構件與所述第一虛設結構被切割成與所述半導體晶片的所述非主動面平行的多個平面時，所述第一虛設結構的平面面積大於所述核心構件的平面面積。
  19. 如申請專利範圍第18項所述的扇出型半導體封裝，其中所述半導體晶片的本體由所述半導體材料製成。
  20. 如申請專利範圍第18項所述的扇出型半導體封裝，其中所述核心構件包括電性連接到所述半導體晶片的所述連接墊的佈線層。
  21. 如申請專利範圍第18項所述的扇出型半導體封裝，其中所述核心構件包括具有第二貫穿孔的第一絕緣層，且所述第一虛設結構配置於所述第二貫穿孔中並被第三絕緣層覆蓋。
  22. 如申請專利範圍第18項所述的扇出型半導體封裝，其中所述核心構件包括所述第一虛設結構被部分地嵌入於其中的第一絕緣層，且所述第一虛設結構的表面暴露於所述第一絕緣層。
  23. 如申請專利範圍第18項所述的扇出型半導體封裝，進一步包括配置於所述核心構件中並與所述連接構件的所述重佈線層電性絕緣的第二虛設結構，其中所述第一虛設結構及所述第二虛設結構圍繞所述半導體晶片。
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