CN109755189B - 扇出型半导体封装件 - Google Patents

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Abstract

本公开提供一种扇出型半导体封装件。所述扇出型半导体封装件包括：芯构件，具有通孔；至少一个虚设结构，设置在所述芯构件中；半导体芯片，设置在所述通孔中，并包括设置有连接焊盘的有效表面和与所述有效表面背对的无效表面；包封剂，密封所述芯构件和所述半导体芯片中的每者的至少一部分，并填充所述通孔的至少一部分；及连接构件，设置在所述芯构件和所述半导体芯片的所述有效表面上，并包括电连接到所述连接焊盘的重新分布层。

Description

扇出型半导体封装件
本申请要求于2017年11月1日提交到韩国知识产权局的第10-2017-0144900号韩国专利申请的优先权的权益，所述韩国专利申请的公开内容通过引用被全部包含于此。
技术领域
本公开涉及一种半导体封装件，更具体地，涉及一种电连接结构可延伸到半导体芯片所设置的区域之外的扇出型半导体封装件。
背景技术
减小组件的尺寸已经是半导体芯片的技术发展中的主要趋势。因此，在封装领域，随着对小尺寸的半导体芯片等的需求的快速增加，已需要实现多个引脚，同时实现小型化。
扇出型半导体封装已作为封装技术类型被提出，以满足这样的需求。在这样的扇出型半导体封装件的情况下，连接端子还可重新分布到半导体芯片所设置的区域之外，以可在小型化的同时实现多个引脚。
发明内容
本公开的一方面提供一种扇出型半导体封装件，所述扇出型半导体封装件具有可有效地减少翘曲的发生的新颖结构。
根据本公开的一方面，可将封装件支撑在包封半导体芯片的区域中，并且可设置其中可根据需要设计重新分布层的芯构件。一个或更多个虚设结构设置在芯构件中。
根据本公开的一方面，一种扇出型半导体封装件包括：芯构件，具有通孔；至少一个虚设结构，设置在所述芯构件中；半导体芯片，设置在所述通孔中，并包括设置有连接焊盘的有效表面和与所述有效表面背对的无效表面；包封剂，密封所述芯构件和所述半导体芯片中的每者的至少一部分，并填充所述通孔的至少一部分；及连接构件，设置在所述芯构件和所述半导体芯片的所述有效表面上，并包括电连接到所述连接焊盘的重新分布层。所述虚设结构与所述半导体芯片电绝缘。
根据本公开的一方面，一种扇出型半导体封装件包括：芯构件，具有第一通孔；第一虚设结构，利用半导体材料制成并设置在所述芯构件中；半导体芯片，设置在所述第一通孔中，并包括设置有连接焊盘的有效表面和与所述有效表面背对的无效表面；包封剂，密封所述芯构件和所述半导体芯片中的每者的至少一部分，并填充所述第一通孔的至少一部分；及连接构件，设置在所述芯构件和所述半导体芯片的所述有效表面上，并包括电连接到所述连接焊盘的重新分布层，其中，所述第一虚设结构与所述连接构件的所述重新分布层电绝缘。
附图说明
通过结合附图进行的以下详细描述，本公开的以上和其他方面、特征及优点将被更加清楚地理解，在附图中：
图1是示意性示出电子装置系统的示例的框图；
图2是示意性示出电子装置的示例的透视图；
图3A和图3B是示意性示出扇入型半导体封装件在被封装之前和被封装之后的截面图；
图4是示意性示出扇入型半导体封装件的封装工艺的截面图；
图5是扇入型半导体封装件安装在球栅阵列(BGA)基板上以最终被安装在电子装置的主板上的情况的示意性截面图；
图6是扇入型半导体封装件嵌在BGA基板中以最终被安装在电子装置的主板上的情况的示意性截面图；
图7是扇出型半导体封装件的示意性截面图；
图8是示意性示出扇出型半导体封装件安装在电子装置的主板上的情况的截面图；
图9是扇出型半导体封装件的示例的示意性截面图；
图10是沿着图9的线I-I’截取的扇出型半导体封装件的示意性剖切平面图；
图11A至图11D是制造图9的扇出型半导体封装件的方法的工艺的示意图；
图12是扇出型半导体封装件的另一示例的示意性截面图；
图13是沿着图12的线II-II’截取的扇出型半导体封装件的示意性剖切平面图；
图14A至图14D是制造图12的扇出型半导体封装件的方法的工艺的示意图；
图15是扇出型半导体封装件的另一示例的示意性截面图；及
图16是沿着图15的线III-III’截取的扇出型半导体封装件的示意性剖切平面图。
具体实施方式
在下文中，将参照附图描述本公开的示例性实施例。为清楚起见，附图中的构成元件的形状和尺寸可被夸大或缩小。
电子装置
图1是电子装置系统的示例的示意性框图。
参照图1，电子装置1000可在其中容纳主板1010。在主板1010中，芯片相关组件1020、网络相关组件1030、其他组件1040等可物理连接和/或电连接到彼此，并且也可与稍后将描述的其他组件连接，从而形成各种信号线1090。
芯片相关组件1020的示例可包括以下芯片等，但不限于此：存储芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等；逻辑芯片，诸如模拟数字转换器、专用IC(ASIC)等。因此，芯片相关组件1020的示例中也可包括不同类型的芯片相关组件。此外，芯片相关组件1020也可彼此组合。
网络相关组件1030的示例可包括：Wi-Fi(IEEE 802.11族等)、WiMAX(IEEE 802.16族等)、IEEE 802.20、长期演进技术(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPS、GPRS、CDMA、TDMA、DECT、蓝牙、3G、4G和5G以及随后提供的其他可选的无线协议和有线协议，但不限于此。此外，网络相关组件1030的示例中可包括任何多种其他无线或有限标准或协议。此外，网络相关组件1030也可与芯片相关组件1020组合。
其他组件1040的示例可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器和多层陶瓷电容器(MLCC)等，但不限于此。此外，其他组件1040的示例中可包括具有各种其他用途的无源组件等。此外，其他组件1040也可与芯片相关组件1020和/或网络相关组件1030组合。
根据电子装置1000的类型，电子装置1000可包括可物理连接和/或电连接到主板1010或者可不物理连接和/或不电连接到主板1010的其他组件。其他组件的示例可包括例如相机1050、天线1060、显示器1070、电池1080、音频解码器(未示出)、视频解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储装置(例如，硬盘驱动器(未示出))、光盘(CD)驱动器(未示出)、数字通用光盘(DVD)驱动器(未示出)等，但不限于此。此外，根据电子装置1000的类型，电子装置1000的示例中可包括用于各种用途的其他组件。
电子装置1000可以是智能电话、个人数字助理(PDA)、数码摄像机、数码相机、网络系统、计算机、监视器、平板PC、膝上型计算机、上网本计算机、电视机、视频游戏机、智能手表、汽车组件等，但不限于此。此外，也可使用用于数据处理的其他可选电子装置。
图2是电子装置的示例的示意性透视图。
参照图2，可在如上所述的各种电子装置中使用用于各种用途的半导体封装件。例如，母板1110可容纳在智能电话1100的主体1101中，并且各种组件1120可物理地连接和/或者电连接到母板1110。此外，可物理连接和/或电连接到母板1110或者可不物理连接和/或不电连接到母板1110的其他组件(诸如相机模块1130等)可容纳在主体1101中。组件1120中的一部分可以是芯片相关组件(例如，半导体封装件1121)，但不限于此。电子装置不必须限制于智能电话1100，而是也可以是如上所述的另外的电子装置。
半导体封装件
半导体芯片通常具有集成在其中的大量微电子电路，但本身可能不能用作成品半导体产品并且可能会由于外部物理冲击或者化学冲击而被损坏。因此，半导体芯片本身不能按照原样被使用，而是可被封装并且在封装状态下用在电子装置等中。
就电连接性而言，由于电子装置的主板和半导体芯片之间的电路宽度的差异导致可能需要半导体封装。详细地，在半导体芯片的情况下，连接焊盘的尺寸和连接焊盘之间的距离非常精细，而在电子装置中使用的主板的情况下，与半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距相比，组件安装焊盘的尺寸和组件安装焊盘之间的间距可能会非常大。因此，可能难以直接将半导体芯片安装在这样的主板上，因此可能需要可减小半导体芯片和主板之间的电路宽度的差异的封装技术。
按照这样的封装技术制造的半导体封装件可根据其结构和用途分为扇入型半导体封装件和扇出型半导体封装件。
在下文中，将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。
扇入型半导体封装件
图3A和图3B是示出扇入型半导体封装件在被封装之前和之后的示意性截面图。
图4是扇入型半导体封装件的封装工艺的示意性截面图。
参照图3A至图4,，半导体芯片2220可以是处于裸态的集成电路(IC)，半导体芯片2220包括：主体2221，包括硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接焊盘2222，形成在主体2221的一个表面上并包括铝(Al)等的导电材料；及诸如氧化物膜、氮化物膜等的钝化层2223，形成在主体2221的一个表面上并且覆盖连接焊盘2222的至少一部分。在这种情况下，由于连接焊盘2222非常小，因此可能难以将集成电路(IC)安装在中等尺寸的印刷电路板(PCB)以及电子装置的主板等上。
因此，连接构件2240可根据半导体芯片2220的尺寸形成在半导体芯片2220上，以使连接焊盘2222重新分布。连接构件2240可通过如下步骤形成：使用诸如感光介电(PID)树脂的绝缘材料在半导体芯片2220上形成绝缘层2241、形成暴露连接焊盘2222的通路孔2243h，然后形成分布图案2242和过孔2243。然后，可形成钝化层2250以保护连接构件2240，可形成开口2251，然后，可形成凸块下金属层2260等。详细地，通过一系列工艺，可制造包括例如半导体芯片2220、连接构件2240、钝化层2250和凸块下金属层2260的扇入型半导体封装件2200。
如上所述，扇入型半导体封装件可以是半导体芯片的连接焊盘(例如，输入/输出(I/O)端子)全部设置在半导体芯片内部的封装类型，扇入型半导体封装件可具有合适的电特性以及相对低的制造成本。因此，用于智能电话的多种器件已经按照扇入型半导体封装件的形式制造，更详细地，扇入型半导体封装件正被开发中，以实现紧凑性和快速信号传输。
然而，在扇入型半导体封装件的情况下，可能存在空间局限性(意味着全部的I/O端子应被设置在半导体芯片内部)的问题。因此，这样的结构可能难以应用于具有相对大量的I/O端子的半导体芯片或者具有相对小的尺寸的半导体芯片。另外，由于这样的缺点，扇入型半导体封装件可能不能直接安装在电子装置的主板上。例如，即使在半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距通过重新分布工艺被增大时，半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距可能仍不足以被直接安装在电子装置的主板上。
图5是扇入型半导体封装件安装在球栅阵列(BGA)基板上以最终被安装在电子装置的主板上的情况的示意性截面图。
图6是扇入型半导体封装件嵌在BGA基板中以最终被安装在电子装置的主板上的情况的示意性截面图。
参照图5和图6，在扇入型半导体封装件2200的情况下，半导体芯片2220的连接焊盘2222(例如，I/O端子)可通过BGA基板2301重新分布，因此，扇入型半导体封装件2200可在扇入型半导体封装件2200安装在BGA基板2301上的情况下安装在电子装置的主板2500上。在这种情况下，焊球2270等可通过底部填充树脂2280等固定，并且半导体芯片2220的外部可利用成型材料2290等覆盖。可选地，扇入型半导体封装件2200可嵌在单独的BGA基板2302中，并且在扇入型半导体封装件2200的嵌入状态下，半导体芯片2220的连接焊盘2222(例如，I/O端子)可通过BGA基板2302再次重新分布，并且可最终被安装在电子装置的主板2500上。
这样，由于扇入型半导体封装件难以直接安装在电子装置的主板上，因此扇入型半导体封装件需要安装在单独的BGA基板上，然后再次通过封装工艺重新安装在电子装置的主板上，或者可在扇入型半导体封装件嵌在BGA基板中的状态下安装在电子装置的主板上并使用。
扇出型半导体封装件
图7是扇出型半导体封装件的示意性截面图。
参照图7，在扇出型半导体封装件2100的情况下，例如，半导体芯片2120的外侧可由包封剂2130保护，并且半导体芯片2120的连接焊盘2122可通过连接构件2140被重新分布到半导体芯片2120的外部。在这种情况下，钝化层2150还可形成在连接构件2140上，此外，凸块下金属层2160可形成在钝化层2150的开口中。焊球2170还可形成在凸块下金属层2160上。半导体芯片2120可以是包括主体2121、连接焊盘2122和钝化层(未示出)等的集成电路(IC)。连接构件2140可包括：绝缘层2141；重新分布层2142，形成在绝缘层2141上；过孔2143，使连接焊盘2122和重新分布层2142等彼此电连接。
如上所述，扇出型半导体封装件可按照I/O端子通过形成在半导体芯片上的连接构件而重新分布到半导体芯片的外部的形式形成。如上所述，在扇入型半导体封装件中，半导体芯片的全部I/O端子应设置在半导体芯片的内部，因此，如果元件尺寸减小，则需要减小球尺寸和节距。因此，可能不能使用标准化的球布局。另一方面，在扇出型半导体封装件中，I/O端子可通过形成在半导体芯片上的连接构件重新分布到半导体芯片的外部，因此，即使在半导体芯片的尺寸减小的情况下，也可按照原样使用标准化的球布局。因此，如稍后将描述的，扇出型半导体封装件可在不使用单独的BGA基板的情况下安装在电子装置的主板上。
图8是扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图。
参照图8，扇出型半导体封装件2100可通过焊球2170等安装在电子装置的主板2500上。例如，如上所述，在扇出型半导体封装件2100的情况下，连接构件2140可设置在半导体芯片2120上，以使连接焊盘2122重新分布到超出半导体芯片2120的尺寸的扇出区域，因此，可按照原样使用标准化的球布局，结果，扇出型半导体封装件2100可在不使用单独的BGA基板等的情况下安装在电子装置的主板2500上。
这样，由于扇出型半导体封装件可在不使用单独的BGA基板的情况下安装在电子装置的主板上，因此，与使用BGA基板的扇入型半导体封装件的厚度相比，扇出型半导体封装件的厚度可减小。因此，可实现半导体封装件的小型化和纤薄化。另外，扇出型半导体封装件可具有相对优异的热特性和电特性，以适用于移动产品。此外，扇出型半导体封装件可比使用印刷电路板(PCB)的普通的层叠封装(POP)类型更紧凑地实现，并且可实现为防止翘曲的发生以及由于翘曲的发生而引起的问题。
另一方面，扇出型半导体封装指的是用于将半导体芯片安装在电子装置等的主板上并且用于保护半导体芯片免受外部冲击的影响的封装技术，并且就尺寸、用途等方面而言，是基于与包括嵌入在其中的扇入型半导体封装件的诸如BGA基板等的印刷电路板(PCB)的技术不同的技术。
在下文中，将参照附图描述能够有效地防止翘曲的发生的扇出型半导体封装件。
图9是扇出型半导体封装件的示例的示意性截面图。
图10是沿着图9的线I-I’截取的扇出型半导体封装件的示意性剖切平面图。
参照图9和图10，根据示例性实施例的扇出型半导体封装件100A可包括：芯构件110，包括通孔110H；一个或更多个虚设结构125，设置在芯构件110中；半导体芯片120，设置在芯构件110的通孔110H中并具有其上设置有连接焊盘122的有效表面以及被设置为与有效表面背对的无效表面；包封剂130，在密封芯构件110和半导体芯片120的至少一部分的同时填充通孔110H的至少一部分；连接构件140，包括设置在芯构件110和半导体芯片120的有效表面上并电连接到连接焊盘122的重新分布层142；钝化层150，设置在连接构件140上；凸块下金属层160，设置在钝化层150的开口上；电连接结构170，设置在钝化层150上并连接到凸块下金属层160。
另一方面，在半导体封装件的情况下，可使用用于批量生产的晶圆或面板等来制造多个封装件，并且可以通过锯切工艺等来获得单独的封装件。然而，在制造多个封装件时，如果在用于制造封装件的面板内出现单元翘曲(unit warpage)的差异，则由于封装件中的各种材料的诸如热膨胀系数等的物理性质的差异，或者由于包括诸如包封剂的树脂成分的层的硬化收缩等，导致可能由于有问题的翘曲而难以制造相同质量的产品。此外，面板级翘曲以及封装翘曲也可能存在问题。
同时，在根据示例性实施例的扇出型半导体封装件100A中，由于半导体芯片120可设置在具有通孔110H的芯构件110中并且被密封，所以扇出型半导体封装件100A的翘曲可由芯构件110控制。另外，与在芯构件110中设计分布层112a、112b、112c和112d的情况相比，可执行各种类型的分布。另外，一个或更多个虚设结构125可设置在芯构件110内。详细地，如上所述，基于半导体芯片120，与虚设结构125未设置在扇出区域中的情况相比，可提供相对的高程度的刚性。此外，通过控制热膨胀系数等，可更有效地执行各种翘曲控制工作。虚设结构125可以以与半导体芯片120的方式相似的方式包括半导体材料。详细地，虚设结构125可以是硅基裸片，例如，包括硅(Si)的硅裸片。例如，虚设结构125可以是不具有集成电路的硅片。又例如，虚设结构125可以是不具有功能性集成电路的硅片。又例如，虚设结构125可以是不具有连接焊盘的硅片。又例如，虚设结构125可以是被绝缘材料覆盖的硅片。在这种情况下，在封装区域中局部发生的翘曲可彼此抵消，因此，封装件中的热膨胀系数的差异可显著减小，从而相对有效地控制翘曲。另一方面，虚设结构125可与半导体芯片120断开信号。此外，虚设结构125也可与连接构件140的重新分布层142或芯构件110的分布层112a至112d断开信号。详细地，本公开中使用的表述“虚设”基本上表示信号不与电路中的半导体芯片120进行交换。
在下文中，将更详细地描述示例中的扇出型半导体封装件100A中包括的各个构造。
芯构件110可根据芯构件的具体材料进一步改善扇出型半导体封装件100A的刚性，并可用于确保包封剂130的厚度的均匀性等。例如，如图9所示，当分布层112a、112b、112c和112d以及过孔113a、113b和113c形成在在芯构件110中时，扇出型半导体封装件100A可用作层叠封装(POP)型封装件。芯构件110可包括通孔110H。在通孔110H中，半导体芯片120可被设置为与芯构件110分开预定距离。半导体芯片120的侧表面的外周可被芯构件110围住，这仅提供作为示例。因此，可提供其各种修改，并且可根据其形式执行其他功能。一个或更多个虚设结构125可设置在芯构件110内部，因此，可相对有效地控制翘曲。
芯构件110可包括第一绝缘层111a、设置在第一绝缘层111a的两个表面上的第一分布层112a和第二分布层112b、设置在第一绝缘层111a上并覆盖第一分布层112a的第二绝缘层111b、设置在第二绝缘层111b上的第三分布层112c、设置在第一绝缘层111a上以覆盖设置在第一绝缘层111a上的第二分布层112b的第三绝缘层111c以及设置在第三绝缘层111c上的第四分布层112d。第一分布层112a、第二分布层112b、第三分布层112c和第四分布层112d可电连接至连接焊盘122。由于芯构件110包括相对大量的分布层112a、112b、112c和112d，因此可进一步简化连接构件140的重新分布层142。因此，可防止由于在形成连接构件140的工艺中发生的缺陷而导致的良品率的降低。第一分布层112a、第二分布层112b、第三分布层112c和第四分布层112d可通过分别穿透第一绝缘层111a的第一过孔113a、穿透第二绝缘层111b的第二过孔113b和穿透第三绝缘层111c的第三过孔113c彼此电连接。
第一绝缘层111a可具有一个或更多个腔111ah，虚设结构125可设置在腔111ah的每个中。虚设结构125可设置在第二绝缘层111b上并且可被第三绝缘层111c覆盖，这仅仅是示例。因此，虚设结构125的布置形式可被修改。例如，可在第二绝缘层111b或第三绝缘层111c中形成腔，并且虚设结构125可设置在其中，或者可以以各种组合设置虚设结构125。另外，根据需要和虚设结构125的数量，虚设结构125和半导体芯片120可以以并排方式设置。
例如，当芯构件110和虚设结构125被切割成与半导体芯片120的无效表面平行的平面时，详细地，当在平面图中观察时，如图10所示，由虚设结构125占据的平面面积可大于芯构件110的平面面积，例如，大于图10中的由第一绝缘层111a、第三绝缘层111c和第一过孔113a所占据的整个平面面积。如上所述，随着由虚设结构125占据的平面面积增大，设置虚设结构125的效果可进一步增强，因此，翘曲的控制可更加有效。
第一绝缘层111a的厚度可大于第二绝缘层111b的厚度以及第三绝缘层111c的设置在第一绝缘层111a上的部分的厚度。第一绝缘层111a可具有相对大的厚度以保持基本刚性，第二绝缘层111b和第三绝缘层111c可形成为具有相对大量的分布层112c和112d。第一绝缘层111a可包括与第二绝缘层111b和第三绝缘层111c的绝缘材料不同的绝缘材料。例如，第一绝缘层111a可以是例如包括芯材料、填料和绝缘树脂的半固化片，第二绝缘层111b和第三绝缘层111c可以是包括填料和绝缘树脂的ABF膜或感光介电(PID)膜，但不限于此。类似地，穿过第一绝缘层111a的第一过孔113a的直径可大于穿过第二绝缘层111b的第二过孔113b的直径和穿过第三绝缘层111c的第三过孔113c的直径。
芯构件110的第三分布层112c的下表面可被设置为低于半导体芯片120的连接焊盘122的下表面。此外，连接构件140的重新分布层142与芯构件110的第三分布层112c之间的距离可小于连接构件140的重新分布层142与半导体芯片120的连接焊盘122之间的距离。第三分布层112c可设置在第二绝缘层111b上，以具有突出形式，结果，可与连接构件140接触。芯构件110的第一分布层112a和第二分布层112b可设置在半导体芯片120的有效表面和无效表面之间的水平面上。芯构件110可形成为与半导体芯片120的厚度相对应，并且形成在芯构件110中的第一分布层112a和第二分布层112b可设置在半导体芯片120的有效表面和无效表面之间的水平面上。
芯构件110的分布层112a、112b、112c和112d中的每个的厚度可大于连接构件140的重新分布层142的厚度。由于芯构件110通常通过基板工艺制造，因此分布层112a、112b、112c和112d也可形成为具有相对大的尺寸。另一方面，由于连接构件140通常通过半导体工艺制造，因此重新分布层142可形成为具有相对小的尺寸，以被纤薄化。
作为绝缘层111的材料，可使用绝缘材料。作为绝缘材料，可使用诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂或通过将这样的树脂与无机填料混合提供的树脂混合物或者通过将诸如玻璃纤维、玻璃布、玻璃织物等的芯材料与无机填料一起浸在这样的树脂中形成的树脂(例如，半固化片树脂、ABF(Ajinomoto build-up film)树脂、FR-4树脂或双马来酰亚胺-三嗪(BT)树脂等)。例如，当使用诸如包括玻璃纤维等的半固化片树脂的高刚性材料时，芯构件110可用作用于扇出型半导体封装件100A的刚性的支撑构件。
分布层112a、112b、112c和112d可用于使半导体芯片120的连接焊盘122重新分布。作为形成分布层112a、112b、112c和112d的材料，可使用诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金等的导电材料。分布层112a、112b、112c和112d可根据相关层的设计而执行各种功能。例如，分布层112a、112b、112c和112d可包括接地(GrouND：GND)图案、电力(PoWeR：PWR)图案、信号(Signal：S)图案等。在这种情况下，除了接地(GND)图案、电力(PWR)图案之外，信号(S)图案可包括例如数据信号等的各种信号。另外，分布层112a、112b、112c和112d可包括过孔焊盘、线焊盘、电连接结构焊盘等。
过孔113a、113b和113c可使形成为不同的层的分布层112a、112b、112c和112d彼此电连接，从而在芯构件110中形成电路径。作为形成过孔113a、113b和113c的材料，也可使用导电材料。过孔113a和113b可完全被导电材料填充，或者可通过使导电材料沿着通路孔的壁表面形成而形成。另外，过孔113a、113b和113c可具有诸如圆柱形形状、沙漏形状、锥形形状等现有技术已知的任何形状。
半导体芯片120可以是数百至数百万的器件或更多的器件集成在一个芯片中的集成电路(IC)。集成电路可以是诸如中央处理器(例如，CPU)、图形处理器(例如，GPU)、现场可编程门阵列(FPGA)、数字信号处理器、密码处理器、微处理器、微控制器等的处理器芯片，详细地，集成电路可以是应用处理器(AP)，但不限于此。例如，集成电路可以是逻辑芯片(诸如模拟数字转换器、专用IC(ASIC)等)，或者可以是存储芯片(诸如易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存等)。此外，电路也可被设置为彼此组合。
半导体芯片120可基于有效晶圆形成。在这种情况下，诸如硅(Si)、锗(Ge)、砷化镓(GaAs)等的半导体材料可用作主体121的基体材料。可在主体121中形成各种电路。连接焊盘122可被设置为将半导体芯片120电连接到其他组件。作为连接焊盘122的材料，可使用诸如铝(Al)等的导电材料，而没有任何特别的限制。暴露连接焊盘122的钝化膜123可形成在主体121上。钝化膜123可以是氧化物膜或氮化物膜，或者可以是氧化物膜和氮化物膜双层。连接焊盘122的下表面可通过钝化膜123而相对于包封剂130的下表面具有台阶，因此，包封剂130可填充钝化膜123与连接构件140之间的空间的至少一部分。在这种情况下，可在一定程度上防止包封剂130渗出到连接焊盘122的下表面。还可在其他所需位置上设置绝缘膜(未示出)等。半导体芯片120可以是裸片，并且连接焊盘122可与连接构件140的过孔143直接物理接触。
虚设结构125可基于有效晶圆分别形成。可使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)等的半导体材料作为基体材料。例如，虚设结构125可分别是硅基虚设结构，并且在这种情况下，当半导体芯片120的主体121的基体材料是硅(Si)时，可匹配其平衡。又例如，虚设结构125可利用与构成半导体芯片120的主体121的材料相同的材料制成。又例如，虚设结构125可利用与构成半导体芯片120的主体121的材料基本相同的材料制成并可被绝缘材料覆盖。虚设结构125可与半导体芯片120电绝缘。例如，虚设结构125也可与连接构件140的重新分布层142电绝缘。
包封剂130可保护芯构件110、半导体芯片120等。包封剂130的密封形式没有特别限制，并且可使用覆盖芯构件110、半导体芯片120等的至少一部分的任何形式。例如，包封剂130可覆盖芯构件110和半导体芯片120的无效表面，并且可填充通孔110H的壁表面与半导体芯片120的侧表面之间的空间。包封剂130也可填充半导体芯片120的钝化膜123和连接构件140之间的空间的至少一部分。通过利用包封剂130填充通孔110H，可在根据具体材料执行粘合功能的同时减小屈曲(buckling)。
包封剂130的材料不受特别限制。例如，可使用绝缘材料。作为绝缘材料，可使用诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂或者通过将这样的树脂与无机填料混合提供的树脂混合物或者通过诸如玻璃纤维、玻璃布、玻璃织物等的芯材料与无机填料一起浸在将这样的树脂中形成的树脂(例如，半固化片树脂、ABF(Ajinomoto build-upfilm)树脂、FR-4树脂或双马来酰亚胺-三嗪(BT)树脂等)。根据需要，可使用诸如感光包封剂(PIE)树脂。
连接构件140可使半导体芯片120的连接焊盘122重新分布。数十至数百的具有各种功能的半导体芯片120的连接焊盘122可通过连接构件140被重新分布，并且可根据其功能经由电连接结构170物理连接和/或电连接到外部装置。连接构件140可包括设置在芯构件110和半导体芯片120的有效表面上的绝缘层141、设置在绝缘层141上的重新分布层142以及在穿透绝缘层141的同时将连接焊盘122和重新分布层142彼此连接的过孔143。尽管连接构件140在附图中被示出为分别包括一个绝缘层、重新分布层和过孔层，但连接构件140也可包括相对大量的绝缘层、重新分布层和过孔层。
作为绝缘层141的材料，可使用绝缘材料。在这种情况下，除了上述绝缘材料之外，可使用诸如PID树脂的感光介电材料。例如，绝缘层141可以是感光介电层。例如，当绝缘层141具有感光性质时，绝缘层141可形成为具有减小的厚度，并且可相对容易获得精细节距的过孔143。绝缘层141可以是包括绝缘树脂和无机填料的感光介电层。例如，当绝缘层141包括多个层时，多个层的材料可彼此相同，并且根据需要，可彼此不同。当绝缘层141包括多个层时，多个层的边界可以不清晰。
重新分布层142可用于使连接焊盘122重新分布，并且作为重新分布层142的材料，可使用诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金等的导电材料。重新分布层142可根据相关层的设计来执行各种功能。例如，重新分布层142可包括接地(GrouND：GND)图案、电力(PoWeR：PWR)图案、信号(Signal：S)图案等。在这种情况下，除了接地(GND)图案、电力(PWR)图案之外，信号(S)图案可包括例如数据信号等的各种信号。另外，重新分布层142可包括过孔焊盘图案、电连接结构焊盘图案等。
过孔143可将形成在不同层中的重新分布层142、连接焊盘122等彼此电连接，从而在扇出型半导体封装件100A中形成电路径。作为过孔143的材料，可使用诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)，镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。过孔143可被导电材料完全填充，或者可通过使导电材料沿通路孔的壁形成而形成。另外，可采用本领域已知的任何形状，例如，锥形形状。
钝化层150可保护连接构件140免受外部物理、化学损害等。钝化层150可具有使连接构件140的重新分布层142的至少一部分暴露的开口。开口在钝化层150中可形成为数十至数千个开口。钝化层150的材料没有特别限制。例如，可使用绝缘材料。作为绝缘材料，可使用诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂或者通过将这样的树脂与无机填料混合提供的树脂混合物或者通过将诸如玻璃纤维、玻璃布、玻璃织物等的芯材料与无机填料一起浸在这样的树脂中形成的树脂(例如，半固化片树脂、ABF(Ajinomoto build-up film)树脂、FR-4树脂、双马来酰亚胺-三嗪(BT)树脂等)。可选地，也可使用阻焊剂。
凸块下金属层160可改善电连接结构170的连接可靠性，因此可提高扇出型半导体封装件100A的板级可靠性。凸块下金属层160可连接到连接构件140的通过钝化层150的开口暴露的重新分布层142。凸块下金属层160可利用本领域已知的导电材料(例如，金属)经由本领域已知的金属化方法形成在钝化层150的开口中，但不限于此。
电连接结构170可将扇出型半导体封装件100A物理连接和/或电连接到外部装置。例如，扇出型半导体封装件100A可经由电连接结构170安装在电子装置的主板上。电连接结构170可利用导电材料(例如，焊料等)形成，这仅作为示例提供。电连接结构170的材料没有特别限制。电连接结构170可以是焊盘、球、引脚等。电连接结构170可利用多层或单层形成。例如，当电连接结构170利用多层形成时，电连接结构170可包括铜柱和焊料。当电连接结构170利用单层形成时，电连接结构170可包括锡-银焊料或铜，这仅作为示例提供，而非特别限制。
电连接结构170的数量、间距、布置类型等没有特别限制，并且可根据设计规范充分地修改。例如，根据连接焊盘122的数量，电连接结构170的数量可在几十到几千的范围内，并且可以是其更多或更少的数量。例如，当电连接结构170是焊球时，电连接结构170可覆盖凸块下金属层160的形成为在钝化层150的一个表面上延伸的侧表面。
在电连接结构170中，至少一个电连接结构170可设置在扇出区域中。扇出区域是指半导体芯片120所设置的区域之外的区域。与扇入型封装件的可靠性相比，扇出型封装件可具有优异的可靠性，可以实现多个I/O端子，并且可有利于3D互连。此外，与球栅阵列(BGA)封装件、栅格阵列(LGA)封装件等相比，扇出型封装件可被制造为具有减小的厚度，因此可具有优异的价格竞争力。
尽管在附图中未示出，但根据需要，可在通孔110H的壁表面上形成金属薄膜，以辐射热和/或屏蔽电磁波。另外，根据需要，执行相同或不同功能的多个半导体芯片120可设置在通孔110H中。此外，根据需要，可在通孔110H中设置诸如电感器、电容器等的单独的无源组件。另外，根据需要，还可在钝化层150的表面上设置包括诸如电感器、电容器等的无源组件的表面安装(SMT)组件。
图11A至11D是制造图9的扇出型半导体封装件的方法的工艺的示意图。
参照图11A，可首先制备第一绝缘层111a。第一绝缘层111a可使用提供有铜箔112p形成在其两个表面上的覆铜层压板(CCL)来制备。接下来，可使用激光钻孔和/或机械钻孔和/或喷砂等在第一绝缘层111a中形成孔，然后铜箔112p可用作种子层以进行电镀和/或无电镀，从而可形成第一分布层112a和第二分布层112b以及第一过孔113a。随后，可在第一绝缘层111a中形成腔111ah。腔111ah也可使用激光钻孔和/或机械钻孔和/或喷砂等形成。接下来，可将粘合膜211附着到第一绝缘层111a的下侧。粘合膜211可以是包括环氧树脂的带等。然后，可将一个或更多个虚设结构125附着到腔111ah的粘合膜211上。
参照图11B，可通过层压法、涂覆法等在粘合膜211上形成第三绝缘层111c以覆盖虚设结构125等。此外，可使用激光钻孔和/或机械钻孔和/或喷砂等在第三绝缘层111c中形成通路孔，然后可通过电镀工艺和/或无电镀工艺形成第四分布层112d和第三过孔113c。接下来，可去除粘合膜211。随后，可通过层压法、涂覆法等在第一绝缘层111a的已经从其去除了粘合膜211的下侧上形成第二绝缘层111b。然后，可使用激光钻孔和/或机械钻孔和/或喷砂等在第二绝缘层111b中形成通路孔，然后，可以以电镀工艺和/或无电镀工艺形成第三分布层112c和第二过孔113b。芯构件110可通过一系列工艺来制备。接下来，可使用激光钻孔和/或机械钻孔和/或喷砂等在芯构件110中形成通孔110H。
参照图11C，随后，可将粘合膜212附着到芯构件110的下侧。粘合膜212可以是包括环氧树脂的带等。接下来，半导体芯片120可以以面朝下的方式附着到通孔110H的粘合膜212。接下来，可通过层压法、涂覆法等在粘合膜212上形成包封剂130，以密封半导体芯片120等。
参照图11D，接下来，可去除粘合膜212。然后，可在芯构件110的已经从其去除了粘合膜212的下侧上形成连接构件140。连接构件140可通过如下步骤形成：使用PID层压法或涂覆法形成绝缘层141，使用光刻法在绝缘层141中形成通路孔，并使用电镀法或无电镀法形成重新分布层142和过孔143。然后，根据需要，可以以本领域已知的方式在连接构件140上形成钝化层150、凸块下金属层160、电连接结构170等。此外，可在包封剂130的上部中形成开口。另一方面，一系列工艺可以以面板级执行，并且在这种情况下，当修改切割工艺时，可以以单个工艺制造多个扇出型半导体封装件100A。
图12是扇出型半导体封装件的另一示例的示意性截面图。
图13是沿着图12的线II-II’截取的扇出型半导体封装件的示意性剖切平面图。
参照图12和图13，在根据另一示例的扇出型半导体封装件100B中，芯构件110可包括：第一绝缘层111a；第一分布层112a，以第一分布层112a的下表面被暴露这样的方式嵌在第一绝缘层111a中；第二分布层112b，设置在第一绝缘层111a的与第一绝缘层111a的嵌有第一分布层112a的一侧背对的一侧上；第二绝缘层111b，设置在第一绝缘层111a上并覆盖第二分布层112b；以及第三分布层112c，设置在第二绝缘层111b上。第一分布层112a、第二分布层112b和第三分布层112c可电连接到连接焊盘122。第一分布层112a和第二分布层112b以及第二分布层112b和第三分布层112c可分别通过穿透第一绝缘层111a的第一过孔113a和穿透第二绝缘层111b的第二过孔113b彼此电连接。
虚设结构125可设置在第一绝缘层111a上并且可被第二绝缘层111b覆盖，这仅是示例。因此，可改变虚设结构125的布置形式。例如，虚设结构125可以以其一个表面被暴露的方式嵌在第一绝缘层111a中，并且虚设结构125也可以以各种组合设置。
例如，当第一分布层112a嵌在第一绝缘层111a中时，由于第一分布层112a的厚度产生的台阶可显着减小，因此，连接构件140的绝缘距离可以是恒定的。例如，从连接构件140的重新分布层142到第一绝缘层111a的下表面的距离与从连接构件140的重新分布层142到半导体芯片120的连接焊盘122的距离之间的差可小于第一分布层112a的厚度。因此，可有利于连接构件140的高密度分布设计。
芯构件110的第一分布层112a的下表面可定位成高于半导体芯片120的连接焊盘122的下表面。连接构件140的重新分布层142与芯构件110的第一分布层112a之间的距离可大于连接构件140的重新分布层142与半导体芯片120的连接焊盘122之间的距离。例如，第一分布层112a的下表面可相对于第一绝缘层111a的下表面具有台阶。如上所述，例如，当第一分布层112a凹入到第一绝缘层111a中以在第一绝缘层111a的下表面和第一分布层112a的下表面之间形成台阶时，可防止第一分布层112a由于形成包封剂130的材料的渗出而被污染。
芯构件110的第二分布层112b可位于半导体芯片120的有效表面和无效表面之间的水平面上。芯构件110可形成为具有与半导体芯片120的厚度相对应的厚度，因此，形成在芯构件110中的第二分布层112b可设置在半导体芯片120的有效表面和无效表面之间的水平面上。芯构件110的分布层112a、112b和112c中的每个的厚度可大于连接构件140的重新分布层142的厚度。芯构件110可使用通常的基板工艺来制造，并且连接构件140可使用通常的半导体工艺来制造。
绝缘层111a和111b的材料没有特别限制。例如，可以使用绝缘材料。作为绝缘材料，可使用诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂或者通过将这样的树脂与无机填料混合提供的树脂混合物或者通过将诸如玻璃纤维、玻璃布、玻璃织物等的芯材料与无机填料一起浸在这样的树脂中形成的树脂(例如，半固化片树脂、ABF(Ajinomotobuild-up film)树脂、FR-4树脂或双马来酰亚胺-三嗪(BT)树脂等)。根据需要，可使用感光介电(PID)树脂。
第一分布层112a、第二分布层112b和第三分布层112c可用于使半导体芯片120的连接焊盘122重新分布。作为形成第一分布层112a、第二分布层112b和第三分布层112c的材料，可使用诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金等的导电材料。第一分布层112a、第二分布层112b和第三分布层112c可根据相关层的设计执行各种功能。例如，第一分布层112a、第二分布层112b和第三分布层112c可包括接地(GrouND：GND)图案、电力(PoWeR：PWR)图案、信号(Signal：S)图案等。在这种情况下，除了接地(GND)图案、电力(PWR)图案等之外，信号(S)图案可包括各种信号，例如，可包括数据信号等。另外，第一分布层112a、第二分布层112b和第三分布层112c可包括过孔焊盘、线焊盘、电连接结构焊盘等。
第一过孔113a和第二过孔113b可使形成在不同层中的第一分布层112a、第二分布层112b和第三分布层112c电连接，从而在芯构件110中形成电路径。作为形成第一过孔113a和第二过孔113b的材料，可使用导电材料。第一过孔113a和第二过孔113b可被导电材料完全填充，或者可通过使导电材料沿着通路孔的壁表面形成而形成。此外，作为第一过孔113a和第二过孔113b的形状，可使用诸如圆柱形、锥形形状等本领域中已知的任何形状。例如，当形成用于形成第一过孔113a的孔时，第一分布层112a的焊盘的一部分可以用作阻挡件。就有利的加工特性(positive process characteristic)而言，第一过孔113a可具有其上部的宽度大于其下部的宽度的锥形形状。在这种情况下，第一过孔113a可与第二分布层112b的焊盘图案成为一体。另外，当形成用于第二过孔113b的孔时，第二分布层112b的焊盘的一部分可以用作阻挡件。就有利的加工特性而言，第二过孔113b可具有其上部的宽度大于其下部的宽度的锥形形状。在这种情况下，第二过孔113b可与第三分布层112c的焊盘图案成为一体。
其他构造与上面关于扇出型半导体封装件100A等描述的构造大体相同，因此，将省略详细描述。
图14A至14D是制造图12的扇出型半导体封装件的方法的工艺的示意图。
参照图14A，首先，可制备通过在支撑层221的两个表面上设置铜箔222而形成的载体基板220。每个铜箔222可包括多层。接下来，可通过使用载体基板220的铜箔222作为种子层经由电镀法或无电镀法形成第一分布层112a。然后，可使用层压法或涂覆法形成第一绝缘层111a，可使用激光钻孔和/或机械钻孔和/或喷砂等在第一绝缘层111a中形成孔，然后，可以以电镀工艺和/或无电镀工艺形成第二分布层112b和第一过孔113a。接下来，可以在第一绝缘层111a上设置一个或更多个虚设结构125。
参照图14B，可使用层压法或涂覆法在第一绝缘层111a上形成第二绝缘层111b，以覆盖虚设结构125等，可使用激光钻孔和/或机械钻孔和/或喷砂等在第二绝缘层111b中形成孔，然后，可以以电镀工艺和/或无电镀工艺形成第三分布层112c和第二通孔113b。接下来，可将由载体基板220制造的芯构件110与载体基板220分离。分离芯构件110可对应于分离包括多层的铜箔222的操作。在分离之后，留在第一绝缘层111a的下表面上的铜箔222可通过蚀刻去除。此时，第一分布层112a的下侧可被部分地去除，按照这种方式，使得第一绝缘层111a的下表面和第一分布层112a的下表面之间可具有台阶。接下来，可在芯构件110中形成通孔110H。通孔110H可使用激光钻孔和/或机械钻孔和/或喷砂等形成。
参照图14C，可将粘合膜231附着到芯构件110的下侧。粘合膜231可以是包括环氧树脂的带等。接下来，半导体芯片120可以以面朝下的方式附着到通孔110H的粘合膜231。接下来，可以通过层压法、涂覆法等在粘合膜231上形成包封剂130，以密封半导体芯片120等。
参照图14D，接下来，可去除粘合膜231。然后，可在芯构件110的已经从其去除了粘合膜231的下侧上形成连接构件140。连接构件140可通过如下步骤形成：使用PID层压法或涂覆法形成绝缘层141，使用光刻法在绝缘层141中形成通路孔，并且使用电镀法或无电镀法形成重新分布层142和过孔143。然后，根据需要，可以以本领域已知的方式在连接构件140上形成钝化层150、凸块下金属层160、电连接结构170等。此外，可在包封剂130的上部中形成开口。另一方面，一系列的工艺可以以面板级执行，并且在这种情况下，当修改切割工艺时，可以以单个工艺制造多个扇出型半导体封装件100B。
图15是扇出型半导体封装件的另一示例的示意性截面图。
图16是沿着图15的线III-III’截取的扇出型半导体封装件的示意性剖切平面图。
参照图15和图16，在根据另一示例的扇出型半导体封装件100C中，按照与根据前述示例的扇出型半导体封装件100B相似的方式，芯构件110可包括：第一绝缘层111a；第一分布层112a，以第一分布层112a的下表面被暴露这样的方式嵌在第一绝缘层111a中；第二分布层112b，设置在第一绝缘层111a的与第一绝缘层111a的嵌有第一分布层112a的一侧背对的一侧上；第二绝缘层111b，设置在第一绝缘层111a上并覆盖第二分布层112b；以及第三分布层112c，设置在第二绝缘层111b上。第一分布层112a、第二分布层112b和第三分布层112c可电连接到连接焊盘122。第一分布层112a和第二分布层112b以及第二分布层112b和第三分布层112c可分别通过穿透第一绝缘层111a的第一过孔113a和穿透第二绝缘层111b的第二过孔113b彼此电连接。
另一方面，在虚设结构125的情况下，虚设结构125可设置在连接构件140上并且可被第一绝缘层111a覆盖。例如，虚设结构125可以以其一个表面被暴露的方式嵌在第一绝缘层111a中。
其他构造与上面关于扇出型半导体封装件100A和100B等描述的构造大体相同，因此，将省略详细描述。
如上所述，根据示例性实施例，可提供一种具有新颖结构的扇出型半导体封装件，在该扇出型半导体封装件中，可有效地解决翘曲问题。
在本公开中，为方便起见，基于附图的截面，下侧、下部、下表面等指的是朝向扇出型半导体封装件的安装表面的方向，并且在相反的方向上使用上侧、上部、上表面等。然而，这样的描述仅仅是为了便于描述，权利要求的范围并不特别受这些方向的描述的限制。
在本公开中连接的含义不仅包括直接连接，还包括通过粘合层等的间接连接。另外，术语“电连接”意味着包括物理连接和不连接的概念。此外，“第一”、“第二”等的表述用于将一个组件与另一组件区分开，并且不限制组件的顺序和/或重要性。在一些情况下，在不脱离本公开的范围的情况下，第一组件可被称为第二组件，类似地，第二组件可被称为第一组件。
本公开中使用的表述(示例)并不意味着相同的实施例，而是提供用于强调和解释不同的独特特征。然而，上述示例并不排除结合其他示例的特征来实现。例如，尽管特定示例中的描述并未在另一示例中进行描述，但是除非另外描述或者与其他示例相矛盾，否则可以将其理解为与另一示例有关的解释。
本公开中使用的术语仅用于说明示例，并不意图限制本公开。除非上下文另有明确指示，否则单数表述也包括复数表述。
虽然以上已经示出和描述了示例性实施例，但是对本领域技术人员将明显的是，在不脱离由所附的权利要求限定的本公开的范围的情况下，可做出改变和变形。

Claims (12)

1.一种扇出型半导体封装件，包括：
芯构件，具有通孔；
至少一个虚设结构，设置在所述芯构件中；
半导体芯片，设置在所述通孔中，并包括设置有连接焊盘的有效表面和与所述有效表面背对的无效表面；
包封剂，密封所述芯构件和所述半导体芯片中的每者的至少一部分，并填充所述通孔的至少一部分；及
连接构件，设置在所述芯构件和所述半导体芯片的所述有效表面上，并包括电连接到所述连接焊盘的重新分布层，
其中，所述至少一个虚设结构相对于所述半导体芯片位于扇出区域内并与所述半导体芯片电绝缘，
其中，所述芯构件包括：第一绝缘层；第一分布层，以所述第一分布层的下表面被暴露这样的方式嵌在所述第一绝缘层中；第二分布层，设置在所述第一绝缘层的与所述第一绝缘层的嵌有所述第一分布层的一侧背对的一侧上；第二绝缘层，设置在所述第一绝缘层上并覆盖所述第二分布层；及第三分布层，设置在所述第二绝缘层上，
其中，所述第一分布层、所述第二分布层和所述第三分布层电连接到所述连接焊盘，
其中，所述至少一个虚设结构设置在所述第一绝缘层上，并且
所述至少一个虚设结构被所述第二绝缘层覆盖。
2.根据权利要求1所述的扇出型半导体封装件，其中，所述至少一个虚设结构包括硅。
3.根据权利要求2所述的扇出型半导体封装件，其中，所述至少一个虚设结构为硅片。
4.根据权利要求1所述的扇出型半导体封装件，其中，所述至少一个虚设结构和所述半导体芯片以并排方式设置。
5.根据权利要求1所述的扇出型半导体封装件，其中，当所述芯构件和所述至少一个虚设结构被切割成平行于所述半导体芯片的所述无效表面的平面时，所述至少一个虚设结构的平面面积大于所述芯构件的平面面积。
6.根据权利要求1所述的扇出型半导体封装件，其中，所述第一绝缘层的下表面相对于所述第一分布层的所述下表面具有台阶。
7.根据权利要求1所述的扇出型半导体封装件，所述扇出型半导体封装件还包括：
钝化层，设置在所述连接构件上并具有使所述重新分布层的至少一部分暴露的开口；
凸块下金属层，设置在所述钝化层的所述开口上，并电连接到所述重新分布层的暴露的所述至少一部分；以及
电连接结构，设置在所述钝化层上，并连接到所述凸块下金属层，以被电连接到所述重新分布层的暴露的所述至少一部分。
8.一种扇出型半导体封装件，包括：
芯构件，具有第一通孔；
第一虚设结构，利用半导体材料制成并设置在所述芯构件中；
半导体芯片，设置在所述第一通孔中，并包括设置有连接焊盘的有效表面和与所述有效表面背对的无效表面；
包封剂，密封所述芯构件和所述半导体芯片中的每者的至少一部分，并填充所述第一通孔的至少一部分；及
连接构件，设置在所述芯构件和所述半导体芯片的所述有效表面上，并包括电连接到所述连接焊盘的重新分布层，
其中，所述第一虚设结构相对于所述半导体芯片位于扇出区域内并与所述连接构件的所述重新分布层电绝缘，
其中，所述芯构件包括第一绝缘层，所述第一虚设结构部分地嵌在所述第一绝缘层中，并且
所述第一虚设结构的表面暴露于所述第一绝缘层。
9.根据权利要求8所述的扇出型半导体封装件，其中，所述半导体芯片的主体利用所述半导体材料制成。
10.根据权利要求8所述的扇出型半导体封装件，其中，所述芯构件包括电连接到所述半导体芯片的所述连接焊盘的分布层。
11.根据权利要求8所述的扇出型半导体封装件，其中，所述芯构件包括具有第二通孔的第一绝缘层，并且
所述第一虚设结构设置在所述第二通孔中并被第三绝缘层覆盖。
12.根据权利要求8所述的扇出型半导体封装件，所述扇出型半导体封装件还包括设置在所述芯构件中、相对于所述半导体芯片位于扇出区域内并与所述连接构件的所述重新分布层电绝缘的第二虚设结构，
其中，所述第一虚设结构和所述第二虚设结构包围所述半导体芯片。
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