CN110957292B - 扇出型半导体封装件 - Google Patents

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Abstract

本发明提供一种扇出型半导体封装件，所述扇出型半导体封装件包括：框架，包括彼此电连接的多个布线层，并且具有凹入部和通孔，所述凹入部具有设置在所述凹入部的底表面上的阻挡层，并且所述通孔贯穿所述阻挡层；半导体芯片，具有设置有连接焊盘的有效表面和与所述有效表面相对的无效表面，并且设置在所述凹入部中使得所述无效表面与所述阻挡层相对；包封剂，覆盖所述框架的至少部分和所述半导体芯片的所述无效表面的至少部分，并且填充所述凹入部的至少一部分；以及互连结构，设置在所述框架和所述半导体芯片的所述有效表面上，并且包括电连接到所述多个布线层和所述连接焊盘的重新分布层。

Description

扇出型半导体封装件
本申请要求于2018年9月27日在韩国知识产权局提交的第10-2018-0114841号韩国专利申请的优先权的权益，该韩国专利申请的公开内容通过引用被全部包含于此。
技术领域
本公开涉及一种半导体封装件，更具体地，涉及一种电互连金属可延伸到设置有半导体芯片的区域的外部的扇出型半导体封装件。
背景技术
半导体芯片技术的主要趋势之一是减小组件的尺寸。因此，在半导体封装领域中，根据小尺寸的半导体芯片的消耗的增加，已经要求半导体封装件在实现多个引脚的同时具有减小的尺寸。
在半导体封装技术中，满足以上要求的半导体封装技术是扇出型半导体封装件。在扇出型半导体封装件中，连接端子被重新分布到设置有半导体芯片的区域的外部，使得半导体可在实现多个引脚的同时具有减小的尺寸。
发明内容
本公开的一方面在于提供一种扇出型半导体封装件，其中，可使用包括具有封堵形式的凹入部的框架来设置半导体芯片，使得可省略形成金属柱的工艺和研磨金属柱的工艺。
本公开的另一方面在于提供一种扇出型半导体封装件，其中，可在框架的凹入部的下部中形成贯穿阻挡层的一个或更多个通孔，使得包封剂可通过所述通孔填充所述凹入部并且包封半导体芯片。
根据本公开的一方面，一种扇出型半导体封装件包括：框架，包括彼此电连接的多个布线层，并且具有凹入部和通孔，所述凹入部具有设置在所述凹入部的底表面上的阻挡层，并且所述通孔贯穿所述阻挡层；半导体芯片，具有设置有连接焊盘的有效表面和与所述有效表面相对的无效表面，并且设置在所述凹入部中使得所述无效表面与所述阻挡层相对；包封剂，覆盖所述框架的至少部分和所述半导体芯片的所述无效表面的至少部分，并且填充所述凹入部的至少一部分；以及互连结构，设置在所述框架和所述半导体芯片的所述有效表面上，并且包括电连接到所述多个布线层和所述连接焊盘的重新分布层。
附图说明
通过结合附图的以下详细描述，本公开的以上和其他方面、特征和优点将被更清楚地理解，在附图中：
图1是示出电子装置系统的示例的示意性框图；
图2是示出电子装置的示例的示意性透视图；
图3A和图3B是示出扇入型半导体封装件在封装工艺之前和封装工艺之后的状态的示意性截面图；
图4是示出封装扇入型半导体封装件的工艺的示意性截面图；
图5是示出扇入型半导体封装件安装在球栅阵列(BGA)基板上并且最终安装在电子装置的主板上的示例的示意性截面图；
图6是示出扇入型半导体封装件嵌在球栅阵列(BGA)基板内并且最终安装在电子装置的主板上的示例的示意性截面图；
图7是示出扇出型半导体封装件的示意性截面图；
图8是示出扇出型半导体封装件安装在电子装置的主板上的示例的示意性截面图；
图9是示出扇出型半导体封装件的示例的示意性截面图；
图10是示出沿线I-I'截取的图9中的扇出型半导体封装件的示意性截面平面图；
图11至图13是示出制造图9中的扇出型半导体封装件的工艺的示图；
图14是示出扇出型半导体封装件的另一示例的示意性截面图；
图15和图16是示出制造图14中的扇出型半导体封装件的工艺的示意图；
图17是示出扇出型半导体封装件的另一示例的示意性截面图；以及
图18至图20是示出制造图17中的扇出型半导体封装件的工艺的示意图。
具体实施方式
在下文中，将参照附图描述本公开的示例性实施例。
在附图中，为了描述清楚，元件的形状、尺寸等可被夸大或被简略示出。
电子装置
图1是示出电子装置系统的示例的示意性框图。
参照图1，电子装置1000可将主板1010容纳在其中。主板1010可包括物理连接或者电连接到其的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可通过各种信号线1090连接到以下将描述的其他组件。
芯片相关组件1020可包括：存储器芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等；以及逻辑芯片，诸如模拟数字转换器(ADC)、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，而是还可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。
网络相关组件1030可包括根据诸如以下的协议操作的组件：无线保真(Wi-Fi)(电工电子工程师协会(IEEE)802.11族等)、全球微波接入互操作性(WiMAX)(IEEE 802.16族等)、IEEE 802.20、长期演进(LTE)、演进数据最优化(Ev-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+
(HSDPA+)、高速上行链路分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通信系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、蓝牙、3G协议、4G协议和5G协议以及在上述协议之后指定的任意其他无线协议和有线协议。然而，网络相关组件1030不限于此，而是还可包括根据各种其他无线标准或协议或者有线标准或协议操作的组件。此外，网络相关组件1030可与上述芯片相关组件1020一起彼此组合。
其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，而是还可包括用于各种其他目的的无源组件等。此外，其他组件1040可与上述芯片相关组件1020或网络相关组件1030一起彼此组合。
根据电子装置1000的类型，电子装置1000可包括可物理连接或电连接到主板1010或者可不物理连接或电连接到主板1010的其他组件。这些其他组件可包括例如相机1050、天线1060、显示器1070、电池1080、音频编解码器(未示出)、视频编解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如，硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字通用光盘(DVD)驱动器(未示出)等。然而，这些其他组件不限于此，而是还可根据电子装置1000的类型等而包括用于各种目的的其他组件。
电子装置1000可以是智能电话、个人数字助理(PDA)、数字摄像机、数码相机、网络系统、计算机、监视器、平板PC、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，而可以是处理数据的任意其他电子装置。
图2是示出电子装置的示例的示意性透视图。
参照图2，半导体封装件可在如上所述的各种电子装置1000中用于各种目的。例如，母板1110可容纳在智能电话1100的主体1101中，并且各种电子组件1120可物理连接或者电连接到母板1110。此外，可物理连接或电连接到母板1110或者可不物理连接或电连接到母板1110的其他组件(诸如，相机模块1130)可容纳在主体1101中。电子组件1120中的一些可以是芯片相关组件，例如，半导体封装件1121，但不限于此。电子装置不必限于智能电话1100，而可以是如上所述的其他电子装置。
半导体封装件
通常，半导体芯片中集成了大量的微电子电路。然而，半导体芯片本身可能无法用作成品的半导体产品，并且可能会由于外部的物理冲击或者化学冲击而损坏。因此，半导体芯片本身可能不会被使用，而半导体芯片可被封装并且在封装的状态下在电子装置等中使用。
这里，就电连接而言，由于半导体芯片和电子装置的主板之间的电路宽度存在差异，因此需要半导体封装。详细地，半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距非常细小，而在电子装置中使用的主板的组件安装焊盘的尺寸和主板的组件安装焊盘之间的间距显著大于半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距。因此，可能难以将半导体芯片直接安装在主板上，并且需要用于缓解半导体芯片和主板之间的电路宽度的差异的封装技术。
通过封装技术制造的半导体封装件可根据其结构和目的而分为扇入型半导体封装件和扇出型半导体封装件。
将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。
扇入型半导体封装件
图3A和图3B是示出扇入型半导体封装件在封装工艺之前和封装工艺之后的状态的示意性截面图。
图4是示出封装扇入型半导体封装件的工艺的示意性截面图。
参照图3A至图4，半导体芯片2220可以是例如处于裸态的集成电路(IC)，并且包括：主体2221，包括硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接焊盘2222，形成在主体2221的一个表面上，并且包括诸如铝(Al)等的导电材料；以及诸如氧化物层、氮化物层等的钝化层2223，形成在主体2221的一个表面上并且覆盖连接焊盘2222的至少部分。在这种情况下，由于连接焊盘2222会非常小，因此可能难以将集成电路(IC)安装在中等尺寸等级的印刷电路板(PCB)以及电子装置的主板等上。
因此，根据半导体芯片2220的尺寸，可在半导体芯片2220上形成连接构件2240，以使连接焊盘2222重新分布。连接构件2240可通过如下步骤形成：使用诸如感光介电(PID)树脂的绝缘材料在半导体芯片2220上形成绝缘层2241，形成使连接焊盘2222敞开的通路孔2243h，然后形成布线图案2242和过孔2243。然后，可形成保护连接构件2240的钝化层2250，可形成开口2251，并且可形成凸块下金属层2260等。也就是说，可通过一系列工艺制造包括例如半导体芯片2220、连接构件2240、钝化层2250和凸块下金属层2260的扇入型半导体封装件2200。
如上所述，扇入型半导体封装件可具有半导体芯片的所有的连接焊盘(例如，输入/输出(I/O)端子)设置在半导体芯片的内部的封装件形式，可具有优异的电特性，并且可按照低成本生产。因此，安装在智能电话中的许多元件已经按照扇入型半导体封装件形式来制造。详细地，安装在智能电话中的许多元件已经被开发为在具有紧凑的尺寸的同时实现快速的信号传输。
然而，在扇入型半导体封装件中，由于所有的I/O端子需要设置在半导体芯片的内部，因此扇入型半导体封装件具有很大的空间局限性。因此，难以将此结构应用于具有大量的I/O端子的半导体芯片或者具有紧凑尺寸的半导体芯片。此外，由于上述缺点，可能无法在电子装置的主板上直接安装和使用扇入型半导体封装件。原因是：即使半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距通过重新分布工艺被增大，半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距也不足以将扇入型半导体封装件直接安装在电子装置的主板上。
图5是示出扇入型半导体封装件安装在球栅阵列(BGA)基板上并且最终安装在电子装置的主板上的示例的示意性截面图。
图6是示出扇入型半导体封装件嵌在球栅阵列(BGA)基板内并且最终安装在电子装置的主板上的示例的示意性截面图。
参照图5和图6，在扇入型半导体封装件2200中，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过BGA基板2301重新分布，并且在扇入型半导体封装件2200安装在BGA基板2301上的状态下，扇入型半导体封装件2200可最终安装在电子装置的主板2500上。在这种情况下，焊球2270等可通过底部填充树脂2280等固定，并且半导体芯片2220的外侧可利用模制材料2290等覆盖。可选地，扇入型半导体封装件2200可嵌在单独的BGA基板2302中，在扇入型半导体封装件2200嵌在BGA基板2302内的状态下，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过BGA基板2302重新分布，并且扇入型半导体封装件2200可最终安装在电子装置的主板2500上。
如上所述，可能难以在电子装置的主板上直接安装和使用扇入型半导体封装件。因此，扇入型半导体封装件可安装在单独的BGA基板上然后通过封装工艺安装在电子装置的主板上，或者可在扇入型半导体封装件嵌在BGA基板内的状态下在电子装置的主板上安装和使用扇入型半导体封装件。
扇出型半导体封装件
图7是示出扇出型半导体封装件的示意性截面图。
参照图7，在扇出型半导体封装件2100中，例如，半导体芯片2120的外侧可通过包封剂2130保护，并且半导体芯片2120的连接焊盘2122可通过连接构件2140重新分布到半导体芯片2120的外部。在这种情况下，钝化层2150还可形成在连接构件2140上，并且凸块下金属层2160还可形成在钝化层2150的开口中。焊球2170还可形成在凸块下金属层2160上。半导体芯片2120可以是包括主体2121、连接焊盘2122、钝化层(未示出)等的集成电路(IC)。连接构件2140可包括：绝缘层2141；重新分布层2142，形成在绝缘层2141上；以及过孔2143，使连接焊盘2122和重新分布层2142彼此电连接。
如上所述，扇出型半导体封装件可具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件重新分布并且设置在半导体芯片的外部的形式。如上所述，在扇入型半导体封装件中，半导体芯片的所有的I/O端子需要设置在半导体芯片的内部。因此，当减小半导体芯片的尺寸时，球的尺寸和节距需要减小，使得在扇入型半导体封装件中可能无法使用标准化的球布局。另一方面，如上所述，扇出型半导体封装件具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件重新分布并且设置在半导体芯片的外部的形式。因此，即使在半导体芯片的尺寸减小的情况下，在扇出型半导体封装件中仍可按照原样使用标准化的球布局，使得扇出型半导体封装件可在不使用单独的BGA基板的情况下安装在电子装置的主板上，如下所述。
图8是示出扇出型半导体封装件安装在电子装置的主板上的示例的示意性截面图。
参照图8，扇出型半导体封装件2100可通过焊球2170等安装在电子装置的主板2500上。也就是说，如上所述，扇出型半导体封装件2100包括连接构件2140，连接构件2140形成在半导体芯片2120上并且能够使连接焊盘2122重新分布到半导体芯片2120的尺寸的外部的扇出区域，使得可在扇出型半导体封装件2100中按照原样使用标准化的球布局。结果，扇出型半导体封装件2100可在不使用单独的BGA基板等的情况下安装在电子装置的主板2500上。
如上所述，由于扇出型半导体封装件可在不使用单独的BGA基板的情况下安装在电子装置的主板上，因此扇出型半导体封装件可按照比使用BGA基板的扇入型半导体封装件的厚度小的厚度实现。因此，扇出型半导体封装件可被小型化和纤薄化。此外，扇出型半导体封装件具有优异的热特性和电特性，使得其特别适合于移动产品。因此，扇出型半导体封装件可按照比使用印刷电路板(PCB)的普通的层叠封装(POP)类型的形式更紧凑的形式实现，并且可解决由于翘曲现象的发生而引起的问题。
另外，扇出型半导体封装指的是如上所述的用于将半导体芯片安装在电子装置的主板等上并且保护半导体芯片免受外部冲击的影响的封装技术，并且是与诸如BGA基板的印刷电路板(PCB)等(具有与扇出型半导体封装件的规格、用途等不同的规格、用途等，并且具有嵌入其中的扇入型半导体封装件)的概念不同的概念。
在下面的描述中，将参照附图描述一种扇出型半导体封装件，其中，可使用包括具有封堵形式的凹入部的框架来设置半导体芯片，使得可省略形成金属柱的工艺和研磨金属柱的工艺。
图9是示出扇出型半导体封装件的示例的示意性截面图。
图10是示出沿线I-I'截取的图9中的扇出型半导体封装件的示意性截面平面图。
参照附图，根据示例性实施例的扇出型半导体封装件100A可包括：框架110，包括彼此电连接的多个布线层112a、112b、112c和112d，并且具有凹入部110H和通孔115H，凹入部110H具有设置在凹入部的底表面上的阻挡层112aM，通孔115H至少贯穿阻挡层112aM；半导体芯片120，具有设置有连接焊盘122的有效表面和与有效表面相对的无效表面，并且设置在凹入部110H中使得无效表面与阻挡层112aM相对；包封剂130，覆盖框架110的至少部分和半导体芯片120的无效表面的至少部分，并且填充凹入部110H的至少一部分；以及互连结构140，设置在框架110和半导体芯片120的有效表面上，并且包括电连接到多个布线层112a、112b、112c和112d以及连接焊盘122的重新分布层142。半导体芯片120可设置在凹入部110H中并与阻挡层112aM间隔开预定距离。
为了采用具有凹入部(具有封堵形式)的框架，将半导体芯片设置在凹入部中并且包封半导体芯片，以及在半导体芯片上形成连接构件，可能需要预先在半导体芯片的连接焊盘上形成金属柱等。在这种情况下，在使用包封剂包封半导体芯片之后可能需要研磨工艺。这是因为可能需要使金属柱从包封剂暴露并且将金属柱的高度差异构造为恒定。然而，当进行研磨工艺时，平面度可能不是恒定的，并且在一些情况下，可能产生金属毛刺或异物，或者可能在包封剂中产生裂纹。此外，可能在包封剂与金属焊盘之间产生间隙。此外，当进行研磨工艺时，会需要测量金属柱的剩余厚度，并且为此，会需要高价的测量装置。当使用高价的测量装置时，如果装置没有正确设置，则会由于过度研磨而发生缺陷。
在根据示例性实施例的扇出型半导体封装件100A中，至少贯穿阻挡层112aM的通孔115H可形成在框架110中，使得通孔115H连接到凹入部110H。例如，通孔115H也可贯穿覆盖框架110的阻挡层112aM、积聚绝缘层111b的区域。因此，可通过通孔115H设置包封剂130。此外，半导体芯片120可与设置在凹入部110H的底表面上的阻挡层112aM间隔开。例如，当半导体芯片120的有效表面和框架110的最上方的布线层112d附着到载体、带等以彼此共面时，可通过通孔115H从框架110的下部设置包封剂130，使得在没有单独的研磨工艺的情况下，形成有互连结构140的整个表面、框架110的最上方的布线层112d的上表面、包封剂130的上表面和半导体芯片120的有效表面可变得彼此共面。因此，可不需要形成金属柱的单独工艺以及研磨工艺。因此，可解决上述问题。
在下面的描述中，将更详细地描述包括在根据示例性实施例的扇出型半导体封装件100A中的元件。
框架110可根据框架110的特定材料来改善扇出型半导体封装件100A的刚性，并且可确保包封剂130的厚度等的一致性。此外，由于框架110包括布线层112a、112b、112c和112d以及连接过孔层113a、113b和113c，因此框架110可用作上部电互连结构和下部电互连结构。此外，由于框架110包括设置在低于半导体芯片120的无效表面的位置的第三布线层112c，因此在没有形成背侧布线层的单独的工艺的情况下，可设置半导体芯片120的背侧布线层。换句话说，布线层112a、112b、112c和112d中的一个可设置在低于阻挡层112aM的位置。
框架110可具有凹入部110H(具有封堵形式)，凹入部110H可通过使用阻挡层112aM作为阻挡件来形成。半导体芯片120可设置在阻挡层112aM上使得无效表面与阻挡层112aM间隔开，并且可通过包封剂130固定。凹入部110H可通过喷砂工艺形成，这将在稍后描述，并且在这种情况下，凹入部110H的截面可具有锥形形状。换句话说，凹入部110H的壁可相对于阻挡层112aM具有预定的斜率。在这种情况下，还可简化对准半导体芯片120的工艺，这可提高良率。
框架110可包括阻挡层112aM和贯穿覆盖阻挡层112aM的积聚绝缘层111b的通孔115H。在示例性实施例中，通孔115H可填充有包封剂130。通孔115H可连接到凹入部110H，因此，可通过通孔115H使用包封剂130。在附图中，为了便于描述，仅示出一个通孔115H，但其示例性实施例不限于此。如果需要，可设置多个通孔115H。此外，除了圆形形状之外，通孔115H可实现为具有其他各种形状。
框架110可包括：芯绝缘层111a；第一布线层112a和第二布线层112b，分别设置在芯绝缘层111a的下表面和上表面上；第一积聚绝缘层111b，设置在芯绝缘层111a的下表面上并且覆盖第一布线层112a；第三布线层112c，设置在第一积聚绝缘层111b上；第二积聚绝缘层111c，设置在芯绝缘层111a的上表面上并且覆盖第二布线层112b；以及第四布线层112d，设置在第二积聚绝缘层111c上。框架110还可包括：第一连接过孔层113a，贯穿芯绝缘层111a并且使第一布线层112a和第二布线层112b彼此电连接；第二连接过孔层113b，贯穿第一积聚绝缘层111b并且使第一布线层112a和第三布线层112c彼此电连接；以及第三连接过孔层113c，贯穿第二积聚绝缘层111c并且使第二布线层112b和第四布线层112d彼此电连接。
框架110中的第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d可彼此电连接，并且可通过互连结构140的重新分布层142分别电连接到连接焊盘122。凹入部110H可贯穿芯绝缘层111a和第二积聚绝缘层111c，但是可不贯穿第一积聚绝缘层111b。然而，通孔115H可贯穿第一积聚绝缘层111b和阻挡层112aM，并且可连接到凹入部110H。阻挡层112aM可设置在芯绝缘层111a的下表面上并且可被第一积聚绝缘层111b覆盖。第一积聚绝缘层111b、第二积聚绝缘层111c、布线层112c和112d以及连接过孔层113b和113c可具有比附图中所示的层数更多的层数，并且可具有关于芯绝缘层111a对称的形式。
阻挡层112aM可以是包括诸如铜(Cu)等的金属的金属层。可选地，阻挡层112aM可包括在喷砂工艺中具有比金属的蚀刻速率低的蚀刻速率的材料。例如，干膜光刻胶可用作阻挡层112aM。当阻挡层112aM是金属层时，阻挡层112aM可用作接地，并且在这种情况下，阻挡层112aM可电连接到布线层112a、112b、112和112dc中的至少一个的接地。阻挡层112aM的下表面可被第一积聚绝缘层111b覆盖，并且上表面的至少一部分可通过凹入部110H敞开。阻挡层112aM可构造为使得通过凹入部110H从芯绝缘层111a敞开的区域的厚度可小于未通过凹入部110H从芯绝缘层111a敞开的边缘区域的厚度。这是因为在喷砂工艺期间可部分地去除阻挡层112aM的敞开的区域。
可使用绝缘材料作为绝缘层111a、111b和111c的材料。例如，绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或者浸有无机填料以及诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料的树脂(诸如，半固化片、ABF(Ajinomoto Build up Film)、FR-4、双马来酰亚胺三嗪(BT)等)。当使用诸如包括玻璃纤维的半固化片等的具有高的刚性的材料时，框架110可用作用于控制扇出型半导体封装件100A的翘曲的支撑构件。
芯绝缘层111a的厚度可大于第一积聚绝缘层111b和第二积聚绝缘层111c的厚度。芯绝缘层111a可具有相对大的厚度以保持刚性，并且可采用第一积聚绝缘层111b和第二积聚绝缘层111c以形成更多数量的布线层112c和112d。芯绝缘层111a可包括与第一积聚绝缘层111b和第二积聚绝缘层111c的绝缘材料不同的绝缘材料。例如，可使用具有相对大的厚度的覆铜层压板(CCL)膜来实现芯绝缘层111a，并且可使用具有相对小的厚度的半固化片或者ABF来实现第一积聚绝缘层111b和第二积聚绝缘层111c，但其示例性实施例不限于此。类似地，贯穿芯绝缘层111a的第一连接过孔层113a的直径可大于贯穿第一积聚绝缘层111b的第二连接过孔113b的直径和贯穿第二积聚绝缘层111c的第三连接过孔层113c的直径。
布线层112a、112b、112c和112d可与重新分布层142一起使半导体芯片120的连接焊盘122重新分布。布线层112a、112b、112c和112d的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。布线层112a、112b、112c和112d可根据相应层的设计执行各种功能。例如，布线层112a、112b、112c和112d可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。例如，信号(S)图案可包括除了接地(GND)图案、电力(PWR)图案等之外的诸如数据信号图案的各种信号图案。布线层112a、112b、112c和112d还可包括各种焊盘图案。
布线层112a、112b、112c和112d的厚度可大于连接构件140的重新分布层142的厚度。框架110的厚度可大于半导体芯片120的厚度，因此，布线层112a、112b、112c和112d可具有更大的尺寸。连接构件140的重新分布层142可具有相对较小的尺寸以减小重新分布层142的厚度。
连接过孔层113a、113b和113c可电连接形成在不同层中的布线层112a、112b、112c和112d，并且因此可在框架110中形成电路径。可使用金属材料作为连接过孔层113a、113b和113c的材料。连接过孔层113a、113b和113c也可利用金属材料形成。连接过孔层113a、113b和113c可利用金属材料进行填充，或者金属材料可沿通路孔的壁形成。第一连接过孔层113a可具有呈圆柱形形状或呈沙漏截面形状的截面。第二连接过孔层113b和第三连接过孔层113c可具有相对于芯绝缘层111a在相反的方向上逐渐变细的锥形形状的截面。
半导体芯片120可以是在一个芯片中集成数百到数百万个器件的集成电路(IC)。例如，半导体芯片120可以是诸如中央处理器(例如，CPU)、图形处理器(例如，GPU)、现场可编程门阵列(FPGA)、数字信号处理器、密码处理器、微处理器、微控制器等的处理器芯片(具体地，例如，应用处理器(AP))，但半导体芯片120的示例不限于此。半导体芯片120可以是诸如其他类型的易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存等的存储器芯片，或者可以是诸如模拟数字转换器或专用IC(ASIC)的逻辑芯片。
可基于有效晶圆形成半导体芯片120。主体121的基体材料可以是硅(Si)、锗(Ge)、砷化镓(GaAs)等。可在主体121上形成各种电路。设置在主体121的有效表面上的连接焊盘122可使半导体芯片120电连接到其他组件，并且可利用诸如铝(Al)、铜(Cu)等的金属材料形成，而不限于此。可在主体121的有效表面上形成诸如氧化物层、氮化物层等的使连接焊盘122敞开的钝化膜123，并且钝化膜123可以是利用氧化物层和氮化物层形成的双层。钝化膜123可具有构造为使连接焊盘122的至少一部分敞开的开口(未示出)。如果需要，还可在其他位置设置绝缘膜(未示出)。半导体芯片120可以是裸片，或者可以是在半导体芯片120的有效表面上形成绝缘层(未示出)、重新分布层(未示出)和凸块(未示出)等的封装的芯片。
在半导体芯片120中，设置有连接焊盘122的表面可以是有效表面，并且与有效表面相对的表面可以是无效表面。例如，当半导体芯片120具有裸片形式时，钝化膜123的表面可以是有效表面，并且主体121的与形成有钝化膜123的表面相对的表面可以是无效表面。在这种情况下，当确定半导体芯片120的有效表面与其他元件之间的位置关系时，可相对于钝化膜123的覆盖连接焊盘122的区域的最上方的表面来确定该位置关系。
包封剂130可覆盖框架110的至少部分和半导体芯片120的无效表面，并且可填充凹入部110H的至少一部分。此外，在示例性实施例中，包封剂130可填充通孔115H的至少一部分。包封剂130的材料可不限于任何具体材料。例如，包封剂130的材料可以是绝缘材料，并且绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或者浸有无机填料以及诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料的树脂(诸如，半固化片、ABF(Ajinomoto Build up Film)、FR-4、双马来酰亚胺三嗪(BT)等)。如果需要，也可使用感光包封剂(PIE)树脂。
多个布线层112a、112b、112c和112d中与互连结构140接触的最上方的布线层112d的表面、包封剂130的与互连结构140接触的表面以及半导体芯片120的与互连结构140接触的有效表面可彼此共面。因此，互连结构140可在不使用单独的研磨工艺的情况下形成在这样的彼此共面的表面上。
连接构件140可使半导体芯片120的连接焊盘122重新分布，并且可使框架110的布线层112a、112b、112c和112d电连接到半导体芯片120的连接焊盘122。具有各种功能的数个至数百个连接焊盘122可通过连接构件140重新分布，并且可根据相应功能通过电互连结构170物理连接和/或电连接到外部实体。互连结构140可包括：绝缘层141，设置在上述彼此共面的表面上；重新分布层142，设置在绝缘层141上；以及连接过孔143，贯穿绝缘层141并且使重新分布层142连接到最上方的布线层112d和连接焊盘122。类似地，还可重复地设置绝缘层141、重新分布层142和连接过孔143。
绝缘层141的材料可以是绝缘材料，并且绝缘材料可以是除了上述绝缘材料之外的诸如PID树脂的感光绝缘材料。换句话说，绝缘层141可以是感光绝缘层。当绝缘层是感光的时，绝缘层141可具有显著减小的厚度，并且可容易地实现连接过孔143的细小的节距。绝缘层141可以是包括绝缘树脂和无机填料的感光绝缘层。当绝缘层141具有多个层时，层的材料可以是相同的，或者如果需要，可以是不同的。
重新分布层142可使连接焊盘122大体上重新分布，并且重新分布层142的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金等的金属材料。重新分布层142可根据相应层的设计执行各种功能。例如，重新分布层142可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。信号(S)图案可包括除了接地(GND)图案、电力(PWR)图案等之外的诸如数据信号图案等的各种信号图案。重新分布层142还可包括各种焊盘图案。
连接过孔143可使形成在不同层中的重新分布层142、第四布线层112d和连接焊盘122等彼此电连接，并且因此可在扇出型半导体封装件100A中形成电路径。连接过孔143可用作用于信号的过孔、用于接地的过孔、用于电力的过孔等。连接过孔143的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金等的金属材料。连接过孔143可以是填充有金属材料的填充型，或者可以是金属材料沿着通路孔的壁形成的共形型。连接过孔143可具有呈锥形形状等的截面。使第四布线层112d和重新分布层142连接的连接过孔143以及使连接焊盘122和重新分布层142连接的连接过孔143可具有大体上相同的高度。换句话说，绝缘层141可形成在上述彼此共面的表面上，因此，连接过孔143可具有大体相同的高度。当半导体芯片120是裸片时，连接过孔143可与连接焊盘122物理接触。
第一钝化层151可以是附加元件，并且可保护互连结构140免受外部物理损坏和化学损坏等。第一钝化层151可设置在互连结构140上。互连结构140可具有构造为使互连结构140的最上方的重新分布层142的至少一部分敞开的开口151h。开口151h可被设置为位于第一钝化层151上的数十至数百个开口151h。第一钝化层151的材料可不限于任何具体材料。例如，可使用绝缘材料，并且例如，绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或者浸有无机填料以及诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料的树脂(诸如，半固化片、ABF(AjinomotoBuild up Film)、FR-4、双马来酰亚胺三嗪(BT)等)，或者可使用阻焊剂。
第二钝化层152可以是附加元件，并且可保护互连结构140免受外部物理损坏和化学损坏等。第二钝化层152可设置在与设置有框架110的互连结构140的部分相对的位置。第二钝化层152可具有构造为使框架110的最下方的布线层112c的至少一部分敞开的开口152h。开口152h可被设置为位于第二钝化层152上的数十至数百个开口152h。第二钝化层152的材料可不限于任何具体材料。例如，可使用绝缘材料，并且绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或者浸有无机填料以及诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料的树脂(诸如，半固化片、ABF(Ajinomoto Build up Film)、FR-4、双马来酰亚胺三嗪(BT)等)，或者可使用阻焊剂。当设置第二钝化层152时，通孔115H也可贯穿第二钝化层152，并且通孔115H的贯穿第二钝化层152的区域可具有填充有包封剂130的至少一部分。
凸块下金属层160可以是附加元件，并且可提高电互连结构170的连接可靠性，从而提高扇出型半导体封装件100A的板级可靠性。凸块下金属层160可连接到互连结构140的通过第一钝化层151的开口151h敞开的最上方的重新分布层142。凸块下金属层160可使用公知的金属材料通过金属化方法形成，但方法的示例不限于此。
电互连结构170可以是附加元件，并且可使扇出型半导体封装件100A物理连接和/或电连接到外部实体。例如，扇出型半导体封装件100A可通过电互连结构170安装在电子装置的主板上。电互连结构170可利用具有低熔点的金属(例如，诸如焊料的包括锡(Sn)的材料)形成，但电互连结构170的材料不限于此。电互连结构170可以是焊盘、焊球、引脚等。电互连结构170可利用多层或单层形成。当电互连结构170利用多个层形成时，电互连结构170可包括铜(Cu)柱或焊料，并且当电互连结构170利用单层形成时，电互连结构170可包括锡-银焊料或铜(Cu)。然而，电互连结构170的示例可不限于此。
电互连结构170的数量、间隙的尺寸、布置形式等可不限于任何具体示例，并且可根据设计而变化。例如，根据连接焊盘122的数量，电互连结构170的数量可以是数十至数千，或者可高于或低于数十至数千。当电互连结构170是焊球时，电互连结构170可覆盖凸块下金属层160的延伸到第一钝化层151的一个表面上的侧表面，并且因此可提高连接可靠性。
电互连结构170中的至少一个可设置在扇出区域中。扇出区域可以是超出设置有半导体芯片120的区域的区域。与扇入型封装件相比，扇出型封装件可具有改善的可靠性，可实现多个I/O端子，并且可容易地实现3D互连。此外，与球栅阵列(BGA)封装件、栅格阵列(LGA)封装件等相比，扇出型封装件可具有显著减小的厚度，并且可具有成本竞争力。
尽管未示出，但是如果需要，可在凹入部110H的壁上形成金属薄膜，以散热和/或屏蔽电磁波。此外，如果需要，可在凹入部110H中设置执行相同功能或不同功能的多个半导体芯片120。此外，如果需要，可在凹入部110H中设置诸如电感器、电容器等的单独的无源组件。此外，如果需要，例如，可在第一钝化层151和第二钝化层152的表面上设置包括诸如电感器、电容器等的无源组件的表面安装(SMT)组件。
图11至图13是示出制造图9中的扇出型半导体封装件的工艺的示图。
参照图11，可制备框架110。可预先在阻挡层112aM上形成初步的通孔115H'。可通过如下步骤制备框架110：可使用覆铜层压板(CCL)制备芯绝缘层111a，可使用公知的镀覆工艺在芯绝缘层111a上形成第一布线层112a和第二布线层112b、阻挡层112aM以及第一连接过孔层113a，可在芯绝缘层111a的两个表面上形成第一积聚绝缘层111b和第二积聚绝缘层111c，可通过层叠半固化片或ABF并且执行固化工艺形成第一积聚绝缘层111b和第二积聚绝缘层111c，以及可使用公知的镀覆工艺在第一积聚绝缘层111b和第二积聚绝缘层111c上形成第三布线层112c和第四布线层112d以及第二连接过孔层113b和第三连接过孔层113c。覆盖第四布线层112d的干膜250可附着到通过一系列工艺制备的框架110上。第二钝化层152形成在其上的载体210可附着到框架110的下部，使得第三布线层112c被埋设在第二钝化层152中。载体210可包括依次层叠的芯层(未示出)、金属层(未示出)、释放层(未示出)、金属层(未示出)。
参照图12，可使用喷砂等形成贯穿芯绝缘层111a和第二积聚绝缘层111c的凹入部110H。阻挡层112aM可在喷砂工艺中用作止挡件。当喷砂工艺继续时，可对第一积聚绝缘层111b和第二钝化层152的通过阻挡层112aM暴露的部分进行喷砂，并且可通过喷砂工艺去除第一积聚绝缘层111b和第二钝化层152的通过阻挡层112aM暴露的部分。因此，第一积聚绝缘层111b和第二钝化层152可被形成在阻挡层112aM中的初步的通孔115H'贯穿，并且可形成通孔115H。在这种情况下，载体210的金属层(未示出)可用作止挡件。可去除干膜250。可将半导体芯片120设置在凹入部110H中，同时将半导体芯片120的有效表面附着到带220。当半导体芯片120附着到带220时，无效表面可与阻挡层112aM间隔开。带220还可附着到框架110的最上方的布线层112d。可分离载体210。在分离载体210之后，金属层(未示出)可保留在第二钝化层152的下表面上。
参照图13，可通过通孔115H并且通过半导体芯片120的无效表面与阻挡层112aM之间的间隙注入包封剂130来包封半导体芯片120。可分离带220。如果需要，可通过执行研磨工艺等来去除覆盖第二钝化层152的下表面的包封剂130，并且当形成互连结构140、第一钝化层151、凸块下金属层160和电互连结构170时，可制造扇出型半导体封装件100A。可通过重复执行通过涂覆PID形成绝缘层141、形成光刻过孔以及形成重新分布层142和连接过孔143的工艺来形成互连结构140。可通过层压第一钝化层151的前体并且执行固化工艺，或者通过在涂覆工艺之后执行固化工艺来形成第一钝化层151，可通过金属化工艺形成凸块下金属层160，并且可在涂覆焊料等之后通过回流焊工艺形成电互连结构170。
其他元件的描述可与参照图9和图10描述的描述相同，因此，将不重复其详细描述。
图14是示出扇出型半导体封装件的另一示例的示意性截面图。
参照附图，与扇出型半导体封装件100A相比，在根据另一示例性实施例的扇出型半导体封装件100B中，可不设置第二钝化层152，而是包封剂130可设置在框架110的与设置有互连结构140的部分相对的下部中并且覆盖框架110。换句话说，包封剂130可从通孔115H延伸到框架110的下部。在这种情况下，可省略研磨框架110的下部中的包封剂130的工艺，并且也可省略上述的层叠载体210的工艺。包封剂130可覆盖第三布线层112c(最下方的布线层)，并且可具有构造为使第三布线层112c的至少一部分敞开的开口130h。
其他元件的描述可与参照图9至图13描述的描述相同，因此，将不重复其详细描述。
图15和图16是示出制造图14中的扇出型半导体封装件的工艺的示意图。
参照图15，可制备框架110。可预先在阻挡层112aM上形成初步的通孔115H'。可将覆盖第四布线层112d的干膜250附着到框架110上。可使用喷砂法形成贯穿芯绝缘层111a和第二积聚绝缘层111c的凹入部110H。在这种情况下，阻挡层112aM可用作阻挡件。此外，第一积聚绝缘层111b可被形成在阻挡层112aM上的初步的通孔115H'贯穿，并且可相应地形成通孔115H。
参照图16，可去除干膜250。可将半导体芯片120设置在凹入部110H中，同时将半导体芯片120的有效表面附着到带220。当半导体芯片120附着到带220时，无效表面可与阻挡层112aM间隔开。可将带220附着到框架110的最上方的布线层112d。可通过通孔115H和通过半导体芯片120的无效表面与阻挡层112aM之间的间隙注入包封剂130来包封半导体芯片120。包封剂130可形成为覆盖框架110的下部，即，可形成为埋设第三布线层112c。可分离带220。可形成互连结构140、第一钝化层151、凸块下金属层160和电互连结构170，并且可形成开口130h，因此可制造根据示例性实施例的扇出型半导体封装件100B。
其他元件的描述可与参照图9至图14描述的描述相同，因此，将不重复其详细描述。
图17是示出扇出型半导体封装件的另一示例的示意性截面图。
参照附图，在根据另一示例性实施例的扇出型半导体封装件100C中，通孔115H可具有填充有金属材料而不是包封剂130的至少一部分，并且因此，可形成金属层115。金属层可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。通孔115H可延伸以贯穿半导体芯片120的无效表面与阻挡层112aM之间的包封剂130，并且可使半导体芯片120的无效表面敞开，并且可利用金属层115(金属材料)填充贯穿半导体芯片120的无效表面与阻挡层112aM之间的包封剂130的区域的至少一部分。结果，金属层115可与半导体芯片120的无效表面物理接触。包封剂130可设置在框架110的与设置有互连结构140的一部分相对的下部，并且可覆盖框架110，并且金属层115(金属材料)可从通孔115H延伸以覆盖包封剂130的覆盖框架110的与设置有互连结构140的一部分相对的下部的区域。如上所述，金属层115可形成为填充有金属材料的通孔115H，并且如果需要，金属层115可进一步延伸，从而实现改善的散热效果和改善的微波屏蔽效果。
其他元件的描述可与参照图9至图16描述的描述相同，因此，将不重复其详细描述。
图18至图20是示出制造图17中的扇出型半导体封装件的工艺的示意图。
参照图18，可制备框架110，并且可预先在阻挡层112aM上形成初步的通孔115H'。可将覆盖第四布线层112d的干膜250附着到框架110上。可使用喷砂法形成贯穿芯绝缘层111a和第二积聚绝缘层111c的凹入部110H。在这种情况下，阻挡层112aM可用作阻挡件。此外，第一积聚绝缘层111b可被形成在阻挡层112aM上的初步的通孔115H'贯穿，并且因此，可形成通孔115H。
参照图19，可去除干膜250。可将半导体芯片120设置在凹入部110H中，同时可将半导体芯片120的有效表面附着到带220。当半导体芯片120附着到带220时，无效表面可与阻挡层112aM间隔开。带220可附着到框架110的最上方的布线层112d。可通过通孔115H和半导体芯片120的无效表面与阻挡层112aM之间的间隙注入包封剂130来包封半导体芯片120。包封剂130可形成为覆盖框架的下部，即，可形成为埋设第三布线层112c。
参照图20，可通过在半导体芯片120的无效表面的下部处理包封剂130来延伸通孔115H。延伸的通孔115H可使半导体芯片120的无效表面敞开。如果包封剂130包括PIE，则可通过曝光和显影更容易地处理包封剂130。可在通过延伸的通孔115H敞开的无效表面、凹入部110H的壁和包封剂130的下部上形成诸如钛(Ti)层或铜(Cu)层的种子层，可使用铜(Cu)电镀工艺等在种子层上形成镀层，并且可形成金属层115。可分离带220。可形成互连结构140、第一钝化层151、凸块下金属层160和电互连结构170，因此可制造扇出型半导体封装件100C。
其他元件的描述可与参照图9至图17描述的描述相同，因此，将不重复其详细描述。
根据前述示例性实施例，可提供一种扇出型半导体封装件，该扇出型半导体封装件被构造为使得可使用包括具有封堵形式的凹入部的框架设置半导体芯片，从而可省略形成金属柱的工艺和研磨金属柱的工艺。
在示例性实施例中，表述“共面”可表示元件可位于完全相同的高度上，但是也可表示元件可由于研磨工艺等的结果而位于大体上相同的高度上。
在示例性实施例中，为了便于描述，关于附图中的截面，术语“下侧”、“下部”、“下表面”等可用于指示面向下的方向，术语“上侧”、“上部”、“上表面”等可用于指示与上面的方向相反的方向。为了便于描述，这些术语可如上定义，并且示例性实施例的权利范围不具体限于上面的术语。
在示例性实施例中，术语“连接”可不仅指的是“直接连接”，而且包括通过粘合层等方式的“间接连接”。此外，术语“电连接”可包括元件“物理连接”的情况和元件“没有物理连接”的情况两者。此外，术语“第一”、“第二”等可用于将一个元件与另一元件区分开，并且可不限制与元件相关的顺序和/或重要性或其他。在一些情况下，在不脱离示例性实施例的权利范围的情况下，第一元件可被称为第二元件，并且类似地，第二元件可被称为第一元件。
在示例性实施例中，术语“示例性实施例”可不指一个相同的示例性实施例，而是可被提供以用于描述和强调每个示例性实施例的不同的独特特征。可实现以上提出的示例性实施例，并且不排除与其他示例性实施例的特征组合的可能性。例如，除非另外说明，否则即使在一个示例性实施例中描述的特征没有在另一示例性实施例中描述，该描述也可被理解为与另一示例性实施例相关。
示例性实施例中使用的术语仅用于描述示例性实施例，并不意图限制本公开。除非另有说明，否则单数术语也包括复数形式。
尽管以上已经示出和描述了示例性实施例，但是对本领域技术人员将明显的是，在不脱离由所附权利要求限定的本发明的范围的情况下，可进行修改和变型。

Claims (16)

1.一种扇出型半导体封装件，包括：
框架，包括彼此电连接的多个布线层，并且具有凹入部和通孔，所述凹入部具有设置在所述凹入部的底表面上的阻挡层，所述通孔贯穿所述阻挡层；
半导体芯片，具有设置有连接焊盘的有效表面和与所述有效表面相对的无效表面，并且设置在所述凹入部中使得所述无效表面与所述阻挡层相对；
包封剂，覆盖所述框架的至少部分和所述半导体芯片的所述无效表面的至少部分，并且填充所述凹入部的至少一部分；以及
互连结构，设置在所述框架和所述半导体芯片的所述有效表面上，并且包括电连接到所述多个布线层和所述连接焊盘的重新分布层,
其中，所述多个布线层中与所述互连结构接触的布线层的表面、所述包封剂的与所述互连结构接触的表面以及所述半导体芯片的与所述互连结构接触的所述有效表面在共面表面上彼此共面。
2.如权利要求1所述的扇出型半导体封装件，其中，所述无效表面与所述阻挡层以预定距离间隔开。
3.如权利要求2所述的扇出型半导体封装件，其中，所述包封剂填充在所述阻挡层与所述无效表面之间的由所述预定距离限定的空间。
4.如权利要求1所述的扇出型半导体封装件，其中，所述互连结构包括：绝缘层，设置在所述共面表面上；所述重新分布层，设置在所述绝缘层上；第一连接过孔，贯穿所述绝缘层并且使所述重新分布层电连接到所述多个布线层；以及第二连接过孔，贯穿所述绝缘层并且将使所述重新分布层电连接到所述连接焊盘，并且所述第一连接过孔和所述第二连接过孔具有相同的高度。
5.如权利要求4所述的扇出型半导体封装件，其中，所述连接焊盘与所述第二连接过孔物理接触。
6.如权利要求1所述的扇出型半导体封装件，
其中，所述框架包括：芯绝缘层；第一积聚绝缘层，具有一层或更多层，设置在所述芯绝缘层的一部分上，并且覆盖所述阻挡层；以及第二积聚绝缘层，具有一层或更多层并且设置在所述芯绝缘层的另一部分上，
其中，所述通孔贯穿所述第一积聚绝缘层，并且所述芯绝缘层的厚度大于所述第一积聚绝缘层的厚度和所述第二积聚绝缘层的厚度。
7.如权利要求6所述的扇出型半导体封装件，
其中，所述框架还包括：第一连接过孔层，贯穿所述芯绝缘层；第二连接过孔层，具有一层或更多层并且分别贯穿具有一层或更多层的所述第一积聚绝缘层；以及第三连接过孔层，具有一层或更多层并且分别贯穿具有一层或更多层的所述第二积聚绝缘层，
其中，所述多个布线层通过所述第一连接过孔层至所述第三连接过孔层彼此电连接，并且所述第二连接过孔层的连接过孔和所述第三连接过孔层的连接过孔在相反方向上逐渐变细。
8.如权利要求1所述的扇出型半导体封装件，其中，所述通孔具有填充有所述包封剂的至少一部分。
9.如权利要求8所述的扇出型半导体封装件，所述扇出型半导体封装件还包括：
钝化层，设置在所述框架的与设置有所述互连结构的位置相对的位置，
其中，所述通孔延伸以贯穿所述钝化层，并且所述通孔的贯穿所述钝化层的区域具有填充有所述包封剂的至少一部分。
10.如权利要求8所述的扇出型半导体封装件，其中，所述包封剂从所述通孔延伸以覆盖所述框架的与设置有所述互连结构的位置相对的部分。
11.如权利要求1所述的扇出型半导体封装件，其中，所述通孔具有填充有金属材料的至少一部分。
12.如权利要求11所述的扇出型半导体封装件，其中，所述通孔延伸以贯穿所述半导体芯片的所述无效表面与所述阻挡层之间的包封剂，使得所述半导体芯片的所述无效表面被敞开，所述通孔的贯穿所述半导体芯片的所述无效表面与所述阻挡层之间的所述包封剂的区域具有填充有所述金属材料的至少一部分，并且所述金属材料与所述半导体芯片的所述无效表面物理接触。
13.如权利要求11所述的扇出型半导体封装件，其中，所述包封剂覆盖所述框架的与设置有所述互连结构的位置相对的部分，并且所述金属材料从所述通孔延伸以覆盖所述包封剂的覆盖与设置有所述互连结构的位置相对的部分的区域。
14.如权利要求1所述的扇出型半导体封装件，其中，所述凹入部具有倾斜的壁。
15.如权利要求1所述的扇出型半导体封装件，其中，所述阻挡层是金属层。
16.如权利要求1所述的扇出型半导体封装件，其中，所述多个布线层中的至少一层设置在低于所述阻挡层的位置。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102513086B1 (ko) * 2018-10-01 2023-03-23 삼성전자주식회사 반도체 패키지
US20200211980A1 (en) * 2018-12-27 2020-07-02 Powertech Technology Inc. Fan-out package with warpage reduction and manufacturing method thereof
KR102595865B1 (ko) * 2019-03-04 2023-10-30 삼성전자주식회사 하이브리드 인터포저를 갖는 반도체 패키지
US11201110B2 (en) * 2019-07-31 2021-12-14 Advanced Semiconductor Engineering, Inc. Semiconductor device package with conductive pillars and method for manufacturing the same
KR20210076583A (ko) * 2019-12-16 2021-06-24 삼성전기주식회사 전자부품 내장기판
KR20210131477A (ko) * 2020-04-23 2021-11-03 삼성전자주식회사 반도체 장치
US11824031B2 (en) * 2020-06-10 2023-11-21 Advanced Semiconductor Engineering, Inc. Semiconductor package structure with dielectric structure covering upper surface of chip
US20220084914A1 (en) * 2020-09-16 2022-03-17 Advanced Semiconductor Engineering, Inc. Semiconductor package structure
EP4276887A1 (en) * 2022-05-13 2023-11-15 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Ic substrate with support structure and functional inlays therein

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001274034A (ja) * 2000-01-20 2001-10-05 Shinko Electric Ind Co Ltd 電子部品パッケージ
CN106997870A (zh) * 2016-01-26 2017-08-01 珠海越亚封装基板技术股份有限公司 新型嵌入式封装
CN107230666A (zh) * 2016-03-25 2017-10-03 三星电机株式会社 扇出型半导体封装件
CN107887360A (zh) * 2016-09-29 2018-04-06 三星电机株式会社 扇出型半导体封装件
TW201814857A (zh) * 2016-09-21 2018-04-16 南韓商三星電子股份有限公司 扇出型半導體封裝
TW201820568A (zh) * 2016-11-17 2018-06-01 三星電機股份有限公司 扇出型半導體封裝

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS591991A (ja) 1982-06-25 1984-01-07 Babcock Hitachi Kk ヒ−トパイプ
KR101346485B1 (ko) * 2011-12-29 2014-01-10 주식회사 네패스 반도체 패키지 및 그 제조 방법
JP5901991B2 (ja) * 2012-02-20 2016-04-13 新光電気工業株式会社 電子部品パッケージ及びその製造方法
CN105023900A (zh) * 2015-08-11 2015-11-04 华天科技（昆山）电子有限公司 埋入硅基板扇出型封装结构及其制造方法
KR101982049B1 (ko) * 2016-11-23 2019-05-24 삼성전기주식회사 팬-아웃 반도체 패키지

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001274034A (ja) * 2000-01-20 2001-10-05 Shinko Electric Ind Co Ltd 電子部品パッケージ
CN106997870A (zh) * 2016-01-26 2017-08-01 珠海越亚封装基板技术股份有限公司 新型嵌入式封装
CN107230666A (zh) * 2016-03-25 2017-10-03 三星电机株式会社 扇出型半导体封装件
TW201814857A (zh) * 2016-09-21 2018-04-16 南韓商三星電子股份有限公司 扇出型半導體封裝
CN107887360A (zh) * 2016-09-29 2018-04-06 三星电机株式会社 扇出型半导体封装件
TW201820568A (zh) * 2016-11-17 2018-06-01 三星電機股份有限公司 扇出型半導體封裝

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