CN110867418B - 扇出型半导体封装件 - Google Patents

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Abstract

本公开提供了一种扇出型半导体封装件，所述扇出型半导体封装件包括：框架，包括布线层和虚设层，并且具有凹入部，凹入部的底表面上设置有阻挡层；半导体芯片，设置在凹入部中，使得无效表面与阻挡层相对；第一互连结构，设置在连接焊盘上；第二互连结构，设置在最外层的布线层上；虚设结构，设置在虚设层上；包封剂，包封框架的至少一部分、半导体芯片的至少一部分、第一互连结构的至少一部分、第二互连结构的至少一部分和虚设结构的至少一部分，并且填充凹入部的至少一部分；以及连接构件，设置在框架和半导体芯片的有效表面上，并且包括电连接到第一金属凸块和第二金属凸块的重新分布层。虚设结构具有倾斜的侧表面。

Description

扇出型半导体封装件
本申请要求于2018年8月28日在韩国知识产权局提交的第10-2018-0101264号韩国专利申请的优先权的权益，所述韩国专利申请的公开内容通过引用被全部包含于此。
技术领域
本公开涉及一种半导体封装件，并且更具体地，涉及一种电互连结构可延伸到设置有半导体芯片的区域的外部的扇出型半导体封装件。
背景技术
半导体芯片技术的主要趋势之一是减小组件的尺寸。因此，在半导体封装件的领域中，随着小尺寸化的半导体芯片的消耗的增加，已经需要半导体封装件在实现多个引脚的同时具有减小的尺寸。
满足以上需求的半导体封装件是扇出型半导体封装件。在扇出型半导体封装件中，连接端子重新分布到设置有半导体芯片的区域的外部，使得半导体可在实现多个引脚的同时具有减小的尺寸。
发明内容
本公开的一方面提供一种扇出型半导体封装件，在所述扇出型半导体封装件中，可使用包括具有盲形式的凹入部的框架来设置半导体芯片，因此，当使用磨削工艺时，可测量将框架的布线和/或半导体芯片的连接焊盘电连接到重新分布层的互连结构的剩余厚度。
本公开的另一方面提供一种扇出型半导体封装件，在所述扇出型半导体封装件中，具有倾斜的侧表面的虚设结构或互连结构可设置在框架的最外面的部分中。
根据本公开的一方面，一种扇出型半导体封装件包括：框架，包括多个布线层和虚设层，所述多个布线层彼此电连接，所述虚设层设置在与所述多个布线层中的最外层的布线层的高度相同的高度上，并且所述框架具有凹入部，所述凹入部的底表面上设置有阻挡层；半导体芯片，具有设置有连接焊盘的有效表面和与所述有效表面相对的无效表面，并且所述半导体芯片设置在所述凹入部中，使得所述无效表面与所述阻挡层相对；第一互连结构，设置在所述连接焊盘上；第二互连结构，设置在所述最外层的布线层上；虚设结构，设置在所述虚设层上；包封剂，包封所述框架的至少一部分、所述半导体芯片的至少一部分、所述第一互连结构的至少一部分、所述第二互连结构的至少一部分和所述虚设结构的至少部分，并且填充所述凹入部的至少一部分；以及连接构件，设置在所述框架和所述半导体芯片的所述有效表面上，并且包括电连接到第一金属凸块和第二金属凸块的重新分布层。所述虚设结构具有倾斜的侧表面。
根据本公开的另一方面，一种扇出型半导体封装件包括：框架，包括彼此电连接的多个布线层，并且具有凹入部，所述凹入部的底表面上设置有阻挡层；半导体芯片，具有设置有连接焊盘的有效表面和与所述有效表面相对的无效表面，并且所述半导体芯片设置在所述凹入部中，使得所述无效表面与所述阻挡层相对；第一互连结构，设置在所述连接焊盘上；第二互连结构，设置在所述多个布线层中的最上层的布线层中的至少一个图案上；第三互连结构，设置在所述多个布线层中的所述最上层的布线层中的至少另一图案上；包封剂，包封所述框架的至少一部分、所述半导体芯片的至少一部分、所述第一互连结构的至少一部分至所述第三互连结构的至少一部分，并且填充所述凹入部的至少一部分；以及连接构件，设置在所述框架和所述半导体芯片的所述有效表面上，并且包括电连接到第一金属凸块和第二金属凸块的重新分布层。所述第三互连结构的侧表面的斜率比所述第二互连结构的侧表面的斜率大。
附图说明
通过下面结合附图进行的详细描述，本公开的以上和其他方面、特征和优点将被更清楚地理解，在附图中：
图1是示出电子装置系统的示例的示意性框图；
图2是示出电子装置的示例的示意性透视图；
图3A和图3B是示出扇入型半导体封装件在封装工艺之前和封装工艺之后的状态的示意性截面图；
图4是示出封装扇入型半导体封装件的工艺的示意性截面图；
图5是示出扇入型半导体封装件安装在球栅阵列(BGA)基板上并且最终安装在电子装置的主板上的示例的示意性截面图；
图6是示出扇入型半导体封装件嵌入在BGA基板中并且最终安装在电子装置的主板上的示例的示意性截面图；
图7是示出扇出型半导体封装件的示意性截面图；
图8是示出扇出型半导体封装件安装在电子装置的主板上的示例的示意性截面图；
图9是示出扇出型半导体封装件的示例的示意性截面图；
图10是示出沿着线I-I′截取的图9中的扇出型半导体封装件的示意性截面平面图；
图11至图17是示出制造图9中的扇出型半导体封装件的工艺的示图；以及
图18是示出扇出型半导体封装件的另一示例的示意性截面图。
具体实施方式
在下文中，将参照附图描述本公开的示例性实施例。
在附图中，为了清楚地描述，可夸大或简要示出元件的形状、尺寸等。
电子装置
图1是示出电子装置系统的示例的示意性框图。
参照图1，电子装置1000可将主板1010容纳在其中。主板1010可包括物理连接或者电连接到其的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可通过各种信号线1090连接到以下将描述的其他组件。
芯片相关组件1020可包括：存储器芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等；以及逻辑芯片，诸如模拟数字转换器(ADC)、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，而是还可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。
网络相关组件1030可包括被指定为根据诸如以下的协议操作的组件：无线保真(Wi-Fi)(电工电子工程师协会(IEEE)802.11族等)、全球微波接入互操作性(WiMAX)(IEEE802.16族等)、IEEE 802.20、长期演进(LTE)、演进数据最优化(Ev-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+(HSDPA+)、高速上行链路分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通信系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、蓝牙、3G协议、4G协议和5G协议以及在上述协议之后指定的任意其他无线协议和有线协议。然而，网络相关组件1030不限于此，而是还可包括被指定为根据各种其他无线标准或协议或者有线标准或协议操作的组件。此外，网络相关组件1030可与上述芯片相关组件1020一起彼此组合。
其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，而还可包括用于各种其他目的的无源组件等。此外，其他组件1040可与上述芯片相关组件1020或网络相关组件1030一起彼此组合。
根据电子装置1000的类型，电子装置1000可包括可物理连接或电连接到主板1010或者可不物理连接或电连接到主板1010的其他组件。这些其他组件可包括例如相机1050、天线1060、显示器1070、电池1080、音频编解码器(未示出)、视频编解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如，硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字通用光盘(DVD)驱动器(未示出)等。然而，这些其他组件不限于此，而是还可根据电子装置1000的类型等而包括用于各种目的的其他组件。
电子装置1000可以是智能电话、个人数字助理(PDA)、数字摄像机、数码相机、网络系统、计算机、监视器、平板PC、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，而可以是处理数据的任意其他电子装置。
图2是示出电子装置的示例的示意性透视图。
参照图2，半导体封装件可在如上所述的各种电子装置1000中用于各种目的。例如，母板1110可容纳在智能电话1100的主体1101中，并且各种电子组件1120可物理连接或者电连接到母板1110。另外，可物理连接或电连接到母板1110或者可不物理连接或电连接到母板1110的其他组件(诸如，相机模块1130)可容纳在主体1101中。电子组件1120中的一些可以是芯片相关组件(例如，半导体封装件1121)，但不限于此。电子装置不必然地限于智能电话1100，而可以是如上所述的其他电子装置。
半导体封装件
通常，半导体芯片中集成了大量的微电子电路。然而，半导体芯片本身可能无法用作成品的半导体产品，并且可能会由于外部的物理冲击或者化学冲击而损坏。因此，半导体芯片本身可不被使用，而是可被封装并且在封装状态下在电子装置等中使用。
这里，就电连接而言，由于半导体芯片和电子装置的主板之间的电路宽度的差异的存在而需要半导体封装。详细地，半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距非常细小，而在电子装置中使用主板的组件安装焊盘的尺寸和主板的组件安装焊盘之间的间距显著大于半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距。因此，会难以将半导体芯片直接安装在主板上，并且需要用于缓解半导体芯片和主板之间的电路宽度的差异的封装技术。
通过封装技术制造的半导体封装件可根据其结构和目的而分为扇入型半导体封装件和扇出型半导体封装件。
将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。
扇入型半导体封装件
图3A和图3B是示出扇入型半导体封装件在封装工艺之前和封装工艺之后的状态的示意性截面图。
图4是示出封装扇入型半导体封装件的工艺的示意性截面图。
参照图3A至图4，半导体芯片2220可以是例如处于裸态的集成电路(IC)，并且包括：主体2221，包括硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接焊盘2222，形成在主体2221的一个表面上，并包括诸如铝(Al)等的导电材料；以及诸如氧化物层、氮化物层等的钝化层2223，形成在主体2221的一个表面上并且覆盖连接焊盘2222的至少一部分。在这种情况下，由于连接焊盘2222可能非常小，因此会难以将集成电路(IC)安装在中等尺寸的印刷电路板(PCB)以及电子装置的主板等上。
因此，根据半导体芯片2220的尺寸，可在半导体芯片2220上形成连接构件2240，以使连接焊盘2222重新分布。连接构件2240可通过如下步骤形成：使用诸如感光介电(PID)树脂的绝缘材料在半导体芯片2220上形成绝缘层2241，形成使连接焊盘2222敞开的通路孔2243h，然后形成布线图案2242和过孔2243。然后，可形成保护连接构件2240的钝化层2250，可形成开口2251，并且可形成凸块下金属层2260等。也就是说，可通过一系列工艺制造包括例如半导体芯片2220、连接构件2240、钝化层2250和凸块下金属层2260的扇入型半导体封装件2200。
如上所述，扇入型半导体封装件可具有半导体芯片的所有的连接焊盘(例如，输入/输出(I/O)端子)设置在半导体芯片的内部的封装件形式，可具有优异的电特性，并且可按照低成本生产。因此，安装在智能电话中的许多元件已经按照扇入型半导体封装件形式来制造。详细地，安装在智能电话中的许多元件已经被开发为在具有紧凑的尺寸的同时实现快速的信号传输。
然而，在扇入型半导体封装件中，由于所有的I/O端子需要设置在半导体芯片的内部，因此扇入型半导体封装件具有显著的空间局限性。因此，难以将此结构应用于具有大量的I/O端子的半导体芯片或者具有紧凑的尺寸的半导体芯片。另外，由于上述缺点，可能无法在电子装置的主板上直接安装和使用扇入型半导体封装件。原因是：尽管半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距通过重新分布工艺被增大，但是半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距仍不足以将扇入型半导体封装件直接安装在电子装置的主板上。
图5是示出扇入型半导体封装件安装在球栅阵列(BGA)基板上并且最终安装在电子装置的主板上的示例的示意性截面图。
图6是示出扇入型半导体封装件嵌入在球栅阵列(BGA)基板中并且最终安装在电子装置的主板上的示例的示意性截面图。
参照图5和图6，在扇入型半导体封装件2200中，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过BGA基板2301重新分布，并且在扇入型半导体封装件2200安装在BGA基板2301上的状态下，扇入型半导体封装件2200可最终安装在电子装置的主板2500上。在这种情况下，焊球2270等可通过底部填充树脂2280等固定，并且半导体芯片2220的外侧可利用模制材料2290等覆盖。可选地，扇入型半导体封装件2200可嵌入在单独的BGA基板2302中，在扇入型半导体封装件2200嵌入在BGA基板2302中的状态下，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过BGA基板2302重新分布，并且扇入型半导体封装件2200可最终安装在电子装置的主板2500上。
如上所述，会难以在电子装置的主板上直接安装和使用扇入型半导体封装件。因此，扇入型半导体封装件可安装在单独的BGA基板上然后通过封装工艺安装在电子装置的主板上，或者可在扇入型半导体封装件嵌入在BGA基板中的状态下在电子装置的主板上安装和使用扇入型半导体封装件。
扇出型半导体封装件
图7是示出扇出型半导体封装件的示意性截面图。
参照图7，在扇出型半导体封装件2100中，例如，半导体芯片2120的外侧可通过包封剂2130保护，并且半导体芯片2120的连接焊盘2122可通过连接构件2140重新分布到半导体芯片2120的外部。在这种情况下，还可在连接构件2140上形成钝化层2150，并且还可在钝化层2150的开口中形成凸块下金属层2160。还可在凸块下金属层2160上形成焊球2170。半导体芯片2120可以是包括主体2121、连接焊盘2122、钝化层(未示出)等的集成电路(IC)。连接构件2140可包括：绝缘层2141；重新分布层2142，形成在绝缘层2141上；及过孔2143，使连接焊盘2122和重新分布层2142彼此电连接。
如上所述，扇出型半导体封装件可具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件重新分布并且设置在半导体芯片的外部的形式。如上所述，在扇入型半导体封装件中，半导体芯片的所有的I/O端子需要设置在半导体芯片的内部。因此，当半导体芯片的尺寸减小时，球的尺寸和节距需要减小，使得在扇入型半导体封装件中可能无法使用标准化的球布局。另一方面，如上所述，扇出型半导体封装件具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件重新分布并且设置在半导体芯片的外部的形式。因此，即使在半导体芯片的尺寸减小的情况下，在扇出型半导体封装件中仍可按照原样使用标准化的球布局，使得扇出型半导体封装件可在不使用单独的BGA基板的情况下安装在电子装置的主板上，如下所述。
图8是示出扇出型半导体封装件安装在电子装置的主板上的示例的示意性截面图。
参照图8，扇出型半导体封装件2100可通过焊球2170等安装在电子装置的主板2500上。也就是说，如上所述，扇出型半导体封装件2100包括连接构件2140，连接构件2140形成在半导体芯片2120上并且能够使连接焊盘2122重新分布到位于半导体芯片2120的尺寸的外部的扇出区域，使得可在扇出型半导体封装件2100中按照原样使用标准化的球布局。结果，扇出型半导体封装件2100可在不使用单独的BGA基板等的情况下安装在电子装置的主板2500上。
如上所述，由于扇出型半导体封装件可在不使用单独的BGA基板的情况下安装在电子装置的主板上，因此扇出型半导体封装件可按照比使用BGA基板的扇入型半导体封装件的厚度小的厚度实现。因此，扇出型半导体封装件可被小型化和纤薄化。另外，扇出型半导体封装件具有优异的热特性和电特性，使得其特别适合于移动产品。因此，扇出型半导体封装件可按照比使用印刷电路板(PCB)的普通的层叠封装(POP)类型的形式更紧凑的形式实现，并且可解决由于翘曲现象的发生而引起的问题。
另外，扇出型半导体封装指的是如上所述的用于将半导体芯片安装在电子装置的主板等上并且保护半导体芯片免受外部冲击的影响的封装技术，并且是与诸如BGA基板的印刷电路板(PCB)等(具有与扇出型半导体封装件的规格、用途等不同的规格、用途等，并且具有嵌入其中的扇入型半导体封装件)的概念不同的概念。
在下面的描述中，将参照附图描述扇出型半导体封装件，在扇出型半导体封装件中，可使用包括具有盲形式(blind form)的凹入部的框架设置半导体芯片，因此，当使用磨削工艺(grinding process)时，可测量将框架的布线和/或半导体芯片的连接焊盘电连接到重新分布层的互连结构的剩余厚度。
图9是示出扇出型半导体封装件的示例的示意性截面图。
图10是沿着线I-I′截取的图9中的扇出型半导体封装件的示意性截面平面图。
参照附图，根据示例性实施例的扇出型半导体封装件100A可包括：框架110，包括多个绝缘层111a、111b和111c、多个布线层112a、112b、112c和112d、多个连接过孔层113a、113b和113c以及虚设层112dM，虚设层112dM设置在与多个布线层112a、112b、112c和112d中的最外层的布线层112d的高度相同的高度上，并且框架110具有凹入部110H，凹入部110H包括设置在凹入部110H的底表面上的阻挡层112aM；半导体芯片120，具有设置有连接焊盘120P的有效表面和与有效表面相对的无效表面，并且设置在凹入部110H中，使得无效表面与阻挡层112aM相对；第一互连结构120B，设置在连接焊盘120P上；第二互连结构112B，设置在最外层的布线层112d上；虚设结构112T，设置在虚设层112dM上；包封剂130，覆盖框架110的至少一部分、半导体芯片120的至少一部分、第一互连结构120B的至少一部分、第二互连结构112B的至少一部分和虚设结构112T的至少一部分，并且填充凹入部110H的至少一部分；以及连接构件140，设置在框架110和半导体芯片120的有效表面上并且包括重新分布层142a、142b和142c，重新分布层142a、142b和142c电连接到第一金属凸块和第二金属凸块以及第一互连结构120B和第二互连结构112B。虚设结构112T可具有相对于虚设层112dM的上表面倾斜的侧表面。
另外，为了使用具有盲形式的凹入部的框架来将半导体芯片设置在凹入部中并包封半导体芯片以及为了在半导体芯片上形成连接构件，可能有必要预先在半导体芯片的连接焊盘上形成金属柱等。在这种情况下，为了制成用于形成包括重新分布层的连接构件的平坦表面，磨削工艺会是必要的。为了使金属柱暴露并且将金属柱的高度的差异配置为恒定，磨削工艺会是必要的。然而，当进行磨削工艺时，可能有必要测量金属柱的剩余厚度，并且应使用相对昂贵的测量装置来测量剩余厚度。此外，即使在使用昂贵的测量装置时，如果不适当地设置测量装置，也会由于过度磨削而发生缺陷。
根据示例性实施例的扇出型半导体封装件100A可包括诸如金属柱的互连结构120B和112B，并且还可包括虚设结构112T，虚设结构112T具有倾斜的侧表面，使得虚设结构112T的厚度在磨削工艺期间向下减小。由于虚设结构112T具有如上所述的锥形形状，因此在磨削工艺期间虚设结构112T在平面图中的尺寸可根据虚设结构112T的剩余厚度而不断变化。例如，在截面图中，虚设结构112T可具有倒梯形形状，因此，虚设结构112T在磨削工艺期间被磨削得越多，剩余虚设结构112T在平面图中的磨削表面(即，被磨削而暴露的表面)的尺寸越小。因此，如果预先将根据虚设结构112T的厚度确定的尺寸作为参考，则可在不使用昂贵的测量装置或复杂的设置的情况下测量位于近似高度上的互连结构120B和112B的剩余厚度。
在下面的描述中，将更详细地描述包括在扇出型半导体封装件100A中的元件。
框架110可根据框架110的特定材料来提高扇出型半导体封装件100A的刚性，并且可确保包封剂130的厚度的一致性等。此外，由于框架110包括布线层112a、112b、112c和112d以及连接过孔层113a、113b和113c，因此框架110可用作上电连接构件和下电连接构件。此外，由于框架110包括设置在比半导体芯片120的无效表面低的位置的第三布线层112c，因此可在不使用用于形成背面布线层的单独的工艺的情况下设置用于半导体芯片120的背面布线层。换句话说，布线层112a、112b、112c和112d中的一个布线层可设置在比阻挡层112aM的位置低的位置。
框架110可具有凹入部110H，凹入部110H具有可通过使用作为阻挡件的阻挡层112aM形成的盲形式。半导体芯片120可附着到阻挡层112aM，使得半导体芯片120的无效表面通过公知的附着构件125(诸如，裸片附着膜(DAF))附着到阻挡层112aM。凹入部110H可通过喷砂工艺形成(这将在稍后描述)，并且在这种情况下，凹入部110H的截面可具有锥形形状。换句话说，凹入部110H的壁可相对于阻挡层112aM具有特定斜率。在这种情况下，可进一步简化对齐半导体芯片120的工艺，这可提高良率。
框架110可包括：芯绝缘层111a；第一布线层112a和第二布线层112b，分别设置在芯绝缘层111a的下表面和上表面上；第一积层绝缘层111b，设置在芯绝缘层111a的下表面上并且覆盖第一布线层112a；第三布线层112c设置在第一积层绝缘层111b上；第二积层绝缘层111c，设置在芯绝缘层111a的上表面上并且覆盖第二布线层112b；以及第四布线层112d和虚设层112dM，设置在第二积层绝缘层111c上。框架110还可包括：第一连接过孔层113a，贯穿芯绝缘层111a并且使第一布线层112a和第二布线层112b彼此电连接；第二连接过孔层113b，贯穿第一积层绝缘层111b并且使第一布线层112a与第三布线层112c彼此电连接；以及第三连接过孔层113c，贯穿第二积层绝缘层111c并且使第二布线层112b和第四布线层112d彼此电连接。
框架110中的第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d可彼此电连接，并且可分别电连接到连接焊盘120P。凹入部110H可贯穿芯绝缘层111a和第二积层绝缘层111c，而可不贯穿第一积层绝缘层111b。阻挡层112aM可设置在芯绝缘层111a的下表面上，并且可被第一积层绝缘层111b覆盖。第一积层绝缘层111b、第二积层绝缘层111c、布线层112c和112d以及贯穿第一积层绝缘层111b的连接过孔层113b和贯穿第二积层绝缘层111c的连接过孔层113c可具有比附图中示出的层的数量大的层的数量，并且可具有关于芯绝缘层111a对称的形式。
阻挡层112aM可以是包括诸如铜(Cu)等的金属的金属层。可选地，阻挡层112aM可包括具有在喷砂工艺中比金属的蚀刻率低的蚀刻率的材料。例如，干膜光刻胶可用作阻挡层112aM。当阻挡层112aM是金属层时，阻挡层112aM可用作接地层，并且在这种情况下，阻挡层112aM可电连接到布线层112a、112b、112c和112d中的至少一个布线层的接地层。阻挡层112aM的下表面可被第一积层绝缘层111b覆盖，并且上表面的至少一部分可通过凹入部110H暴露。阻挡层112aM可被构造为使得通过凹入部110H从芯绝缘层111a暴露的区域的厚度可比未通过凹入部110H从芯绝缘层111a暴露的边缘区域的厚度小。这是因为，暴露部分在喷砂工艺期间可被部分地去除。
可使用绝缘材料作为绝缘层111a、111b和111c的材料。例如，绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或与无机填料一起浸在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的树脂(诸如，半固化片、ABF(AjinomotoBuild up Film)、FR-4、双马来酰亚胺三嗪(BT))等。当使用具有高的刚性的材料(诸如，包括玻璃纤维的半固化片等)时，框架110可被用作用于控制扇出型半导体封装件100A的翘曲的支撑构件。
芯绝缘层111a的厚度可比第一积层绝缘层111b的厚度和第二积层绝缘层111c的厚度大。芯绝缘层111a可具有相对大的厚度，以保持刚性，并且第一积层绝缘层111b和第二积层绝缘层111c可实现为形成较大数量的布线层112c和112d。芯绝缘层111a可包括与第一积层绝缘层111b的材料和第二积层绝缘层111c的材料不同的绝缘材料。例如，可使用具有相对大的厚度的覆铜层压板(CCL)膜来实现芯绝缘层111a，并且可使用具有相对小的厚度的半固化片或ABF来实现第一积层绝缘层111b和第二积层绝缘层111c，但它们的示例性实施例不限于此。类似地，贯穿芯绝缘层111a的第一连接过孔层113a的直径可比贯穿第一积层绝缘层111b的第二连接过孔层113b的直径和贯穿第二积层绝缘层111c的第三连接过孔层113c的直径大。
布线层112a、112b、112c和112d可以与重新分布层142a、142b和142c一起使半导体芯片120的连接焊盘120P重新分布。布线层112a、112b、112c和112d的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。布线层112a、112b、112c和112d可根据相应层的设计执行各种功能。例如，布线层112a、112b、112c和112d可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。例如，信号(S)图案可包括除接地(GND)图案、电力(PWR)图案等之外的各种信号图案(诸如，数据信号图案)。布线层112a、112b、112c和112d还可包括各种焊盘图案。
布线层112a、112b、112c和112d的厚度可比连接构件140的重新分布层142a、142b和142c的厚度大。框架110的厚度可比半导体芯片120的厚度大，因此，布线层112a、112b、112c和112d可具有较大的尺寸。连接构件140的重新分布层142a、142b和142c可具有相对较小的尺寸，以减小重新分布层142a、142b和142c的厚度。
虚设层112dM可设置在框架110的最上层的部分中，以实现虚设结构112T。虚设层112dM可以与框架110的最上层的布线层112d同时形成，并且可具有相同的厚度。虚设层112dM的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。换句话说，虚设层112dM可以是金属层(即，具有焊盘图案形式的金属层)。如果需要，虚设层112dM可用作接地层。在这种情况下，虚设层112dM和虚设结构112T可电连接到框架110的布线层112a、112b、112c和112d的接地层中的至少一个接地层。
连接过孔层113a、113b和113c可电连接形成在不同层上的布线层112a、112b、112c和112d，因此，可在框架110中形成电路径。可使用金属材料作为连接过孔层113a、113b和113c的材料。连接过孔层113a、113b和113c可使用金属材料填充，或者金属材料可沿着通路孔的壁形成。第一连接过孔层113a可具有圆柱形状或沙漏形状的截面。在这种情况下，第二连接过孔层113b和第三连接过孔层113c可具有相对于芯绝缘层111a呈沿相反方向的锥形的锥形形状的截面。
第二连接过孔层113b中的至少一个可连接到阻挡层112aM，并且可连接到第三布线层112c中的具有板形式的电力图案和/或接地图案。换句话说，第二连接过孔层113b中的至少一个可将阻挡层112aM连接到第三布线层112c中的具有板形式的电力图案和/或接地图案。在这种情况下，阻挡层112aM可以是金属层，并且可用作电力图案和/或接地图案。因此，通过半导体芯片120的无效表面辐射的热可发射到扇出型半导体封装件100A的电力部。
半导体芯片120可以是在一个芯片中集成数百至数百万的器件的集成电路(IC)。例如，半导体芯片120可以是诸如中央处理器(例如，CPU)、图形处理器(例如，GPU)、现场可编程门阵列(FPGA)、数字信号处理器、密码处理器、微处理器、微控制器等的处理器芯片(具体地，例如，应用处理器(AP))，但半导体芯片120的示例不限于此。半导体芯片120可以是诸如其他类型的易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存等的存储器，或者可以是模拟数字转换器或诸如专用IC(ASIC)的逻辑。
半导体芯片120可在晶圆的基础上形成。主体的基体材料可以是硅(Si)、锗(Ge)、砷化镓(GaAs)等。各种电路可形成在主体上。设置在主体的有效表面上的连接焊盘120P可将半导体芯片120电连接到其他组件，并且可利用金属材料(诸如，铝(Al)、铜(Cu)等)形成，而不限于此。使连接焊盘120P暴露的钝化膜(未示出)(诸如，氧化物层、氮化物层等)可形成在主体上，并且钝化膜(未示出)可以是利用氧化物层和氮化物层形成的双层。钝化膜(未示出)可具有使连接焊盘120P的至少一部分暴露的开口(未示出)。如果需要，还可在其他位置设置绝缘膜(未示出)。半导体芯片120可以是裸的裸片，或者可以是在半导体芯片120的有效表面上形成有绝缘层(未示出)、重新分布层(未示出)和凸块(未示出)等的封装的裸片。
第一互连结构120B可实现为将半导体芯片120的连接焊盘120P电连接到连接构件140的重新分布层142a、142b和142c。第一互连结构120B可以是金属杆或金属柱(诸如，铜杆或铜柱)，但是第一互连结构120B的示例不限于此。第一互连结构120B可具有近似竖直的侧表面。在这种情况下，第一互连结构120B的在磨削工艺中被磨削而暴露的上表面可保持大体上相同的面积。第一互连结构120B的数量可不局限于任何具体数量，而可根据连接焊盘120P的数量而改变。第一互连结构120B可通过连接构件140的一个第一连接过孔143a1连接到第一重新分布层142a。
第二互连结构112B可实现为将框架110的最上层的布线层112d电连接到连接构件140的重新分布层142a、142b和142c。第二互连结构112B还可以是金属柱(诸如，铜柱)，但是第二互连结构112B的示例不限于此。第二互连结构112B也可具有近似竖直的侧表面。在这种情况下，第二互连结构112B的在磨削工艺中被磨削而暴露的上表面可保持大体上相同的面积。第二互连结构112B的数量可不局限于任何具体数量，而可根据最上层的布线层112d中的图案的设计而改变。第二互连结构112B可通过连接构件140的另一第一连接过孔143a2连接到第一重新分布层142a。
虚设结构112T可设置在虚设层112dM上，虚设层112dM设置在框架110的最上方的部分中。虚设层112dM和虚设结构112T可设置在框架110的最外面的部分中，因此可最小地影响框架110的设计。虚设结构112T可至少与第一互连结构120B和第二互连结构112B电绝缘。虚设结构112T可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金等的金属材料。虚设结构112T可具有倾斜的侧表面。就虚设结构112T的形成而言或者就磨削工艺期间的剩余厚度的测量而言，可优选地将虚设结构112T的上表面的宽度构造为比下表面的宽度大。例如，虚设结构112T可具有成倒梯形形状的截面。虚设结构112T的上表面可以与连接构件140的绝缘材料接触。例如，虚设结构112T的上表面可被第一绝缘层141a覆盖。
虚设结构112T可包括：种子层112Ta，与虚设层112dM的表面和包封剂130接触，并且设置在虚设结构112T的侧表面和底表面上；以及导电层112Tb，设置在种子层112Ta上，并且填充由种子层112Ta形成的内部空间。例如，虚设结构112T可通过如下步骤形成：在包封剂130中形成使虚设层112dM的表面暴露的深的通路孔，使用阻挡件在虚设层112dM的表面上和深的通路孔的壁上形成种子层112Ta，通过镀覆工艺通过填充深的通路孔来形成导电层112Tb。种子层112Ta可以是利用铜(Cu)层形成的单层，或者可以是利用钛(Ti)层和铜(Cu)层形成的双层，但种子层112Ta的示例不限于此。导电层112Tb可以是利用铜(Cu)层形成的单层，但是导电层112Tb的示例不限于此。
包封剂130可覆盖框架110的至少一部分、半导体芯片120的至少一部分、第一互连结构120B和第二互连结构112B的至少一部分以及虚设结构112T的至少一部分，并且可填充凹入部110H的至少一部分。包封剂130的材料可不局限于任何具体材料。例如，包封剂130的材料可以是绝缘材料，并且绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或与无机填料一起浸在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的树脂(诸如，半固化片、ABF(Ajinomoto Buildup Film)、FR-4、双马来酰亚胺三嗪(BT))等。如果需要，还可使用感光包封剂(PIE)树脂。
包封剂130可填充第一互连结构120B、第二互连结构112B和虚设结构112T之间的空间，使得第一互连结构120B的上表面和第二互连结构112B的上表面以及虚设结构112T的上表面从包封剂130的上表面暴露。在这种情况下，第一互连结构120B的上表面和第二互连结构112B的上表面以及虚设结构112T的上表面可以与包封剂130的上表面共面。这是因为第一互连结构120B的上表面和第二互连结构112B的上表面以及虚设结构112T的上表面可以与包封剂130同时被磨削。因此，第二互连结构112B可具有与虚设结构112T的厚度相同的厚度。
连接构件140可使半导体芯片120的连接焊盘120P重新分布，并且可将框架110的布线层112a、112b、112c和112d电连接到半导体芯片120的连接焊盘120P。具有各种功能的数个至数百个的连接焊盘120P可通过连接构件140重新分布，并且可根据相应的功能通过电互连结构170物理连接到外部实体和/或电连接到外部实体。
连接构件140包括：第一绝缘层141a，设置在框架110、包封剂130和半导体芯片120的有效表面上；第一重新分布层142a，设置在第一绝缘层141a上；第一连接过孔143a1和143a2，贯穿第一绝缘层141a并且将第一重新分布层142a电连接到互连结构120B和112B；第二绝缘层141b，设置在第一绝缘层141a上并且覆盖第一重新分布层142a；第二重新分布层142b，设置在第二绝缘层141b上；第二连接过孔143b，贯穿第二绝缘层141b并且使第一重新分布层142a和第二重新分布层142b彼此电连接；第三绝缘层141c，设置在第二绝缘层141b上并且覆盖第二重新分布层142b；第三重新分布层142c，设置在第三绝缘层141c上；以及第三连接过孔143c，贯穿第三绝缘层141c并且使第二重新分布层142b和第三重新分布层142c彼此电连接。绝缘层、重新分布层和过孔可利用比在示例性实施例中描述的层的数量大的数量的层或比在示例性实施例中描述的层的数量小的数量的层形成。
绝缘层141a、141b和141c的材料可以是绝缘材料，并且绝缘材料可以是除了上述绝缘材料以外的感光绝缘材料(诸如，PID树脂)。换句话说，绝缘层141a、141b和141c可以是感光绝缘层。当绝缘层141a、141b和141c是感光的时，绝缘层141a、141b和141c可具有显著减小的厚度，并且可易于实现连接过孔143a1、143a2、143b和143c的精细的节距。绝缘层141a、141b和141c可以是包括绝缘树脂和无机填料的感光绝缘层。当绝缘层141a、141b和141c具有多层时，绝缘层141a、141b和141c的材料可以是相同的，或者如果需要，也可以是不同的。当绝缘层141a、141b和141c具有多层时，绝缘层141a、141b和141c可通过工艺彼此成为一体，使得绝缘层141a、141b和141c中的边界可以是不明显的。
重新分布层142a、142b和142c可使连接焊盘120P大体上重新分布，并且重新分布层142a、142b和142c的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金等的金属材料。重新分布层142a、142b和142c可根据相应层的设计执行各种功能。例如，重新分布层142a、142b和142c可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。信号(S)图案可包括除接地(GND)图案、电力(PWR)图案等之外的各种信号图案(诸如数据信号图案等)。重新分布层142a、142b和142c还可包括各种焊盘图案。
连接过孔143a1、143a2、143b和143c可使形成在不同层中的重新分布层142a、142b和142c、互连结构120B和112B等彼此电连接，因此可在扇出型半导体封装件100A中形成电路径。连接过孔143a1、143a2、143b和143c可用作用于信号的过孔、用于接地的过孔、用于电力的过孔等。连接过孔143a1、143a2、143b和143c的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金等的金属材料。连接过孔143a1、143a2、143b和143c可以是利用金属材料填充的填充型，或者可以是金属材料沿着通路孔的壁而形成的共形型。连接过孔143a1、143a2、143b和143c可具有呈锥形形状等的截面。一个第一连接过孔143a1可具有与另一第一连接过孔143a2的高度相同的高度。
第一钝化层151可以是附加元件，并且可保护连接构件140免受外部的物理损坏和化学损坏等。第一钝化层151可具有使连接构件140的最上层的重新分布层142c的至少一部分暴露的开口151h。在第一钝化层151中，可形成数个至数百个的开口151h。第一钝化层151的材料可不局限于任何具体材料。例如，第一钝化层151的材料可以是绝缘材料，并且绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或与无机填料一起浸在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的树脂(诸如，半固化片、ABF(Ajinomoto Build up Film)、FR-4、双马来酰亚胺三嗪(BT))等，或者可以是阻焊剂。
第二钝化层152可以是附加元件，并且可保护框架110免受外部的物理损坏和化学损坏等。第二钝化层152可具有使框架110的最下方的布线层112c的至少一部分暴露的开口152h。在第二钝化层152中，可形成数个至数百个开口152h。第二钝化层152的材料可不局限于任何具体材料。例如，第二钝化层152的材料可以是绝缘材料，并且绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或与无机填料一起浸在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的树脂(诸如，半固化片、ABF(Ajinomoto Build up Film)、FR-4、双马来酰亚胺三嗪(BT))等，或者可以是阻焊剂。
凸块下金属层160可以是附加元件，并且可改善电互连结构170的连接可靠性，从而改善扇出型半导体封装件100A的板级可靠性。凸块下金属层160可连接到连接构件140的最上层的重新分布层142c的通过第一钝化层151的开口151h暴露的部分。凸块下金属层160可通过使用公知的金属材料的金属化方法形成，但形成凸块下金属层160的方法的示例不限于此。
电互连结构170可以是附件元件，并且可将扇出型半导体封装件100A物理连接到外部实体和/或电连接到外部实体。例如，扇出型半导体封装件100A可通过电互连结构170安装在电子装置的主板上。电互连结构170可利用具有低熔点的金属(例如，诸如焊料的包括锡(Sn)的材料)形成，但电互连结构170的材料不限于此。电互连结构170可以是焊盘、焊球、引脚等。电互连结构170可利用多层或单层形成。当电互连结构170利用多层形成时，电互连结构170可包括铜(Cu)柱和焊料，并且当电互连结构170利用单层形成时，电互连结构170可包括锡-银焊料或铜(Cu)。然而，电互连结构170的示例可不限于此。
电互连结构170的数量、间距的尺寸、布置形式等可不局限于任何具体示例，并且可根据设计而改变。例如，电互连结构170的数量可根据连接焊盘120P的数量而被设置为数十至数千个，或者可高于数十至数千或者低于数十至数千。当电互连结构170是焊球时，电互连结构170可覆盖凸块下金属层160的延伸到第一钝化层151的一个表面上的侧表面，因此，连接可靠性可被改善。
电互连结构170中的至少一个可设置在扇出区域中。扇出区域可以是设置有半导体芯片120的区域之外的区域。与扇入型封装件相比，扇出型封装件可具有改善了的可靠性，并且可实现多个I/O端子，并且可易于实现3D互连。此外，与球栅阵列(BGA)封装件、栅格阵列(LGA)封装件等相比，扇出型封装件可具有显著减小的厚度，并且可具有成本竞争力。
尽管未示出，但是如果需要，可在凹入部110H的壁上形成金属薄膜，以便散热和/或屏蔽电磁波。此外，如果需要，可在凹入部110H中设置执行相同功能或不同功能的多个半导体芯片120。此外，如果需要，可在凹入部110H中设置单独的无源组件(诸如，电感器、电容器等)。此外，如果需要，例如，可在第一钝化层151的表面和第二钝化层152的表面上设置包括无源组件(诸如，电感器、电容器等)的表面安装技术(SMT)组件。
图11至图17是示出制造图9中示出的扇出型半导体封装件的工艺的示图。
参照图11，可使用覆铜层压板(CCL)等制备芯绝缘层111a，并且可使用公知的镀覆工艺在芯绝缘层111a上形成第一布线层112a和第二布线层112b、阻挡层112aM以及第一连接过孔层113a。可使用机械钻孔和/或激光钻孔等形成用于第一连接过孔层113a的通路孔。可在芯绝缘层111a的两个表面上形成第一积层绝缘层111b和第二积层绝缘层111c。第一积层绝缘层111b和第二积层绝缘层111c可通过层压半固化片或ABF并且执行固化工艺而形成。可使用公知的镀覆工艺在第一积层绝缘层111b上形成第三布线层112c，并且在第二积层绝缘层111c上形成第四布线层112d和虚设层112dM。还可使用机械钻孔和/或激光钻孔等形成用于第二连接过孔层113b的通路孔和用于第三连接过孔层113c的通路孔，并且可使用公知的镀覆工艺形成第二连接过孔层113b和第三连接过孔层113c。可在通过一系列的工艺制备的框架110的最上层的布线层112d上形成第二互连结构112B(诸如，铜杆或铜柱)。另外，根据工艺，第二互连结构112B可在形成凹入部110H之后形成。此外。第二钝化层152可附着到框架110的下部，并且包括绝缘层201和金属层202的载体膜200可附着到第二钝化层152上。
参照图12，可在框架110上层叠光刻胶膜270。可通过曝光和显影而在光刻胶膜270上形成使虚设层112dM的表面的至少一部分暴露的深的通路孔112Th，并且可通过镀覆工艺形成填充深的通路孔112Th的至少一部分的虚设结构112T。虚设结构112T可通过如下步骤形成：使用阻挡件在虚设层112dM的表面和深的通路孔112Th的壁上形成种子层112Ta，并且通过镀覆工艺填充深的通路孔112Th来形成导电层112Tb。优选地，虚设结构112T可具有与第二互连结构112B的高度近似的高度。可通过蚀刻工艺去除不必要的种子层112Ta等，并且可剥离光刻胶膜270。
参照图13，诸如DFR的干膜250可附着到框架110的上部上。可使用喷砂工艺等形成贯穿芯绝缘层111a和第二积层绝缘层111c的凹入部110H。阻挡层112aM可用作阻挡件。凹入部110H可通过喷砂工艺而具有呈锥形形状的截面。在形成凹入部110H之后，可去除干膜250。另外，根据工艺，可在形成凹入部110H之后形成虚设结构112T和第二互连结构112B。
参照图14，无效表面可被附着到阻挡层112aM，并且半导体芯片120可设置在凹入部110H中。为了附着无效表面，可使用公知的诸如裸片附着膜(DAF)的附着构件125。可在连接焊盘120P上形成第一互连结构120B(诸如，铜杆或铜柱)的状态下附着半导体芯片120。可选地，第一互连结构120B(诸如，铜杆或铜柱)可在附着半导体芯片120之后形成在连接焊盘120P上。可使用包封剂130覆盖框架110的至少一部分、半导体芯片120的至少一部分、第一互连结构120B和第二互连结构112B的至少一部分以及虚设结构112T的至少一部分，并且可使用包封剂130填充凹入部110H的至少一部分。包封剂130可通过层压ABF并执行固化工艺而形成。
参照图15，由于虚设结构112T具有锥形形状(如图中所示)，因此虚设结构112T的尺寸可根据图14中示出的厚度的位置a、b和c而改变。例如，虚设结构112T在截面图中可具有倒梯形形状，并且厚度越小，尺寸越小。因此，当预先将根据虚设结构112T的厚度确定的尺寸作为参考时，可在不使用昂贵的测量装置或复杂的设置的情况下测量位于近似高度上的互连结构120B和112B的剩余厚度。
参照图16，可对包封剂130执行磨削工艺，以使第一互连结构120B的上表面和第二互连结构112B的上表面以及虚设结构112T的上表面暴露。通过磨削工艺，包封剂130的上表面可变平坦，第一互连结构120B的上表面和第二互连结构112B的上表面以及虚设结构112T的上表面可从包封剂130的上表面暴露。
参照图17，可通过在包封剂130上涂覆PID并且执行固化工艺形成第一绝缘层141a，并且可通过镀覆工艺形成第一重新分布层142a以及第一连接过孔143a1和143a2。可通过使用曝光和显影的光刻工艺形成通路孔。第二绝缘层141b和第三绝缘层141c、第二重新分布层142b和第三重新分布层142c以及第二连接过孔143b和第三连接过孔143c可根据设计而形成为具有更多数量的层。可通过一系列的工艺形成连接构件140。可通过在连接构件140上层压ABF等并执行固化工艺来形成第一钝化层151，并且可去除载体膜200。可使用公知的金属化方法形成凸块下金属层160，并且可使用焊球等通过回流焊工艺形成电互连结构170。在以上示例性实施例中描述的扇出型半导体封装件100A可通过上述一系列工艺制造。
图18是示出扇出型半导体封装件的另一示例的示意性截面图。
参照附图，与以上提及的示例性实施例中的扇出型半导体封装件100A相比，在扇出型半导体封装件100B中，设置在框架110的最外层的布线层112d上的互连结构112B1和112B2中的至少一者可被构造为具有锥形形状，也就是说，被构造为具有倾斜的侧表面，而不在框架110的最外层的部分上设置虚设层112dM和虚设结构112T。例如，设置在框架110的最外层的布线层112d中的至少一个图案上的第二互连结构112B1可形成为铜杆或铜柱，因此，第二互连结构112B1可易于形成，并且可实现为具有针对电连接而优化的近似竖直的侧表面。此外，设置在最外层的布线层112d中的至少另一图案上的第三互连结构112B2可实现为具有倾斜的侧表面，从而可测量剩余厚度。换句话说，第三互连结构112B2的侧表面的斜率可比第二互连结构112B1的侧表面的斜率大。也就是说，第三互连结构112B2可具有包含两种结构的优点的结构。具有锥形形状的第三互连结构112B2可包括：种子层112B2a，设置在锥形的第三互连结构112B2的侧表面上，与最外层的布线层112d中的图案中的一个图案的表面和包封剂130接触；导电层112B2b，设置在种子层112B2a上，并且填充由种子层112B2a形成的内部空间。种子层112B2a可以是利用铜(Cu)层形成的单层，或者可以是利用钛(Ti)层和铜(Cu)层形成的双层，但种子层112B2的示例不限于此。导电层112B2b可以是利用铜(Cu)层形成的单层，但导电层112B2b的示例可不限于此。对其他元件的描述可以与以上参照图9至图17描述的描述相同，因此，将不重复对其的详细描述。
根据以上提及的示例性实施例，可提供一种扇出型半导体封装件，所述扇出型半导体封装件被构造为使得可使用包括具有盲形式的凹入部的框架设置半导体芯片，因此，当使用磨削工艺时，可测量将框架的布线和/或半导体芯片的连接焊盘电连接到重新分布层的互连结构的剩余厚度。因此，可易于设置磨削工艺的条件，可减少由过度磨削导致的缺陷，并且可不必使用昂贵的测量装置。
在示例性实施例中，表述“共面”可指示元件可位于完全相同的高度上，并且还可指示元件可由于磨削工艺等而位于大体上相同的高度上。
在示例性实施例中，为了易于描述，术语“下侧”、“下部”、“下表面”等可用于指示相对于附图中的截面面向下的方向，并且术语“上侧”、“上部”、“上表面”等可用于指示与上面的方向相反的方向。为了易于描述，术语可如上定义，并且示例性实施例的权利范围不具体局限于上面的术语。
在示例性实施例中，术语“连接”不仅可指“直接连接”，还包括通过粘合层等的方法的“间接连接”。此外，术语“电连接”可包括元件是“物理连接”的情况和元件是“非物理连接”的情况两者。此外，术语“第一”、“第二”等可用于将一个元件与另一元件区分开，但可不限制关于元件的顺序和/或重要性或者其他。在一些情况下，在不脱离示例性实施例的权利范围的情况下，第一元件可被称作第二元件，并且类似地，第二元件可被称作第一元件。
在示例性实施例中，术语“示例性实施例”可不指一个相同的示例性实施例，而可提供为描述和强调每个示例性实施例的不同的独特的特征。可实现以上提出的示例性实施例，而不排除与其他示例性实施例的特征的组合的可能性。例如，除非另外表明，否则即使在一个示例性实施例中描述的特征在另一示例性实施例中没有被描述，也可被理解为与另一示例性实施例相关的描述。
在示例性实施例中使用的术语仅用于描述示例性实施例，而非意在限制本公开。除非另外表明，否则单数形式也包括复数形式。
虽然以上已经示出和描述了示例性实施例，但是对本领域技术人员将明显的是，在不脱离由所附权利要求限定的本发明的范围的情况下，可以进行修改和变型。

Claims (15)

1.一种扇出型半导体封装件，所述扇出型半导体封装件包括：
框架，包括虚设层和多个布线层，所述多个布线层彼此电连接，所述虚设层设置在与所述多个布线层中的最外层的布线层的高度相同的高度上，并且所述框架具有凹入部，所述凹入部包括设置在所述凹入部的底表面上的阻挡层；
半导体芯片，具有设置有连接焊盘的有效表面和与所述有效表面相对的无效表面，并且所述半导体芯片设置在所述凹入部中，使得所述无效表面与所述阻挡层相对；
第一互连结构，设置在所述连接焊盘上；
第二互连结构，设置在所述最外层的布线层上；
虚设结构，设置在所述虚设层上；
包封剂，包封所述框架的至少一部分、所述半导体芯片的至少一部分、所述第一互连结构的至少一部分、所述第二互连结构的至少一部分和所述虚设结构的至少一部分，并且填充所述凹入部的至少一部分；以及
连接构件，设置在所述框架和所述半导体芯片的所述有效表面上，并且包括电连接到第一金属凸块和第二金属凸块的重新分布层，
其中，所述虚设结构具有倾斜的侧表面，
其中，所述第一互连结构和所述第二互连结构、所述虚设结构以及所述包封剂具有彼此共面的顶表面，并且所述虚设结构的所述顶表面与所述连接构件的绝缘材料接触。
2.根据权利要求1所述的扇出型半导体封装件，其中，所述虚设结构与所述第一互连结构和所述第二互连结构电绝缘。
3.根据权利要求1所述的扇出型半导体封装件，其中，所述虚设层和所述虚设结构设置在所述框架的最外面的部分中。
4.根据权利要求1所述的扇出型半导体封装件，其中，所述虚设层和所述虚设结构均包括金属材料。
5.根据权利要求4所述的扇出型半导体封装件，其中，所述虚设结构包括：种子层，与所述虚设层的表面和所述包封剂接触；以及导电层，设置在所述种子层上并且填充由所述种子层提供的内部空间，并且
其中，所述导电层与所述包封剂物理地间隔开。
6.根据权利要求4所述的扇出型半导体封装件，其中，所述多个布线层中的至少一个布线层包括接地层，并且所述虚设层和所述虚设结构电连接到所述接地层。
7.根据权利要求1所述的扇出型半导体封装件，其中，所述第一互连结构和所述第二互连结构是金属柱。
8.根据权利要求7所述的扇出型半导体封装件，其中，所述金属柱中的每个金属柱的侧表面相对于所述包封剂的上表面大体上竖直地延伸。
9.根据权利要求1所述的扇出型半导体封装件，其中，所述第一互连结构和所述第二互连结构以及所述虚设结构埋设在所述包封剂中，使得所述第一互连结构的上表面和所述第二互连结构的上表面以及所述虚设结构的上表面从所述包封剂中暴露。
10.根据权利要求9所述的扇出型半导体封装件，其中，所述连接构件包括：绝缘层，设置在所述包封剂上；第一连接过孔和第二连接过孔，贯穿所述绝缘层，并且分别与所述第一互连结构和所述第二互连结构接触；以及所述重新分布层，设置在所述绝缘层上，并且通过所述第一连接过孔和所述第二连接过孔电连接到所述第一互连结构和所述第二互连结构。
11.根据权利要求1所述的扇出型半导体封装件，
其中，所述框架包括：芯绝缘层；第一积层绝缘层，具有一层或更多层，并且设置在所述芯绝缘层的下表面上；第二积层绝缘层，具有一层或更多层，并且设置在所述芯绝缘层的上表面上；第一连接过孔层，贯穿所述芯绝缘层；第二连接过孔层，具有一层或更多层，并且贯穿所述第一积层绝缘层；以及第三连接过孔层，具有一层或更多层，并且贯穿所述第二积层绝缘层，
其中，所述多个布线层设置在所述芯绝缘层以及所述第一积层绝缘层和所述第二积层绝缘层上，并且通过所述第一连接过孔层至所述第三连接过孔层彼此电连接，
其中，所述芯绝缘层的厚度比所述第一积层绝缘层的厚度和所述第二积层绝缘层的厚度大，并且
其中，所述第二连接过孔层的连接过孔和所述第三连接过孔层的连接过孔沿相反方向呈锥形。
12.根据权利要求1所述的扇出型半导体封装件，
其中，所述凹入部具有倾斜的壁，并且
其中，所述半导体芯片的所述无效表面通过附着构件附着到所述阻挡层。
13.根据权利要求1所述的扇出型半导体封装件，其中，所述阻挡层是金属层，所述多个布线层中的至少一个布线层包括接地层，并且所述金属层电连接到所述接地层。
14.根据权利要求1所述的扇出型半导体封装件，其中，所述多个布线层中的至少一个布线层设置在比所述阻挡层的位置低的位置。
15.一种扇出型半导体封装件，所述扇出型半导体封装件包括：
框架，包括彼此电连接的多个布线层，并且具有凹入部，所述凹入部包括设置在所述凹入部的底表面上的阻挡层；
半导体芯片，具有设置有连接焊盘的有效表面和与所述有效表面相对的无效表面，并且所述半导体芯片设置在所述凹入部中，使得所述无效表面与所述阻挡层相对；
第一互连结构，设置在所述连接焊盘上；
第二互连结构，设置在所述多个布线层中的最上层的布线层中的至少一个图案上；
第三互连结构，设置在所述多个布线层中的所述最上层的布线层中的至少另一图案上；
包封剂，包封所述框架的至少一部分、所述半导体芯片的至少一部分、所述第一互连结构至所述第三互连结构的至少一部分，并且填充所述凹入部的至少一部分；以及
连接构件，设置在所述框架和所述半导体芯片的所述有效表面上，并且包括电连接到第一金属凸块和第二金属凸块的重新分布层，
其中，所述第三互连结构的侧表面与竖直方向的夹角比所述第二互连结构的侧表面与竖直方向的夹角大，
其中，所述第一互连结构、所述第二互连结构、所述第三互连结构以及所述包封剂具有彼此共面的顶表面，并且所述第三互连结构的所述顶表面与所述连接构件的绝缘材料接触。
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