TW202010025A - 扇出型半導體封裝 - Google Patents

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TW202010025A
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fan
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dummy
interconnect structure
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申承完
鄭鎬俊
吳承喆
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Abstract

一種扇出型半導體封裝包括：框架，包括配線層以及虛設層，且具有位於底表面上的凹陷部，在所述底表面上設置有終止元件層；半導體晶片，設置於凹陷部中使得非主動面與終止元件層相對；第一互連結構，設置於連接墊上；第二互連結構，設置於最外配線層上；虛設結構，設置於虛設層上；包封體，包封虛設結構、第二互連結構、第一互連結構、半導體晶片以及框架的至少部分，且填充凹陷部的至少部分；以及連接構件，設置於框架及半導體晶片的主動面上，且包括電性連接至第一金屬凸塊及第二金屬凸塊的重佈線層。虛設結構具有傾斜的側表面。

Description

扇出型半導體封裝
本揭露是有關於一種半導體封裝，且更具體而言，是有關於一種電性互連結構可朝向半導體晶片所設置的區域之外延伸的扇出型半導體封裝。 [相關申請案的交叉參考]
本申請案主張2018年8月28日在韓國智慧財產局中申請的韓國專利申請案第10-2018-0101264號的優先權的權益，所述申請案的揭露內容以全文引用的方式併入本文中。
半導體晶片技術中的一種主要趨勢是減小組件的尺寸（size）。因此，在半導體封裝的領域中，需要在根據對小型半導體晶片的消耗的增加而實施多個引腳的同時使半導體封裝具有減小的尺寸。
滿足以上需求的半導體封裝技術中的一種技術是扇出型半導體封裝。在扇出型半導體封裝中，連接端子朝向半導體晶片所設置的區域之外進行重新分佈，使得半導體在實施多個引腳的同時可具有減小的尺寸。
本揭露的一種態樣是提供一種扇出型半導體封裝，在所述扇出型半導體封裝中可利用包括具有盲式（blind form）凹陷部的框架來設置半導體晶片，且因此在使用研磨製程時，可量測將框架的配線及/或半導體晶片的連接墊電性連接至重佈線層的互連結構的剩餘厚度。
本揭露的另一態樣是提供一種扇出型半導體封裝，在所述扇出型半導體封裝中，具有傾斜的側表面的互連結構或虛設結構可設置於框架的最外部中。
根據本揭露的一種態樣，一種扇出型半導體封裝包括：框架，包括電性連接至彼此的多個配線層以及設置於與所述多個配線層中的最外配線層的水平高度同一水平高度上的虛設層，且具有位於底表面上的凹陷部，在所述底表面上設置有終止元件層；半導體晶片，具有上面設置有連接墊的主動面以及與所述主動面相對的非主動面，且設置於所述凹陷部中使得所述非主動面與所述終止元件層相對；第一互連結構，設置於所述連接墊上；第二互連結構，設置於所述最外配線層上；虛設結構，設置於所述虛設層上；包封體，包封所述虛設結構、所述第二互連結構、所述第一互連結構、所述半導體晶片以及所述框架的至少部分，且填充所述凹陷部的至少部分；以及連接構件，設置於所述框架上及所述半導體晶片的所述主動面上，且包括電性連接至第一金屬凸塊及第二金屬凸塊的重佈線層。所述虛設結構具有傾斜的側表面。
根據本揭露的另一態樣，一種扇出型半導體封裝包括：框架，包括電性連接至彼此的多個配線層，且具有位於底表面上的凹陷部，在所述底表面上設置有終止元件層；半導體晶片，具有上面設置有連接墊的主動面以及與所述主動面相對的非主動面，且設置於所述凹陷部中使得所述非主動面與所述終止元件層相對；第一互連結構，設置於所述連接墊上；第二互連結構，設置於所述多個配線層中的最上配線層上的至少一個圖案上；第三互連結構，設置於所述多個配線層中的所述最上配線層上的至少另一個圖案上；包封體，包封所述第一互連結構至所述第三互連結構、所述半導體晶片和所述框架的至少部分，且填充所述凹陷部的至少部分；以及連接構件，設置於所述框架及所述半導體晶片的所述主動面上，且包括電性連接至第一金屬凸塊及第二金屬凸塊的重佈線層。所述第三互連結構的側表面具有較所述第二互連結構的側表面的斜率大的斜率。
在下文中，將參照附圖說明本揭露的例示性實施例。
在圖式中，為說明清晰起見，可誇大或簡潔示出各元件的形狀、尺寸等。電子裝置
圖1為示出電子裝置系統的實例的方塊示意圖。
參照圖1，電子裝置1000中可容置主板1010。主板1010可包括物理連接至或電性連接至主板1010的晶片相關組件1020、網路相關組件1030以及其他組件1040等。該些組件可連接至以下將闡述的其他組件以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如唯讀記憶體（read only memory，ROM））或快閃記憶體等；應用處理器晶片，例如中央處理器（例如：中央處理單元（central processing unit，CPU））、圖形處理器（例如：圖形處理單元（graphic processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器或微控制器等；以及邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）或應用專用積體電路（application-specific integrated circuit，ASIC）等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上文所描述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器（power inductor）、鐵氧體珠粒（ferrite beads）、低溫共燒陶瓷（low temperature co-fired ceramic，LTCC）、電磁干擾（electromagnetic interference，EMI）濾波器或多層陶瓷電容器（multilayer ceramic capacitor，MLCC）等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上文所描述的晶片相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型，電子裝置1000可包括可物理連接至或電性連接至主板1010的其他組件，或可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機1050、天線1060、顯示器1070、電池1080、音訊編解碼器（未繪示）、視訊編解碼器（未繪示）、功率放大器（未繪示）、羅盤（未繪示）、加速度計（未繪示）、陀螺儀（未繪示）、揚聲器（未繪示）、大容量儲存單元（例如硬碟驅動機）（未繪示）、光碟（compact disk，CD）驅動機（未繪示）或數位多功能光碟（digital versatile disk，DVD）驅動機（未繪示）等。然而，該些其他組件不限於此，而是亦可包括取決於電子裝置1000的類型等用於各種目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、膝上型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶或汽車組件等。然而，電子裝置1000並非僅限於此，而是亦可為處理資料的任何其他電子裝置。
圖2為示出電子裝置的實例的立體示意圖。
參照圖2，半導體封裝可於上文所述的各種電子裝置1000中用於各種目的。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至母板1110。另外，可物理連接至或電性連接至母板1110或可不物理連接至或不電性連接至母板1110的其他組件（例如照相機模組1130）可容置於本體1101中。電子組件1120中的部份電子組件可為晶片相關組件，例如半導體封裝1121，但不以此為限。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。半導體封裝
一般而言，在半導體晶片中整合有許多精密的電路。然而，半導體晶片自身可能無法充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片可能無法單獨使用，但可封裝於電子裝置等中且在電子裝置等中以封裝狀態使用。
此處，由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異，因而需要半導體封裝。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的尺寸及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，而需要用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術。
視半導體封裝的結構及目的而定，封裝技術所製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
將參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。扇入型 半導體封裝
圖3A及圖3B為示出扇入型半導體封裝在封裝製程前及封裝製程後狀態的剖面示意圖。
圖4為示出封裝扇入型半導體封裝的製程的剖面示意圖。
參照圖3A至圖4，半導體晶片2220可例如是處於裸露狀態下的積體電路（integrated circuit，IC），半導體晶片2220包括：本體2221，其包括矽（Si）、鍺（Ge）或砷化鎵（GaAs）等；連接墊2222，其形成於本體2221的一個表面上且包括例如鋁（Al）等導電材料；以及鈍化層2223，其例如是氧化物層或氮化物層等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此種情形中，由於連接墊2222可為顯著小的，因此可能難以將積體電路（IC）安裝於中級印刷電路板（printed circuit board，PCB）上以及電子裝置的主板等上。
因此，可視半導體晶片2220的尺寸，在半導體晶片2220上形成連接構件2240以對連接墊2222進行重新分佈。連接構件2240可藉由以下方式來形成：利用例如感光成像介電質（photoimagable dielectric，PID）樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241；形成敞開連接墊2222的通孔孔洞2243h；並接著形成配線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250、可形成開口2251，且可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊（例如輸入/輸出（input/output，I/O）端子）均設置於半導體晶片內的一種封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，已以扇入型半導體封裝的形式製造諸多安裝於智慧型電話中的元件。詳言之，已開發出諸多安裝於智慧型電話中的元件以進行快速的訊號傳輸並同時具有小型的尺寸（compact size）。
然而，由於扇入型半導體封裝中的所有輸入/輸出端子均需要設置在半導體晶片內部，因此扇入型半導體封裝具有顯著的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有小型的尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝並使用。原因在於，即使藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為示出扇入型半導體封裝安裝於球柵陣列（BGA）基板上且安裝於電子裝置的主板上之實例的剖面示意圖。
圖6為示出扇入型半導體封裝嵌入於球柵陣列（BGA）基板中且安裝於電子裝置的主板上之實例的剖面示意圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可經由球柵陣列基板2301來重新分佈，且扇入型半導體封裝2200可在其安裝於球柵陣列基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此情況下，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側面可以模製材料2290等覆蓋。或者，扇入型半導體封裝2200可嵌入單獨的球柵陣列基板2302中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可在扇入型半導體封裝2200嵌入球柵陣列基板2302中的狀態下，由球柵陣列基板2302進行重新分佈，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以直接在電子裝置的主板上安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的球柵陣列基板上，並接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可在扇入型半導體封裝嵌入球柵陣列基板中的狀態下在電子裝置的主板上安裝並使用。扇出型 半導體封裝
圖7為示出扇出型半導體封裝的剖面示意圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側面可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而向半導體晶片2120之外進行重新分佈。在此情況下，可在連接構件2140上進一步形成鈍化層2150，且可在鈍化層2150的開口中進一步形成凸塊下金屬層2160。可在凸塊下金屬層2160上進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層（未繪示）等的積體電路（IC）。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
如上所述，扇出型半導體封裝可具有一種形式，其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件進行重新分佈並向半導體晶片之外設置。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子都需要設置於半導體晶片內。因此，當半導體晶片的尺寸減小時，需減小球的尺寸及間距，進而使得標準化球佈局（standardized ball layout）可能無法在扇入型半導體封裝中使用。另一方面，扇出型半導體封裝具有一種形式，其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件進行重新分佈並設置在半導體晶片之外，如上所述。因此，即使在半導體晶片的尺寸減小的情形中，標準化球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝無需使用單獨的球柵陣列基板即可安裝於電子裝置的主板上，如下所述。
圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之實例的剖面示意圖。
參照圖8，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重新分佈至半導體晶片2120的尺寸之外的扇出區域，進而使得標準化球佈局可照樣在扇出型半導體封裝2100中使用。因此，扇出型半導體封裝2100無須使用單獨的球柵陣列基板等即可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無須使用單獨的球柵陣列基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可在其厚度小於使用球柵陣列基板的扇入型半導體封裝的厚度的情況下實施。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型電子組件封裝具有優異的熱特性及電性特性，使得扇出型電子組件封裝尤其適合用於行動產品。因此，扇出型電子組件封裝可以較使用印刷電路板（PCB）的一般疊層封裝（package-on-package，POP）類型更小型的形式實施，且可解決因翹曲（warpage）現象出現而產生的問題。
同時，扇出型半導體封裝意指一種封裝技術，如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且其與例如球柵陣列基板等印刷電路板（PCB）在概念上是不同的，印刷電路板具有與扇出型半導體封裝的規格、目的等不同的規格、目的等，且有扇入型半導體封裝嵌入於其中。
在以下說明中，將參照圖式闡述一種扇出型半導體封裝，在所述扇出型半導體封裝中可利用包括盲式凹陷部的框架來設置半導體晶片，且因此在使用研磨製程時，可量測將框架的配線及/或半導體晶片的連接墊電性連接至重佈線層的互連結構的剩餘厚度。
圖9為示出扇出型半導體封裝的實例的剖面示意圖。
圖10為示出圖9中的扇出型半導體封裝沿剖線I-I’截取的示意性剖視平面圖。
參照圖式，根據例示性實施例的扇出型半導體封裝100A可包括：框架110，包括多個絕緣層111a、111b及111c、多個配線層112a、112b、112c及112d、多個連接通孔層113a、113b及113c以及設置於與所述多個配線層112a、112b、112c及112d中的最外配線層112d的水平高度同一水平高度上的虛設層112dM，且具有凹陷部110H，凹陷部110H包括設置於凹陷部110H的底表面上的終止元件層112aM；半導體晶片120，具有上面設置有連接墊120P的主動面以及與所述主動面相對的非主動面，且設置於凹陷部110H中使得所述非主動面與終止元件層112aM相對；第一互連結構120B，設置於連接墊120P上；第二互連結構112B，設置於最外配線層112d上；虛設結構112T，設置於虛設層112dM上；包封體130，覆蓋虛設結構112T、第二互連結構112B、第一互連結構120B、半導體晶片120以及框架110的至少部分，且填充凹陷部110H的至少部分；以及連接構件140，設置於框架110及半導體晶片120的所述主動面上，且包括電性連接至第一金屬凸塊及第二金屬凸塊以及第一互連結構120B及第二互連結構112B的重佈線層142a、142b及142c。虛設結構112T可相對於虛設層112dM的上表面具有傾斜的側表面。
同時，為使用具有盲式凹陷部的框架；為將半導體晶片設置於所述凹陷部中並包封所述半導體晶片；以及為在所述半導體晶片上形成連接構件，可能有必要提前在半導體晶片的連接墊上形成金屬桿（metal post）等。在此種情形中，為製成用於形成包括重佈線層的連接構件的平坦表面，研磨製程可為必要的。為暴露出金屬桿且為將金屬桿的高度差配置為恆定的，研磨製程可為必要的。然而，在進行研磨製程時，可能有必要量測金屬桿的剩餘厚度，且應該使用價格相對較高的量測裝置來量測剩餘厚度。此外，即使在使用高價格的量測裝置時，若未恰當設定量測裝置，則仍可因研磨過度（over-grinding）而發生缺陷。
根據例示性實施例的扇出型半導體封裝100A可包括例如金屬桿等互連結構120B及112B，且亦可包括虛設結構112T，虛設結構112T具有傾斜的側表面使得虛設結構112T的厚度在研磨製程期間向下減小。由於如上所述虛設結構112T具有錐形形狀，因此虛設結構112T在平面圖中的尺寸可依據在研磨製程期間虛設結構112T的剩餘厚度而連續變化。舉例而言，虛設結構112T可在剖視圖中具有倒置的梯形形狀，且因此在研磨製程中虛設結構112T被研磨的越多，則剩餘的虛設結構112T被研磨的表面（即，被研磨的暴露出的表面）在平面圖中的尺寸越小。因此，若提前確保依據虛設結構112T的厚度的尺寸作為參考，則無需使用昂貴的量測裝置或複雜的設定即可量測定位於類似水平高度上的互連結構120B及112B的剩餘厚度。
在以下說明中，將更詳細地闡述在扇出型半導體封裝100A中包括的元件。
框架110可依據框架110的特定材料而改善扇出型半導體封裝100A的剛性，且可確保包封體130的厚度的一致性等。此外，由於框架110包括配線層112a、112b、112c及112d以及連接通孔層113a、113b及113c，因此框架110可充當上部電性連接構件及下部電性連接構件。此外，由於框架110包括設置於較半導體晶片120的非主動面低的位置中的第三配線層112c，因此無需用於形成背側配線層的單獨的製程即可提供用於半導體晶片120的背側配線層。換言之，配線層112a、112b、112c及112d中的一者可設置於較終止元件層112aM低的位置中。
框架110可具有盲式凹陷部110H，凹陷部110H可利用終止元件層112aM作為終止元件而形成。半導體晶片120可貼附至終止元件層112aM使得半導體晶片120的非主動面藉由眾所習知的貼附構件125（例如，晶粒貼附膜（die attach film，DAF））而貼附至終止元件層112aM。凹陷部110H可藉由將在稍後進行闡述的噴砂製程形成，且在此種情形中，凹陷部110H的橫截面可具有錐形形狀。換言之，凹陷部110H的壁可相對於終止元件層112aM具有特定的斜率。在此種情形中，可進一步簡化對齊半導體晶片120的製程，此可增大良率。
框架110可包括：核心絕緣層111a；第一配線層112a及第二配線層112b，分別設置於核心絕緣層111a的下表面及上表面上；第一積層絕緣層111b，設置於核心絕緣層111a的下部中且覆蓋第一配線層112a；第三配線層112c，設置於第一積層絕緣層111b上；第二積層絕緣層111c，設置於核心絕緣層111a的上部中且覆蓋第二配線層112b；以及第四配線層112d以及虛設層112dM，設置於第二積層絕緣層111c上。框架110可更包括：第一連接通孔層113a，貫穿核心絕緣層111a並將第一配線層112a及第二配線層112b彼此電性連接；第二連接通孔層113b，貫穿第一積層絕緣層111b並將第一配線層112a及第三配線層112c彼此電性連接；以及第三連接通孔層113c，貫穿第二積層絕緣層111c並將第二配線層112b及第四配線層112d彼此電性連接。
框架110中的第一配線層112a、第二配線層112b、第三配線層112c及第四配線層112d可彼此電性連接，且可分別電性連接至連接墊120P。凹陷部110H可貫穿核心絕緣層111a及第二積層絕緣層111c，但可不貫穿第一積層絕緣層111b。終止元件層112aM可設置於核心絕緣層111a的下表面上，且可被第一積層絕緣層111b覆蓋。第一積層絕緣層111b、第二積層絕緣層111c、配線層112c及112d以及設置於第一積層絕緣層111b及第二積層絕緣層111c上的連接通孔層113b及113c可具有較圖式中所示的層數多的層數，且可具有關於核心絕緣層111a對稱的形式。
終止元件層112aM可為包含例如銅（Cu）等金屬的金屬層。或者，終止元件層112aM可包含在噴砂製程中的蝕刻率低於金屬的蝕刻率的材料。舉例而言，可使用乾膜光阻作為終止元件層112aM。當終止元件層112aM為金屬層時，終止元件層112aM可用作接地，且在此種情形中，終止元件層112aM可電性連接至配線層112a、112b、112c及112d中的至少一者的接地。終止元件層112aM的下表面可被第一積層絕緣層111b覆蓋，且上表面的至少一部分可被凹陷部110H暴露出。終止元件層112aM可被配置成使得藉由凹陷部110H自核心絕緣層111a暴露出的區域的厚度可較未藉由凹陷部110H自核心絕緣層111a暴露出的邊緣區域的厚度小。此乃因在噴砂製程期間，被暴露出的部分可被部分地移除。
可使用絕緣材料作為絕緣層111a、111b及111c的材料。舉例而言，所述絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸漬於例如玻璃纖維（或玻璃布或玻璃纖維布）等核心材料中的樹脂，例如預浸體（prepreg）、味之素構成膜（ajinomoto build-up film，ABF）、FR-4或雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）等。當使用具有高剛度的材料（例如，包含玻璃纖維的預浸體等）時，框架110可用作用於控制封裝100A的翹曲的支撐構件。
核心絕緣層111a可具有較第一積層絕緣層111b及第二積層絕緣層111c的厚度大的厚度。核心絕緣層111a可具有相對大的厚度以維持剛性，且可採用第一積層絕緣層111b及第二積層絕緣層111c以形成數量較多的配線層112c及112d。核心絕緣層111a可包含與第一積層絕緣層111b及第二積層絕緣層111c的材料不同的絕緣材料。舉例而言，可利用具有相對較大厚度的覆銅層壓基板（copper clad laminate，CCL）膜來用於核心絕緣層111a，且可利用具有相對低的厚度的預浸體或ABF來用於第一積層絕緣層111b及第二積層絕緣層111c，但其例示性實施例並非僅限於此。類似地，貫穿核心絕緣層111a的第一連接通孔層113a的直徑可大於分別貫穿第一積層絕緣層111b及第二積層絕緣層111c的第二連接通孔層113b及第三連接通孔層113c的直徑。
配線層112a、112b、112c及112d可與重佈線層142a、142b及142c一起對半導體晶片120的連接墊120P進行重新分佈。配線層112a、112b、112c及112d的材料可為金屬材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。配線層112a、112b、112c及112d可視對應層的設計而執行各種功能。舉例而言，配線層112a、112b、112c及112d可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。舉例而言，訊號（S）圖案可包括除了接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。配線層112a、112b、112c及112d亦可包括各種接墊圖案。
配線層112a、112b、112c及112d的厚度可大於連接構件140的重佈線層142a、142b及142c的厚度。框架110可具有較半導體晶片120的厚度大的厚度，且因此，配線層112a、112b、112c及112d可具有更大的尺寸。連接構件140的重佈線層142a、142b及142c可具有相對較小的尺寸，以減小重佈線層142a、142b及142c的厚度。
虛設層112dM可設置於框架110的最上部分中以用於虛設結構112T。虛設層112dM可與框架110的最上配線層112d同時形成，且可具有相同的厚度。虛設層112dM的材料可為金屬材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。換言之，虛設層112dM可為金屬層，亦即具有接墊圖案形式的金屬層。視需要，虛設層112dM可充當接地。在此種情形中，虛設層112dM及虛設結構112T可電性連接至框架110的配線層112a、112b、112c及112d上的接地中的至少一者。
連接通孔層113a、113b及113c可電性連接形成於不同層中的配線層112a、112b、112c及112d，且可因此在框架110中形成電性通路。可使用金屬材料作為連接通孔層113a、113b及113c的材料。連接通孔層113a、113b及113c可被填裝以金屬材料，或者金屬材料可沿通孔孔洞的壁形成。第一連接通孔層113a可具有圓柱形狀或沙漏形狀的橫截面。在此種情形中，第二連接通孔層113b及第三連接通孔層113c可具有關於核心絕緣層111a在相反的方向上成錐形的錐形形狀的橫截面。
第二連接通孔層113b中的至少一者可連接至終止元件層112aM，且可連接至具有板形式的電源及/或第三配線層112c上的接地圖案。換言之，第二連接通孔層113b中的至少一者可將終止元件層112aM連接至具有板形式的電源及/或第三配線層112c上的接地圖案。在此種情形中，終止元件層112aM可為金屬層，且可充當電源及/或接地圖案。因此，經由半導體晶片120的非主動面輻射出的熱量可被發射至封裝100A的電源部分。
半導體晶片120可為將數百至數百萬個裝置整合於一個晶片中的積體電路（IC）。半導體晶片120可為例如處理器晶片，例如中央處理器（例如，中央處理單元（CPU））、圖形處理器（例如，圖形處理單元（GPU））、現場可程式閘陣列（field programmable gate array，FPGA）、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器或微控制器等，詳細而言可為例如應用處理器（application processor，AP），但半導體晶片120的實例並非僅限於此。半導體晶片120可為記憶體，例如其他類型的揮發性記憶體（例如，動態隨機存取記憶體（DRAM））、非揮發性記憶體（例如，唯讀記憶體（ROM））或快閃記憶體等，或可為類比-數位轉換器或例如應用專用積體電路（ASIC）等邏輯。
半導體晶片120可基於主動晶圓而形成。本體的基礎材料（base material）可為矽（Si）、鍺（Ge）或砷化鎵（GaAs）等。在本體上可形成各種電路。設置於本體的主動面上的連接墊120P可將半導體晶片120電性連接至其他組件，且可由例如鋁（Al）、銅（Cu）等金屬材料形成，但並非僅限於此。可在本體上形成暴露出連接墊120P的鈍化膜（未繪示），所述鈍化膜可例如為氧化物層或氮化物層等，且所述鈍化膜（未繪示）可為由氧化物層與氮化物層所形成的雙層。鈍化膜（未繪示）可具有暴露出連接墊120P的至少一部分的開口（未繪示）。可視需要在其他位置中進一步設置絕緣膜（未繪示）。半導體晶片120可為裸露的晶粒，亦或可為其中絕緣層（未繪示）、重佈線層（未繪示）以及凸塊（未繪示）等形成於半導體晶片120的主動面上的封裝晶粒。
可採用第一互連結構120B以將半導體晶片120的連接墊120P電性連接至連接構件140的重佈線層142a、142b及142c。第一互連結構120B可為金屬桿或金屬柱，例如銅桿或銅柱，但第一互連結構120B的實例並非僅限於此。第一互連結構120B可具有近似垂直的側表面。在此種情形中，第一互連結構120B的在研磨製程中被研磨的暴露出的上表面可維持實質上相同的面積。第一互連結構120B的數量可不限制於任意特定的數量，而是可依據連接墊120P的數量變化。第一互連結構120B可經由連接構件140的一個第一連接通孔143a1連接至第一重佈線層142a。
可採用第二互連結構112B以將框架110的最上配線層112d電性連接至連接構件140的重佈線層142a、142b及142c。第二互連結構112B亦可為金屬桿（例如，銅桿），但第二互連結構112B的實例並非僅限於此。第二互連結構112B亦可具有近似垂直的側表面。在此種情形中，第二互連結構112B的在研磨製程中被研磨的暴露出的上表面可維持實質上相同的面積。第二互連結構112B的數量可不限制於任意特定的數量，而是可依據最上配線層112d上的圖案的設計而變化。第二互連結構112B可經由連接構件140的另一個第一連接通孔143a2連接至第一重佈線層142a。
虛設結構112T可設置於虛設層112dM上，虛設層112dM設置於框架110的最上部分中。虛設層112dM及虛設結構112T可設置於框架110的最外部分中，且可因此在最低程度上影響框架110的設計。虛設結構112T可至少與第一互連結構120B及第二互連結構112B電性絕緣。虛設結構112T可包含金屬材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等。虛設結構112T可具有傾斜的側表面。在形成虛設結構112T或在研磨製程期間量測剩餘厚度方面，將虛設結構112T的上表面的寬度配置成大於下表面的寬度可為較佳的。舉例而言，虛設結構112T可具有倒置梯形形狀的橫截面。虛設結構112T的上表面可與連接構件140的絕緣材料接觸。舉例而言，虛設結構112T的上表面可被第一絕緣層141a覆蓋。
虛設結構112T可包括晶種層112Ta以及導電層112Tb，晶種層112Ta與虛設層112dM以及包封體130的表面接觸且設置於虛設結構112T的側表面上，導電層112Tb設置於晶種層112Ta上且填充由晶種層112Ta形成的內部空間。舉例而言，虛設結構112T可藉由以下方式形成：在包封體130中形成暴露出虛設層112dM的表面的深通孔孔洞；利用終止元件在虛設層112dM的表面上及在深通孔孔洞的壁面上形成晶種層112Ta；藉由鍍覆製程填充深通孔孔洞而形成導電層112Tb。晶種層112Ta可為由銅（Cu）層形成的單層，亦或可為由鈦（Ti）層及銅（Cu）層形成的雙層，但晶種層112Ta的實例並非僅限於此。導電層112Tb可為由銅（Cu）層形成的單層，但導電層112Tb的實例並非僅限於此。
包封體130可覆蓋虛設結構112T、第一互連結構120B及第二互連結構112B、半導體晶片120以及框架110的至少部分，且可填充凹陷部110H的至少部分。包封體130的材料可不限於任意特定的材料。舉例而言，包封體130的材料可為絕緣材料，且所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布，或玻璃纖維布）等的核心材料中的樹脂，例如預浸體、味之素構成膜（ABF）、FR-4或雙馬來醯亞胺三嗪（BT）等。視需要，亦可使用感光成像包封體（photoimageable encapsulant，PIE）樹脂。
包封體130可填充第一互連結構120B、第二互連結構112B以及虛設結構112T之間的空間，使得第一互連結構120B及第二互連結構112B以及虛設結構112T的上表面自包封體130的上表面暴露出。在此種情形中，第一互連結構120B及第二互連結構112B以及虛設結構112T的上表面可與包封體130的上表面共面。此乃因第一互連結構120B及第二互連結構112B以及虛設結構112T的上表面可與包封體130被同時研磨。因此，第二互連結構112B可具有與虛設結構112T的厚度相同的厚度。
連接構件140可對半導體晶片120的連接墊120P進行重新分佈，且可將框架110的配線層112a、112b、112c及112d電性連接至半導體晶片120的連接墊120P。數個至數百個具有各種功能的連接墊120P可藉由連接構件140進行重新分佈，且可根據相應功能藉由電性互連結構170物理及/或電性連接至外部實體。
連接構件140包括：第一絕緣層141a，設置於框架110、包封體130以及半導體晶片120的主動面上；第一重佈線層142a，設置於第一絕緣層141a上；第一連接通孔143a1及143a2，貫穿第一絕緣層141a並將第一重佈線層142a電性連接至互連結構120B及112B；第二絕緣層141b，設置於第一絕緣層141a上且覆蓋第一重佈線層142a；第二重佈線層142b，設置於第二絕緣層141b上；第二連接通孔143b，貫穿第二絕緣層141b並將第一重佈線層142a及第二重佈線層142b電性連接至彼此；第三絕緣層141c，設置於第二絕緣層141b上並覆蓋第二重佈線層142b；第三重佈線層142c，設置於第三絕緣層141c上；以及第三連接通孔143c，貫穿第三絕緣層141c並將第二重佈線層142b及第三重佈線層142c電性連接至彼此。絕緣層、重佈線層以及通孔層可由較例示性實施例中所述的層數更多數量的層或更少數量的層形成。
絕緣層141a、141b及141c的材料可為絕緣材料，且所述絕緣材料可為感光性絕緣材料，例如除上述絕緣材料之外的PID樹脂。換言之，絕緣層141a、141b及141c可為感光性絕緣層。當絕緣層141a、141b及141c為感光性的時，絕緣層141a、141b及141c可具有顯著減小的厚度，且可易於實施連接通孔143a1、143a2、143b及143c的精細間距。絕緣層141a、141b及141c可為包括絕緣樹脂及無機填料的感光性絕緣層。當絕緣層141a、141b及141c具有多層時，絕緣層141a、141b及141c的材料可為相同的，或者視需要可為不同的。當絕緣層141a、141b及141c具有多個層時，絕緣層141a、141b及141c可藉由製程彼此整合，使得絕緣層141a、141b及141c之間的邊界可不清晰。
重佈線層142a、142b及142c可對連接墊120P實質上進行重新分佈，且重佈線層142a、142b及142c的材料可為金屬材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等。重佈線層142a、142b及142c可視對應層的設計而執行各種功能。舉例而言，重佈線層142a、142b及142c可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。訊號（S）圖案可包括除了接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。重佈線層142a、142b及142c亦可包括各種接墊圖案。
連接通孔143a1、143a2、143b及143c可將形成於不同層中的重佈線層142a、142b及142c以及互連結構120B及112B等彼此電性連接，且可因此在封裝100A中形成電性通路。連接通孔143a1、143a2、143b及143c可充當用於訊號的通孔、用於接地的通孔以及用於電源的通孔等。連接通孔143a1、143a2、143b及143c的材料可為金屬材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等。連接通孔143a1、143a2、143b及143c可為被填充以金屬材料的填充型連接通孔，亦或可為其中金屬材料沿通孔孔洞的壁形成的共形型連接通孔。連接通孔143a1、143a2、143b及143c可具有錐形形狀的橫截面等。一個第一連接通孔143a1可具有與另一個第一連接通孔143a2的高度相同的高度。
第一鈍化層151可為額外的元件，且可保護連接構件140免受外部物理及化學損害等。第一鈍化層151可具有開口151h以暴露出連接構件140的最上重佈線層142c的至少部分。在第一鈍化層151中，可形成數個至數百個開口151h。第一鈍化層151的材料可不限制於任意特定的材料。舉例而言，所述材料可為絕緣材料，且所述絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸漬於例如玻璃纖維（或玻璃布或玻璃纖維布）等核心材料中的樹脂，例如預浸體、味之素構成膜（ABF）、FR-4或雙馬來醯亞胺三嗪（BT）等，亦或可為阻焊劑。
第二鈍化層152可為額外的元件，且可保護框架110免受外部物理及化學損害等。第二鈍化層152可具有開口152h以暴露出框架110的最下配線層112c的至少部分。在第二鈍化層152中，可形成數個至數百個開口152h。第二鈍化層152的材料可不限制於任意特定的材料。舉例而言，所述材料可為絕緣材料，且所述絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸漬於例如玻璃纖維（或玻璃布或玻璃纖維布）等核心材料中的樹脂，例如預浸體、味之素構成膜（ABF）、FR-4或雙馬來醯亞胺三嗪（BT）等，亦或可為阻焊劑。
凸塊下金屬層160可為額外的元件，且可改善電性互連結構170的連接可靠性，藉此改善封裝100A的板級可靠性。凸塊下金屬層160可連接至連接構件140的經由第一鈍化層151的開口151h暴露出的最上重佈線層142c。凸塊下金屬層160可利用眾所習知的金屬材料、金屬藉由金屬化方法形成，但所述方法的實例並非僅限於此。
電性互連結構170可為額外的元件，且可將扇出型半導體封裝100A物理及/或電性連接至外部實體。舉例而言，扇出型半導體封裝100A可藉由電性互連結構170安裝於電子裝置的主板上。電性互連結構170可由具有例如焊料等的低熔點金屬（例如包含錫（Sn）的材料）形成，但電性互連結構170的材料並非僅限於此。電性互連結構170可為接腳、球及引腳等。電性互連結構170可由多個層或單個層形成。當電性互連結構170是由多個層形成的時，電性互連結構170可包括銅（Cu）柱或焊料，且當電性互連結構170是由單個層形成的時，電性互連結構170可包括錫-銀焊料或銅（Cu）。然而，電性互連結構170的實例可並非僅限於此。
電性互連結構170的數量、間隙尺寸、設置形式等可不限制於任意特定的實例，且可依據設計而變化。舉例而言，電性互連結構170的數量可依據連接墊120P的數量被設置為數十或數千個電性互連結構170，或可高於或低於數十或數千個。當電性互連結構170為焊球時，電性互連結構170可覆蓋延伸至第一鈍化層151的一個表面上的側表面，且可因此改善連接可靠性。
電性互連結構170中的至少一者可設置於扇出區域中。所述扇出區域可為在設置有半導體晶片120的區域之外的區域。相較於扇入型封裝而言，扇出型封裝可具有改善的可靠性，可實施多個輸入/輸出（I/O）端子，且可輕易地實施三維（3D）內連線。此外，相較於球柵陣列（BGA）封裝、接腳柵陣列（land grid array，LGA）封裝等，扇出型封裝可具有顯著減小的厚度，且可具有成本競爭力。
雖然圖式中未示出，但可視需要在凹陷部110H的壁面上形成金屬薄膜以散熱及/或屏蔽電磁波。此外，可視需要在凹陷部110H中設置用於執行相同或不同功能的多個半導體晶片120。另外，可視需要在凹陷部110H中設置單獨的被動組件，例如電感器或電容器等。此外，舉例而言，可視需要在第一鈍化層151及第二鈍化層152的表面上設置包括被動組件（例如，電感器、電容器等）的表面安裝技術（surface mount technology，SMT）組件。
圖11至圖17為示出製造圖9中所示扇出型半導體封裝的製程的圖式。
參照圖11，可利用覆銅層壓基板（CCL）等製備核心絕緣層111a，且可利用眾所習知的鍍覆製程在核心絕緣層111a上形成第一配線層112a及第二配線層112b、終止元件層112aM以及第一連接通孔層113a。可利用機械鑽孔及/或雷射鑽孔等形成用於第一連接通孔層113a的通孔孔洞。可於核心絕緣層111a的二個表面上形成第一積層絕緣層111b及第二積層絕緣層111c。第一積層絕緣層111b及第二積層絕緣層111c可藉由層壓預浸體或ABF並執行固化製程而形成。可利用眾所習知的鍍覆製程在第一積層絕緣層111b及第二積層絕緣層111c中的每一者中形成第三配線層112c及第四配線層112d、虛設層112dM以及第二連接通孔層113b及第三連接通孔層113c。亦可利用機械鑽孔及/或雷射鑽孔等形成用於第二連接通孔層113b及第三連接通孔層113c的通孔孔洞。可在藉由一系列製程所製備的框架110的最上配線層112d上形成第二互連結構112B，例如銅桿或銅柱。同時，依據製程，可在形成凹陷部110H之後形成第二互連結構112B。此外，可將第二鈍化層152貼附至框架110的下部，且可將包括絕緣層201及金屬層202的載體膜200貼附至第二鈍化層152上。
參照圖12，可在框架110上層疊光阻膜270。可藉由曝光及顯影而於光阻膜270上形成暴露出虛設層112dM的表面的至少部分的深通孔孔洞112Th，且可藉由鍍覆製程形成填充深通孔孔洞112Th的至少部分的虛設結構112T。虛設結構112T可藉由以下方式形成：利用終止元件在虛設層112dM的表面上及在深通孔孔洞112Th的壁上形成晶種層112Ta，並藉由鍍覆製程填充深通孔孔洞112Th而形成導電層112Tb。較佳地，虛設結構112T可具有與第二互連結構112B的高度類似的高度。可藉由蝕刻製程移除非必要的晶種層112Ta等，且可剝離光阻膜270。
參照圖13，可將例如乾膜光阻（Dry Film Photoresist，DFR）等乾膜250貼附至框架110的上部上。可利用噴砂製程等形成貫穿核心絕緣層111a及第二積層絕緣層111c的凹陷部110H。終止元件層112aM可充當終止元件。凹陷部110H可藉由噴砂製程具有錐形形狀的橫截面。在形成凹陷部110H之後可移除乾膜250。同時，依據製程，可在形成凹陷部110H之後形成虛設結構112T及第二互連結構112B。
參照圖14，可將非主動面貼附至終止元件層112aM，且可在凹陷部110H中設置半導體晶片120。為貼附非主動面，可使用眾所習知的貼附構件125，例如晶粒貼附膜（DAF）。可在其中例如銅桿或銅柱等第一互連結構120B形成於連接墊120P上的狀態中貼附半導體晶片120。或者，可在貼附半導體晶片120之後在連接墊120P上形成例如銅桿或銅柱等第一互連結構120B。可利用包封體130覆蓋虛設結構112T、第一互連結構120B及第二互連結構112B、半導體晶片120以及框架110的至少部分，且可利用包封體130填充凹陷部110H的至少部分。可藉由層壓ABF並執行固化製程而形成包封體130。
參照圖15，由於如在圖式中所示虛設結構112T具有錐形形狀，因此虛設結構112T的尺寸可依據在圖14中所示的厚度位置a、b及c而變化。舉例而言，虛設結構112T可在剖視圖中具有倒置的梯形形狀，且厚度越低，尺寸越小。因此，當提前依據虛設結構112T的厚度確保尺寸作為參考時，則無需使用高價格的量測裝置或複雜的設定即可量測定位於類似水平高度上的互連結構120B及112B的剩餘厚度。
參照圖16，可對包封體130執行研磨製程以暴露出第一互連結構120B、第二互連結構112B以及虛設結構112T的上表面。藉由研磨製程，包封體130的上表面可變為平坦的，第一互連結構120B及第二互連結構112B以及虛設結構112T的上表面可自包封體130的上表面暴露出。
參照圖17，可藉由於包封體130上塗敷PID並執行固化製程而形成第一絕緣層141a，且可藉由鍍覆製程形成第一重佈線層142a以及第一連接通孔143a1及143a2。可藉由使用曝光及顯影的微影製程形成通孔孔洞。可根據設計將第二絕緣層141b及第三絕緣層141c、第二重佈線層142b及第三重佈線層142c以及第二連接通孔143b及第三連接通孔143c形成為具有較多的層數。可藉由一系列製程形成連接構件140。可藉由於連接構件140上層壓ABF等並執行固化製程而形成第一鈍化層151，且可移除載體膜200。可利用眾所習知的金屬化方法形成凸塊下金屬層160，且可利用焊球等藉由迴焊製程形成電性互連結構170。在以上例示性實施例中所述的扇出型半導體封裝100A可藉由一系列製程進行製造。
圖18為示出扇出型半導體封裝的另一實例的剖面示意圖。
參照圖式，相較於在上述例示性實施例中的扇出型半導體封裝100A，在扇出型半導體封裝100B中，設置於框架110的最外配線層112d上的互連結構112B1及112B2中的至少一者可被配置成具有錐形形狀，亦即被配置成具有傾斜的側表面，而非在框架110的最外部上設置虛設層112dM及虛設結構112T。舉例而言，設置於框架110的最外配線層112d上的至少一個圖案上的第二互連結構112B1可被形成為銅桿或銅柱，且因此可輕易地形成第二互連結構112B1，且第二互連結構112B1可被實施為具有針對電性連接最佳化的近似垂直的側表面。此外，設置於最外配線層112d上的至少另一圖案上的第三電性互連結構112B2可被實施為具有傾斜的側表面，使得可量測剩餘的厚度。換言之，第三互連結構112B2的側表面可具有較第二互連結構112B1的側表面的斜率大的斜率。亦即，第三互連結構112B2可具有包括所述兩種結構的優點的結構。具有錐形形狀的互連結構112B2可包括晶種層112B2a以及導電層112B2b，晶種層112B2a設置於與最外配線層112d及包封體130上的圖案中的一者的表面接觸的錐形互連結構112B2的側表面上，導電層112B2b設置於晶種層112B2a上並填充由晶種層112B2a形成的內部空間。晶種層112B2a可為由銅（Cu）層形成的單層，亦或可為由鈦（Ti）層及銅（Cu）層形成的雙層，但晶種層112B2a的實例並非僅限於此。導電層112B2b可為由銅（Cu）層形成的單層，但導電層112B2b的實例可並非僅限於此。對其他元件的說明可與以上參照圖9至圖17所作的說明相同，且因此對其不再予以贅述。
根據上述例示性實施例，可提供扇出型半導體封裝，所述扇出型半導體封裝被配置成使得可利用包括盲式凹陷部的框架來設置半導體晶片，且因此在使用研磨製程時，可量測將框架的配線及/或半導體晶片的連接墊電性連接至重佈線層的互連結構的剩餘厚度。因此，可易於設定研磨製程的條件，可減少由研磨過度導致的缺陷，且可能不必要使用高價格的量測裝置。
在例示性實施例中，表達語「共面」可指示元件可定位於完全相同的水平高度上，但亦可指示元件可因研磨製程等而實質上定位於同一水平高度上。
在例示性實施例中，為便於說明可使用用語「下側」、「下部」、「下表面」等來指代參照圖式中的橫截面面朝下的方向，且可使用用語「上側」、「上部」、「上表面」等來指代與以上方向相反的方向。為易於說明，可如以上界定所述用語，但例示性實施例的權利範圍並非特別受限於以上用語。
在例示性實施例中，用語「連接」不僅可指「直接連接」而且包括藉由黏合層等的「非直接連接」。此外，用語「電性連接」可包括其中元件「物理連接」的情形以及其中元件「非物理連接」的情形兩者。此外，用語「第一」、「第二」等可用於區分各個元件，且可不限制關於元件的次序及/或重要性等。在一些情形中，在不背離例示性實施例的權利範圍的條件下，第一元件可被稱為第二元件，且類似地，第二元件可被稱為第一元件。
在例示性實施例中，用語「例示性實施例」可並非指代同一例示性實施例，而是可被提供用來闡述及強調每一例示性實施例的不同的獨特特徵。以上所提議的可被實施的例示性實施例不排除與其他例示性實施例的特徵組合的可能性。舉例而言，儘管在一個例示性實施例中闡述的特徵未在另一例示性實施例中予以闡述，但除非另有說明，否則所述闡述可被理解為與所述另一例示性實施例相關。
在例示性實施例中使用的用語僅用於闡述例示性實施例，而並非旨在限制本揭露。除非另有說明，否則單數用語包括複數形式。
儘管以上已示出並闡述了例示性實施例，然而對於熟習此項技術者而言將顯而易見的是，在不背離由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出修改及變型。
100A、100B‧‧‧扇出型半導體封裝 110‧‧‧框架 110H‧‧‧凹陷部 111a‧‧‧核心絕緣層 111b‧‧‧第一積層絕緣層 111c‧‧‧第二積層絕緣層 112a‧‧‧第一配線層 112aM‧‧‧終止元件層 112b‧‧‧第二配線層 112B‧‧‧第二互連結構/互連結構 112B1‧‧‧第二互連結構/互連結構 112B2‧‧‧第三互連結構/互連結構 112B2a‧‧‧晶種層 112B2b‧‧‧導電層 112c‧‧‧第三配線層 112d‧‧‧第四配線層 112dM‧‧‧虛設層 112T‧‧‧虛設結構 112Ta‧‧‧晶種層 112Tb‧‧‧導電層 112Th‧‧‧深通孔孔洞 113a‧‧‧第一連接通孔層 113b‧‧‧第二連接通孔層 113c‧‧‧第三連接通孔層 120‧‧‧半導體晶片 120B‧‧‧第一互連結構/互連結構 120P‧‧‧連接墊 125‧‧‧貼附構件 130‧‧‧包封體 140‧‧‧連接構件 141a‧‧‧第一絕緣層 141b‧‧‧第二絕緣層 141c‧‧‧第三絕緣層 142a‧‧‧第一重佈線層 142b‧‧‧第二重佈線層 142c‧‧‧第三重佈線層 143a1、143a2‧‧‧第一連接通孔 143b‧‧‧第二連接通孔 143c‧‧‧第三連接通孔 151‧‧‧第一鈍化層 151h‧‧‧開口 152‧‧‧第二鈍化層 152h‧‧‧開口 160‧‧‧凸塊下金屬層 170‧‧‧電性互連結構 200‧‧‧載體膜 201‧‧‧絕緣層 202‧‧‧金屬層 250‧‧‧乾膜 270‧‧‧光阻膜 1000‧‧‧電子裝置 1010‧‧‧主板 1020‧‧‧晶片相關組件 1030‧‧‧網路相關組件 1040‧‧‧其他組件 1050‧‧‧照相機 1060‧‧‧天線 1070‧‧‧顯示器 1080‧‧‧電池 1090‧‧‧訊號線 1100‧‧‧智慧型電話 1101‧‧‧本體 1110‧‧‧母板 1120‧‧‧電子組件 1121‧‧‧半導體封裝 1130‧‧‧照相機模組 2100‧‧‧扇出型半導體封裝 2120‧‧‧半導體晶片 2121‧‧‧本體 2122‧‧‧連接墊 2130‧‧‧包封體 2140‧‧‧連接構件 2141‧‧‧絕緣層 2142‧‧‧重佈線層 2143‧‧‧通孔 2150‧‧‧鈍化層 2160‧‧‧凸塊下金屬層 2170‧‧‧焊球 2200‧‧‧扇入型半導體封裝 2220‧‧‧半導體晶片 2221‧‧‧本體 2222‧‧‧連接墊 2223‧‧‧鈍化層 2240‧‧‧連接構件 2241‧‧‧絕緣層 2242‧‧‧配線圖案 2243‧‧‧通孔 2243h‧‧‧通孔孔洞 2250‧‧‧鈍化層 2251‧‧‧開口 2260‧‧‧凸塊下金屬層 2270‧‧‧焊球 2280‧‧‧底部填充樹脂 2290‧‧‧模製材料 2301、2302‧‧‧球柵陣列基板 2500‧‧‧主板 a、b、c‧‧‧厚度位置 I-I’‧‧‧剖線
由以下結合所附圖式的詳細闡述，將更清楚地理解本揭露的上述及其他態樣、特徵及優點，在所附圖式中： 圖1為示出電子裝置系統的實例的方塊示意圖。 圖2為示出電子裝置的實例的立體示意圖。 圖3A及圖3B為示出扇入型半導體封裝在封裝製程前及封裝製程後狀態的剖面示意圖。 圖4為示出封裝扇入型半導體封裝的製程的剖面示意圖。 圖5為示出扇入型半導體封裝安裝於BGA基板上且安裝於電子裝置的主板上之實例的剖面示意圖。 圖6為示出扇入型半導體封裝嵌入於球柵陣列（ball grid array，BGA）基板中且安裝於電子裝置的主板上之實例的剖面示意圖。 圖7為示出扇出型半導體封裝的剖面示意圖。 圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之實例的剖面示意圖。 圖9為示出扇出型半導體封裝的實例的剖面示意圖。 圖10為示出圖9中的扇出型半導體封裝沿剖線I-I’截取的示意性剖視平面圖。 圖11至圖17為示出製造圖9中的扇出型半導體封裝的製程的圖式。 圖18為示出扇出型半導體封裝的另一實例的剖面示意圖。
100A‧‧‧扇出型半導體封裝
110‧‧‧框架
110H‧‧‧凹陷部
111a‧‧‧核心絕緣層
111b‧‧‧第一積層絕緣層
111c‧‧‧第二積層絕緣層
112a‧‧‧第一配線層
112aM‧‧‧終止元件層
112b‧‧‧第二配線層
112B‧‧‧第二互連結構/互連結構
112c‧‧‧第三配線層
112d‧‧‧第四配線層
112dM‧‧‧虛設層
112T‧‧‧虛設結構
112Ta‧‧‧晶種層
112Tb‧‧‧導電層
113a‧‧‧第一連接通孔層
113b‧‧‧第二連接通孔層
113c‧‧‧第三連接通孔層
120‧‧‧半導體晶片
120B‧‧‧第一互連結構/互連結構
120P‧‧‧連接墊
125‧‧‧貼附構件
130‧‧‧包封體
140‧‧‧連接構件
141a‧‧‧第一絕緣層
141b‧‧‧第二絕緣層
141c‧‧‧第三絕緣層
142a‧‧‧第一重佈線層
142b‧‧‧第二重佈線層
142c‧‧‧第三重佈線層
143a1、143a2‧‧‧第一連接通孔
143b‧‧‧第二連接通孔
143c‧‧‧第三連接通孔
151‧‧‧第一鈍化層
151h‧‧‧開口
152‧‧‧第二鈍化層
152h‧‧‧開口
160‧‧‧凸塊下金屬層
170‧‧‧電性互連結構
I-I’‧‧‧剖線

Claims (17)

  1. 一種扇出型半導體封裝，包括： 框架，包括電性連接至彼此的多個配線層以及設置於與所述多個配線層中的最外配線層的水平高度同一水平高度上的虛設層，且具有包括終止元件層的凹陷部，所述終止元件層設置於所述凹陷部的底表面上； 半導體晶片，具有上面設置有連接墊的主動面以及與所述主動面相對的非主動面，且設置於所述凹陷部中使得所述非主動面與所述終止元件層相對； 第一互連結構，設置於所述連接墊上； 第二互連結構，設置於所述最外配線層上； 虛設結構，設置於所述虛設層上； 包封體，包封所述虛設結構、所述第二互連結構、所述第一互連結構、所述半導體晶片和所述框架的至少部分，且填充所述凹陷部的至少部分；以及 連接構件，設置於所述框架上及所述半導體晶片的所述主動面上，且包括電性連接至第一金屬凸塊及第二金屬凸塊的重佈線層， 其中所述虛設結構具有傾斜的側表面。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述虛設結構與所述第一互連結構及所述第二互連結構電性絕緣。
  3. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述虛設結構具有與所述連接構件的絕緣材料接觸的頂表面。
  4. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述虛設層及所述虛設結構設置於所述框架的最外部中。
  5. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述虛設層及所述虛設結構各自包含金屬材料。
  6. 如申請專利範圍第5項所述的扇出型半導體封裝， 其中所述虛設結構包括晶種層以及導電層，所述晶種層與所述包封體及所述虛設層的表面接觸，所述導電層設置於所述晶種層上且填充由所述晶種層所提供的內部空間，且 其中所述導電層自所述包封體物理間隔開。
  7. 如申請專利範圍第5項所述的扇出型半導體封裝，其中所述多個配線層中的至少一者包括接地，且所述虛設層及所述虛設結構電性連接至所述接地。
  8. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一互連結構及所述第二互連結構為金屬桿。
  9. 如申請專利範圍第8項所述的扇出型半導體封裝，其中所述金屬桿中的每一者的側表面相對於所述包封體的上表面實質上垂直地延伸。
  10. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一互連結構、所述第二互連結構以及所述虛設結構埋置於所述包封體中，使得所述虛設結構、所述第二互連結構及所述第一互連結構的頂表面自所述包封體被暴露出。
  11. 如申請專利範圍第10項所述的扇出型半導體封裝，其中所述第一互連結構、所述第二互連結構、所述虛設結構以及所述包封體具有彼此共面的頂表面。
  12. 如申請專利範圍第10項所述的扇出型半導體封裝，其中所述連接構件包括： 絕緣層，設置於所述包封體上； 第一連接通孔及第二連接通孔，貫穿所述絕緣層並分別與所述第一互連結構及所述第二互連結構接觸；以及 所述重佈線層，設置於所述絕緣層上並經由所述第一連接通孔及所述第二連接通孔電性連接至所述第一互連結構及所述第二互連結構。
  13. 如申請專利範圍第1項所述的扇出型半導體封裝， 其中所述框架包括： 核心絕緣層； 第一積層絕緣層，具有一或多個層且設置於所述核心絕緣層的下部中； 第二積層絕緣層，具有一或多個層且設置於所述核心絕緣層的上部中； 第一連接通孔層，貫穿所述核心絕緣層； 第二連接通孔層，具有一或多個層且貫穿所述第一積層絕緣層；以及 第三連接通孔層，具有一或多個層且貫穿所述第二積層絕緣層， 其中所述多個配線層設置於所述核心絕緣層、所述第一積層絕緣層及所述第二積層絕緣層上，並經由所述第一連接通孔層至所述第三連接通孔層電性連接至彼此， 其中所述核心絕緣層具有較所述第一積層絕緣層及所述第二積層絕緣層的厚度大的厚度，且 其中所述第二連接通孔層的連接通孔以及所述第三連接通孔層的連接通孔在相反的方向上呈錐形。
  14. 如申請專利範圍第1項所述的扇出型半導體封裝， 其中所述凹陷部具有傾斜的壁，且 其中所述半導體晶片的所述非主動面藉由貼附構件而貼附至所述終止元件層。
  15. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述終止元件層是金屬層，所述多個配線層中的至少一者包括接地，且所述金屬層電性連接至所述接地。
  16. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述多個配線層中的至少一者設置於較所述終止元件層低的位置中。
  17. 一種扇出型半導體封裝，包括： 框架，包括電性連接至彼此的多個配線層，且具有包括終止元件層的凹陷部，所述終止元件層設置於所述凹陷部的底表面上； 半導體晶片，具有上面設置有連接墊的主動面以及與所述主動面相對的非主動面，且設置於所述凹陷部中使得所述非主動面與所述終止元件層相對； 第一互連結構，設置於所述連接墊上； 第二互連結構，設置於所述多個配線層中的最上配線層上的至少一個圖案上； 第三互連結構，設置於所述多個配線層中的所述最上配線層上的至少另一個圖案上； 包封體，包封所述第一互連結構至所述第三互連結構、所述半導體晶片和所述框架的至少部分，且填充所述凹陷部的至少部分；以及 連接構件，設置於所述框架及所述半導體晶片的所述主動面上，且包括電性連接至第一金屬凸塊及第二金屬凸塊的重佈線層， 其中所述第三互連結構的側表面具有較所述第二互連結構的側表面的斜率大的斜率。
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