TWI809149B - 混合中介層以及包括其的半導體封裝 - Google Patents

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金成賢
鄭枳蓏
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南韓商三星電機股份有限公司
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Abstract

一種半導體封裝包括：有機框架，具有彼此相對的第一表面與第二表面，具有空腔且具有將第一表面與第二表面連接的配線結構；連接結構，配置於有機框架的第一表面上且具有連接至配線結構的第一重佈線層；至少一個無機中介層，具有第一表面及第二表面且具有將所述至少一個無機中介層的第一表面與第二表面彼此連接的互連配線；包封體，包封所述至少一個無機中介層的至少部分；絕緣層，配置於有機框架的第二表面及所述至少一個無機中介層的第二表面上；第二重佈線層，具有作為多個接墊而提供的部分；以及至少一個半導體晶片，具有分別連接至所述多個接墊的連接電極。

Description

混合中介層以及包括其的半導體封裝
[相關申請案的交叉引用]
本申請案主張2018年11月27日在韓國智慧財產局中提出申請的韓國專利申請案第10-2018-0148327號的優先權的權益，所述韓國專利申請案的揭露內容以全文引用的方式併入本案中。
本揭露是有關於一種混合中介層及一種包括混合中介層的半導體封裝。
由於設備(sets)的高規格及高頻寬記憶體(high bandwidth memory，HBM)的採用(employment)，中介層的市場一直在增長。目前，矽是中介層的主流材料，但玻璃中介層或有機型中介層已在大規模及低成本方面得到發展。
同時，在包括中介層的半導體封裝的情形中，藉由執行封裝製程以將半導體晶片黏附至中介層並對半導體晶片進行模製來製造半導體封裝，且在安裝半導體晶片之前可預先製造具有欲用作中介層的重佈線層的連接結構。
本揭露的態樣可提供一種能夠達成精密節距(fine pitch)的混合基板及一種具有混合基板的半導體封裝。
根據本揭露的態樣，一種半導體封裝可包括：有機框架，具有彼此相對的第一表面與第二表面，具有空腔且具有將所述第一表面與所述第二表面連接的配線結構；連接結構，配置於所述有機框架的所述第一表面上且具有連接至所述配線結構的第一重佈線層；至少一個無機中介層，配置於所述空腔中，具有與所述連接結構接觸的第一表面及與所述第一表面相對的第二表面，且具有連接至所述第一重佈線層且將所述至少一個無機中介層的所述第一表面與所述第二表面彼此連接的互連配線；包封體，包封配置於所述空腔中的所述至少一個無機中介層的至少部分；絕緣層，配置於所述有機框架的所述第二表面及所述至少一個無機中介層的所述第二表面上；第二重佈線層，配置於所述絕緣層上，連接至所述配線結構及所述互連配線中的每一者且具有作為多個接墊而提供的部分；以及至少一個半導體晶片，具有分別連接至所述多個接墊的連接電極。
根據本揭露的另一態樣，一種混合中介層可包括：有機框架，具有彼此相對的第一表面與第二表面，具有空腔且具有將所述第一表面與所述第二表面連接的配線結構；連接結構，配置於所述有機框架的所述第一表面上且具有連接至所述配線結構的第一重佈線層；至少一個無機中介層，配置於所述空腔中，具有 與所述連接結構接觸的第一表面及與所述第一表面相對的第二表面且具有連接至所述第一重佈線層且將所述至少一個無機中介層的所述第一表面與所述第二表面彼此連接的互連配線；包封體，包封配置於所述空腔中的所述至少一個無機中介層的至少部分；絕緣層，配置於所述有機框架的所述第二表面及所述至少一個無機中介層的所述第二表面上；以及第二重佈線層，配置於所述絕緣層上，連接至所述配線結構及所述互連配線中的每一者且具有作為多個接墊而提供的部分。
100:半導體封裝/混合中介層
100A:混合中介層
110:框架/有機框架
110A:第一表面/有機框架
110B:第二表面/有機框架
110H:空腔
110Ha:空腔/第一空腔
110Hb:空腔/第二空腔
111a:絕緣層/第一絕緣層/絕緣構件
111b:絕緣層/第二絕緣層/絕緣構件
111c:第三絕緣層
112a:配線圖案/第一配線圖案
112b:配線圖案/第二配線圖案
112c:配線圖案/第三配線圖案
112d:配線圖案/第四配線圖案
113a:配線通孔/第一配線通孔
113b:配線通孔/第二配線通孔
113c:第三配線通孔
130、130':包封體
140:連接結構
141、151:絕緣層
142、152:重佈線圖案
143:通孔/重佈線通孔
145:重佈線層/第一重佈線層
152P:接墊
153:通孔/重佈線通孔/第二重佈線通孔
155:第二重佈線層
161:第一鈍化層
162:第二鈍化層
170:凸塊下金屬(UBM)層
180:電性連接金屬
200:無機中介層
200A:無機中介層/第一無機中介層
200B:無機中介層/第二無機中介層
201:基板
212:第一接墊
214:互連配線
216:第二接墊
300、300A、300B、300C:半導體封裝
310:半導體晶片/第一半導體晶片
310P、320P、330P:連接電極
320:半導體晶片/第二半導體晶片
330:半導體晶片/第三半導體晶片
380:連接構件
1000:電子裝置
1010、2110:主板
1020:晶片相關組件
1030:網路相關組件
1040:其他組件
1050、1130:照相機模組
1060:天線
1070:顯示器裝置
1080:電池
1090:訊號線
1100:智慧型電話
1101:本體
1110:母板
1120:電子組件
2210:球柵陣列(BGA)基板
2220:晶片/圖形處理單元(GPU)
2230:中介層封裝
2240:晶片/高頻寬記憶體(HBM)
2250:矽中介層
2260:中介層/有機中介層
2310、2320:半導體裝置
I-I'、II-II':線
O1:第一開口
O2:第二開口
O3:第三開口
結合附圖閱讀以下詳細說明，將更清晰地理解本揭露的以上及其他態樣、特徵以及其他優點，在附圖中：圖1為示出電子裝置系統的實例的方塊示意圖。
圖2為示出電子裝置的實例的立體示意圖。
圖3為示出3維(3D)球柵陣列(ball grid array，BGA)封裝安裝於電子裝置的主板上之情形的剖面示意圖。
圖4為示出2.5維(2.5D)矽中介層封裝安裝於主板上之情形的剖面示意圖。
圖5為示出2.5D有機中介層封裝安裝於主板上之情形的剖面示意圖。
圖6為示出根據本揭露中的例示性實施例的混合中介層的剖面示意圖。
圖7為沿線I-I'截取的圖6中所示混合中介層的平面圖。
圖8為示出具有圖6中所示混合中介層的半導體封裝的剖面示意圖。
圖9為示出根據本揭露中的例示性實施例的混合中介層的剖面示意圖。
圖10為示出圖9中所示混合中介層的剖面示意圖。
圖11為示出根據本揭露中的例示性實施例的半導體封裝的剖面示意圖。
圖12為沿線II-II'截取的圖11中所示半導體封裝的平面圖。
圖13為示出根據本揭露中的例示性實施例的半導體封裝的剖面示意圖。
在下文中，將參照所附圖式詳細闡述本揭露中的例示性實施例。
電子裝置
圖1為示出電子裝置系統的實例的方塊示意圖。
參照圖1，電子裝置1000中可容置主板1010。主板1010可包括物理連接至或電性連接至主板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。該些組件可連接至以下欲闡述的其他組件，以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體(例如動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如唯讀記憶體(read only memory，ROM))、快閃記憶體等；應用處理器晶片，例如中央處理器(例如中央處理單元(central processing unit，CPU))、圖形處理器(例如圖形處理單元(graphics processing unit，GPU))、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器(analog-to-digital converter，ADC)、應用專用積體電路(application-specific integrated circuit，ASIC)等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如實施以下協定的組件：無線保真(wireless fidelity，Wi-Fi)(電氣及電子工程師學會(Institute of Electrical And Electronics Engineers，IEEE)802.11家族等)、全球互通微波存取(worldwide interoperability for microwave access，WiMAX)(IEEE 802.16家族等)、IEEE 802.20、長期演進(long term evolution，LTE)、僅支援資料的演進(evolution data only，Ev-DO)、高速封包存取+(high speed packet access +，HSPA+)、高速下行封包存取+(high speed downlink packet access +，HSDPA+)、高速上行封包存取+(high speed uplink packet access +，HSUPA+)、增強型資料GSM環境(enhanced data GSM environment，EDGE)、全球行動通訊系統(global system for mobile communications，GSM)、全球定位系統(global positioning system，GPS)、通用封包無線電服務(general packet radio service，GPRS)、 分碼多重存取(code division multiple access，CDMA)、分時多重存取(time division multiple access，TDMA)、數位增強型無線電訊(digital enhanced cordless telecommunications，DECT)、藍芽、3G協定、4G協定及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與以上所述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器(ferrite inductor)、功率電感器(power inductor)、鐵氧體珠粒(ferrite beads)、低溫共燒陶瓷(low temperature co-fired ceramic，LTCC)、電磁干擾(electromagnetic interference，EMI)濾波器、多層陶瓷電容器(multilayer ceramic capacitor，MLCC)等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與以上所述的晶片相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型而定，電子裝置1000可包括可物理連接至或電性連接至主板1010的其他組件，或可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器(未繪示)、視訊編解碼器(未繪示)、功率放大器(未繪示)、羅盤(未繪示)、加速度計(未繪示)、陀螺儀(未繪 示)、揚聲器(未繪示)、大容量儲存單元(例如硬碟驅動機)(未繪示)、光碟(compact disk，CD)驅動機(未繪示)、數位多功能光碟(digital versatile disk，DVD)驅動機(未繪示)等。然而，該些其他組件並非僅限於此，而是視電子裝置1000的類型等而亦可包括用於各種目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理(personal digital assistant，PDA)、數位攝影機、數位照相機(digital still camera)、網路系統、電腦、監視器、平板個人電腦、膝上型個人電腦、隨身型易網機個人電腦(netbook PC)、電視、視訊遊戲機(video game machine)、智慧型手錶、汽車組件等。然而，電子裝置1000並非僅限於此，而是可為處理資料的任何其他電子裝置。
圖2為示出電子裝置的實例的立體示意圖。
參照圖2，半導體封裝可於如上所述的各種電子裝置1000中用於各種目的。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至母板1110。另外，可物理連接至或電性連接至主板1010或可不物理連接至或不電性連接至主板1010的其他組件(例如照相機模組1130)可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，且半導體封裝100可例如為晶片相關組件之中的應用處理器，但並非僅限於此。所述電子裝置未必限於智慧型電話1100，而是可為如上所述的其他電子裝置。
半導體裝置(或半導體封裝)
一般而言，半導體晶片中整合了諸多精密的電路。然而，半導體晶片自身可能無法充當半導體成品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片可能無法單獨使用，而是被封裝且在電子裝置等中以封裝狀態使用。
通常利用半導體封裝的原因在於：半導體晶片與電子裝置的主板之間一般會存在電性連接方面的電路寬度差異。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的尺寸及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，且因此使用用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術是有利的。
在下文中，將參照所附圖式詳細闡述藉由所述封裝技術製造的半導體裝置。
圖3為示出3D BGA封裝安裝於電子裝置的主板上之情形的剖面示意圖。
在半導體晶片之中，例如圖形處理單元(GPU)等應用專用積體電路(ASIC)的每一晶片價格非常高，且因此，以高良率(yield)執行封裝非常重要。出於此目的，在安裝半導體晶片之前首先準備數千至數十萬個連接墊可在其上進行重佈線的球柵陣列(BGA)基板2210等，且隨後藉由表面安裝技術(surface mounting technology，SMT)將例如GPU 2220等高價半導體晶片 安裝並封裝於BGA基板2210上，且此後，將所得結構最終安裝於主板2110上。
同時，在GPU 2220的情形中，有必要將到記憶體(例如高頻寬記憶體(HBM))的訊號路徑最小化，且為此，將半導體晶片(例如HBM 2240)安裝於中介層封裝2230上且隨後以疊層封裝(package-on-package，POP)形式將其封裝(即堆疊於其中安裝有GPU 2220的封裝上)並進行使用。然而，在此種情形中，裝置的厚度過度增加，且在將訊號路徑最小化方面亦存在限制。
圖4為安裝於主板上的2.5D矽中介層封裝的剖面示意圖。
為解決上述問題，可考慮藉由將第一半導體晶片(例如GPU 2220)及第二半導體晶片(例如HBM 2240)並排地表面安裝於矽中介層2250上並根據2.5中介層技術將其封裝來製造半導體裝置2310。在此種情形中，具有數千至數十萬個連接墊的GPU 2220及HBM 2240可以最小路徑進行重佈線及電性連接。此外，當半導體裝置2310再次安裝於BGA基板2210等上並被重佈線時，半導體裝置2310可最終安裝於主板2110上。然而，在矽中介層2250的情形中，非常難以形成矽穿孔(through silicon via，TSV)且會產生高製造成本，且因此，矽中介層2250並不有利於達成較大的面積及較低的成本。
圖5為示出2.5D有機中介層封裝安裝於主板上之情形的剖面示意圖。
作為解決上述問題的方法，可考慮使用有機中介層2260代替矽中介層2250。舉例而言，可考慮藉由將第一半導體晶片(例如GPU 2220)及第二半導體晶片(例如HBM 2240)並排地表面安裝於有機中介層2260上並根據2.5中介層技術將其封裝來製造半導體裝置2320。在此種情形中，具有數千至數十萬個連接墊的GPU 2220及HBM 2240可以最小路徑進行重佈線及電性連接。此外，當半導體裝置2310再次安裝於BGA基板2210等上並被重佈線時，半導體裝置2310可最終安裝於主板2110上。另外，此方法可有利於達成大的面積及低的成本。
同時，半導體裝置2320是藉由將晶片2220及晶片2240安裝於中介層2260上並對其執行模製的封裝製程來製造。此是因為在不進行模製的條件下可能無法執行處置(handling)而使得半導體裝置2320可能無法連接至BGA基板2210等，且因此，藉由模製來維持剛性。然而，當施行模製時，由於中介層2260以及晶片2220及晶片2240與模製材料之間的熱膨脹係數(coefficient of thermal expansion，CTE)等的差異，可能產生例如出現翹曲、對底部填充樹脂的填充劣化、晶粒與模製材料之間出現裂紋(crack)等問題。
在下文中，將參照所附圖式詳細闡述本揭露的各種例示性實施例。
圖6為示出根據本揭露中的例示性實施例的混合中介層的剖面示意圖，且圖7為沿圖6中所示混合中介層的線I-I'截取的 平面圖。
參照圖6及圖7，根據本例示性實施例的混合中介層100包括：有機框架110，具有彼此相對定位的第一表面110A與第二表面110B且具有空腔110H；連接結構140，配置於有機框架110的第一表面110A上且具有第一重佈線層145；無機中介層200，配置於空腔110H中連接結構140上；以及包封體130，包封無機中介層200的至少部分。
有機框架110包括具有第一絕緣層111a及第二絕緣層111b的絕緣構件。有機框架110可用於增強混合中介層100的剛性並確保包封體130的厚度的均勻性。有機框架110的絕緣構件可包括有機絕緣材料，例如熱固性樹脂(例如環氧樹脂)或熱塑性樹脂(例如聚醯亞胺)。在一些例示性實施例中，作為絕緣構件，可使用藉由將作為主要成分的有機絕緣材料與無機組分混合而獲得的混合物。舉例而言，絕緣構件可包括與無機填料混合的樹脂，或者與無機填料一起浸漬於玻璃纖維中的樹脂。在特定實例中，絕緣構件可為味之素構成膜(Ajinomoto Build-up Film，ABF)或預浸體(prepreg)。
無機中介層200具有與連接結構140接觸的第一表面(即，下表面)、與第一表面相對定位的第二表面(即，上表面)以及將第一表面與第二表面連接的互連配線214。互連配線214包括圖案及通孔，且無機中介層200可包括分別位於第一表面及第二表面上且連接至互連配線214的多個第一接墊212及第二接 墊216。無機中介層200的互連配線214可藉由第一接墊212連接至第一重佈線層145。無機中介層200包括由無機材料形成的基板201。舉例而言，基板201可包括半導體基板(例如矽)或玻璃基板。
如上所述，混合中介層100具有無機中介層200嵌入於有機框架110的空腔110H中的結構，藉此減小總厚度。
此外，可達成欲連接至每一組件(例如有機框架、無機中介層、連接結構等)的複雜重佈線結構。
有機框架110的配線結構可包括第一配線圖案112a、第二配線圖案112b及第三配線圖案112c以及將第一配線圖案112a、第二配線圖案112b及第三配線圖案112c連接的第一配線通孔113a及第二配線通孔113b。有機框架110的配線結構(具體而言，第一配線圖案112a)可連接至連接結構140的第一重佈線層145。
連接結構140包括絕緣層141及配置於絕緣層141上的第一重佈線層145。第一重佈線層145包括重佈線圖案142及通孔143，且可與配線結構一起連接至無機中介層200的互連配線214。具體而言，如圖6中所示，重佈線圖案142可藉由通孔143連接至配線結構的第一配線圖案112a及無機中介層200的第一接墊212中的每一者。此例示性實施例中所採用的連接結構140被示出為包括單層的第一重佈線層145，但在另一例示性實施例中可被配置成包括兩個或更多個重佈線層。
根據本例示性實施例的混合中介層100更包括配置於有機框架110的第二表面110B及無機中介層200的第二表面上的絕緣層151以及配置於絕緣層151上的第二重佈線層155。
第二重佈線層155可提供連接至有機框架110的第二表面110B上的配線結構的背側重佈線電路(backside redistribution circuit)。第二重佈線層155可包括配置於絕緣層151上的重佈線圖案152及經由絕緣層151連接至重佈線圖案152的通孔153。此外，第二重佈線層155可連接至無機中介層200的互連配線214。具體而言，第二重佈線層155可藉由通孔153連接至配線結構的第三配線圖案112c及無機中介層200的第二接墊216。
另外，重佈線圖案152的部分可被配置為作為用於安裝半導體晶片的多個接墊152P來提供。第二鈍化層162可配置於絕緣層151上以覆蓋第二重佈線層155。第二鈍化層162可提供第一開口O1、第二開口O2及第三開口O3，多個接墊152P經由第一開口O1、第二開口O2及第三開口O3暴露出。
如圖8中所示，可提供第一開口O1、第二開口O2及第三開口O3作為第一半導體晶片310、第二半導體晶片320及第三半導體晶片330的安裝區域。圖8為示出具有圖6中所示混合中介層的半導體封裝的剖面示意圖。
第一半導體晶片310、第二半導體晶片320及第三半導體晶片330可被配置為自記憶體晶片、邏輯晶片及光學晶片選擇的各種組合。舉例而言，記憶體晶片可為例如動態隨機存取記憶 體(DRAM)或靜態隨機存取記憶體(static random access memory，SRAM)等揮發性記憶體晶片，或者例如相變隨機存取記憶體(phase change random access memory，PRAM)、磁阻式隨機存取記憶體(magnetoresistive random access memory，MRAM)、鐵電式隨機存取記憶體(ferroelectric random access memory，FeRAM)或電阻式隨機存取記憶體(resistive random access memory，RRAM)等非揮發性記憶體。另外，邏輯晶片可為例如微處理器、類比裝置或數位訊號處理器。光學晶片可包括例如發光二極體(light emitting diode，LED)等發光晶片或CMOS影像感測器(CMOS image sensor，CIS)晶片。舉例而言，第一半導體晶片310可為例如HBM等記憶體晶片，第二半導體晶片320可為邏輯晶片，且第三半導體晶片330可為光學晶片。
第一半導體晶片310、第二半導體晶片320及第三半導體晶片330的連接電極310P、320P及330P可藉由連接構件380分別連接至多個接墊152P。連接構件380可為低熔點金屬，例如錫(Sn)或含錫(Sn)的合金。作為另一選擇，可提供配置於第一半導體晶片310、第二半導體晶片320及第三半導體晶片330的上面形成有連接電極的表面(在下文中稱為主動表面)與絕緣層151之間的底部填充樹脂(未示出)。底部填充樹脂可將第一半導體晶片310、第二半導體晶片320及第三半導體晶片330穩定地固定至絕緣層151。舉例而言，底部填充樹脂可為例如環氧樹脂等可固化樹脂(curable resin)。
所述多個接墊152P可以精密節距進行排列，以對應於第一半導體晶片310、第二半導體晶片320及第三半導體晶片330的連接電極310P、320P及330P的排列。舉例而言，在採用具有以精密節距排列的多個連接電極的半導體晶片(例如高頻寬記憶體(HBM))的情形中，可能需要具有較窄間隙的接墊排列。
為形成以精密節距提供接墊152P的第二重佈線層155，絕緣層151可包含感光成像介電質(photo imageable dielectric，PID)材料。第二重佈線層155可利用使用作為PID材料的絕緣層151的微影製程(photolithography process)形成為具有精密圖案。本例示性實施例中所採用的第二重佈線層155可藉由以精密節距排列的通孔153連接至無機中介層200的第二接墊216。如在本例示性實施例中一樣，絕緣層151可被配置成與無機中介層200的第二表面接觸。只有由PID材料形成的絕緣層151可配置於無機中介層200的第二表面上。因此，僅藉由利用微影製程處理絕緣層151便可形成重佈線通孔153的孔洞。對於絕緣層的排列，無機中介層200的第二表面可位於與有機框架110的第二表面的水平高度實質上相等的水平高度處或較有機框架110的第二表面的水平高度高的水平高度處。
在第二鈍化層162上可進一步配置附加包封體(未示出)，以覆蓋第一半導體晶片310、第二半導體晶片320及第三半導體晶片330。此外，可對包封體(未示出)的上表面進行研磨，以使半導體晶片310、320及330中的一些半導體晶片的上表面暴 露出，以促進散熱。然而，本揭露並非僅限於此，且可另外引入環繞熱沈(heat sink)或半導體晶片的其它加強材料。
如圖6中所示，可在連接結構140的下表面上配置第一鈍化層161。第一鈍化層161具有暴露出第一重佈線層145的至少部分的開口。在所述開口中可配置有凸塊下金屬(Under bump metallurgy，UBM)層170，且UBM層170可分別連接至電性連接金屬180。
在下文中，將更詳細地闡述根據本例示性實施例的混合中介層100中所包括的每一組件。
本例示性實施例中所採用的框架110包括：第一絕緣層111a，與連接結構140接觸；第一配線圖案112a，與連接結構140接觸並嵌入於第一絕緣層111a中；第二配線圖案112b，配置於第一絕緣層111a的與嵌入有第一配線圖案112a的側相對的側上；第二絕緣層111b，配置於第一絕緣層111a的與嵌入有第一配線圖案112a的側相對的側的表面上且覆蓋第二配線圖案112b的至少部分；以及第三配線圖案112c，配置於第二絕緣層111b的與嵌入有第二配線圖案112b的側相對的側的表面上。分別而言，第一配線圖案112a與第二配線圖案112b藉由穿透第一絕緣層111a的第一配線通孔113a而電性連接，而第二配線圖案112b與第三配線圖案112c藉由穿透第二絕緣層111b的第二配線通孔113b而電性連接。第一配線圖案112a、第二配線圖案112b及第三配線圖案112c電性連接至連接結構140的重佈線層145。本例示性實施例中所採 用的框架的配線結構被示為包括三層配線圖案112a、112b及112c以及將所述三個配線圖案112a、112b及112c連接的配線通孔113a及配線通孔113b，但配線結構可具有任何其他數目的層及各種其他結構(參見圖10)。
如圖6中所示，第一配線圖案112a可凹陷至第一絕緣層111a中。在第一配線圖案112a凹陷至第一絕緣層111a以使第一絕緣層111a的下表面與第一配線圖案112a的下表面具有台階(step)的情形中，可防止形成包封體130的材料滲入而污染第一配線圖案112a的問題。
以上所述的第一配線圖案112a、第二配線圖案112b及第三配線圖案112c以及配線通孔113a及113b可包含例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金等導電材料。第一配線圖案112a、第二配線圖案112b及第三配線圖案112c可根據其設計而執行各種功能。舉例而言，第一配線圖案112a、第二配線圖案112b及第三配線圖案112c可包括接地(GND)圖案、電源(PWR)圖案、訊號(S)圖案。此處，除接地(GND)圖案、電源(PWR)圖案等以外，訊號S圖案包括例如資料訊號等各種訊號。其亦可包括通孔接墊、配線接墊、用於電性連接金屬的接墊等。配線圖案112a、112b及112c可藉由已知的鍍覆(plating)形成，且可各自包括晶種層(seed layer)及導電層。第一配線圖案112a、第二配線圖案112b及第三配線圖案112c可厚於第一重佈線層的重佈線圖案142。
第一配線通孔113a及第二配線通孔113b可各自為以導電材料填充的填充型通孔，或者可為其中沿通孔孔洞的壁表面形成導電材料的共形型通孔(conformal type via)。此外，第一配線通孔113a及第二配線通孔113b可各自具有錐形形狀。第一配線通孔113a及第二配線通孔113b可藉由鍍覆來形成，且可各自包括晶種層及導電層。
當第一配線通孔113a的孔洞形成時，第一配線圖案112a的一些接墊可充當終止元件(stopper)。因此，在製程方面，第一配線通孔113a可有利地具有其上端寬度大於其下端寬度的錐形形狀。在此種情形中，第一配線通孔113a可與第二配線圖案112b的接墊圖案進行整合。另外，當第二配線通孔113b的孔洞形成時，第二配線圖案112b的一些接墊可充當終止元件。因此，與第一配線通孔113a相似，在製程方面，第二配線通孔113b可有利地具有其上端寬度大於其下端寬度的錐形形狀。在此種情形中，第二配線通孔113b可與第三配線圖案112c的接墊圖案進行整合。儘管未示出，然而在一些例示性實施例中，出於屏蔽電磁波或散熱的目的，可在框架110的空腔110H的壁表面上配置金屬層(未示出)，且金屬層(未示出)可環繞無機中介層200。
第一半導體晶片310、第二半導體晶片320及第三半導體晶片330可為以上所述的各種類型的半導體晶片，且可為將數百至數百萬個裝置整合於一個晶片中的積體電路(integrated circuit，IC)。根據本例示性實施例的半導體封裝被示為具有三個 半導體晶片，但可包括至少一個半導體晶片。
包封體130包封框架110及無機中介層200，且填充空腔110H的至少部分。包封體130由絕緣材料形成，且作為所述絕緣材料，可使用包括無機填料及絕緣樹脂的材料，舉例而言，熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺；或者在熱固性樹脂或熱塑性樹脂中含有強化材料(例如無機填料)的樹脂，具體而言為ABF、FR-4、雙馬來醯亞胺三嗪(bismaleimide triazine，BT)等。此外，亦可使用例如環氧樹脂模製化合物(epoxy molding compound，EMC)等模製材料或者感光性材料(即，感光成像包封體(photo imageable encapsulant，PIE)。在一些例示性實施例中，可使用藉由以絕緣樹脂(例如熱固性樹脂或熱塑性樹脂)浸漬核心材料(例如無機填料及/或玻璃纖維)而獲得的材料。配置於包封體130的上表面上的絕緣層151可由與包封體130的材料相同或相似的材料形成，或者可包含如上所述的有利於達成精密節距的PID材料。
與配線結構相似，第二重佈線層155可包含例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金等導電材料。第二重佈線層155可根據設計來執行各種功能。第二重佈線層155可包括通孔接墊、配線接墊、用於電性連接金屬的接墊等。第二重佈線層155可藉由已知的鍍覆形成，且可包括晶種層及導電層。重佈線通孔153可為以導電材料填充的填充型通孔，或者可為其中沿通孔孔洞的壁表面形成 導電材料的共形型通孔。此外，重佈線通孔153可具有錐形形狀。第二重佈線通孔153亦可藉由鍍覆來形成，且可包括晶種層及導電層。
連接結構140可用以對無機中介層200的第一接墊212進行重佈線。連接結構140的絕緣層141可由上述絕緣材料形成，且在特定實例中，可使用感光成像介電質(PID)材料。在此種情形中，由於可藉由微影引入精密節距，因此無機中介層200的第一接墊212可非常有效地進行重佈線。
與第二重佈線層155及配線結構相似，第一重佈線層145可由例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金等導電材料形成。第一重佈線層145亦可根據設計來執行各種功能。舉例而言，第一重佈線層145可包括接地(GND)圖案、電源(PoWeR：PWR)圖案、訊號(S)圖案。此處，除接地(GND)圖案、電源(PWR)圖案等以外，訊號S圖案包括例如資料訊號等各種訊號。其亦可包括通孔接墊、配線接墊、用於電性連接金屬的接墊等。重佈線通孔143可連接至形成於不同層上的重佈線圖案142，以一體地形成。重佈線通孔143亦可以導電材料來完全填充，或者可具有沿通孔的壁形成的導電材料。此外，可應用錐形形狀作為重佈線通孔143的形狀。
可提供第一鈍化層161及第二鈍化層162作為用於保護混合中介層100免受外部物理性或化學性損傷的層。詳言之，位 於底部上的第一鈍化層161保護連接結構140，而位於頂部上的第二鈍化層162可提供來保護第二重佈線層155。舉例而言，第一鈍化層161及第二鈍化層162可為例如ABF等各種絕緣材料，且在特定實例中，第一鈍化層161及第二鈍化層162可為PID材料。
凸塊下金屬(UBM)層170可用於改善電性連接金屬180的連接可靠性。亦即，UBM層170可改善根據本例示性實施例的混合中介層100或半導體封裝300的板級可靠性(board level reliability)。UBM層170可作為數十至數萬個UBM層來提供。UBM層170可藉由已知的金屬化方法由金屬形成，但並非僅限於此。
電性連接金屬180是用於將混合中介層100或半導體封裝300物理連接至及/或電性連接至外部的組件。舉例而言，混合中介層100或半導體封裝300可藉由電性連接金屬180安裝於電子裝置的主板上。電性連接金屬180可由低熔點金屬(例如錫(Sn)或含錫(Sn)的合金)形成。更具體而言，電性連接金屬180可由焊料等形成，但此僅為實例，且所述材料並非特別限定於此。電性連接金屬180可為接腳(land)、球、引腳(pin)等。電性連接金屬180可形成為多層或單層。當電性連接金屬180形成為多層時，電性連接金屬180可包括銅柱及焊料，且當電性連接金屬180由單層形成時，電性連接金屬180可包括錫-銀焊料或銅，但此僅為實例，且材料並非特別限定於此。電性連接金屬180的數目、間距、排列類型等並無特別限制，且可根據此項技術中具有 通常知識者的設計規格進行充分修改。舉例而言，電性連接金屬180的數目可為數十至數千個，且可為更多個或更少個。
圖9為示出根據本揭露中的例示性實施例的混合中介層的剖面示意圖，且圖10為示出圖9中所示混合中介層的剖面示意圖。
參照圖9，除採用多個無機中介層200A及200B且包封體130'的水平高度與有機框架110A的配線結構的水平高度不同以外，根據本例示性實施例的混合中介層100A可被理解為相似於圖6及圖7中所示結構。對於本例示性實施例的組件，除非另有提及，否則可參照對與圖6及圖7中所示混合中介層100的組件相同或相似的組件的說明。
根據本例示性實施例的混合中介層100A包括配置於有機框架110的單一空腔110H中的第一無機中介層200A及第二無機中介層200B。第一無機中介層200A及第二無機中介層200B具有將第一無機中介層200A及第二無機中介層200B的上表面與下表面連接的互連配線(未示出)。互連配線可藉由多個第一接墊212連接至第一重佈線層145，且藉由多個第二接墊216連接至第二重佈線層155。
第一無機中介層200A及第二無機中介層200B上可分別配置有不同的半導體晶片。作為實例，參照圖10中所示半導體封裝300A，第一半導體晶片310及第二半導體晶片320可配置於第一無機中介層200A上。具體而言，第一半導體晶片310可連接至 經由第一開口O1暴露出的多個接墊152P，且第二半導體晶片320可連接至經由第二開口O2暴露出的多個接墊152P。在第二無機中介層200B上可配置有第三半導體晶片330。具體而言，第三半導體晶片330可連接至經由第三開口O3暴露出的多個接墊152P。
本例示性實施例中所採用的第一無機中介層200A與第二無機中介層200B可分別包括由不同材料形成的基板。第一無機中介層200A與第二無機中介層200B可被配置成視上面所配置的半導體晶片的功能而具有不同的物理性質。
舉例而言，第一半導體晶片310及第二半導體晶片320可為具有精密節距電極的半導體晶片(例如HBM或邏輯晶片)，且第一無機中介層200A可包括易於形成精密圖案的半導體基板(例如矽)。第三半導體晶片330可為發光裝置或光接收裝置(例如光學晶片)或影像感測器(例如CIS晶片)，且第二無機中介層200B可包括具有透光度(light transmittance)的玻璃基板。
在此例示性實施例中，包封體130'被配置成覆蓋有機框架110的第二表面110B以及第一無機中介層200A及第二無機中介層200B的第二表面，且絕緣層151可配置於包封體130'上。多個通孔153可被形成為穿透絕緣層151及包封體130'。絕緣層151可包含與包封體130'不同的材料，但亦可包含相同的材料，而不限於此。舉例而言，包封體130'可包含與絕緣層151相同的PID材料。
此例示性實施例中所採用的有機框架110A具有不同的 結構，且因此，可相應地修改其配線結構。具體而言，有機框架110A包括第一絕緣層111a；第一配線圖案112a，配置於第一絕緣層111a的一個表面上；第二配線圖案112b，配置於第一絕緣層111a的另一表面上；第二絕緣層111b，配置於第一絕緣層111a的一個表面上且覆蓋第一配線圖案112a的至少部分；第三配線圖案112c，配置於第二絕緣層111b的與嵌入有第一配線圖案112a的側相對的側的表面上；第三絕緣層111c，配置於第一絕緣層111a的另一表面上且覆蓋第二配線圖案112b的至少部分；第四配線圖案112d，配置於第三絕緣層111c的與嵌入有第二配線圖案112b的側相對的側的表面上；第一配線通孔113a，穿透第一絕緣層111a且將第一配線圖案112a與第二配線圖案112b電性連接；第二配線通孔113b，穿透第二絕緣層111b且將第一配線圖案112a與第三配線圖案112c電性連接；以及第三配線通孔113c，穿透第三絕緣層111c且將第二配線圖案112b與第四配線圖案112d電性連接。由於此例示性實施例中所採用的框架110具有較大數目的配線圖案112a、112b、112c及112d，因此連接結構140的第一重佈線層145可進一步簡化。
第一絕緣層111a可厚於第二絕緣層111b及第三絕緣層111c。第一絕緣層111a可為相對較厚以基本上維持剛性，且第二絕緣層111b及第三絕緣層111c可被引入以形成較大數目的配線圖案112c及配線圖案112d。第一絕緣層111a可包含與第二絕緣層111b及第三絕緣層111c不同的絕緣材料。舉例而言，第一絕緣層 111a可例如為包括核心材料(例如玻璃纖維)、無機填料及絕緣樹脂的預浸體，而第二絕緣層111b及第三絕緣層111c可為包括無機填料及絕緣樹脂的ABF或PID，但並非僅限於此。自相似的角度來看，穿透第一絕緣層111a的第一配線通孔113a可具有較分別穿透第二絕緣層111b及第三絕緣層111c的第二配線通孔113b及第三配線通孔113c的直徑大的直徑。此外，第一配線通孔113a可具有沙漏形狀或圓柱形狀，而第二配線通孔113b及第三配線通孔113c可具有方向彼此相反的錐形形狀。第一配線圖案112a、第二配線圖案112b、第三配線圖案112c及第四配線圖案112d可厚於第一重佈線層145的重佈線圖案142。
儘管在圖6及圖7中未示出，然而在空腔110H中與第三半導體晶片330下方可以與圖9及圖10中所示方式相似的方式配置有第二無機中介層200B。在此種情形中，無機中介層200可以與圖9及圖10中所示無機中介層200A相似的方式進行配置。
圖11為示出根據本揭露中的例示性實施例的半導體封裝的剖面示意圖，且圖12為沿圖11所示半導體封裝的線II-II'截取的平面圖。
參照圖11及圖12，除有機框架110B具有多個空腔110Ha及110Hb且採用多個無機中介層200A及200B以外，根據本例示性實施例的半導體封裝300B可被理解為相似於圖8中所示結構。對於本例示性實施例的組件，除非另有提及，否則可參照對與圖6至圖8中所示混合中介層100及半導體封裝的組件相同 或相似的組件的說明。
本例示性實施例中所採用的有機框架110B可包括第一空腔110Ha及第二空腔110Hb。如圖12中所示，第一空腔110Ha與第二空腔110Hb藉由絕緣構件111a及絕緣構件111b分隔開，且甚至在配置於第一空腔110Ha與第二空腔110Hb之間的絕緣構件處可形成有配線結構。
第一無機中介層200A及第二無機中介層200B可分別配置於第一空腔110Ha及第二空腔110Hb中。第一無機中介層200A及第二無機中介層200B可藉由第二重佈線層155連接至位於第一空腔110Ha與第二空腔110Hb之間的框架110的配線結構，且因此，第一無機中介層200A及第二無機中介層200B的互連配線(未示出)及配線結構的連接可有所變化。
與圖10中所示半導體封裝300A相似，第一無機中介層200A及第二無機中介層200B可分別包括由不同材料形成的基板。第一無機中介層200A與第二無機中介層200B可被配置成視上面所配置的半導體晶片的功能而具有不同的物理性質。舉例而言，第一半導體晶片310及第二半導體晶片320可為具有精密節距電極的半導體晶片(例如HBM或邏輯晶片)，且第一無機中介層200A可包括易於形成精密圖案的半導體基板(例如矽)。第三半導體晶片330可為發光裝置或光接收裝置(例如光學晶片)或影像感測器(例如CIS晶片)，且第二無機中介層200B可包括具有透光度的玻璃基板。
圖13為示出根據本揭露中的例示性實施例的半導體封裝的剖面示意圖。
參照圖13，除半導體晶片直接安裝於所述多個空腔之中的至少一個空腔110Ha中以外，根據本例示性實施例的半導體封裝300C可被理解為相似於圖11中所示結構。對於本例示性實施例的組件，除非另有提及，否則可參照對與圖6至圖8中以及圖11及圖12中所示混合中介層100及100A以及半導體封裝300及300B的組件相同或相似的組件的說明。
與圖11及圖12中所示有機框架110B相似，本例示性實施例中所採用的有機框架110B可包括第一空腔110Ha及第二空腔110Hb，且第一無機中介層200A及第二無機中介層200B可分別配置於第一空腔110Ha及第二空腔110Hb中。然而，與前一例示性實施例不同，第一無機中介層200A可具有相對較小的尺寸，僅第一半導體晶片310安裝於第一無機中介層200A上，且第二半導體晶片320可配置於第一空腔110Ha的其餘空間中。第二半導體晶片320可藉由第一空腔110Ha中的包封體來封裝。第二半導體晶片320可配置於第一空腔110Ha中連接結構140上，且第二半導體晶片320的連接電極320P可電性連接至第一重佈線層145。
具體而言，第二半導體晶片320與第一無機中介層200A一起嵌入於有機框架110B的第一空腔110Ha中，且在第二無機中介層200B嵌入於第二空腔110Hb中之後，藉由包封體130執行封裝，且可應用形成連接結構140的製程，即形成第一重佈線層145 的製程。在此製程期間，第一重佈線層145可形成為電性連接至第一無機中介層200A及第二無機中介層200B的第一接墊212、第二半導體晶片320的連接電極320P以及配線結構的第一配線圖案112a。
如上所述，根據本揭露的例示性實施例，可提供能夠在無機中介層及有機框架上實施精密節距的重佈線層。可藉由在有機框架的空腔中嵌入無機中介層來減小厚度，且必要時，可藉由在空腔中附加地嵌入特定的半導體晶片或被動組件來提高裝置排列自由度。可組合使用具有各種特性的多個無機中介層。
儘管以上已示出並闡述了例示性實施例，然而對於熟習此項技術者而言將顯而易見的是，在不背離由隨附申請專利範圍所界定的本揭露的範圍的條件下，可作出修改及變型。
100:半導體封裝/混合中介層
110:框架/有機框架
110A:第一表面/有機框架
110B:第二表面/有機框架
110H:空腔
111a:絕緣層/第一絕緣層/絕緣構件
111b:絕緣層/第二絕緣層/絕緣構件
112a:配線圖案/第一配線圖案
112b:配線圖案/第二配線圖案
112c:配線圖案/第三配線圖案
113b:配線通孔/第二配線通孔
130:包封體
140:連接結構
141、151:絕緣層
142、152:重佈線圖案
143:通孔/重佈線通孔
145:重佈線層/第一重佈線層
152P:接墊
153:通孔/重佈線通孔/第二重佈線通孔
155:第二重佈線層
161:第一鈍化層
162:第二鈍化層
170:凸塊下金屬(UBM)層
180:電性連接金屬
200:無機中介層
201:基板
212:第一接墊
214:互連配線
216:第二接墊
I-I':線
O1:第一開口
O2:第二開口
O3:第三開口

Claims (20)

  1. 一種半導體封裝，包括：有機框架，具有彼此相對的第一表面與第二表面，具有空腔且具有將所述第一表面與所述第二表面連接的配線結構；連接結構，配置於所述有機框架的所述第一表面上且具有連接至所述配線結構的第一重佈線層；至少一個無機中介層，配置於所述空腔中，具有與所述連接結構接觸的第一表面及與所述第一表面相對的第二表面且具有連接至所述第一重佈線層且將所述至少一個無機中介層的所述第一表面與所述第二表面彼此連接的互連配線；包封體，包封配置於所述空腔中的所述至少一個無機中介層的至少部分；絕緣層，配置於所述有機框架的所述第二表面及所述至少一個無機中介層的所述第二表面上；第二重佈線層，配置於所述絕緣層上，連接至所述配線結構及所述互連配線中的每一者且具有作為多個接墊而提供的部分；以及至少一個半導體晶片，具有分別連接至所述多個接墊的連接電極。
  2. 如申請專利範圍第1項所述的半導體封裝，其中所述第二重佈線層包括重佈線層及多個通孔，所述重佈線層配置於所述絕緣層上且具有所述多個接墊，所述多個通孔穿透所 述絕緣層且連接至所述配線結構及所述互連配線中的每一者。
  3. 如申請專利範圍第2項所述的半導體封裝，其中所述絕緣層包括感光成像介電(PID)材料。
  4. 如申請專利範圍第3項所述的半導體封裝，其中所述絕緣層與所述至少一個無機中介層的所述第二表面接觸。
  5. 如申請專利範圍第4項所述的半導體封裝，其中所述至少一個無機中介層的所述第二表面實質上處於與所述有機框架的所述第二表面相同的水平高度處或較所述有機框架的所述第二表面高的水平高度處。
  6. 如申請專利範圍第2項所述的半導體封裝，其中所述包封體覆蓋所述有機框架的所述第二表面及所述至少一個無機中介層的所述第二表面，所述絕緣層配置於所述包封體上，且所述多個通孔穿透所述絕緣層及所述包封體。
  7. 如申請專利範圍第1項所述的半導體封裝，其中所述至少一個無機中介層包括玻璃基板或半導體基板。
  8. 如申請專利範圍第1項所述的半導體封裝，其中所述至少一個半導體晶片包括多個半導體晶片。
  9. 如申請專利範圍第8項所述的半導體封裝，其中所述至少一個無機中介層包括多個無機中介層，且所述多個半導體晶片中的至少一者配置於所述多個無機中介層中的每一者 上。
  10. 如申請專利範圍第9項所述的半導體封裝，其中所述多個無機中介層由不同的材料形成。
  11. 如申請專利範圍第9項所述的半導體封裝，其中所述有機框架的所述空腔包括多個空腔，且所述多個無機中介層分別配置於所述多個空腔中。
  12. 如申請專利範圍第11項所述的半導體封裝，更包括附加半導體晶片，所述附加半導體晶片配置於所述多個空腔中的至少一者中且具有配置於所述連接結構上且連接至所述第一重佈線層的連接電極。
  13. 如申請專利範圍第1項所述的半導體封裝，更包括鈍化層，所述鈍化層配置於所述絕緣層上且具有暴露出所述多個接墊的至少一個開口。
  14. 如申請專利範圍第1項所述的半導體封裝，其中所述有機框架包括依序配置於所述連接結構上的第一絕緣層及第二絕緣層，所述配線結構包括第一配線圖案、第二配線圖案、第三配線圖案、第一配線通孔及第二配線通孔，所述第一配線圖案嵌入於所述第一絕緣層中且被配置成與所述連接結構接觸，所述第二配線圖案配置於所述第一絕緣層的與嵌入有所述第一配線圖案的側相對的側上，所述第三配線圖案配置於所述第二絕緣層的與所述第二配線圖案所在的側相對的側上，所述第一配線通孔穿透所述 第一絕緣層且將所述第一配線圖案與所述第二配線圖案連接，所述第二配線通孔穿透所述第二絕緣層且將所述第二配線圖案與所述第三配線圖案連接。
  15. 如申請專利範圍第14項所述的半導體封裝，其中所述第一絕緣層與所述第二絕緣層由有機絕緣材料製成。
  16. 如申請專利範圍第1項所述的半導體封裝，其中所述有機框架包括第一絕緣層以及分別配置於所述第一絕緣層的相對表面上的第二絕緣層與第三絕緣層，且所述配線結構包括第一配線圖案及第二配線圖案、第三配線圖案、第四配線圖案、第一配線通孔、第二配線通孔以及第三配線通孔，所述第一配線圖案與所述第二配線圖案分別設置於所述第一絕緣層的所述相對表面上，所述第三配線圖案配置於所述第二絕緣層上，所述第四配線圖案配置於所述第三絕緣層上，所述第一配線通孔穿透所述第一絕緣層並將所述第一配線圖案與所述第二配線圖案連接，所述第二配線通孔穿透所述第二絕緣層並將所述第一配線圖案與所述第三配線圖案連接，所述第三配線通孔穿透所述第三絕緣層並將所述第二配線圖案與所述第四配線圖案連接。
  17. 如申請專利範圍第16項所述的半導體封裝，其中所述第一絕緣層、所述第二絕緣層及所述第三絕緣層由有機絕緣材料製成。
  18. 一種混合中介層，包括： 有機框架，具有彼此相對的第一表面與第二表面，具有空腔且具有將所述第一表面與所述第二表面連接的配線結構；連接結構，配置於所述有機框架的所述第一表面上且具有連接至所述配線結構的第一重佈線層；至少一個無機中介層，配置於所述空腔中，具有與所述連接結構接觸的第一表面及與所述第一表面相對的第二表面且具有連接至所述第一重佈線層且將所述至少一個無機中介層的所述第一表面與所述第二表面彼此連接的互連配線；包封體，包封配置於所述空腔中的所述至少一個無機中介層的至少部分；絕緣層，配置於所述有機框架的所述第二表面及所述至少一個無機中介層的所述第二表面上；以及第二重佈線層，配置於所述絕緣層上，連接至所述配線結構及所述互連配線中的每一者且具有作為多個接墊而提供的部分。
  19. 如申請專利範圍第18項所述的混合中介層，其中所述絕緣層包括感光成像介電(PID)材料。
  20. 如申請專利範圍第18項所述的混合中介層，其中所述至少一個無機中介層包括由不同材料製成的多個無機中介層。
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