TW202034460A - 堆疊式封裝以及包含其的封裝連接系統 - Google Patents

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Abstract

一種堆疊式封裝包括：第一半導體封裝，包括第一半導體晶片；以及第二半導體封裝，配置於所述第一半導體封裝上，包括與所述第一半導體晶片電性連接的第二半導體晶片。所述第一半導體晶片及所述第二半導體晶片中的每一者包括一或多個單元。所述第一半導體晶片的單元數目大於所述第二半導體晶片的單元數目。所述第一半導體晶片的所述一或多個單元及所述第二半導體晶片的所述一或多個單元實行應用處理器晶片的功能。

Description

堆疊式封裝以及包含其的封裝連接系統
本揭露是有關於一種堆疊式封裝（package-on-package，PoP）及一種包含所述堆疊式封裝的封裝連接系統。
隨著近來開發出智慧型電子裝置，在此種裝置中使用的組件的規格日益增加。舉例而言，作為智慧型電子裝置核心晶片的應用處理器（application processor，AP）的規格迅速提高。因此，能夠驅動各種功能的主處理器單元等被整合於單一晶片中。
本揭露的態樣是將應用處理器晶片的特定單元分離成半導體晶片並增強所述特定單元的效能以區分套組（set）的功能。
本揭露的一個提案是將執行單一應用處理器的功能的多個單元分散至多個記憶體晶片，且接著將所述多個半導體晶片排列成堆疊式封裝（PoP）形式。
根據本揭露的態樣，一種堆疊式封裝包括：第一半導體封裝，包括第一半導體晶片；以及第二半導體封裝，配置於所述第一半導體封裝上，包括與所述第一半導體晶片電性連接的第二半導體晶片。所述第一半導體晶片及所述第二半導體晶片中的每一者包括一或多個單元。所述第一半導體晶片的單元數目大於所述第二半導體晶片的單元數目。所述第一半導體晶片的所述一或多個單元及所述第二半導體晶片的所述一或多個單元實行應用處理器晶片的功能。
根據本揭露的另一態樣，一種封裝連接系統包括：印刷電路板（printed circuit board，PCB），具有第一表面及與所述第一表面相對的第二表面；堆疊式封裝，配置於所述印刷電路板的所述第一表面上，具有應用處理器晶片的功能；記憶體封裝，配置於所述印刷電路板的所述第一表面及所述第二表面中的一者上，具有記憶體功能；以及電力管理封裝，具有電力管理功能，且配置於所述印刷電路板的所述第一表面及所述第二表面中的另一者上。所述堆疊式封裝包括第一半導體封裝及第二半導體封裝，所述第一半導體封裝包括第一半導體晶片，所述第二半導體封裝配置於所述第一半導體封裝上且包括與所述第一半導體晶片電性連接的第二半導體晶片。所述第一半導體晶片及所述第二半導體晶片中的每一者包括一或多個單元。所述第一半導體晶片的單元數目大於所述第二半導體晶片的單元數目。所述第一半導體晶片的所述一或多個單元及所述第二半導體晶片的所述一或多個單元實行應用處理器（AP）晶片的功能。
在下文中，將參照附圖對本揭露的實施例闡述如下。電子裝置
圖1為示出電子裝置系統的實例的方塊示意圖。
參照圖1，電子裝置1000中可容置主板1010。主板1010可包括物理連接至或電性連接至主板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。該些組件可連接至以下欲闡述的其他組件以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如中央處理單元（central processing unit，CPU））、圖形處理器（例如圖形處理單元（graphics processing unit，GPU））、數位訊號處理器（digital signal processor，DSP）、密碼處理器（cryptographic processor）、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）、應用專用積體電路（application-specific integrated circuit，ASIC）等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與以上所闡述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器（power inductor）、鐵氧體珠粒（ferrite beads）、低溫共燒陶瓷（low temperature co-fired ceramic，LTCC）、電磁干擾（electromagnetic interference，EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor，MLCC）等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與以上所闡述的晶片相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型而定，電子裝置1000可包括可物理連接至或電性連接至主板1010的其他組件，或可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機1050、天線1060、顯示器1070、電池1080、音訊編解碼器（圖中未示出）、視訊編解碼器（圖中未示出）、功率放大器（圖中未示出）、羅盤（圖中未示出）、加速度計（圖中未示出）、陀螺儀（圖中未示出）、揚聲器（圖中未示出）、大容量儲存單元（例如硬碟驅動機）（圖中未示出）、光碟（compact disk，CD）驅動機（圖中未示出）、數位多功能光碟（digital versatile disk，DVD）驅動機（圖中未示出）等。然而，該些其他組件不限於此，而是視電子裝置1000的類型等而亦可包括用於各種目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、膝上型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶、汽車組件等。然而，電子裝置1000並非僅限於此，而是亦可為處理資料的任何其他電子裝置。
圖2為示出電子裝置的實例的立體示意圖。
參照圖2，半導體封裝可於如上所述的各種電子裝置1000中用於各種目的。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至母板1110。另外，可物理連接至或電性連接至母板1110或可不物理連接至或不電性連接至母板1110的其他組件（例如照相機模組1130）可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，例如半導體封裝1121，但並非僅限於此。所述電子裝置未必限於智慧型電話1100，而是可為如上所述的其他電子裝置。半導體封裝
一般而言，在半導體晶片中整合有諸多精密的電路。然而，半導體晶片自身可能無法充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片可能無法單獨使用，但可進行封裝且在電子裝置等中以封裝狀態使用。
此處，由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異，因而需要半導體封裝。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的尺寸及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，而需要用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術。
視半導體封裝的結構及目的而定，封裝技術所製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
在下文中將參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。扇入型 半導體封裝
圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。
參照圖3A至圖4，半導體晶片2220可例如是處於裸露狀態下的積體電路（integrated circuit，IC），半導體晶片2220包括：本體2221，包含矽（Si）、鍺（Ge）、砷化鎵（GaAs）等；連接墊2222，形成於本體2221的一個表面上且包括例如鋁（Al）等導電材料；以及鈍化層2223，其例如是氧化物層、氮化物層等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此種情形中，由於連接墊2222可為顯著小的，因此可能難以將積體電路（IC）安裝於中級印刷電路板（PCB）上以及電子裝置的主板等上。
因此，可視半導體晶片2220的尺寸，在半導體晶片2220上形成連接構件2240以對連接墊2222進行重佈線。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電質（photoimagable dielectric，PID）樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成敞露連接墊2222的通孔孔洞2243h，並接著形成配線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，並可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊（例如輸入/輸出（input/output，I/O）端子）均配置於半導體晶片內部的一種封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，已以扇入型半導體封裝的形式製造諸多安裝於智慧型電話中的元件。詳言之，已開發出諸多安裝於智慧型電話中的元件以實行快速的訊號傳輸並同時具有緊湊尺寸。
然而，由於在扇入型半導體封裝中所有輸入/輸出端子均需要配置於半導體晶片內部，因此扇入型半導體封裝具有顯著的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有緊湊尺寸的半導體晶片。另外，由於以上所闡述的缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝並使用。原因在於，即使藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的輸入/輸出端子之間的間隔，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的輸入/輸出端子之間的間隔仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為示出扇入型半導體封裝安裝於球柵陣列（ball grid array，BGA）基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖6為示出扇入型半導體封裝嵌入球柵陣列基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（即，輸入/輸出端子）可藉由球柵陣列基板2301進行重佈線，且扇入型半導體封裝2200可在其安裝於球柵陣列基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側可以模製材料2290等覆蓋。作為另一選擇，扇入型半導體封裝2200可嵌入於單獨的球柵陣列基板2302中，半導體晶片2220的連接墊2222（即，輸入/輸出端子）可在扇入型半導體封裝2200嵌入於球柵陣列基板2302中的狀態下藉由球柵陣列基板2302進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以直接在電子裝置的主板上安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的球柵陣列基板上，並接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可在其嵌入於球柵陣列基板中的狀態下在電子裝置的主板上安裝並使用。扇出型 半導體封裝
圖7為示出扇出型半導體封裝的剖面示意圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重佈線。在此種情形中，在連接構件2140上可進一步形成鈍化層2150，且在鈍化層2150的開口中可進一步形成凸塊下金屬層2160。在凸塊下金屬層2160上可進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層（圖中未示出）等的積體電路（IC）。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
如上所述，扇出型半導體封裝可具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件朝半導體晶片之外進行重佈線並朝半導體晶片之外配置的一種形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子均需要配置於半導體晶片內部。因此，當半導體晶片的尺寸減小時，需減小球的尺寸及節距，進而使得標準化球佈局（standardized ball layout）可能無法在扇入型半導體封裝中使用。另一方面，如上所述，扇出型半導體封裝具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件朝半導體晶片之外進行重佈線並朝半導體晶片之外配置的形式。因此，即使在半導體晶片的尺寸減小的情形中，標準化球佈局仍可照樣用於扇出型半導體封裝中，進而使得扇出型半導體封裝無需使用單獨的球柵陣列基板即可安裝於電子裝置的主板上，如下所述。
圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖8，扇出型半導體封裝2100可藉由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的尺寸之外的扇出區域，進而使得標準化球佈局可照樣用於扇出型半導體封裝2100中。因此，扇出型半導體封裝2100無須使用單獨的球柵陣列基板等即可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無須使用單獨的球柵陣列基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可以較使用球柵陣列基板的扇入型半導體封裝的厚度小的厚度實行。因此，扇出型半導體封裝可小型化且薄化。另外，扇出型電子組件封裝具有優異的熱特性及電性特性，進而使得扇出型半導體封裝尤其適宜用於行動產品。因此，扇出型電子組件封裝可以較使用印刷電路板（PCB）的一般疊層封裝（POP）類型更緊湊的形式實行，且可解決因翹曲（warpage）現象出現而產生的問題。
同時，扇出型半導體封裝意指一種封裝技術，如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且其與例如球柵陣列基板等印刷電路板（PCB）在概念上是不同的，印刷電路板具有與扇出型半導體封裝的規格、目的等不同的規格、目的等，且有扇入型半導體封裝嵌入於其中。堆疊式封裝（ PoP ）
圖9為示出堆疊式封裝（PoP）的實例的剖面示意圖，且圖10為示出應用於圖9中的堆疊式封裝（PoP）的第一半導體晶片及第二半導體晶片的相應單元的排列的平面示意圖。
參照圖9及圖10，根據例示性實施例的堆疊式封裝（PoP）300包括第一半導體封裝100及第二半導體封裝200，第一半導體封裝100包括第一半導體晶片120，第二半導體封裝200包括第二半導體晶片220且配置於第一半導體封裝100上並電性連接至第一半導體晶片120。具有此種結構的堆疊式封裝（PoP）300可利用第一電性連接金屬170安裝於例如主板等印刷電路板（PCB）上。第一半導體封裝100與第二半導體封裝200可藉由第二電性連接金屬270而物理連接/電性連接。隨後將參照附圖詳細闡述封裝100及200的細節配置。
第一半導體晶片120及第二半導體晶片220中的每一者可包括一或多個單元A1至A4、B1至B4、C1至C4、D1及D2、A4、E1至E4或者F。第一半導體晶片120的單元A1至A3、B1至B4、C1至C4以及D1及D2的數目可大於第二半導體晶片220的單元A4、E1至E4以及F的數目。第一半導體晶片120及第二半導體晶片220的單元A1至A3、B1至B4、C1至C4、D1及D2、A4、E1至E4以及F可實行至少一個應用處理器晶片的功能。必要時，單元A1至A3、B1至B4、C1至C4、D1及D2、A4、E1至E4以及F可彼此電性連接。
舉例而言，如圖10中所示，應用處理器晶片120可包括核心單元A1至A3、介面單元B1至B4、記憶體單元C1至C4、通用輸入/輸出單元D1及D2。核心單元A1至A4可為例如中央處理單元（CPU）、圖形處理單元（GPU）、數位訊號處理單元（digital signal processing unit，DSPU）（例如數位訊號處理器（DSP））、影像訊號處理單元（image signal processing unit，ISPU）（例如影像處理器、影像訊號處理器或影像處理引擎）、神經處理單元（neural processing unit，NPU）（或神經處理器）等。
在堆疊式封裝（PoP）300中，第一半導體晶片120包括核心單元A1至A4中的大部分單元A1至A3，且第二半導體晶片220包括核心單元A1至A4中的另一單元A4。第一半導體晶片120中所包括的核心單元A1至A3可為例如中央處理單元（CPU）、圖形處理單元（GPU）及/或數位訊號處理單元（DSPU）。第二半導體晶片220中所包括的核心單元A4可為例如影像處理單元（ISPU）及/或神經處理單元（NPU）。必要時，第二半導體晶片220可更包括附加單元E1至E4以及F。附加單元E1至E4以及F可為介面單元或輸入/輸出單元，但並非僅限於此。
根據分離設計，第一半導體晶片120可不包括第二半導體晶片220中所包括的核心單元A4。舉例而言，第一半導體晶片120可不包括第二半導體晶片220中所包括的影像訊號處理單元（ISPU）及/或神經處理單元（NPU）。當半導體晶片220包括僅影像訊號處理單元（ISPU）作為核心單元A4時，第一半導體晶片120可包括神經處理單元（NPU）。當第二半導體晶片220包括僅神經處理單元（NPU）作為核心單元A4時，第一半導體晶片120可包括影像訊號處理單元（ISPU）。
如上所述，當應用處理器晶片12中所包括的特定單元A4被分離成單獨的半導體晶片220實行時，對應單元A4的功能可增強。舉例而言，當被分離出以包括於第二半導體晶片220中的單元A4是影像訊號處理單元（ISPU）時，行動裝置的照相機功能（例如解析度）可增強。當被分離出以包括於第二半導體晶片220中的單元A4是神經處理單元（NPU）時，行動裝置的人工智慧（artificial intelligence，AI）功能（例如用於語音辨識及/或影像辨識的人工智慧功能）可增強。增強的照相機功能與增強的人工智慧功能二者可彼此加以組合。
第二半導體晶片220是藉由分離出特定單元A4來設計，且可具有較第一半導體晶片210的尺寸小的尺寸。舉例而言，當自上方觀察時（或在平面圖中），第一半導體晶片120可具有較第二半導體晶片220的尺寸大的尺寸。必要時，第二半導體晶片220可使用第一記憶體晶片210中所包括的記憶體單元C1至C4，而不包括附加的記憶體單元。舉例而言，第二半導體晶片220中所包括的單元A4、E1至E4以及F中的至少一者可電性連接至第一半導體晶片210中所包括的記憶體單元C1至C4。必要時，為減少堆疊式封裝（PoP）300的輸入/輸出端子的數目，第二半導體晶片220可不包括用於與動態隨機存取記憶體（DRAM）電性連接的輸入/輸出單元，或者可包括用於與動態隨機存取記憶體（DRAM）電性連接的最少數目的輸入/輸出單元。取而代之的，第二半導體晶片220可利用經由第一半導體晶片120的通路電性連接至動態隨機存取記憶體。因此，堆疊式封裝（PoP）300可被設計成更為緊湊。
圖11為示出應用於圖9中的堆疊式封裝（PoP）300的第一半導體封裝的實例的剖面示意圖。
參照圖11，根據例示性實施例的第一半導體封裝100A包括：框架110，具有貫穿部分110H且包括一或多個配線層112a、112b及112c；第一半導體晶片120，配置於框架110的貫穿部分110H中，具有第一連接墊122；第一包封體130，覆蓋框架110及第一半導體晶片120中的每一者的至少部分；背側配線層132，配置於第一包封體130的上側上；背側通孔133，貫穿第一包封體130且將背側配線層132與所述一或多個配線層112a、112b及112c彼此電性連接；第一連接結構140，配置於框架110及第一半導體晶片120的下側上，包括與所述一或多個配線層112a、112b及112c以及第一連接墊122電性連接的一或多個第一重佈線層142；第一鈍化層150，配置於第一連接結構140的下側上，具有開口以暴露出所述一或多個第一重佈線層142的至少部分；第一凸塊下金屬160，配置於第一鈍化層的開口上以電性連接至被暴露出的第一重佈線層142；第一電性連接金屬170，配置於第一鈍化層150的下側上且經由第一凸塊下金屬160電性連接至被暴露出的第一重佈線層142；以及覆蓋層180，配置於第一包封體130的上側上，具有開口以暴露出背側配線層132的至少部分。
框架110可視絕緣層111a及111b的具體材料而進一步改善封裝100A的剛性，且可用於確保第一包封體130的厚度均勻性等。框架110可具有貫穿絕緣層111a及111b的貫穿部分110H。在貫穿部分110H中，配置有第一半導體晶片120，且必要時，可一起配置有被動組件（圖中未示出）。貫穿部分110H可具有環繞第一半導體晶片120的壁表面，但貫穿部分110H的形狀並非僅限於此。除絕緣層111a及111b以外，框架110亦可包括配線層112a、112b及112c以及配線通孔113a及113b，且因此可充當提供垂直電性連接通路的電性連接構件。必要時，可引入另一種類型的提供垂直電性連接通路的電性連接構件（例如金屬柱）作為框架110。
在實例中，框架110包括：第一絕緣層111a；第一配線層112a，在接觸第一連接結構140的同時嵌入於第一絕緣層111a中；第二配線層112b，配置於第一絕緣層111a的與其中嵌入有第一配線層112a的側相對的側上；第二絕緣層111b，配置於第一絕緣層111a的與其中嵌入有第一配線層112a的側相對的側上，覆蓋第二配線層112b的至少部分；以及第三配線層112c，配置於第二絕緣層111b的與其中嵌入有第二配線層112b的側相對的側上。分別而言，第一配線層112a及第二配線層112b電性連接至貫穿第一絕緣層111a的第一配線通孔113a，而第二配線層112b及第三配線層112c電性連接至貫穿第二絕緣層111b的第二配線通孔113b。第一配線層至第三配線層112a、112b及112c可視其功能而藉由第一連接結構140的第一重佈線層142及第一連接通孔143電性連接至第一連接墊122。
絕緣層111a及111b的材料不受限制。舉例而言，可使用絕緣材料作為絕緣層111a及111b的材料。所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂，例如味之素構成膜（Ajinomoto Build-up Film，ABF）等。作為另一選擇，所述絕緣層可為與無機填料一起含浸於例如玻璃纖維（或玻璃布，或玻璃纖維布）等核心材料中的材料，例如預浸體（prepreg）等。
配線層112a、112b及112c可與配線通孔113a及113b一起提供封裝100A的垂直電性連接通路，且可用於對第一連接墊122進行重佈線。配線層112a、112b及112c的材料可為金屬，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。配線層112a、112b及112c可視對應層的設計而執行各種功能。舉例而言，配線層112a、112b及112c可包括接地（GND）圖案、電源（PWR）圖案、訊號（S’）圖案等。除接地（GND）圖案、電源（PWR）圖案等以外，訊號（S’）圖案亦包括各種訊號，例如資料訊號等。接地（GND）圖案與電源（PWR）圖案可彼此相同。配線層112a、112b及112c可包括各種類型的通孔接墊。配線層112a、112b及112c可藉由習知的鍍覆製程形成，且可分別包括晶種層及鍍覆層。舉例而言，不僅第三配線層112c（最上配線層112c）可包括晶種層及鍍覆層，而且第一配線層112a及第二配線層112b亦可分別包括晶種層及鍍覆層。
配線層112a、112b及112c中的每一者所具有的厚度可大於重佈線層142的厚度。更具體而言，框架110所具有的厚度可大於或等於第一半導體晶片120的厚度。由於可選擇預浸體等作為絕緣層111a及111b的材料以維持絕緣層111a及111b的剛性，因此配線層112a、112b及112c中的每一者亦可具有相對大的厚度。同時，由於第一連接結構140需要精密電路及高密度設計且因而選擇感光成像介電質（PID）等作為絕緣層141的材料，因此重佈線層142亦可具有相對小的厚度。
第一配線層112a可凹陷於第一絕緣層111a中。第一配線層112a凹陷於第一絕緣層111a中以在第一絕緣層111a的被配置成和第一連接結構140接觸的表面與第一配線層112a的被配置成和第一連接結構140接觸的表面之間形成台階（step）。在此種情形中，當第一半導體晶片120及框架110被包封體130包封時，可抑制包封體130的材料滲出以防止第一配線層112a被包封體130的材料污染。
配線通孔113a、113b及113c將配置於不同層上的配線層112a、112b及112c電性連接，以在第一框架110中形成電性連接通路。配線通孔113a及113b的材料可為金屬材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。配線通孔113a及113b可包括訊號通孔、電源通孔、接地通孔等，且電源通孔與接地通孔可彼此相同。連接通孔113a及113b中的每一者可為以金屬材料填充的填充型通孔，或者其中金屬材料沿通孔孔洞的壁表面形成的共形型通孔。此外，連接通孔113a及113v中的每一者可具有錐形形狀。連接通孔113a及113b亦可藉由鍍覆製程形成，且可包括晶種層及鍍覆層。
當形成第一配線通孔層113a的孔洞時，第一配線層112a的一些接墊可充當終止元件（stopper）。因此，讓第一配線通孔113a具有上側寬度大於下側寬度的錐形形狀在製程方面是有利的。在此種情形中，第一配線通孔113a可與第二配線層112b的接墊圖案整合。相似地，當形成第二配線通孔層113b的孔洞時，第二配線層112b的一些接墊可充當終止元件。因此，讓第二配線通孔113b具有上側較大較小下側寬度的錐形形狀在製程方面是有利的。在此種情形中，第二配線通孔113b可與第三配線層112c的接墊圖案整合。
必要時，可在框架110的貫穿部分110H的壁表面上配置金屬（圖中未示出）以屏蔽電磁干擾或散熱。金屬層（圖中未示出）可環繞第一半導體晶片120。
第一半導體晶片120可為處於裸露狀態下的積體電路（IC），其中未形成附加的凸塊或配線層，但並非僅限於此。必要時，第一半導體晶片120可為封裝型積體電路（packaged-type integrated circuit）。第一半導體晶片120可為以主動晶圓為基礎而形成的積體電路。在此種情形中，本體121的基礎材料（base material）可為矽（Si）、鍺（Ge）、砷化鎵（GaAs）等。在本體121上可形成各種電路。第一連接墊122可將第一半導體晶片120電性連接至其他組件。第一連接墊122的材料可為例如鋁（Al）等金屬，但並非僅限於此。鈍化層123可配置於本體121上以暴露出第一連接墊122，且可為氧化物層、氮化物層等。作為另一選擇，鈍化層123可為由氧化物層與氮化物層構成的雙層。第一半導體晶片120具有主動面及非主動面，所述主動面上配置有第一連接墊122，所述非主動面是與所述主動面相對的背表面。在一些情形中，在背表面上亦可配置連接墊，以使兩個表面均可為主動面。作為實例，當鈍化層123配置於第一半導體晶片120的主動面上時，第一半導體晶片120的主動面的位置關係是基於鈍化層123的最下表面來確定。
包封體130覆蓋第一半導體晶片120以及框架110的至少部分，且填充貫穿部分110H的至少部分。第一包封體130包括例如非感光成像介電質（non-photoimageable dielectric）等絕緣材料。更具體而言，第一包封體130的絕緣材料可為包括無機填料及絕緣樹脂的非感光成像介電質，舉例而言，熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；具有含浸於熱固性樹脂中及熱塑性樹脂中的強化材料（例如無機填料）的樹脂，例如味之素構成膜或非感光成像介電質（例如MEC）。必要時，亦可使用含浸有無機填料及/或例如玻璃纖維等核心材料的熱固性樹脂或熱塑性樹脂的材料作為絕緣材料。因此，可防止空隙（void）或波狀起伏（undulation），且可更輕易地控制翹曲。必要時，可使用感光成像包封體（photoimageable encapsulant，PIE）作為絕緣材料。
背側配線層132配置於第一包封體130上以與背側通孔133一起為封裝100A提供背側電路。背側配線層132亦可包含金屬，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。背側配線層132可視設計而執行各種功能。舉例而言，背側配線層132可包括接地（GND）圖案、電源（PWR）圖案、訊號（S’）圖案等。除接地（GND）圖案、電源（PWR）圖案等以外，訊號（S’）圖案亦包括各種訊號，例如資料訊號等。接地（GND）圖案與電源（PWR）圖案可彼此相同。背側配線層132可藉由習知的鍍覆製程形成，且可包括晶種層及導體層。
背側通孔133貫穿包封體130，且將金屬圖案層132電性連接至第三配線層112c（最上配線層112c）。背側通孔133亦可包含金屬，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。背側通孔133可為以金屬材料填充的填充型通孔，或者其中金屬材料沿通孔孔洞的壁表面形成的共形型通孔。背側通孔133可具有與配線通孔113a及113b方向相同的錐形形狀。背側通孔133亦可包括訊號通孔、電源通孔、接地通孔等，且電源通孔與接地通孔可彼此相同。背側通孔133亦可藉由習知的鍍覆製程形成，且可包括晶種層及鍍覆層。
第一連接結構140可對第一半導體晶片120的第一連接墊122進行重佈線。數十至數百個具有各種功能的第一連接墊122可藉由第一連接結構140進行重佈線，且可視其功能而定，藉由第一電性連接金屬170而物理連接及/或電性連接。第一連接結構140包括：第一絕緣層141；第一重佈線層142，配置於第一絕緣層141的底表面上；以及第一連接通孔143，貫穿第一絕緣層141，電性連接至第一重佈線層142。第一絕緣層141、第一重佈線層142及第一連接通孔143可包括較圖式中所示層數大的層數，或者較圖式中所示層數小的層數。舉例而言，所述層數可視設計而變化。
第一絕緣層141的材料可為例如感光成像介電質（PID）等絕緣材料。在此種情形中，可經由光通孔（photo via）引入精密節距，此有利於達成精密電路及高密度設計且使得第一半導體晶片120的數十至數百萬個連接墊122能夠有效地進行重佈線。第一絕緣層141之間的邊界可為明顯的或者可不易於為明顯的。
第一重佈線層142可對第一半導體晶片120的第一連接墊122進行重佈線以將連接墊122電性連接至第一電性連接金屬170。第一重佈線層142的材料亦可為金屬，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。第一重佈線層142亦可視設計而執行各種功能。舉例而言，第一重佈線層142可包括接地（GND）圖案、電源（PWR）圖案、訊號（S’）圖案等。接地（GND）圖案與電源（PWR）圖案可彼此相同。第一重佈線層142可包括各種類型的通孔接墊、電性連接金屬接墊等。第一重佈線層142可藉由鍍覆製程形成，且可包括晶種層及導體層。
第一連接通孔143將配置於不同層上的第一重佈線層142彼此電性連接，且將第一半導體晶片120的第一連接墊122及框架110的第一配線層112a電性連接至第一重佈線層142。當第一半導體晶片120為裸晶粒（bare die）時，第一連接通孔143可物理接觸連接墊122。第一重佈線層142的材料亦可為金屬，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。第一連接通孔143可包括訊號通孔、電源通孔、接地通孔等，且電源通孔與接地通孔可彼此相同。第一連接通孔143亦可為以金屬材料填充的填充型通孔，或者其中金屬材料沿通孔孔洞的壁表面形成的共形型通孔。此外，第一連接通孔143可具有方向與配線通孔113a及113b的方向相反的錐形形狀。第一連接通孔143亦可藉由鍍覆製程形成，且可包括晶種層及導體層。
另外配置第一鈍化層150以保護第一連接結構140免受外部物理性及化學性損傷等。第一鈍化層150可包含熱固性樹脂。舉例而言，第一鈍化層150可為味之素構成膜，但並非僅限於此。第一鈍化層150具有開口，以暴露出第一重佈線層142的最下重佈線層142的至少部分。可存在數十至數萬個開口，且鈍化層150可設置有更大數目的開口或更小數目的開口。開口中的每一者可包括多個孔洞。必要時，在第一鈍化層150的底表面上可配置例如電容器等表面安裝組件以將第一鈍化層150電性連接至第一重佈線層142。因此，表面安裝組件亦可電性連接至第一半導體晶片120。
亦可另外配置第一凸塊下金屬160以提高電性第一連接金屬170的連接可靠性並提高根據例示性實施例的扇出型半導體封裝100A的板級可靠性（board level reliability）。可存在數十至數百萬個第一凸塊下金屬160，且可提供更大數目的第一凸塊下金屬160或者更小數目的第一凸塊下金屬160。每一第一凸塊下金屬160可配置於第一鈍化層150的開口中以電性連接至被暴露出的最下第一重佈線層142。第一凸塊下金屬160可藉由習知的金屬化方法，利用金屬來形成，但並非僅限於此。
亦另外配置第一電性連接金屬170以將半導體封裝100A物理連接及/或電性連接至外部組件。舉例而言，半導體封裝100A可藉由第一電性連接金屬170安裝於電子裝置的主板上。第一電性連接金屬170可配置於鈍化層150的上側上且可電性連接至第一凸塊下金屬160。每一第一電性連接金屬170可包括例如錫（Sn）或含錫合金等低熔點金屬。更具體而言，每一第一電性連接金屬170可由焊料等形成，但僅為實例且其材料並非僅限於此。
第一電性連接金屬170可為接腳（land）、球、引腳（pin）等。第一電性連接金屬170可形成為多層結構或單層結構。當第一電性連接金屬170形成為多層結構時，電性第一連接結構170可包含銅（Cu）柱及焊料。當第一電性連接金屬170形成為單層結構時，第一電性連接金屬170可包括錫-銀焊料或銅（Cu）。然而，該些亦僅為實例，且第一電性連接金屬170的結構及材料並非僅限於此。第一電性連接金屬170的數目、間隔、配置形式等不受限制，而是可由熟習此項技術者視設計而進行充分地修改。舉例而言，可根據第一連接墊122的數目提供數十至數萬個第一電性連接金屬170，且可提供更大數目的第一電性連接金屬170及更小數目的第一電性連接金屬170。
第一電性連接金屬170中的至少一者配置於扇出區域中。用語「扇出區域」指代除配置有第一半導體晶片120的區域之外的區域。扇出型封裝相較於扇入型封裝而言可具有提高的可靠性，可使得能夠實行多個輸入/輸出（I/O）端子，且可有利於三維（three-dimensional，3D）內連線。此外，相較於球柵陣列（BGA）封裝、接腳柵陣列（land grid array，LGA）封裝等而言，扇出型封裝可被製造成具有小的厚度，且價格競爭力可更優越。
另外配置覆蓋層180以保護背側配線層132免受外部物理性及化學性損傷等。覆蓋層180可包含熱固性樹脂。舉例而言，覆蓋層180可為味之素構成膜，但並非僅限於此。覆蓋層180具有開口以暴露出背側配線層132的至少部分。可存在數十至數萬個開口，且覆蓋層180可設置有更大數目的開口或更小數目的開口。開口中的每一者可包括多個孔洞。
圖12為示出應用於圖9中的堆疊式封裝（PoP）的第一半導體封裝的另一實例的剖面示意圖。
參照圖12，根據另一例示性實施例的半導體封裝100B包括框架110，框架110具有與上述第一半導體封裝100A的框架110的結構不同的結構。更具體而言，框架110包括：第一絕緣層111a；第一配線層112a及第二配線層112b，分別配置於第一絕緣層111a的兩個表面上；第二絕緣層111b及第三絕緣層111c，分別配置於第一絕緣層111a的兩個表面上，分別覆蓋第一配線層112a及第二配線層112b；第三配線層112c，配置於第二絕緣層111b的與其中嵌入有第一配線層112a的側相對的側上；第四配線層112d，配置於第三絕緣層111c的與其中嵌入有第二配線層112b的側相對的側上；第一配線通孔113a貫穿第一絕緣層111a且將第一配線層112a與第二配線層112b彼此電性連接；第二配線通孔112b，貫穿第二絕緣層111b且將第一配線層112a與第三配線層113c彼此電性連接；以及第三配線通孔，貫穿第三絕緣層111c且將第二配線層112b與第四配線層112d彼此電性連接。由於框架1110包括更大數目的配線層112a、112b、112c及112d，因此第一連接結構140可被進一步簡化。
第一絕緣層111a所具有的厚度可大於第二絕緣層111b的厚度及第三絕緣層111c的厚度。第一絕緣層111a可具有相對較大的厚度以維持剛性，且可引入第二絕緣層111b及第三絕緣層111c以形成更大數目的配線層112c及112d。自相似的角度來看，貫穿第一絕緣層111a的第一配線通孔113a所具有平均直徑及高度可大於貫穿第二絕緣層111b及第三絕緣層111c的第二配線通孔113b及第三配線通孔113c中的每一者的平均直徑及高度。第一配線113a可具有沙漏形狀或圓柱形形狀，且第二配線通孔113b與第三配線通孔113c可具有方向相反的錐形形狀。配線層112a、112b、112c及112d中的每一者所具有的厚度可大於第一重佈線層142的厚度。
其他說明與根據例示性實施例的第一半導體封裝100A的詳細說明實質上相同，且本文中將不再予以贅述。
圖13為示出應用於圖9中的堆疊式封裝（PoP）的第一半導體封裝的另一實例的剖面示意圖。
參照圖13，根據另一例示性實施例的第一半導體封裝100C包括第一半導體晶片120，第一半導體晶片120以面朝上的定向進行配置，而非如在上述第一半導體封裝100A中一樣以面朝下的定向進行配置。因此，第一連接結構140及第一鈍化層150配置於第一半導體封裝110C的上側上而非其下側上。另外，背側配線層132、背側通孔133及覆蓋層180配置於第一半導體封裝100C的下側上而非其上側上。第一凸塊下金屬160連接至背側配線層132，背側配線層132配置於在覆蓋層180中形成的開口中且在所述開口中暴露出。第一電性連接金屬170配置於覆蓋層180的下側上以藉由第一凸塊下金屬160電性連接至被暴露出的背側配線層132。在此種結構中，第一半導體晶片120與上述第二半導體晶片220之間的電性連接通路可顯著減小以實行改善的效能。
其他說明與根據例示性實施例的第一半導體封裝100A的詳細說明實質上相同，且本文中將不再予以贅述。
圖14為示出應用於圖9中的堆疊式封裝（PoP）的第一半導體封裝的另一實例的剖面示意圖。
參照圖14，根據另一例示性實施例的第一半導體封裝100D包括第一半導體晶片120，第一半導體晶片120以面朝上的定向進行配置，而非如在上述第一半導體封裝100B中一樣以面朝下的定向進行配置。因此，第一連接結構140及第一鈍化層150亦配置於第一半導體100D的上側上而非其下側上。另外，背側配線層132、背側通孔133及覆蓋層180配置於第一半導體封裝100D的下側上而非其上側上。第一凸塊下金屬160連接至背側配線層132，背側配線層132配置於在覆蓋層180中形成的開口中且在所述開口中暴露出。第一電性連接金屬170配置於覆蓋層180的下側上以藉由第一凸塊下金屬160電性連接至被暴露出的背側配線層132。在此種結構中，第一半導體晶片120與上述第二半導體晶片220之間的電性連接通路可顯著減小以實行改善的效能。
其他說明與根據例示性實施例的第一半導體封裝100A及100B的詳細說明實質上相同，且本文中將不再予以贅述。
圖15為示出應用於圖9中的堆疊式封裝（PoP）的第二半導體封裝的實例的剖面示意圖。
參照圖15，根據例示性實施例的第二半導體封裝200A包括：第二半導體晶片220，具有第二連接墊222；第二包封體230，覆蓋第二半導體晶片220的至少部分；第二連接結構240，配置於第二半導體晶片220的下側上，包括與第二連接墊222電性連接的一或多個第二重佈線層242；第二鈍化層250，配置於第二連接結構240的下側上，具有開口以暴露出所述一或多個第二重佈線層242的至少部分；第二凸塊下金屬260，配置於第二鈍化層250的開口上以電性連接至被暴露出的第二重佈線層242；以及第二電性連接金屬270，配置於第二鈍化層250的下側上且藉由第二凸塊下金屬260電性連接至被暴露出的第二重佈線層242。
第二半導體晶片220可為將數百至數百萬個或更多個裝置整合於單一晶片中的積體電路（IC）。構成第二半導體晶片220的積體電路可包括例如如上所述藉由自應用處理器晶片分離出一些單元而形成的單獨的晶片，但並非僅限於此。第二半導體晶片220可為處於裸露狀態下的積體電路，其中未形成附加的凸塊或配線層，但並非僅限於此。必要時，第二半導體晶片220可為封裝型積體電路。積體電路可以主動晶圓為基礎而形成。在此種情形中，第二半導體晶片220的本體221的基礎材料可為矽（Si）、鍺（Ge）、砷化鎵（GaAs）等。在本體121上可形成各種電路。第二連接墊222可將第二半導體晶片220電性連接至其他組件。第二連接墊222的材料可為例如銅（Cu）、鋁（Al）等金屬，但並非僅限於此。鈍化層223可配置於本體221上以暴露出第二連接墊222，且可為氧化物層、氮化物層等。作為另一選擇，鈍化層223可為由氧化物層與氮化物層構成的雙層。第二半導體晶片220具有主動面及非主動面，所述主動面上配置有第二連接墊222，所述非主動面是與所述主動面相對的背表面。在一些情形中，在背表面上亦可配置連接墊，以使兩個表面均可為主動面。作為實例，當鈍化層223配置於第二半導體晶片220的主動面上時，第二半導體晶片220的主動面的位置關係是基於鈍化層223的最下表面來確定。
第二包封體230覆蓋第二半導體晶片220的部分。第二包封體230可包括絕緣材料。所述絕緣材料可為非感光成像介電質。更具體而言，所述絕緣材料可為包括無機填料及絕緣樹脂的非感光成像介電質，舉例而言，熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；或者具有含浸於熱固性樹脂中及熱塑性樹脂中的強化材料（例如無機填料）的樹脂，詳言之，味之素構成膜或非感光成像介電質（例如環氧模製化合物（EMC））。作為另一選擇，亦可使用含浸有無機填料及/或例如玻璃纖維等核心材料的熱固性樹脂或熱塑性樹脂的材料作為絕緣材料。因此，可防止空隙或波狀起伏，且可更輕易地控制翹曲。必要時，可使用感光成像包封體作為絕緣材料。
第二連接結構240可對第二半導體晶片220的第二連接墊222進行重佈線。數十至數百個具有各種功能的第二連接墊122可藉由第二連接結構240進行重佈線，且可視其功能而定，藉由第二電性連接金屬270而物理連接及/或電性連接。第二連接結構240包括：第二絕緣層241；第二重佈線層242，配置於第二絕緣層241的底表面上；以及第二連接通孔243，貫穿第二絕緣層241，連接至第二重佈線層242。第二絕緣層241、第二重佈線層242及第二連接通孔243可包括較圖式中所示層數大的層數，或者較圖式中所示層數小的層數。舉例而言，所述層數可視設計而變化。
第二絕緣層241的材料可為例如感光成像介電質（PID）等絕緣層。在此種情形中，可經由光通孔引入精密節距，此有利於達成精密電路及高密度設計且使得第二半導體晶片220的數十至數百萬個第二連接墊222能夠有效地進行重佈線。第二絕緣層241之間的邊界可為明顯的或者可不易於為明顯的。
第二重佈線層242可對第二半導體晶片220的第二連接墊222進行重佈線以將第二連接墊222電性連接至第二電性連接金屬270。第二重佈線層242的材料亦可為金屬，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。第二重佈線層242亦可視設計而執行各種功能。舉例而言，第二重佈線層242可包括接地（GND）圖案、電源（PWR）圖案、訊號（S’）圖案等。接地（GND）圖案與電源（PWR）圖案可彼此相同。第二重佈線層242可包括各種類型的通孔接墊、電性連接金屬接墊等。第二重佈線層242可藉由鍍覆製程形成，且可包括晶種層及導體層。
第二連接通孔243將配置於不同層上的第二重佈線層242彼此電性連接。另外，第二連接通孔243將第二半導體晶片220的第二連接墊222電性連接至第二重佈線層242。當第二半導體晶片220為裸晶粒時，第二連接通孔243可物理接觸第二連接墊222。第二連接通孔243的材料亦可為金屬，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。連接通孔143可包括訊號通孔、電源通孔、接地通孔等，且電源通孔與接地通孔可彼此相同。第二連接通孔243亦可為以金屬材料填充的填充型通孔，或者其中金屬材料沿通孔孔洞的壁表面形成的共形型通孔。此外，第二連接通孔243可具有以自第二連接結構240往第二半導體晶片220的方向錐化的錐形形狀。第二連接通孔243亦可藉由鍍覆製程形成，且可包括晶種層及導體層。
可另外配置第二鈍化層250以保護第二連接結構240免受外部物理性及化學性損傷等。第二鈍化層250可包含熱固性樹脂。舉例而言，第二鈍化層250可為味之素構成膜，但並非僅限於此。第二鈍化層250具有開口以暴露出第二重佈線層242中的最下重佈線層242的至少部分。可存在數十至數萬個開口，且第二鈍化層250可設置有更大數目的開口或更小數目的開口。開口中的每一者可包括多個孔洞。必要時，在第二鈍化層250的底表面上可配置例如電容器等表面安裝組件以將第二鈍化層250電性連接至第二重佈線層242。因此，第二鈍化層250可電性連接至第二半導體晶片220。
亦可另外配置第二凸塊下金屬260以提高電性第二連接金屬270的連接可靠性並提高第二半導體封裝200A的板級可靠性。可存在數十至數百萬個第二凸塊下金屬260，且可提供更大數目的第二凸塊下金屬260或者更小數目的第二凸塊下金屬260。每一第二凸塊下金屬260可配置於第二鈍化層250的開口中以電性連接至被暴露出的最下第二重佈線層242。第二凸塊下金屬260可藉由習知的金屬化方法，利用金屬來形成，但並非僅限於此。
亦另外配置第二電性連接金屬270以將第二半導體封裝200A物理連接及/或電性連接至上述半導體封裝100（100A至100D）。第二電性連接金屬270可配置於第二鈍化層250的下側上且可電性連接至第二凸塊下金屬260。每一第二電性連接金屬270可包括例如錫（Sn）或含錫合金等低熔點金屬。更具體而言，每一第二電性連接金屬270可由焊料等形成，但僅為實例且其材料並非僅限於此。
第二電性連接金屬270可為接腳、球、引腳等。第二電性連接金屬270可形成為多層結構或單層結構。當第二電性連接金屬270形成為多層結構時，第二電性連接結構270可包含銅（Cu）柱及焊料。當第二電性連接金屬270形成為單層結構時，第二電性連接金屬270可包括錫-銀焊料或銅（Cu）。然而，該些亦僅為實例，且電性第二連接金屬270的結構及材料並非僅限於此。第二電性連接金屬270的數目、間隔、配置形式等不受限制，而是可由熟習此項技術者視設計而進行充分地修改。舉例而言，可根據第二連接墊222的數目提供數十至數萬個第二電性連接金屬270，且可提供更大數目的第二電性連接金屬270及更小數目的第二電性連接金屬270。
第二電性連接金屬270中的至少一者配置於扇出區域中。用語「扇出區域」指代除配置有第二半導體晶片220的區域之外的區域。扇出型封裝相較於扇入型封裝而言可具有提高的可靠性，可使得能夠實行多個輸入/輸出（I/O）端子，且可有利於三維（3D）內連線。此外，相較於球柵陣列（BGA）封裝、接腳柵陣列（LGA）封裝等而言，扇出型封裝可被製造成具有小的厚度，且價格競爭力可更優越。
圖16為示出應用於圖9中的堆疊式封裝（PoP）的第二半導體封裝的另一實例的剖面示意圖。
參照圖16，根據例示性實施例的第二半導體封裝200B包括以有機中介層（organic interposer）的形式提供的第二連接結構240。在此種情形中，第二半導體晶片220可利用表面安裝技術（surface-mount technology，SMT）配置於第二連接結構240上。舉例而言，藉由鍍覆例如銅（Cu）等金屬而形成的金屬凸塊220P可配置於第二半導體晶片220的第二連接墊222上。藉由例如焊料膏（solder paste）等第三電性連接金屬220B，金屬凸塊220P可連接至接墊圖案，所述接墊圖案突出至第二連接結構240的第二重佈線層242的表面。舉例而言，第二半導體晶片220可與第二連接結構240物理間隔開。另外，底部填充樹脂220S填充第二半導體晶片220與第二連接結構240之間的空間以嵌入第三電性連接金屬220B等，並更緊地固定第二半導體晶片220。
第二連接結構240可對第二半導體晶片220的第二連接墊222進行重佈線。數十至數百個具有各種功能的第二連接墊122可藉由第二連接結構240進行重佈線，且可視其功能而定，藉由第二電性連接金屬270而物理連接及/或電性連接。第二連接結構240包括：第二絕緣層241；第二重佈線層242，配置於第二絕緣層241的上表面上；以及第二連接通孔243，貫穿第二絕緣層241，連接至第二重佈線層242。第二絕緣層241、第二重佈線層242及第二連接通孔243可包括較圖式中所示層數大的層數，或者較圖式中所示層數小的層數。舉例而言，所述層數可視設計而變化。
第二絕緣層241的材料可為例如感光成像介電質（PID）等絕緣層。在此種情形中，可經由光通孔引入精密節距，此有利於達成精密電路及高密度設計且使得第二半導體晶片220的數十至數百萬個第二連接墊222能夠有效地進行重佈線。第二絕緣層241之間的邊界可為明顯的或者可不易於為明顯的。
第二重佈線層242可對第二半導體晶片220的第二連接墊222進行重佈線以將第二連接墊222電性連接至第二電性連接金屬270。第二重佈線層242的材料亦可為金屬，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。第二重佈線層242亦可視設計而執行各種功能。舉例而言，第二重佈線層242可包括接地（GND）圖案、電源（PWR）圖案、訊號（S’）圖案等。接地（GND）圖案與電源（PWR）圖案可彼此相同。第二重佈線層242可包括各種類型的通孔接墊、電性連接金屬接墊等。第二重佈線層242可藉由鍍覆製程形成，且可包括晶種層及導體層。
第二連接通孔243將配置於不同層上的第二重佈線層242彼此電性連接。另外，第二連接通孔243將第二半導體晶片220的第二連接墊222電性連接至第二重佈線層242。當第二半導體晶片220為裸晶粒時，第二連接通孔243可物理接觸第二連接墊222。第二連接通孔243的材料亦可為金屬，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。連接通孔143可包括訊號通孔、電源通孔、接地通孔等，且電源通孔與接地通孔可彼此相同。第二連接通孔243亦可為以金屬材料填充的填充型通孔，或者其中金屬材料沿通孔孔洞的壁表面形成的共形型通孔。此外，第二連接通孔243可具有以自第二半導體晶片220往第二連接結構240的方向錐化的錐形形狀。第二連接通孔243亦可藉由鍍覆製程形成，且可包括晶種層及導體層。
可另外配置第二凸塊下金屬260以提高電性第二連接金屬270的連接可靠性並提高第二半導體封裝200A的板級可靠性。可存在數十至數百萬個第二凸塊下金屬260，且可提供更大數目的第二凸塊下金屬260或者更小數目的第二凸塊下金屬260。每一第二凸塊下金屬260可嵌入於最下第二絕緣層242中。由此，可省略覆蓋最下第二絕緣層242的鈍化層。第二凸塊下金屬260可藉由習知的金屬化方法，利用金屬來形成，但並非僅限於此。
其他說明與根據另一例示性實施例的第二半導體封裝200A的詳細說明實質上相同，且本文中將不再予以贅述。
圖17為示出封裝連接系統的實例的剖面示意圖。
參照圖17，根據例示性實施例的封裝連接系統500A包括：印刷電路板（PCB）400，具有第一表面及與第一表面相對的第二表面；堆疊式封裝（PoP）300A，配置於印刷電路板400的第一表面上，具有應用處理器晶片的功能；記憶體封裝310，配置於印刷電路板400的第二表面上，具有記憶體功能；電力管理封裝320，配置於印刷電路板400的第一表面上，具有電力管理功能；以及第一被動組件330及第二被動組件340，配置於印刷電路板400的第一表面及/或第二表面上。記憶體封裝310以使得當自上方觀察時（或在平面圖中）記憶體封裝310的至少部分與堆疊式封裝（PoP）300A交疊的方式配置於印刷電路板400的第二表面上。電力管理封裝320與堆疊式封裝（PoP）300A並列地配置於印刷電路板400的第一表面上。由於此種排列形式，可確保堆疊式封裝（PoP）300A與記憶體封裝310之間達成改善的訊號完整性（signal integrity）。
堆疊式封裝（PoP）300A具有其中第一半導體封裝100A與第二半導體封裝200A進行層疊的結構，但並非僅限於此。第一半導體封裝100B、100C及100D與第二半導體封裝200B可以各種組合進行層疊以應用於封裝連接系統500A。
記憶體封裝310可為包括動態隨機存取記憶體（DRAM）、快閃記憶體及控制器CTR的嵌入式多晶片封裝（embedded multi-chip package，eMCP）。電力管理封裝320可為包括電力管理積體電路（power management integrated circuit，PMIC）的晶圓級封裝（wafer level package，WLP）或面板級封裝（panel level package，PLP）。封裝310及320中的每一者可為扇入型封裝或扇出型封裝。
第一被動組件330及第二被動組件340可獨立地為電容器、電感器、珠粒等。第一被動組件330的尺寸、厚度等與第二被動組件340的尺寸、厚度等可相等或不同。電容器的實例可為多層陶瓷電容器（MLCC）、低電感晶片電容器（low inductance chip capacitor，LICC）等，但並非僅限於此。電感器的實例可為功率電感器等，但並非僅限於此。
圖18為示出封裝連接系統的另一實例的剖面示意圖。
參照圖18，根據另一例示性實施例的封裝連接系統500B包括記憶體封裝310，記憶體封裝310與堆疊式封裝（PoP）300A並列地配置於印刷電路板（PCB）400的第一表面上。電力管理封裝320以使得當自上方觀察時（或在平面圖中）電力管理封裝320的至少部分與堆疊式封裝（PoP）300A及/或記憶體封裝300交疊的方式配置於印刷電路板400的第二表面上。由於此種排列形式，封裝連接系統500B可應用於高端系統。
其他說明與根據另一例示性實施例的封裝連接系統500A的詳細說明實質上相同，且本文中將不再予以贅述。
如上所述，可將應用處理器晶片的特定單元分離成半導體晶片且可增強所述特定單元的效能以區分套組的功能。
在本揭露中，用語「下側」、「下部部分」、「下表面」等用於指示相對於圖式中所示剖面朝向電子組件封裝的安裝表面的方向，用語「上側」、「上部部分」、「上表面」等用於指示與由用語「下側」、「下部部分」、「下表面」等所指示的方向相反的方向。然而，定義該些方向僅是為了方便闡釋，且申請專利範圍並不受如上所述所定義的方向特別限制。
在說明中，組件與另一組件的「連接」的含義包括經由黏合層的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」意指包括物理連接及物理斷接（physical disconnection）。可理解，當以「第一（first）」及「第二（second）」來指稱元件時，所述元件並不因此受限。使用該些用語可能僅用於將所述元件與其他元件區分開的目的，且可不限制所述元件的順序或重要性。在一些情形中，在不背離本文中所述申請專利範圍的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。
本文中所使用的用語「例示性實施例」並不總是指代同一例示性實施例，而是提供來強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性。然而，本文中所提供的例示性實施例被視為能夠藉由彼此整體組合或部分組合而實行。舉例而言，即使並未在另一例示性實施例中闡述在特定例示性實施例中闡述的一個元件，然而除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
本文中所使用的用語僅用以闡述例示性實施例，而非限制本揭露。在此種情形中，基於特定上下文，除非必定另有解釋，否則單數形式包括複數形式。
儘管以上已示出並闡述了例示性實施例，然而對於熟習此項技術者而言將顯而易見的是，在不背離由隨附申請專利範圍所界定的本揭露的範圍的條件下，可作出潤飾及變化。
12:應用處理器晶片 100:封裝/半導體封裝/第一半導體封裝 100A:封裝/半導體封裝/第一半導體封裝/扇出型半導體封裝 100B、100C、100D:半導體封裝/第一半導體封裝 110:框架/第一框架 110H:貫穿部分 111a、141:絕緣層/第一絕緣層 111b:絕緣層/第二絕緣層 111c:第三絕緣層 112a:配線層/第一配線層 112b:配線層/第二配線層 112c:配線層/第三配線層/最上配線層 112d:配線層/第四配線層 113a:配線通孔/第一配線通孔 113b:配線通孔/第二配線通孔 113c:配線通孔/第三配線通孔 120:第一半導體晶片 121、221、1101、2121、2221:本體 122:連接墊/第一連接墊 123、223、2150、2223、2250:鈍化層 130:包封體/第一包封體 132:背側配線層 133:背側通孔 140:第一連接結構 142:重佈線層/第一重佈線層/最下重佈線層/最下第一重佈線層 143:第一連接通孔 150:鈍化層/第一鈍化層 160:第一凸塊下金屬 170:第一電性連接金屬 180:覆蓋層 200:封裝/第二半導體封裝 200A/200B:第二半導體封裝 220:半導體晶片/第二半導體晶片 220B:第三電性連接金屬 220P:金屬凸塊 220S、2280:底部填充樹脂 222:第二連接墊 230:第二包封體 240:第二連接結構 241:第二絕緣層 242:第二重佈線層/最下重佈線層 243:連接通孔/第二連接通孔 250:第二鈍化層 260:第二凸塊下金屬 270:第二電性連接金屬 300、300A:堆疊式封裝 310:封裝/記憶體封裝 320:封裝/電力管理封裝 330:第一被動組件 340:第二被動組件 400:印刷電路板 500A、500B:封裝連接系統 1000:電子裝置 1010、2500:主板 1020:晶片相關組件 1030:網路相關組件 1040:其他組件 1050:照相機 1060:天線 1070:顯示器 1080:電池 1090:訊號線 1100:智慧型電話 1110:母板 1120:電子組件 1121:半導體封裝 1130:照相機模組 2100:扇出型半導體封裝 2120、2220:半導體晶片 2122、2222:連接墊 2130:包封體 2140、2240:連接構件 2141、2241:絕緣層 2142:重佈線層 2143、2243:通孔 2160、2260:凸塊下金屬層 2170、2270:焊球 2200:扇入型半導體封裝 2242:配線圖案 2243h:通孔孔洞 2251:開口 2290:模製材料 2301:球柵陣列基板 A1、A2、A3、A4:單元/核心單元 B1、B2、B3、B4:單元/介面單元 C1、C2、C3、C4:單元/記憶體單元 D1、D2:單元/通用輸入/輸出單元 E1、E2、E3、E4、F:單元/附加單元
結合附圖閱讀以下詳細說明，將更清楚地理解本揭露的以上及其他態樣、特徵及優點，在附圖中： 圖1為示意性地示出電子裝置系統的實例的方塊圖。 圖2為示出電子裝置的實例的立體示意圖。 圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。 圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。 圖5為示出扇入型半導體封裝安裝於印刷電路板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。 圖6為示出扇入型半導體封裝嵌入印刷電路板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。 圖7為示出扇出型半導體封裝的剖面示意圖。 圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。 圖9為示出堆疊式封裝（PoP）的實例的剖面示意圖。 圖10為示出應用於圖9中的堆疊式封裝（PoP）的第一半導體晶片及第二半導體晶片的相應單元的排列的平面示意圖。 圖11為示出應用於圖9中的堆疊式封裝（PoP）的第一半導體封裝的實例的剖面示意圖。 圖12為示出應用於圖9中的堆疊式封裝（PoP）的第一半導體封裝的另一實例的剖面示意圖。 圖13為示出應用於圖9中的堆疊式封裝（PoP）的第一半導體封裝的另一實例的剖面示意圖。 圖14為示出應用於圖9中的堆疊式封裝（PoP）的第一半導體封裝的另一實例的剖面示意圖。 圖15為示出應用於圖9中的堆疊式封裝（PoP）的第二半導體封裝的實例的剖面示意圖。 圖16為示出應用於圖9中的堆疊式封裝（PoP）的第二半導體封裝的另一實例的剖面示意圖。 圖17為示出封裝連接系統的實例的剖面示意圖。 圖18為示出封裝連接系統的另一實例的剖面示意圖。
12:應用處理器晶片
120:第一半導體晶片
220:半導體晶片/第二半導體晶片
A1、A2、A3、A4:單元/核心單元
B1、B2、B3、B4:單元/介面單元
C1、C2、C3、C4:單元/記憶體單元
D1、D2:單元/通用輸入/輸出單元
E1、E2、E3、E4、F:單元/附加單元

Claims (17)

  1. 一種堆疊式封裝，包括： 第一半導體封裝，包括第一半導體晶片；以及 第二半導體封裝，配置於所述第一半導體封裝上，包括與所述第一半導體晶片電性連接的第二半導體晶片， 其中所述第一半導體晶片及所述第二半導體晶片中的每一者包括一或多個單元， 所述第一半導體晶片的單元數目大於所述第二半導體晶片的單元數目，且 所述第一半導體晶片的所述一或多個單元及所述第二半導體晶片的所述一或多個單元實行應用處理器晶片的功能。
  2. 如申請專利範圍第1項所述的堆疊式封裝，其中所述第一半導體晶片包括中央處理單元（CPU）、圖形處理單元（GPU）或數位訊號處理單元（DSPU）中的至少一者，且 所述第二半導體晶片包括影像訊號處理單元（ISPU）或神經處理單元（NPU）中的至少一者。
  3. 如申請專利範圍第2項所述的堆疊式封裝，其中所述第一半導體晶片更包括所述影像訊號處理單元（ISPU）及所述神經處理單元（NPU）中不被包括於所述第二半導體晶片中的一者。
  4. 如申請專利範圍第2項所述的堆疊式封裝，其中所述第一半導體晶片更包括記憶體單元，且 所述第二半導體晶片的所述單元中的至少一者電性連接至所述第一半導體晶片的所述記憶體單元。
  5. 如申請專利範圍第1項所述的堆疊式封裝，其中在平面圖中，所述第一半導體晶片所具有的面積大於所述第二半導體晶片的面積。
  6. 如申請專利範圍第1項所述的堆疊式封裝，其中所述第一半導體封裝包括： 框架，具有貫穿部分且包括一或多個配線層； 所述第一半導體晶片，配置於所述貫穿部分中，具有第一連接墊；以及 第一連接結構，配置於所述框架及所述第一半導體晶片上，包括與所述第一連接墊電性連接的一或多個第一重佈線層，且 所述框架的所述一或多個配線層藉由所述第一連接結構的所述一或多個第一重佈線層電性連接至所述第一連接墊。
  7. 如申請專利範圍第6項所述的堆疊式封裝，其中所述第一半導體封裝更包括： 背側配線層，配置於所述第一包封體的與上面配置有所述第一連接結構的側相對的側上；以及 背側通孔，貫穿所述第一包封體且將所述背側配線層與所述框架的所述一或多個配線層彼此電性連接， 所述第二半導體封裝配置於所述背側配線層上且藉由電性連接金屬電性連接至所述背側配線層，且 所述第一半導體晶片以使得上面配置有所述第一連接墊的表面面朝所述第一連接結構的方式以面朝下的定向進行配置。
  8. 如申請專利範圍第6項所述的堆疊式封裝，其中所述第一半導體封裝更包括： 背側配線層，配置於所述第一包封體的與上面配置有所述第一連接結構的側相對的側上； 背側通孔，貫穿所述第一包封體且將所述背側配線層與所述框架的所述一或多個配線層彼此電性連接， 所述第二半導體封裝配置於所述第一連接結構上且藉由電性連接金屬電性連接至所述第一連接結構的所述一或多個重佈線層，且 所述第一半導體晶片以使得上面配置有所述第一連接墊的表面面朝所述第一連接結構的方式以面朝上的定向進行配置。
  9. 如申請專利範圍第6項所述的堆疊式封裝，其中所述框架包括： 第一絕緣層； 第一配線層，在接觸所述第一連接結構的同時嵌入於所述第一絕緣層中； 第二配線層，配置於所述第一絕緣層的與其中嵌入有所述第一配線層的側相對的側上； 第二絕緣層，配置於所述第一絕緣層的與其中嵌入有所述第一配線層的側相對的側上，覆蓋所述第二配線層的至少部分；以及 第三配線層，配置於所述第二絕緣層的與其中嵌入有所述第二配線層的側相對的側上，且 被配置成與所述第一連接結構接觸的所述第一絕緣層的表面相對於被配置成與所述第一連接結構接觸的所述第一配線層的表面具有台階。
  10. 如申請專利範圍第6項所述的堆疊式封裝，其中所述框架包括： 第一絕緣層； 第一配線層及第二配線層，分別配置於所述第一絕緣層的兩個表面上； 第二絕緣層及第三絕緣層，分別配置於所述第一絕緣層的兩個表面上，覆蓋所述第一配線層及所述第二配線層的至少相應部分； 第三配線層，配置於所述第二絕緣層的與其中嵌入有所述第一配線層的側相對的側上；以及 第四配線層，配置於所述第三絕緣層的與其中嵌入有所述第二配線層的側相對的側上，且 所述第一絕緣層所具有的厚度大於所述第二絕緣層及所述第三絕緣層中的每一者的厚度。
  11. 如申請專利範圍第1項所述的堆疊式封裝，其中所述第二半導體封裝包括： 第二連接結構，包括一或多個第二重佈線層； 所述第二半導體晶片，配置於所述第二連接結構上且電性連接至所述一或多個第二重佈線層；以及 第二包封體，配置於所述第二連接結構上，覆蓋所述第二半導體晶片的至少部分。
  12. 一種封裝連接系統，包括： 印刷電路板，具有第一表面及與所述第一表面相對的第二表面； 堆疊式封裝，配置於所述印刷電路板的所述第一表面上，具有應用處理器晶片的功能； 記憶體封裝，配置於所述印刷電路板的所述第一表面及所述第二表面中的一者上，具有記憶體功能；以及 電力管理封裝，具有電力管理功能，且配置於所述印刷電路板的所述第一表面及所述第二表面中的另一者上， 其中所述堆疊式封裝包括第一半導體封裝及第二半導體封裝，所述第一半導體封裝包括第一半導體晶片，所述第二半導體封裝配置於所述第一半導體封裝上且包括與所述第一半導體晶片電性連接的第二半導體晶片， 所述第一半導體晶片及所述第二半導體晶片中的每一者包括一或多個單元， 所述第一半導體晶片的單元數目大於所述第二半導體晶片的單元數目，且 所述第一半導體晶片的所述一或多個單元及所述第二半導體晶片的所述一或多個單元實行應用處理器（AP）晶片的功能。
  13. 如申請專利範圍第12項所述的封裝連接系統，其中所述記憶體封裝以使得所述記憶體封裝的至少部分在平面圖中與所述堆疊式封裝交疊的方式配置於所述印刷電路板的所述第二表面上，且 所述電力管理封裝與所述堆疊式封裝並列地配置於所述印刷電路板的所述第一表面上。
  14. 如申請專利範圍第12項所述的封裝連接系統，其中所述記憶體封裝與所述堆疊式封裝並列地配置於所述印刷電路板的所述第一表面上，且 所述電力管理封裝配置於所述印刷電路板的所述第二表面上，以在平面圖中與所述堆疊式封裝及所述記憶體封裝中的至少一者的至少部分交疊。
  15. 如申請專利範圍第12項所述的封裝連接系統，其中所述記憶體封裝包括動態隨機存取記憶體（DRAM）、快閃記憶體及控制器，且 所述電力管理封裝包括電力管理積體電路。
  16. 如申請專利範圍第12項所述的封裝連接系統，更包括： 一或多個被動組件，配置於所述印刷電路板的所述第一表面及所述第二表面中的至少一者上。
  17. 如申請專利範圍第12項所述的封裝連接系統，其中所述堆疊式封裝在平面圖中與所述記憶體封裝及所述電力管理封裝中的一者交疊。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI798931B (zh) * 2021-11-12 2023-04-11 鯨鏈科技股份有限公司 晶圓對晶圓技術之輸入及輸出電路與使用其之晶片裝置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11600607B2 (en) * 2019-01-17 2023-03-07 Samsung Electronics Co., Ltd. Semiconductor module including multiple power management semiconductor packages
US11094602B2 (en) * 2019-08-09 2021-08-17 Advanced Semiconductor Engineering, Inc. Semiconductor device package
CN114513928A (zh) * 2020-11-17 2022-05-17 宏达国际电子股份有限公司 电子装置
CN113139277A (zh) * 2021-03-30 2021-07-20 深圳佰维存储科技股份有限公司 封装结构散热优化方法、装置、可读存储介质及电子设备
US20240260191A1 (en) * 2022-07-27 2024-08-01 Nvidia Corporation Stacked power design in a card-based computing device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050127490A1 (en) * 2003-12-16 2005-06-16 Black Bryan P. Multi-die processor
US9891927B2 (en) * 2013-08-28 2018-02-13 Via Technologies, Inc. Inter-core communication via uncore RAM
KR102180030B1 (ko) 2014-05-22 2020-11-17 삼성전자 주식회사 디커플링 캐패시터를 포함하는 컴패니언 집적회로 및 이를 포함하는 모바일장치
US10199337B2 (en) * 2015-05-11 2019-02-05 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
KR20160132751A (ko) 2015-05-11 2016-11-21 삼성전기주식회사 전자부품 패키지 및 그 제조방법
KR102565847B1 (ko) * 2015-07-06 2023-08-10 삼성전자주식회사 전자 장치 및 전자 장치에서의 디스플레이 제어 방법
KR102192569B1 (ko) * 2015-11-06 2020-12-17 삼성전자주식회사 전자 부품 패키지 및 그 제조방법
US10176147B2 (en) * 2017-03-07 2019-01-08 Qualcomm Incorporated Multi-processor core three-dimensional (3D) integrated circuits (ICs) (3DICs), and related methods

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI798931B (zh) * 2021-11-12 2023-04-11 鯨鏈科技股份有限公司 晶圓對晶圓技術之輸入及輸出電路與使用其之晶片裝置

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