CN111696958A - 层叠封装件以及包括该层叠封装件的封装件连接系统 - Google Patents

层叠封装件以及包括该层叠封装件的封装件连接系统 Download PDF

Info

Publication number
CN111696958A
CN111696958A CN201910981184.7A CN201910981184A CN111696958A CN 111696958 A CN111696958 A CN 111696958A CN 201910981184 A CN201910981184 A CN 201910981184A CN 111696958 A CN111696958 A CN 111696958A
Authority
CN
China
Prior art keywords
package
semiconductor chip
disposed
semiconductor
wiring layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910981184.7A
Other languages
English (en)
Inventor
李荣官
李润泰
许荣植
尹浩权
苏源煜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020190028668A external-priority patent/KR102715473B1/ko
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN111696958A publication Critical patent/CN111696958A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02373—Layout of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1433—Application-specific integrated circuit [ASIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1436—Dynamic random-access memory [DRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1438—Flash memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供一种层叠封装件以及包括该层叠封装件的封装件连接系统，所述层叠封装件包括：第一半导体封装件，包括第一半导体芯片；以及第二半导体封装件，设置在所述第一半导体封装件上，包括电连接到所述第一半导体芯片的第二半导体芯片。所述第一半导体芯片和所述第二半导体芯片中的每个包括一个或更多个单元。所述第一半导体芯片的所述单元的数量大于所述第二半导体芯片的所述单元的数量。所述第一半导体芯片的所述一个或更多个单元和所述第二半导体芯片的所述一个或更多个单元实现应用处理器芯片的功能。

Description

层叠封装件以及包括该层叠封装件的封装件连接系统
本申请要求于2019年3月13日在韩国知识产权局提交的第10-2019-0028668号韩国专利申请的优先权的权益，该韩国专利申请的公开内容通过引用被全部包含于此。
技术领域
本公开涉及一种层叠封装件(PoP)以及包括该层叠封装件的封装件连接系统。
背景技术
随着最近开发智能电子装置，在这种装置中使用的组件的规格正在提高。例如，应用处理器(AP)(智能电子装置的核心芯片)的规格正在迅速改进。因此，能够驱动各种功能的主处理器单元等被集成在单个芯片中。
发明内容
本公开的一方面是应用处理器芯片的特定单元被分离为半导体芯片，并且特定单元的性能被增强，以区分组的功能。
本公开的一个提议是执行单个应用处理器的功能的多个单元被分散到多个半导体芯片，然后多个半导体芯片以层叠封装件(PoP)形式布置。
根据本公开的一方面，一种层叠封装件包括：第一半导体封装件，包括第一半导体芯片；以及第二半导体封装件，设置在所述第一半导体封装件上，包括电连接到所述第一半导体芯片的第二半导体芯片。所述第一半导体芯片和所述第二半导体芯片中的每个包括一个或更多个单元。所述第一半导体芯片的所述单元的数量大于所述第二半导体芯片的所述单元的数量。所述第一半导体芯片的所述一个或更多个单元和所述第二半导体芯片的所述一个或更多个单元实现应用处理器芯片的功能。
根据本公开的另一方面，一种封装件连接系统包括：印刷电路板，具有第一表面和与所述第一表面相对的第二表面；层叠封装件，设置在所述印刷电路板的所述第一表面上，具有应用处理器芯片的功能；存储器封装件，设置在所述印刷电路板的所述第一表面和所述第二表面中的一者上，具有存储器功能；以及电源管理封装件，具有电源管理功能，并且设置在所述印刷电路板的所述第一表面和所述第二表面中的另一者上。所述层叠封装件包括第一半导体封装件和第二半导体封装件，所述第一半导体封装件包括第一半导体芯片，所述第二半导体封装件设置在所述第一半导体封装件上并且包括电连接到所述第一半导体芯片的第二半导体芯片。所述第一半导体芯片和所述第二半导体芯片中的每个包括一个或更多个单元。所述第一半导体芯片的所述单元的数量大于所述第二半导体芯片的所述单元的数量。所述第一半导体芯片的所述一个或更多个单元和所述第二半导体芯片的所述一个或更多个单元实现应用处理器(AP)芯片的功能。
附图说明
通过以下结合附图进行的详细描述，本公开的以上和其它方面、特征和优点将被更清楚地理解，在附图中：
图1是示意性地示出电子装置系统的示例的框图；
图2是示出电子装置的示例的示意性透视图；
图3A和图3B是示出扇入型半导体封装件在被封装之前和在被封装之后的状态的示意性截面图；
图4是示出扇入型半导体封装件的封装工艺的示意性截面图；
图5是示出扇入型半导体封装件安装在印刷电路板上并且最终安装在电子装置的主板上的情况的示意性截面图；
图6是示出扇入型半导体封装件嵌入在印刷电路板中并且最终安装在电子装置的主板上的情况的示意性截面图；
图7是示出扇出型半导体封装件的示意性截面图；
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图；
图9是示出层叠封装件(PoP)的示例的示意性截面图；
图10是示出应用于图9中的层叠封装件(PoP)的第一半导体芯片和第二半导体芯片的各个单元的布局的示意性平面图；
图11是示出应用于图9中的层叠封装件(PoP)的第一半导体封装件的示例的示意性截面图；
图12是示出应用于图9中的层叠封装件(PoP)的第一半导体封装件的另一示例的示意性截面图；
图13是示出应用于图9中的层叠封装件(PoP)的第一半导体封装件的另一示例的示意性截面图；
图14是示出应用于图9中的层叠封装件(PoP)的第一半导体封装件的另一示例的示意性截面图；
图15是示出应用于图9中的层叠封装件(PoP)的第二半导体封装件的示例的示意性截面图；
图16是示出应用于图9中的层叠封装件(PoP)的第二半导体封装件的另一示例的示意性截面图；
图17是示出封装件连接系统的示例的示意性截面图；以及
图18是示出封装件连接系统的另一示例的示意性截面图。
具体实施方式
在下文中，将参照附图如下描述本公开的实施例。
电子装置
图1是示出电子装置系统的示例的示意性框图。
参照图1，电子装置1000可将主板1010容纳在其中。主板1010可包括物理连接或者电连接到主板1010的芯片相关组件1020、网络相关组件1030、其它组件1040等。这些组件可通过各种信号线1090连接到以下将描述的其它组件。
芯片相关组件1020可包括：存储器芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等；以及逻辑芯片，诸如模拟数字转换器(ADC)、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，而是还可包括其它类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。
网络相关组件1030可包括基于诸如以下的协议操作的组件：无线保真(Wi-Fi)(电工电子工程师协会(IEEE)802.11族等)、全球微波接入互操作性(WiMAX)(IEEE 802.16族等)、IEEE 802.20、长期演进(LTE)、演进数据最优化(Ev-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+(HSDPA+)、高速上行链路分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通信系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、蓝牙、3G协议、4G协议和5G协议以及在上述协议之后指定的任意其它无线协议和有线协议。然而，网络相关组件1030不限于此，而是还可包括基于多种其它无线标准或协议或者有线标准或协议操作的组件。此外，网络相关组件1030可与上述芯片相关组件1020一起彼此组合。
其它组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其它组件1040不限于此，而是还可包括用于各种其它目的的无源组件等。此外，其它组件1040可与上述芯片相关组件1020或网络相关组件1030一起彼此组合。
根据电子装置1000的类型，电子装置1000可包括可物理连接或电连接到主板1010或者可不物理连接或电连接到主板1010的其它组件。这些其它组件可包括例如相机1050、天线1060、显示器1070、电池1080、音频编解码器(未示出)、视频编解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速度计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如，硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字通用光盘(DVD)驱动器(未示出)等。然而，这些其它组件不限于此，而是还可根据电子装置1000的类型等而包括用于各种目的的其它组件。
电子装置1000可以是智能电话、个人数字助理(PDA)、数码摄像机、数码相机、网络系统、计算机、监视器、平板PC、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，而可以是处理数据的任意其它电子装置。
图2是示出电子装置的示例的示意性透视图。
参照图2，半导体封装件可在如上所述的各种电子装置1000中用于各种目的。例如，母板1110可容纳在智能电话1100的主体1101中，并且各种电子组件1120可物理连接或者电连接到母板1110。此外，可物理连接或电连接到母板1110或者可不物理连接或电连接到母板1110的其它组件(诸如，相机模块1130)可容纳在主体1101中。电子组件1120中的一些可以是芯片相关组件，例如，半导体封装件1121，但不限于此。电子装置不必然地局限于智能电话1100，而可以是如上所述的其它电子装置。
半导体封装件
通常，半导体芯片中集成了大量的微电子电路。然而，半导体芯片本身可能无法用作成品的半导体产品，并且可能会由于外部的物理冲击或者化学冲击而损坏。因此，半导体芯片本身可能不会被使用，而是可被封装并且在封装的状态下在电子装置等中使用。
这里，就电连接而言，由于半导体芯片和电子装置的主板之间的电路宽度存在差异，因此需要半导体封装。详细地，半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距非常细小，而在电子装置中使用的主板的组件安装焊盘的尺寸和主板的组件安装焊盘之间的间距显著大于半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距。因此，可能难以将半导体芯片直接安装在主板上，并且需要用于缓解半导体芯片和主板之间的电路宽度的差异的封装技术。
通过封装技术制造的半导体封装件可根据其结构和目的而分为扇入型半导体封装件和扇出型半导体封装件。
在下文中，将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。
扇入型半导体封装件
图3A和图3B是示出扇入型半导体封装件在被封装之前和在被封装之后的状态的示意性截面图。
图4是示出扇入型半导体封装件的封装工艺的示意性截面图。
参照图3A至图4，半导体芯片2220可以是例如处于裸态的集成电路(IC)，包括：主体2221，包括硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接焊盘2222，形成在主体2221的一个表面上，并且包括诸如铝(Al)等的导电材料；以及诸如氧化物层、氮化物层等的钝化层2223，形成在主体2221的一个表面上并且覆盖连接焊盘2222的至少一部分。在这种情况下，由于连接焊盘2222可能非常小，因此可能会难以将集成电路(IC)安装在中等尺寸等级的印刷电路板(PCB)以及电子装置的主板等上。
因此，为了使连接焊盘2222重新分布，可根据半导体芯片2220的尺寸在半导体芯片2220上形成连接构件2240。连接构件2240可通过如下步骤形成：使用诸如感光介电(PID)树脂的绝缘材料在半导体芯片2220上形成绝缘层2241，形成使连接焊盘2222敞开的通路孔2243h，并且然后形成布线图案2242和过孔2243。然后，可形成保护连接构件2240的钝化层2250，可形成开口2251，并且可形成凸块下金属层2260等。也就是说，可通过一系列工艺制造包括例如半导体芯片2220、连接构件2240、钝化层2250和凸块下金属层2260的扇入型半导体封装件2200。
如上所述，扇入型半导体封装件可具有半导体芯片的所有的连接焊盘(例如，输入/输出(I/O)端子)设置在半导体芯片的内部的封装件形式，可具有优异的电特性，并且可以以低成本生产。因此，安装在智能电话中的许多元件已经以扇入型半导体封装件形式来制造。详细地，安装在智能电话中的许多元件已经被开发为在具有紧凑尺寸的同时实现快速的信号传输。
然而，在扇入型半导体封装件中，由于所有的I/O端子需要设置在半导体芯片的内部，因此扇入型半导体封装件具有很大的空间局限性。因此，难以将此结构应用于具有大量的I/O端子的半导体芯片或者具有紧凑尺寸的半导体芯片。此外，由于上述缺点，可能无法在电子装置的主板上直接安装和使用扇入型半导体封装件。原因是，即使半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距通过重新分布工艺被增大，半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距仍不足以将扇入型半导体封装件直接安装在电子装置的主板上。
图5是示出扇入型半导体封装件安装在球栅阵列(BGA)基板上并且最终安装在电子装置的主板上的情况的示意性截面图。
图6是示出扇入型半导体封装件嵌入在BGA基板中并且最终安装在电子装置的主板上的情况的示意性截面图。
参照图5，在扇入型半导体封装件2200中，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过BGA基板2301重新分布，并且在扇入型半导体封装件2200安装在BGA基板2301上的状态下，扇入型半导体封装件2200可最终安装在电子装置的主板2500上。在这种情况下，焊球2270等可通过底部填充树脂2280等固定，并且半导体芯片2220的外侧可利用模制材料2290等覆盖。可选地，参照图6，扇入型半导体封装件2200可嵌入在单独的BGA基板2302中，在扇入型半导体封装件2200嵌入在BGA基板2302中的状态下，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过BGA基板2302重新分布，并且扇入型半导体封装件2200可最终安装在电子装置的主板2500上。
如上所述，可能会难以在电子装置的主板上直接安装和使用扇入型半导体封装件。因此，扇入型半导体封装件可安装在单独的BGA基板上然后通过封装工艺安装在电子装置的主板上，或者可在扇入型半导体封装件嵌入在BGA基板中的状态下在电子装置的主板上安装和使用扇入型半导体封装件。
扇出型半导体封装件
图7是示出扇出型半导体封装件的示意性截面图。
参照图7，在扇出型半导体封装件2100中，例如，半导体芯片2120的外侧可通过包封剂2130保护，并且半导体芯片2120的连接焊盘2122可通过连接构件2140重新分布到半导体芯片2120的外部。在这种情况下，可在连接构件2140上进一步形成钝化层2150，并且可在钝化层2150的开口中进一步形成凸块下金属层2160。焊球2170可进一步形成在凸块下金属层2160上。半导体芯片2120可以是包括主体2121、连接焊盘2122、钝化层(未示出)等的集成电路(IC)。连接构件2140可包括：绝缘层2141；重新分布层2142，形成在绝缘层2141上；以及过孔2143，使连接焊盘2122和重新分布层2142彼此电连接。
如上所述，扇出型半导体封装件可具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件重新分布并且设置在半导体芯片的外部的形式。如上所述，在扇入型半导体封装件中，半导体芯片的所有的I/O端子需要设置在半导体芯片的内部。因此，当半导体芯片的尺寸减小时，球的尺寸和节距需要减小，使得在扇入型半导体封装件中可能无法使用标准化的球布局。另一方面，如上所述，扇出型半导体封装件具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件重新分布并且设置在半导体芯片的外部的形式。因此，即使在半导体芯片的尺寸减小的情况下，在扇出型半导体封装件中仍可按照原样使用标准化的球布局，使得扇出型半导体封装件可在不使用单独的BGA基板的情况下安装在电子装置的主板上，如下所述。
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图。
参照图8，扇出型半导体封装件2100可通过焊球2170等安装在电子装置的主板2500上。也就是说，如上所述，扇出型半导体封装件2100包括连接构件2140，连接构件2140形成在半导体芯片2120上并且能够使连接焊盘2122重新分布到半导体芯片2120的尺寸之外的扇出区域，使得可在扇出型半导体封装件2100中按照原样使用标准化的球布局。从而，扇出型半导体封装件2100可在不使用单独的BGA基板等的情况下安装在电子装置的主板2500上。
如上所述，由于扇出型半导体封装件可在不使用单独的BGA基板的情况下安装在电子装置的主板上，因此扇出型半导体封装件可以以比使用BGA基板的扇入型半导体封装件的厚度小的厚度实现。因此，扇出型半导体封装件可被小型化和纤薄化。此外，扇出型半导体封装件具有优异的热特性和电特性，使得其特别适合于移动产品。因此，扇出型半导体封装件可按照比使用印刷电路板(PCB)的普通的层叠封装件(POP)类型的形式紧凑的形式实现，并且可解决由于翘曲现象的发生而引起的问题。
此外，扇出型半导体封装件指的是如上所述的用于将半导体芯片安装在电子装置的主板等上并且保护半导体芯片免受外部冲击的影响的封装技术，并且是与诸如BGA基板等的印刷电路板(PCB)(具有与扇出型半导体封装件的规格、用途等不同的规格、用途等并且其中嵌入有扇入型半导体封装件)的概念不同的概念。
层叠封装件(PoP)
图9是示出层叠封装件(PoP)的示例的示意性截面图，并且图10是示出应用于图9中的层叠封装件(PoP)的第一半导体芯片和第二半导体芯片的各个单元的布局的示意性平面图。
参照图9和图10，根据示例实施例的层叠封装件(PoP)300包括：第一半导体封装件100，包括第一半导体芯片120；以及第二半导体封装件200，包括第二半导体芯片220，并且设置在第一半导体封装件100上并且电连接到第一半导体芯片120。具有这种结构的层叠封装件(PoP)300可使用第一电连接金属件170安装在诸如主板的印刷电路板(PCB)上。第一半导体封装件100和第二半导体封装件200可经由第二电连接金属件270物理连接/电连接。稍后将参照附图详细描述封装件100和200的详细构造。
第一半导体芯片120可包括一个或更多个单元A1至A3、B1至B4、C1至C4、D1和D2，第二半导体芯片220可包括一个或更多个单元A4、E1至E4和F。第一半导体芯片120的单元A1至A3、B1至B4、C1至C4以及D1和D2的数量可大于第二半导体芯片220的单元A4、E1至E4和F的数量。第一半导体芯片120的单元A1至A3、B1至B4、C1至C4、D1和D2以及第二半导体芯片220的单元A4、E1至E4和F可实现至少一个应用处理器芯片的功能。根据需要，单元A1至A3、B1至B4、C1至C4、D1和D2、A4、E1至E4和F可彼此电连接。
例如，如图10中示出的，应用处理器芯片12可包括核心单元A1至A4、接口单元B1至B4、存储器单元C1至C4、通用输入/输出单元D1和D2。核心单元A1至A4可以是例如中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理单元(DSPU)(例如，数字信号处理器(DSP))、图像信号处理单元(ISPU)(例如，图像处理器、图像信号处理器或图像处理引擎)、神经处理单元(NPU)(或神经处理器)等。
在层叠封装件(PoP)300中，第一半导体芯片120包括核心单元A1至A4中的大部分单元A1至A3，并且第二半导体芯片220包括核心单元A1至A4中的其它单元A4。包括在第一半导体芯片120中的核心单元A1至A3可以是例如中央处理单元(CPU)、图形处理单元(GPU)和/或数字信号处理单元(DSPU)。包括在第二半导体芯片220中的核心单元A4可以是例如图像处理单元(ISPU)和/或神经处理单元(NPU)。根据需要，第二半导体芯片220还可包括附加单元E1至E4和F。附加单元E1至E4和F可以是接口单元或输入/输出单元，但不限于此。
根据分离式设计，第一半导体芯片120可不包括第二半导体芯片220中包括的核心单元A4。例如，第一半导体芯片120可不包括第二半导体芯片220中包括的图像信号处理单元(ISPU)和/或神经处理单元(NPU)。当第二半导体芯片220仅包括图像信号处理单元(ISPU)作为核心单元A4时，第一半导体芯片120可包括神经处理单元(NPU)。当第二半导体芯片220仅包括神经处理单元(NPU)作为核心单元A4时，第一半导体芯片120可包括图像信号处理单元(ISPU)。
如上所述，当包括在应用处理器芯片12中的特定单元A4被分离以实现为单独的第二半导体芯片220时，可增强相应单元A4的功能。例如，当被分离以包括在第二半导体芯片220中的单元A4是图像信号处理单元(ISPU)时，可增强移动装置的相机功能(诸如，分辨率)。当被分离以包括在第二半导体芯片220中的单元A4是神经处理单元(NPU)时，可增强移动装置的人工智能(AI)功能(诸如，用于语音识别和/或图像识别的AI功能)。增强的相机功能和增强的AI功能二者可彼此组合。
第二半导体芯片220通过分离特定单元A4来设计，并且尺寸可小于第一半导体芯片120的尺寸。例如，当从上方(或在平面图中)观看时，第一半导体芯片120的尺寸可大于第二半导体芯片220的尺寸。根据需要，第二半导体芯片220可使用包括在第一半导体芯片120中的存储器单元C1至C4，而不包括附加的存储器单元。例如，包括在第二半导体芯片220中的单元A4、E1至E4和F中的至少一者可电连接到包括在第一半导体芯片120中的存储器单元C1至C4。根据需要，为了减少层叠封装件(PoP)300的输入/输出端子的数量，第二半导体芯片220可不包括或可包括最小数量的用于电连接到动态随机存取存储器(DRAM)的输入/输出单元。相反，第二半导体芯片220可使用经由第一半导体芯片120的路径电连接到DRAM。从而，层叠封装件(PoP)300可被设计得更紧凑。
图11是示出应用于图9中的层叠封装件(PoP)300的第一半导体封装件的示例的示意性截面图。
参照图11，根据示例实施例的第一半导体封装件100A包括：框架110，具有穿透部110H并且包括一个或更多个布线层112a、112b和112c；第一半导体芯片120，设置在框架110的穿透部110H中并且具有第一连接焊盘122；第一包封剂130，覆盖框架110和第一半导体芯片120中的每个的至少一部分；背侧布线层132，设置在第一包封剂130的上侧上；背侧过孔133，穿过第一包封剂130并将背侧布线层132与一个或更多个布线层112a、112b和112c彼此电连接；第一连接结构140，设置在框架110和第一半导体芯片120的下侧上，包括电连接到一个或更多个布线层112a、112b和112c以及第一连接焊盘122的一个或更多个第一重新分布层142；第一钝化层150，设置在第一连接结构140的下侧上，具有使一个或更多个第一重新分布层142的至少一部分暴露的开口；第一凸块下金属件160，设置在第一钝化层150的开口中以电连接到暴露的第一重新分布层142；第一电连接金属件170，设置在第一钝化层150的下侧上并通过第一凸块下金属件160电连接到暴露的第一重新分布层142；以及覆盖层180，设置在第一包封剂130的上侧上，具有使背侧布线层132的至少一部分暴露的开口。
框架110可根据绝缘层111a和111b的特定材料进一步提高第一半导体封装件100A的刚性，并且可用于确保第一包封剂130的厚度均匀性等。框架110可具有穿透绝缘层111a和111b的穿透部110H。在穿透部110H中设置第一半导体芯片120，并且根据需要，可一起设置无源组件(未示出)。穿透部110H可具有围绕第一半导体芯片120的壁表面，但穿透部110H的形状不限于此。除了绝缘层111a和111b之外，框架110还可包括布线层112a、112b和112c以及布线过孔113a和113b，因此可用作提供竖直电连接路径的电连接构件。根据需要，可引入诸如提供竖直电连接路径的金属柱的另一种类型的电连接构件作为框架110。
在示例中，框架110包括：第一绝缘层111a；第一布线层112a，嵌入在第一绝缘层111a中同时与第一连接结构140接触；第二布线层112b，设置在第一绝缘层111a的与嵌入有第一布线层112a的侧相对的侧上；第二绝缘层111b，设置在第一绝缘层111a的与嵌入有第一布线层112a的侧相对的侧上，覆盖第二布线层112b的至少一部分；以及第三布线层112c，设置在第二绝缘层111b的与嵌入有第二布线层112b的侧相对的侧上。第一布线层112a和第二布线层112b以及第二布线层112b和第三布线层112c分别电连接到穿透第一绝缘层111a的第一布线过孔113a和穿透第二绝缘层111b的第二布线过孔113b。第一布线层112a、第二布线层112b和第三布线层112c可根据其功能通过第一连接结构140的第一重新分布层142和第一连接过孔143电连接到第一连接焊盘122。
绝缘层111a和111b的材料不受限制。例如，绝缘材料可用作绝缘层111a和111b的材料。绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合的树脂(例如，ABF(Ajinomoto Build-up Film))等。可选地，绝缘材料可以是与无机填料一起浸在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的材料，例如，半固化片等。
布线层112a、112b和112c可与布线过孔113a和113b一起提供第一半导体封装件100A的竖直电连接路径，并且可用于使第一连接焊盘122重新分布。布线层112a、112b和112c的材料可以是金属，诸如，铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金。布线层112a、112b和112c可根据相应层的设计执行各种功能。例如，布线层112a、112b和112c可包括接地(GND)图案、电力(PWR)图案、信号(S')图案等。信号(S')图案包括除了接地(GND)图案、电力(PWR)图案等之外的各种信号图案，例如，数据信号图案等。接地(GND)图案和电力(PWR)图案可彼此相同。布线层112a、112b和112c可包括各种类型的过孔焊盘。布线层112a、112b和112c可通过已知的镀覆工艺形成，并且可各自包括种子层和镀层。例如，不仅第三布线层112c(最上方的布线层112c)而且第一布线层112a和第二布线层112b可各自包括种子层和镀层。
布线层112a、112b和112c中的每个的厚度可大于第一重新分布层142的厚度。更具体地，框架110的厚度可大于或等于第一半导体芯片120的厚度。由于可选择半固化片等作为绝缘层111a和111b的材料来保持绝缘层111a和111b的刚性，因此布线层112a、112b和112c中的每个也可具有相对大的厚度。此外，由于第一连接结构140需要精细电路和高密度设计，因此，选择感光电介质(PID，photoimageable dielectric)等作为第一绝缘层141的材料，第一重新分布层142也可具有相对小的厚度。
第一布线层112a可凹入第一绝缘层111a中。第一布线层112a凹入第一绝缘层111a中，以在第一绝缘层111a的设置为与第一连接结构140接触的表面和第一布线层112a的设置为与第一连接结构140接触的表面之间形成台阶。在这种情况下，当第一半导体芯片120和框架110被第一包封剂130包封时，可抑制第一包封剂130的材料渗出，以防止第一布线层112a被第一包封剂130的材料污染。
布线过孔113a和113b使设置在不同层上的布线层112a、112b和112c电连接，以在框架110中形成电连接路径。布线过孔113a和113b的材料可以是金属材料，诸如，铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金。布线过孔113a和113b可包括用于信号的过孔、用于电力的过孔、用于接地的过孔等，并且用于电力的过孔和用于接地的过孔可彼此相同。布线过孔113a和113b中的每个可以是填充有金属材料的填充型过孔，或者是沿着通路孔的壁表面形成金属材料的共形型过孔。此外，布线过孔113a和113b中的每个可具有锥形形状。布线过孔113a和113b也可通过镀覆工艺形成，并且可包括种子层和镀层。
当形成用于第一布线过孔113a的孔时，第一布线层112a的一些焊盘可用作阻挡件。因此，在工艺中有利的是，第一布线过孔113a具有上侧的宽度大于下侧的宽度的锥形形状。在这种情况下，第一布线过孔113a可与第二布线层112b的焊盘图案一体化。类似地，当形成用于第二布线过孔113b的孔时，第二布线层112b的一些焊盘可用作阻挡件。因此，在工艺中有利的是，第二布线过孔113b具有上侧的宽度大于下侧的宽度的锥形形状。在这种情况下，第二布线过孔113b可与第三布线层112c的焊盘图案一体化。
根据需要，可在框架110的穿透部110H的壁表面上设置金属(未示出)，以屏蔽电磁干扰或散热。金属层(未示出)可围绕第一半导体芯片120。
第一半导体芯片120可以是处于没有形成有附加的凸块或布线层的裸露状态的集成电路(IC)，但不限于此。根据需要，第一半导体芯片120可以是封装型集成电路。第一半导体芯片120可以是基于有效晶圆形成的IC。在这种情况下，主体121的基体材料可以是硅(Si)、锗(Ge)、砷化镓(GaAs)等。各种电路可形成在主体121上。第一连接焊盘122可将第一半导体芯片120电连接到其它组件。第一连接焊盘122的材料可以是诸如铝(Al)等的金属，但不限于此。钝化层123可设置在主体121上以使第一连接焊盘122暴露，并且钝化层123可以是氧化物层、氮化物层等。可选地，钝化层123可以是氧化物层和氮化物层的双层。第一半导体芯片120具有有效表面和无效表面，有效表面上设置有第一连接焊盘122，无效表面是与有效表面相对的背表面。在一些情况下，连接焊盘也可设置在背表面上，使得两个表面都可以是有效表面。作为示例，当钝化层123设置在第一半导体芯片120的有效表面上时，第一半导体芯片120的有效表面的位置关系基于钝化层123的最下方的表面而确定。
第一包封剂130覆盖框架110的至少一部分和第一半导体芯片120，并填充穿透部110H的至少一部分。第一包封剂130包括诸如非感光电介质的绝缘材料。更具体地，第一包封剂130的绝缘材料可以是包括无机填料和绝缘树脂的非感光电介质，例如，诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、诸如无机填料浸在热固性树脂或热塑性树脂中的具有增强材料的树脂(诸如，ABF或诸如MEC的非感光电介质)。根据需要，也可使用热固性树脂或热塑性树脂浸有无机填料和/或芯材料(诸如，玻璃纤维)的材料作为绝缘材料。因此，可防止空隙或起伏，并且可更容易地控制翘曲。根据需要，感光包封剂(PIE)可用作绝缘材料。
背侧布线层132设置在第一包封剂130上，以与背侧过孔133一起向第一半导体封装件100A提供背侧电路。背侧布线层132还可包括金属，诸如，铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金。背侧布线层132可根据设计执行各种功能。例如，背侧布线层132可包括接地(GND)图案、电力(PWR)图案、信号(S')图案等。信号(S')图案包括除了接地(GND)图案、电力(PWR)图案等之外的各种信号图案，例如，数据信号图案等。接地(GND)图案和电力(PWR)图案可彼此相同。背侧布线层132可通过已知的镀覆工艺形成，并且可包括种子层和镀层。
背侧过孔133穿透第一包封剂130，并将背侧布线层132电连接到第三布线层112c(最上方的布线层112c)。背侧过孔133也可包括金属，诸如，铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金。背侧过孔133可以是填充有金属材料的填充型过孔或沿着通路孔的壁表面形成金属材料的共形型过孔。背侧过孔133可具有与布线过孔113a和113b相同方向的锥形形状。背侧过孔133还可包括用于信号的过孔、用于电力的过孔、用于接地的过孔等，并且用于电力的过孔和用于接地的过孔可彼此相同。背侧过孔133也可通过已知的镀覆工艺形成，并且可包括种子层和镀层。
第一连接结构140可使第一半导体芯片120的第一连接焊盘122重新分布。具有各种功能的数十至数百个第一连接焊盘122可通过第一连接结构140重新分布并且可根据其功能通过第一电连接金属件170物理连接和/或电连接。第一连接结构140包括：第一绝缘层141；第一重新分布层142，设置在第一绝缘层141的底表面上；以及第一连接过孔143，穿透第一绝缘层141，电连接到第一重新分布层142。第一绝缘层141、第一重新分布层142和第一连接过孔143可包括比图中示出的层数多的层或者比图中示出的层数少的层。例如，层数可根据设计而变化。
第一绝缘层141的材料可以是诸如感光电介质(PID)的绝缘材料。在这种情况下，可通过光过孔(photo via)引入精细节距，这在精细电路和高密度设计方面是有利的，并且允许第一半导体芯片120的数十至数百万个连接焊盘122被有效地重新分布。第一绝缘层141之间的边界可以明显，或者可以不易于明显。
第一重新分布层142可使第一半导体芯片120的第一连接焊盘122重新分布，以将第一连接焊盘122电连接到第一电连接金属件170。第一重新分布层142的材料也可以是金属，诸如，铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金。第一重新分布层142还可根据设计执行各种功能。例如，第一重新分布层142可包括接地(GND)图案、电力(PWR)图案、信号(S')图案等。接地(GND)图案和电力(PWR)图案可彼此相同。第一重新分布层142可包括各种类型的过孔焊盘、电连接金属焊盘等。第一重新分布层142可通过镀覆工艺形成，并且可包括种子层和镀层。
第一连接过孔143将设置在不同层上的第一重新分布层142彼此电连接，并且将第一半导体芯片120的第一连接焊盘122和框架110的第一布线层112a电连接到第一重新分布层142。当第一半导体芯片120是裸片时，第一连接过孔143可与第一连接焊盘122物理接触。第一重新分布层142的材料也可以是金属，诸如，铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金。第一连接过孔143可包括用于信号的过孔、用于电力的过孔、用于接地的过孔等，并且用于电力的过孔和用于接地的过孔可彼此相同。第一连接过孔143也可以是填充有金属材料的填充型过孔，或者是沿着通路孔的壁表面形成金属材料的共形型过孔。此外，第一连接过孔143可具有与布线过孔113a和113b的方向相反的方向的锥形形状。第一连接过孔143也可通过镀覆工艺形成，并且可包括种子层和镀层。
第一钝化层150被另外构造为保护第一连接结构140免受外部的物理和化学损坏等。第一钝化层150可包括热固性树脂。例如，第一钝化层150可以是ABF，但不限于此。第一钝化层150具有使第一重新分布层142的最下方的第一重新分布层142的至少一部分暴露的开口。可存在数十至数万个开口，并且第一钝化层150可设置有更多或更少数量的开口。开口中的每个可包括多个孔。根据需要，诸如电容器的表面安装组件可设置在第一钝化层150的底表面的开口中，以将表面安装组件电连接到第一重新分布层142。从而，表面安装组件也可电连接到第一半导体芯片120。
根据示例实施例，第一凸块下金属件160还可被另外构造为提高第一电连接金属件170的连接可靠性并且提高第一半导体封装件100A的板级可靠性。可存在数十至数百万个第一凸块下金属件160，并且可设置更多或更少数量的第一凸块下金属件160。每个第一凸块下金属件160可设置在第一钝化层150的开口中，以电连接到暴露的最下方的第一重新分布层142。第一凸块下金属件160可使用金属通过已知的金属化方法形成，但不限于此。
第一电连接金属件170还被另外构造为将第一半导体封装件100A物理连接和/或电连接到外部组件。例如，第一半导体封装件100A可通过第一电连接金属件170安装在电子装置的主板上。第一电连接金属件170可设置在第一钝化层150的下侧上并且可电连接到第一凸块下金属件160。每个第一电连接金属件170可包括低熔点金属，诸如，锡(Sn)或含Sn合金。更具体地，每个第一电连接金属件170可利用焊料等形成，但仅仅是示例，并且其材料不限于此。
第一电连接金属件170可以是焊盘、焊球、引脚等。第一电连接金属件170可形成为多层结构或单层结构。当第一电连接金属件170形成为多层结构时，第一电连接金属件170可包括铜(Cu)柱和焊料。当第一电连接金属件170形成为单层结构时，第一电连接金属件170可包括锡-银焊料或铜(Cu)。然而，这些也仅是示例，并且第一电连接金属件170的结构和材料不限于此。第一电连接金属件170的数量、间距、布置形式等不受限制，而可由本领域技术人员根据设计进行充分修改。例如，可根据第一连接焊盘122的数量设置数十至数万个第一电连接金属件170，并且可设置更多或更少数量的第一电连接金属件170。
第一电连接金属件170中的至少一个设置在扇出区域中。术语“扇出区域”指的是除了设置第一半导体芯片120的区域之外的区域。与扇入型封装件相比，扇出型封装件可具有提高的可靠性，可允许实现多个输入/输出(I/O)端子，并且可促进三维(3D)互连。此外，与球栅阵列(BGA)封装件、栅格阵列(LGA)封装件等相比，扇出型封装件可制造为具有小的厚度，并且可在价格竞争力方面具有优势。
覆盖层180被另外构造为保护背侧布线层132免受外部的物理和化学损坏等。覆盖层180可包括热固性树脂。例如，覆盖层180可以是ABF，但不限于此。覆盖层180具有使背侧布线层132的至少一部分暴露的开口。可存在数十至数万个开口，并且覆盖层180可设置有更多或更少数量的开口。开口中的每个可包括多个孔。
图12是示出应用于图9中的层叠封装件(PoP)的第一半导体封装件的另一示例的示意性截面图。
参照图12，根据另一示例实施例的半导体封装件100B包括：框架110，具有与上述第一半导体封装件100A的框架110的结构不同的结构。更具体地，框架110包括：第一绝缘层111a；第一布线层112a和第二布线层112b，分别设置在第一绝缘层111a的两个表面上；第二绝缘层111b和第三绝缘层111c，分别设置在第一绝缘层111a的两个表面上，分别覆盖第一布线层112a和第二布线层112b；第三布线层112c，设置在第二绝缘层111b的与嵌入有第一布线层112a的侧相对的侧上；第四布线层112d，设置在第三绝缘层111c的与嵌入有第二布线层112b的侧相对的侧上；第一布线过孔113a，穿透第一绝缘层111a并将第一布线层112a和第二布线层112b彼此电连接；第二布线过孔113b，穿透第二绝缘层111b并将第一布线层112a和第三布线层112c彼此电连接；以及第三布线过孔113c，穿透第三绝缘层111c并将第二布线层112b和第四布线层112d彼此电连接。由于框架110包括更多数量的布线层112a、112b、112c和112d，因此可进一步简化第一连接结构140。
第一绝缘层111a的厚度可大于第二绝缘层111b的厚度和第三绝缘层111c的厚度。第一绝缘层111a可具有相对大的厚度以保持刚性，并且可引入第二绝缘层111b和第三绝缘层111c以形成更多数量的布线层112c和112d。从类似的观点来看，穿透第一绝缘层111a的第一布线过孔113a的平均直径和高度可大于穿透第二绝缘层111b的第二布线过孔113b和穿透第三绝缘层111c的第三布线过孔113c中的每个的平均直径和高度。第一布线过孔113a可具有沙漏形状或圆柱形状，并且第二布线过孔113b和第三布线过孔113c可具有相反方向的锥形形状。布线层112a、112b、112c和112d中的每个的厚度可大于第一重新分布层142的厚度。
其它描述与根据示例实施例的第一半导体封装件100A的详细描述基本相同，在此将被省略。
图13是示出应用于图9中的层叠封装件(PoP)的第一半导体封装件的另一示例的示意性截面图。
参照图13，根据另一示例实施例的第一半导体封装件100C包括在上述第一半导体封装件100A中以面朝上方向(而不是面朝下方向)设置的第一半导体芯片120。因此，第一连接结构140和第一钝化层150设置在第一半导体封装件100C的上侧(而不是其下侧)上。此外，背侧布线层132、背侧过孔133和覆盖层180设置在第一半导体封装件100C的下侧(而不是其上侧)上。第一凸块下金属件160连接到背侧布线层132，背侧布线层132设置并暴露在形成于覆盖层180中的开口中。第一电连接金属件170设置在覆盖层180的下侧上以通过第一凸块下金属件160电连接到暴露的背侧布线层132。在这种结构中，可显著缩短第一半导体芯片120和上述第二半导体芯片220之间的电连接路径，以实现改善的性能。
其它描述与根据示例实施例的第一半导体封装件100A的详细描述基本相同，在此将被省略。
图14是示出应用于图9中的层叠封装件(PoP)的第一半导体封装件的另一示例的示意性截面图。
参照图14，根据另一示例实施例的第一半导体封装件100D包括在上述第一半导体封装件100B中以面朝上方向(而不是面朝下方向)设置的第一半导体芯片120。因此，第一连接结构140和第一钝化层150也设置在第一半导体封装件100D的上侧(而不是其下侧)上。此外，背侧布线层132、背侧过孔133和覆盖层180设置在第一半导体封装件100D的下侧(而不是其上侧)上。第一凸块下金属件160连接到设置并暴露在形成于覆盖层180中的开口中的背侧布线层132。第一电连接金属件170设置在覆盖层180的下侧上，以通过第一凸块下金属件160电连接到暴露的背侧布线层132。在这种结构中，可显著缩短第一半导体芯片120和上述第二半导体芯片220之间的电连接路径，以实现改善的性能。
其它描述与根据示例实施例的第一半导体封装件100A和100B的详细描述基本相同，在此将被省略。
图15是示出应用于图9中的层叠封装件(PoP)的第二半导体封装件的示例的示意性截面图。
参照图15，根据示例实施例的第二半导体封装件200A包括：第二半导体芯片220，具有第二连接焊盘222；第二包封剂230，覆盖第二半导体芯片220的至少一部分；第二连接结构240，设置在第二半导体芯片220的下侧上，包括电连接到第二连接焊盘222的一个或更多个第二重新分布层242；第二钝化层250，设置在第二连接结构240的下侧上，具有使所述一个或更多个第二重新分布层242的至少一部分暴露的开口；第二凸块下金属件260，设置在第二钝化层250的开口中以电连接到暴露的第二重新分布层242；以及第二电连接金属件270，设置在第二钝化层250的下侧上并且通过第二凸块下金属件260电连接到暴露的第二重新分布层242。
第二半导体芯片220可以是数百至数百万或更多个器件集成在单个芯片中的集成电路(IC)。构成第二半导体芯片220的集成电路可包括例如如上所述的通过将一些单元从应用处理器芯片分离而形成的单独芯片，但不限于此。第二半导体芯片220可以是处于没有形成附加的凸块或布线层的裸露状态的集成电路，但不限于此。根据需要，第二半导体芯片220可以是封装型集成电路。集成电路可基于有效晶圆形成。在这种情况下，第二半导体芯片220的主体221的基体材料可以是硅(Si)、锗(Ge)、砷化镓(GaAs)等。各种电路可形成在主体221上。第二连接焊盘222可将第二半导体芯片220电连接到其它组件。第二连接焊盘222的材料可以是诸如铜(Cu)、铝(Al)等的金属，但不限于此。钝化层223可设置在主体221上以使第二连接焊盘222暴露，并且可以是氧化物层、氮化物层等。可选地，钝化层223可以是氧化物层和氮化物层的双层。第二半导体芯片220具有有效表面和无效表面，有效表面上设置有第二连接焊盘222，无效表面是与有效表面相对的背表面。在一些情况下，连接焊盘也可设置在背表面上，使得两个表面都可以是有效表面。作为示例，当钝化层223设置在第二半导体芯片220的有效表面上时，第二半导体芯片220的有效表面的位置关系基于钝化层223的最下方的表面确定。
第二包封剂230覆盖第二半导体芯片220的一部分。第二包封剂230可包括绝缘材料。绝缘材料可以是非感光电介质。更具体地，绝缘材料可以是包括无机填料和绝缘树脂的非感光电介质，例如，诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、或者诸如无机填料浸在热固性树脂或热塑性树脂中的具有增强材料的树脂(详细地，ABF或诸如环氧塑封料(EMC)的非感光电介质)。可选地，也可使用热固性树脂或热塑性树脂浸有无机填料和/或诸如玻璃纤维的芯材料的材料作为绝缘材料。因此，可防止空隙或起伏，并且可更容易地控制翘曲。根据需要，PIE可用作绝缘材料。
第二连接结构240可使第二半导体芯片220的第二连接焊盘222重新分布。具有各种功能的数十至数百个第二连接焊盘222可通过第二连接结构240重新分布并且可根据其功能通过第二电连接金属件270物理连接和/或电连接。第二连接结构240包括：第二绝缘层241；第二重新分布层242，设置在第二绝缘层241的底表面上；以及第二连接过孔243，穿透第二绝缘层241，连接到第二重新分布层242。第二绝缘层241、第二重新分布层242和第二连接过孔243可包括比附图中示出的层数多的层或者比附图中示出的层数少的层。例如，层数可根据设计而变化。
第二绝缘层241的材料可以是诸如感光电介质(PID)的绝缘材料。在这种情况下，可通过光过孔引入精细节距，这在精细电路和高密度设计方面是有利的，并且允许第二半导体芯片220的数十至数百万个第二连接焊盘222被有效地重新分布。第二绝缘层241之间的边界可以明显，或者可以不易于明显。
第二重新分布层242可使第二半导体芯片220的第二连接焊盘222重新分布，以将第二连接焊盘222电连接到第二电连接金属件270。第二重新分布层242的材料也可以是金属，诸如，铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金。第二重新分布层242还可根据设计执行各种功能。例如，第二重新分布层242可包括接地(GND)图案、电力(PWR)图案、信号(S')图案等。接地(GND)图案和电力(PWR)图案可彼此相同。第二重新分布层242可包括各种类型的过孔焊盘、电连接金属焊盘等。第二重新分布层242可通过镀覆工艺形成，并且可包括种子层和镀层。
第二连接过孔243将设置在不同层上的第二重新分布层242彼此电连接。此外，第二连接过孔243将第二半导体芯片220的第二连接焊盘222电连接到第二重新分布层242。当第二半导体芯片220是裸片时，第二连接过孔243可与第二连接焊盘222物理接触。第二连接过孔243的材料也可以是金属，诸如，铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金。第二连接过孔243可包括用于信号的过孔、用于电力的过孔、用于接地的过孔等，并且用于电力的过孔和用于接地的过孔可彼此相同。第二连接过孔243也可以是填充有金属材料的填充型过孔或者沿着通路孔的壁表面形成金属材料的共形型过孔。此外，第二连接过孔243可具有在从第二连接结构240到第二半导体芯片220的方向上渐缩的锥形形状。第二连接过孔243也可通过镀覆工艺形成，并且可包括种子层和镀层。
第二钝化层250可被另外构造为保护第二连接结构240免受外部的物理和化学损坏等。第二钝化层250可包括热固性树脂。例如，第二钝化层250可以是ABF，但不限于此。第二钝化层250具有使第二重新分布层242的最下方的第二重新分布层242的至少一部分暴露的开口。可存在数十至数万个开口，并且第二钝化层250可设置有更多或更少数量的开口。开口中的每个可包括多个孔。根据需要，诸如电容器的表面安装组件可设置在第二钝化层250的底表面的开口中，以将表面安装组件电连接到第二重新分布层242。从而，表面安装组件可电连接到第二半导体芯片220。
第二凸块下金属件260还可被另外构造为改善第二电连接金属件270的连接可靠性并且改善第二半导体封装件200A的板级可靠性。可存在数十至数百万个第二凸块下金属件260，并且可设置更多或更少数量的第二凸块下金属件260。每个第二凸块下金属件260可设置在第二钝化层250的开口中以电连接到暴露的最下方的第二重新分布层242。第二凸块下金属件260可使用金属通过已知的金属化方法形成，但不限于此。
第二电连接金属件270还被另外构造为将第二半导体封装件200A物理连接和/或电连接到上述第一半导体封装件100(100A至100D)。第二电连接金属件270可设置在第二钝化层250的下侧上，并且可电连接到第二凸块下金属件260。每个第二电连接金属件270可包括低熔点金属，诸如，锡(Sn)或含Sn合金。更具体地，每个第二电连接金属件270可利用焊料等形成，但仅是示例，并且其材料不限于此。
第二电连接金属件270可以是焊盘、焊球、引脚等。第二电连接金属件270可形成为多层结构或单层结构。当第二电连接金属件270形成为多层结构时，第二电连接金属件270可包括铜(Cu)柱和焊料。当第二电连接金属件270形成为单层结构时，第二电连接金属件270可包括锡-银焊料或铜(Cu)。然而，这些也仅是示例，并且第二电连接金属件270的结构和材料不限于此。第二电连接金属件270的数量、间距、布置形式等不受限制，而可由本领域技术人员根据设计进行充分修改。例如，可根据第二连接焊盘222的数量设置数十至数万个第二电连接金属件270，并且可设置更多或更少数量的第二电连接金属件270。
第二电连接金属件270中的至少一个设置在扇出区域中。术语“扇出区域”指的是除了设置第二半导体芯片220的区域之外的区域。与扇入型封装件相比，扇出型封装件可具有提高的可靠性，可允许实现多个输入/输出(I/O)端子，并且可促进三维(3D)互连。此外，与球栅阵列(BGA)封装件、栅格阵列(LGA)封装件等相比，扇出型封装件可制造为具有小的厚度，并且可在价格竞争力方面具有优势。
图16是示出应用于图9中的层叠封装件(PoP)的第二半导体封装件的另一示例的示意性截面图。
参照图16，根据示例实施例的第二半导体封装件200B包括以有机中介体的形式设置的第二连接结构240。在这种情况下，第二半导体芯片220可使用表面安装技术(SMT)而设置在第二连接结构240上。例如，通过镀覆诸如铜(Cu)的金属而形成的金属凸块220P可设置在第二半导体芯片220的第二连接焊盘222上。金属凸块220P可通过诸如焊膏等的第三电连接金属件220B连接到向第二连接结构240的第二重新分布层242的表面突出的焊盘图案。例如，第二半导体芯片220可与第二连接结构240物理地分隔开。此外，底部填充树脂220S填充第二半导体芯片220和第二连接结构240之间的空间以将第三电连接金属件220B等嵌入，并且更牢固地固定第二半导体芯片220。
第二连接结构240可使第二半导体芯片220的第二连接焊盘222重新分布。具有各种功能的数十至数百个第二连接焊盘222可通过第二连接结构240重新分布并且可根据其功能通过第二电连接金属件270物理连接和/或电连接。第二连接结构240包括：第二绝缘层241；第二重新分布层242，设置在第二绝缘层241的上表面上；以及第二连接过孔243，穿透第二绝缘层241，连接到第二重新分布层242。第二绝缘层241、第二重新分布层242和第二连接过孔243可包括比附图中示出的层数多的层或者比附图中示出的层数少的层。例如，层数可根据设计而变化。
第二绝缘层241的材料可以是诸如感光电介质(PID)的绝缘材料。在这种情况下，可通过光过孔引入精细节距，这在精细电路和高密度设计方面是有利的，并且允许第二半导体芯片220的数十至数百万个第二连接焊盘222被有效地重新分布。第二绝缘层241之间的边界可以明显，或者可以不易于明显。
第二重新分布层242可使第二半导体芯片220的第二连接焊盘222重新分布，以将第二连接焊盘222电连接到第二电连接金属件270。第二重新分布层242的材料也可以是金属，诸如，铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金。第二重新分布层242还可根据设计执行各种功能。例如，第二重新分布层242可包括接地(GND)图案、电力(PWR)图案、信号(S')图案等。接地(GND)图案和电力(PWR)图案可彼此相同。第二重新分布层242可包括各种类型的过孔焊盘、电连接金属焊盘等。第二重新分布层242可通过镀覆工艺形成，并且可包括种子层和镀层。
第二连接过孔243将设置在不同层上的第二重新分布层242彼此电连接。此外，第二连接过孔243将第二半导体芯片220的第二连接焊盘222电连接到第二重新分布层242。当第二半导体芯片220是裸片时，第二连接过孔243可与第二连接焊盘222物理接触。第二连接过孔243的材料也可以是金属，诸如，铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金。第二连接过孔243可包括用于信号的过孔、用于电力的过孔、用于接地的过孔等，并且用于电力的过孔和用于接地的过孔可彼此相同。第二连接过孔243也可以是填充有金属材料的填充型过孔或者沿着通路孔的壁表面形成金属材料的共形型过孔。此外，第二连接过孔243可具有在从第二半导体芯片220到第二连接结构240的方向上渐缩的锥形形状。第二连接过孔243也可通过镀覆工艺形成，并且可包括种子层和镀层。
第二凸块下金属件260可被另外构造为改善第二电连接金属件270的连接可靠性并且改善第二半导体封装件200B的板级可靠性。可存在数十至数百万个第二凸块下金属件260，并且可设置更多或更少数量的第二凸块下金属件260。每个第二凸块下金属件260可嵌入在最下方的第二绝缘层241中。如此，可省略用于覆盖最下方的第二重新分布层242的钝化层。第二凸块下金属件260可使用金属通过已知的金属化方法形成，但不限于此。
其它描述与根据另一示例实施例的第二半导体封装件200A的详细描述基本相同，在此将被省略。
图17是示出封装件连接系统的示例的示意性截面图。
参照图17，根据示例实施例的封装件连接系统500A包括：印刷电路板(PCB)400，具有第一表面和与第一表面相对的第二表面；层叠封装件(PoP)300A，设置在PCB 400的第一表面上，具有应用处理器芯片的功能；存储器封装件310，设置在PCB 400的第二表面上，具有存储功能；电源管理封装件320，设置在PCB 400的第一表面上，具有电源管理功能；以及第一无源组件330和第二无源组件340，设置在PCB 400的第一表面和/或第二表面上。存储器封装件310以这样的方式设置在PCB 400的第二表面上：当从上方(或在平面图中)观看时，存储器封装件310的至少一部分与层叠封装件(PoP)300A重叠。电源管理封装件320与层叠封装件(PoP)300A平行地设置在PCB 400的第一表面上。由于这种布局，可确保层叠封装件(PoP)300A和存储器封装件310之间的信号完整性得到改善。
层叠封装件(PoP)300A具有第一半导体封装件100A和第二半导体封装件200A层叠的结构，但不限于此。第一半导体封装件100B、100C和100D以及第二半导体封装件200B可以以各种组合层叠以应用于封装件连接系统500A。
存储器封装件310可以是包括动态随机存取存储器(DRAM)、闪存和控制器CTR的嵌入式多芯片封装件(eMCP)。电源管理封装件320可以是晶圆级封装件(WLP)或包括电源管理集成电路(PMIC)的面板级封装件(PLP)。封装件310和320中的每个可以是扇入型封装件或扇出型封装件。
第一无源组件330和第二无源组件340可以独立地是电容器、电感器、磁珠(bead)等。第一无源组件330和第二无源组件340的尺寸、厚度等可相同或不同。电容器的示例可以是多层陶瓷电容器(MLCC)、低电感片式电容器(LICC)等，但不限于此。电感器的示例可以是功率电感器等，但不限于此。
图18是示出封装件连接系统的另一示例的示意性截面图。
参照图18，根据另一示例实施例的封装件连接系统500B包括与层叠封装件(PoP)300A平行地设置在印刷电路板(PCB)400的第一表面上的存储器封装件310。电源管理封装件320以这样的方式设置在PCB 400的第二表面上：当从上方(或在平面图中)观看时，电源管理封装件320的至少一部分与层叠封装件(PoP)300A和/或存储器封装件310重叠。由于这种布局，封装件连接系统500B可应用于高端系统。
其它描述与根据另一示例实施例的封装件连接系统500A的详细描述基本相同，在此将被省略。
如上所述，应用处理器芯片的特定单元可被分离为半导体芯片，并且可增强特定单元的性能以区分组的功能。
在本公开中，关于附图的横截面的术语“下侧”、“下部”、“下表面”等已用于表示朝向电子组件封装件的安装表面的方向，术语“上侧”、“上部”、“上表面”等已用于表示与术语“下侧”、“下部”、“下表面”等所指示的方向相反的方向。然而，这些方向仅为便于解释而定义，并且权利要求不受如上所述的定义的方向的特别限制。
在说明书中将组件“连接”到另一组件的含义包括通过粘合层的间接连接以及两个组件之间的直接连接。此外，“电连接”意味着包括物理连接和物理断开。可理解的是，当元件被称为“第一”和“第二”时，元件不由此受限。这些术语可仅用于将元件与其它元件区分的目的，并且可不限制元件的顺序或重要性。在一些情况下，在不脱离在此阐述的权利要求的范围的情况下，第一元件可被称为第二元件。类似地，第二元件也可被称为第一元件。
在此使用的术语“示例实施例”并不总是指相同的示例性实施例，并且被提供用于强调与另一示例实施例的特定特征或特性不同的特定特征或特性。然而，在此提供的示例实施例被认为能够通过整体或部分地彼此组合来实现。例如，除非其中提供相反或矛盾的描述，否则在特定示例实施例中描述的一个元件即使其在另一示例实施例中未被描述，则也可被理解为与另一示例实施例相关的描述。
在此使用的术语仅用于描述示例实施例而不是限制本公开。在这种情况下，除非另有必要解释，否则基于特定的上下文，单数形式也包括复数形式。
虽然以上已经示出和描述了示例实施例，但是对于本领域技术人员来说将显而易见的是，在不脱离由所附权利要求限定的本公开的范围的情况下，可进行修改和变化。

Claims (17)

1.一种层叠封装件，包括：
第一半导体封装件，包括第一半导体芯片；以及
第二半导体封装件，设置在所述第一半导体封装件上，包括电连接到所述第一半导体芯片的第二半导体芯片，
其中，所述第一半导体芯片和所述第二半导体芯片中的每个包括一个或更多个单元，
所述第一半导体芯片的所述单元的数量大于所述第二半导体芯片的所述单元的数量，并且
所述第一半导体芯片的所述一个或更多个单元和所述第二半导体芯片的所述一个或更多个单元实现应用处理器芯片的功能。
2.根据权利要求1所述的层叠封装件，其中，所述第一半导体芯片包括中央处理单元、图形处理单元和数字信号处理单元中的至少一者，并且
所述第二半导体芯片包括图像信号处理单元和神经处理单元中的至少一者。
3.根据权利要求2所述的层叠封装件，其中，当所述第二半导体芯片包括所述图像信号处理单元和所述神经处理单元中的一者时，所述第一半导体芯片还包括所述图像信号处理单元和所述神经处理单元中的未包括在所述第二半导体芯片中的另一者。
4.根据权利要求2所述的层叠封装件，其中，所述第一半导体芯片还包括存储器单元，并且
所述第二半导体芯片的所述单元中的至少一者电连接到所述第一半导体芯片的所述存储器单元。
5.根据权利要求1所述的层叠封装件，其中，在平面图中，所述第一半导体芯片的面积大于所述第二半导体芯片的面积。
6.根据权利要求1所述的层叠封装件，其中，所述第一半导体封装件包括：
框架，具有穿透部并且包括一个或更多个布线层；
所述第一半导体芯片，设置在所述穿透部中，具有第一连接焊盘；
第一包封剂，覆盖所述框架和所述第一半导体芯片中的每个的至少一部分；以及
第一连接结构，设置在所述框架和所述第一半导体芯片上，包括电连接到所述第一连接焊盘的一个或更多个第一重新分布层，并且
所述框架的所述一个或更多个布线层通过所述第一连接结构的所述一个或更多个第一重新分布层电连接到所述第一连接焊盘。
7.根据权利要求6所述的层叠封装件，其中，所述第一半导体封装件还包括：
背侧布线层，设置在所述第一包封剂的与设置有所述第一连接结构的侧相对的侧上；以及
背侧过孔，穿透所述第一包封剂并且将所述背侧布线层和所述框架的所述一个或更多个布线层彼此电连接，
所述第二半导体封装件设置在所述背侧布线层上，并通过电连接金属件电连接到所述背侧布线层，并且
所述第一半导体芯片按照使设置有所述第一连接焊盘的表面面对所述第一连接结构这样的方式以面朝下的方向设置。
8.根据权利要求6所述的层叠封装件，其中，所述第一半导体封装件还包括：
背侧布线层，设置在所述第一包封剂的与设置有所述第一连接结构的侧相对的侧上；
背侧过孔，穿透所述第一包封剂并将所述背侧布线层和所述框架的所述一个或更多个布线层彼此电连接，
所述第二半导体封装件设置在所述第一连接结构上，并通过电连接金属件电连接到所述第一连接结构的所述一个或更多个第一重新分布层，并且
所述第一半导体芯片按照使设置有所述第一连接焊盘的表面面对所述第一连接结构这样的方式以面朝上的方向设置。
9.根据权利要求6所述的层叠封装件，其中，所述框架包括：
第一绝缘层；
第一布线层，嵌入在所述第一绝缘层中，同时与所述第一连接结构接触；
第二布线层，设置在所述第一绝缘层的与嵌入有所述第一布线层的侧相对的侧上；
第二绝缘层，设置在所述第一绝缘层的与嵌入有所述第一布线层的侧相对的侧上，覆盖所述第二布线层的至少一部分；以及
第三布线层，设置在所述第二绝缘层的与嵌入有所述第二布线层的侧相对的侧上，并且
所述第一绝缘层的设置为与所述第一连接结构接触的表面相对于所述第一布线层的设置为与所述第一连接结构接触的表面具有台阶。
10.根据权利要求6所述的层叠封装件，其中，所述框架包括：
第一绝缘层；
第一布线层和第二布线层，分别设置在所述第一绝缘层的两个表面上；
第二绝缘层和第三绝缘层，分别设置在所述第一绝缘层的两个表面上，覆盖所述第一布线层的至少一部分和所述第二布线层的至少一部分；
第三布线层，设置在所述第二绝缘层的与嵌入有所述第一布线层的侧相对的侧上；以及
第四布线层，设置在所述第三绝缘层的与嵌入有所述第二布线层的侧相对的侧上，并且
所述第一绝缘层的厚度大于所述第二绝缘层和所述第三绝缘层中的每个的厚度。
11.根据权利要求1所述的层叠封装件，其中，所述第二半导体封装件包括：
第二连接结构，包括一个或更多个第二重新分布层；
第二半导体芯片，设置在所述第二连接结构上并且电连接到所述一个或更多个第二重新分布层；以及
第二包封剂，设置在所述第二连接结构上，覆盖所述第二半导体芯片的至少一部分。
12.一种封装件连接系统，包括：
印刷电路板，具有第一表面和与所述第一表面相对的第二表面；
层叠封装件，设置在所述印刷电路板的所述第一表面上，具有应用处理器芯片的功能；
存储器封装件，设置在所述印刷电路板的所述第一表面和所述第二表面中的一者上，具有存储器功能；以及
电源管理封装件，具有电源管理功能，并且设置在所述印刷电路板的所述第一表面和所述第二表面中的另一者上，
其中，所述层叠封装件包括第一半导体封装件和第二半导体封装件，所述第一半导体封装件包括第一半导体芯片，所述第二半导体封装件设置在所述第一半导体封装件上并且包括电连接到所述第一半导体芯片的第二半导体芯片，
所述第一半导体芯片和所述第二半导体芯片中的每个包括一个或更多个单元，
所述第一半导体芯片的所述单元的数量大于所述第二半导体芯片的所述单元的数量，并且
所述第一半导体芯片的所述一个或更多个单元和所述第二半导体芯片的所述一个或更多个单元实现应用处理器芯片的功能。
13.根据权利要求12所述的封装件连接系统，其中，所述存储器封装件以使在平面图中所述存储器封装件的至少一部分与所述层叠封装件重叠这样的方式设置在所述印刷电路板的所述第二表面上，并且
所述电源管理封装件与所述层叠封装件平行地设置在所述印刷电路板的所述第一表面上。
14.根据权利要求12所述的封装件连接系统，其中，所述存储器封装件与所述层叠封装件平行地设置在所述印刷电路板的所述第一表面上，并且
所述电源管理封装件设置在所述印刷电路板的所述第二表面上，以在平面图中与所述层叠封装件和所述存储器封装件中的至少一者的至少一部分重叠。
15.根据权利要求12所述的封装件连接系统，其中，所述存储器封装件包括动态随机存取存储器、闪存和控制器，并且
所述电源管理封装件包括电源管理集成电路。
16.根据权利要求12所述的封装件连接系统，所述封装件连接系统还包括：
一个或更多个无源组件，设置在所述印刷电路板的所述第一表面和所述第二表面中的至少一者上。
17.根据权利要求12所述的封装件连接系统，其中，在平面图中，所述层叠封装件与所述存储器封装件和所述电源管理封装件中的一者重叠。
CN201910981184.7A 2019-03-13 2019-10-16 层叠封装件以及包括该层叠封装件的封装件连接系统 Pending CN111696958A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2019-0028668 2019-03-13
KR1020190028668A KR102715473B1 (ko) 2019-03-13 패키지 온 패키지 및 이를 포함하는 패키지 연결 시스템

Publications (1)

Publication Number Publication Date
CN111696958A true CN111696958A (zh) 2020-09-22

Family

ID=72424712

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910981184.7A Pending CN111696958A (zh) 2019-03-13 2019-10-16 层叠封装件以及包括该层叠封装件的封装件连接系统

Country Status (3)

Country Link
US (1) US10930593B2 (zh)
CN (1) CN111696958A (zh)
TW (1) TWI799580B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113139277A (zh) * 2021-03-30 2021-07-20 深圳佰维存储科技股份有限公司 封装结构散热优化方法、装置、可读存储介质及电子设备

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11600607B2 (en) * 2019-01-17 2023-03-07 Samsung Electronics Co., Ltd. Semiconductor module including multiple power management semiconductor packages
US11094602B2 (en) * 2019-08-09 2021-08-17 Advanced Semiconductor Engineering, Inc. Semiconductor device package
CN114513928A (zh) * 2020-11-17 2022-05-17 宏达国际电子股份有限公司 电子装置
TWI798931B (zh) * 2021-11-12 2023-04-11 鯨鏈科技股份有限公司 晶圓對晶圓技術之輸入及輸出電路與使用其之晶片裝置
US20240260191A1 (en) * 2022-07-27 2024-08-01 Nvidia Corporation Stacked power design in a card-based computing device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050127490A1 (en) * 2003-12-16 2005-06-16 Black Bryan P. Multi-die processor
US9891927B2 (en) * 2013-08-28 2018-02-13 Via Technologies, Inc. Inter-core communication via uncore RAM
KR102180030B1 (ko) 2014-05-22 2020-11-17 삼성전자 주식회사 디커플링 캐패시터를 포함하는 컴패니언 집적회로 및 이를 포함하는 모바일장치
US10199337B2 (en) * 2015-05-11 2019-02-05 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
KR20160132751A (ko) 2015-05-11 2016-11-21 삼성전기주식회사 전자부품 패키지 및 그 제조방법
KR102565847B1 (ko) * 2015-07-06 2023-08-10 삼성전자주식회사 전자 장치 및 전자 장치에서의 디스플레이 제어 방법
KR102192569B1 (ko) * 2015-11-06 2020-12-17 삼성전자주식회사 전자 부품 패키지 및 그 제조방법
US10176147B2 (en) * 2017-03-07 2019-01-08 Qualcomm Incorporated Multi-processor core three-dimensional (3D) integrated circuits (ICs) (3DICs), and related methods

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113139277A (zh) * 2021-03-30 2021-07-20 深圳佰维存储科技股份有限公司 封装结构散热优化方法、装置、可读存储介质及电子设备

Also Published As

Publication number Publication date
US10930593B2 (en) 2021-02-23
TWI799580B (zh) 2023-04-21
TW202034460A (zh) 2020-09-16
US20200294917A1 (en) 2020-09-17
KR20200109521A (ko) 2020-09-23

Similar Documents

Publication Publication Date Title
CN109755191B (zh) 扇出型半导体封装件
CN110137149B (zh) 扇出型半导体封装件
CN109979923B (zh) 扇出型半导体封装件
CN109390313B (zh) 半导体封装件的连接系统
CN110718522A (zh) 半导体封装件
CN110391219B (zh) 扇出型半导体封装件
CN111048484B (zh) 半导体封装件
CN109727930B (zh) 扇出型半导体封装模块
US10930593B2 (en) Package on package and package connection system comprising the same
CN111725148B (zh) 半导体封装件
CN111199947B (zh) 扇出型半导体封装件
CN110896061A (zh) 半导体封装件
CN111341733B (zh) 扇出型半导体封装件
CN112133678A (zh) 半导体封装件
CN111276464A (zh) 半导体封装件
CN111199937A (zh) 半导体封装件
CN111081650A (zh) 扇出型半导体封装件
CN110739286A (zh) 半导体封装件
CN110970310A (zh) 敞开式焊盘结构及包括敞开式焊盘结构的半导体封装件
TWI658553B (zh) 扇出型半導體封裝
TWI781323B (zh) 半導體封裝
CN111755426A (zh) 半导体封装件
CN111916429A (zh) 层叠封装件及包括该层叠封装件的封装件连接系统
CN111199950A (zh) 扇出型半导体封装件
CN111584476A (zh) 半导体封装件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination