CN111725148B - 半导体封装件 - Google Patents

半导体封装件 Download PDF

Info

Publication number
CN111725148B
CN111725148B CN201910914319.8A CN201910914319A CN111725148B CN 111725148 B CN111725148 B CN 111725148B CN 201910914319 A CN201910914319 A CN 201910914319A CN 111725148 B CN111725148 B CN 111725148B
Authority
CN
China
Prior art keywords
layer
wiring
encapsulant
disposed
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910914319.8A
Other languages
English (en)
Other versions
CN111725148A (zh
Inventor
姜明杉
朴庸镇
高永宽
金汶日
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN111725148A publication Critical patent/CN111725148A/zh
Application granted granted Critical
Publication of CN111725148B publication Critical patent/CN111725148B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5221—Crossover interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6666—High-frequency adaptations for passive devices for decoupling, e.g. bypass capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/214—Connecting portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
    • H01L2924/19104—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device on the semiconductor or solid-state device, i.e. passive-on-chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Control And Other Processes For Unpacking Of Materials (AREA)

Abstract

本发明提供一种半导体封装件，所述半导体封装件包括：半导体芯片，具有位于所述半导体芯片的一个表面上的连接焊盘；第一包封剂，覆盖所述半导体芯片的至少一部分；连接结构，设置在所述半导体芯片的所述一个表面上并且包括电连接到所述连接焊盘的一个或更多个重新分布层。布线结构设置在所述第一包封剂的一个表面上，所述第一包封剂的一个表面与所述第一包封剂的面向所述连接结构的另一表面相对。所述布线结构具有嵌在所述布线结构中的无源组件并且包括电连接到所述无源组件的一个或更多个布线层。所述一个或更多个重新分布层和所述一个或更多个布线层彼此电连接。

Description

半导体封装件
本申请要求于2019年3月18日在韩国知识产权局提交的第10-2019-0030677号韩国专利申请的优先权的权益，该韩国专利申请的公开内容通过引用被全部包含于此。
技术领域
本公开涉及一种半导体封装件。
背景技术
为了应对移动装置的纤薄化(移动装置的发展趋势)，已经持续地开发减小与应用处理器(AP)互连的移动动态随机存取存储器(DRAM)封装件的高度的技术。例如，与高度相关的芯片的厚度、芯片附着膜(DAF)的厚度、印刷电路板(PCB)的厚度、引线键合的厚度、模制的厚度等已经逐渐地减小以减小移动DRAM封装件的高度。然而，相关技术预计在不久之后达到减小移动DRAM封装件的高度的极限。例如，在PCB的情况下，与PCB的厚度相关的极限是明显的，因此，存在制备新的结构以用作半导体的重新分布图案的需求。另外，存储器的性能已经得到改善并且存储器的驱动电压已经减小，从而已经考虑使用解耦电容器来稳定驱动电压。
发明内容
本公开的一方面可提供一种可充分减小厚度并且可改善安装的存储器封装件的电性能的半导体封装件。
根据本公开的一方面，可提供一种半导体封装件，其中，嵌有无源组件的布线结构设置在包封剂上以与包封剂一体化。
根据本公开的一方面，一种半导体封装件可包括：半导体芯片，具有位于所述半导体芯片的一个表面上的连接焊盘；第一包封剂，覆盖所述半导体芯片的至少一部分；以及连接结构，设置在所述半导体芯片的设置有所述连接焊盘的所述一个表面上并且包括电连接到所述连接焊盘的一个或更多个重新分布层。布线结构设置在所述第一包封剂的一个表面上，所述第一包封剂的一个表面与所述第一包封剂的面向所述连接结构的另一表面相对。所述布线结构具有嵌在所述布线结构中的无源组件并且包括电连接到所述无源组件的一个或更多个布线层。所述一个或更多个重新分布层和所述一个或更多个布线层彼此电连接。
根据本公开的另一方面，一种半导体封装件可包括：连接结构，具有第一表面和与所述第一表面相对的第二表面并且包括一个或更多个重新分布层；半导体芯片，设置在所述连接结构的所述第一表面上并且具有电连接到所述重新分布层的连接焊盘；以及电连接构件，设置在所述连接结构的所述第一表面上并且提供竖直的电连接路径。第一包封剂设置在所述连接结构的所述第一表面上并且覆盖所述半导体芯片和所述电连接构件中的每个的至少一部分。无源组件设置在所述第一包封剂上，第二包封剂设置在所述第一包封剂上并且覆盖所述无源组件的至少一部分，并且背侧布线层设置在所述第二包封剂上。第一布线过孔贯穿所述第一包封剂和所述第二包封剂并且使所述背侧布线层和所述电连接构件彼此电连接，并且第二布线过孔贯穿所述第二包封剂并且使所述背侧布线层和所述无源组件彼此电连接。
根据本公开的又一方面，一种半导体封装件包括：半导体芯片，具有相对的第一表面和第二表面并且具有位于所述第一表面上的连接焊盘；包封剂，设置在所述半导体芯片的所述第二表面上；以及布线结构，设置在所述包封剂上，具有嵌在所述布线结构中的无源组件，并且包括贯穿所述布线结构和贯穿所述包封剂的至少一个导电过孔。
附图说明
通过下面结合附图进行的详细描述，本公开的以上和其他方面、特征和优点将被更清楚地理解，在附图中：
图1是示出电子装置系统的示例的示意性框图；
图2是示出电子装置的示例的示意性透视图；
图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的示意性截面图；
图4是示出扇入型半导体封装件的封装工艺的示意性截面图；
图5是示出扇入型半导体封装件安装在印刷电路板上并且最终安装在电子装置的主板上的示意性截面图；
图6是示出扇入型半导体封装件嵌在印刷电路板中并且最终安装在电子装置的主板上的示意性截面图；
图7是示出扇出型半导体封装件的示意性截面图；
图8是示出扇出型半导体封装件安装在电子装置的主板上的示意性截面图；
图9是示出根据本公开中的示例性实施例的半导体封装件的示意性截面图；
图10是沿着图9的半导体封装件的线I-I′截取的示意性平面图；
图11是沿着图9的半导体封装件的线II-II'截取的示意性平面图；
图12至图15是示出用于制造图9的半导体封装件的工艺的示例的示意图；
图16是示出根据本公开中的另一示例性实施例的半导体封装件的示意性截面图。
具体实施方式
在下文中，将参照附图描述本公开中的示例性实施例。在附图中，为清楚起见，可夸大或缩小组件的形状、尺寸等。
这里，为了便利起见，下侧、下部、下表面等用于指相对于附图的截面的向下的方向，而上侧、上部、上表面等用于指与该向下的方向相反的方向。然而，这些方向是为了便于说明而定义的，并且权利要求不受如上所述定义的方向具体限制，并且上部和下部的概念可彼此交换。
在说明书中，组件与另一组件的“连接”的含义在概念上包括通过粘合剂层的间接连接以及两个组件之间的直接连接。另外，“电连接”在概念上包括物理连接和物理断开。可理解的是，当利用诸如“第一”和“第二”的术语来提及元件时，该元件不由此受限。它们可仅用于将该元件与其他元件区分开的目的，而不会限制元件的顺序或重要性。在一些情况下，在不脱离这里所阐述的权利要求的范围的情况下，第一元件可被称为第二元件。类似地，第二元件也可被称为第一元件。
这里使用的术语“示例性实施例”不是指相同的示例性实施例，而是被提供来强调与另一示例性实施例的特征或特性不同的特定特征或特性。然而，这里提供的示例性实施例被认为能够通过彼此全部组合或部分组合来实现。例如，除非在其中提供了相反或相矛盾的描述，否则即使特定示例性实施例中描述的一个元件未在另一示例性实施例中描述，也可被理解为与另一示例性实施例相关的描述。
这里使用的术语仅用于描述示例性实施例，而非限制本公开。在这种情况下，除非在上下文中另外解释，否则单数形式也包括复数形式。
电子装置
图1是示出电子装置系统的示例的示意性框图。
参照图1，电子装置1000可将主板1010容纳在其中。主板1010可包括物理连接或者电连接到其的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可通过各种信号线1090连接到以下将描述的其他组件。
芯片相关组件1020可包括：存储器芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等；以及逻辑芯片，诸如模拟数字转换器(ADC)、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，而是还可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。
网络相关组件1030可包括根据诸如以下的协议操作的组件：无线保真(Wi-Fi)(电工电子工程师协会(IEEE)802.11族等)、全球微波接入互操作性(WiMAX)(IEEE 802.16族等)、IEEE 802.20、长期演进(LTE)、演进数据最优化(Ev-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+
(HSDPA+)、高速上行链路分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通信系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、蓝牙、3G协议、4G协议和5G协议以及在上述协议之后指定的任意其他无线协议和有线协议。然而，网络相关组件1030不限于此，而是还可包括根据各种其他无线标准或协议或者有线标准或协议操作的组件。此外，网络相关组件1030可与上述芯片相关组件1020一起彼此组合。
其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，而是还可包括用于各种其他目的的无源组件等。此外，其他组件1040可与上述芯片相关组件1020或网络相关组件1030一起彼此组合。
根据电子装置1000的类型，电子装置1000包括可物理连接或电连接到主板1010或者可不物理连接或电连接到主板1010的其他组件。这些其他组件可包括例如相机1050、天线1060、显示器1070、电池1080、音频编解码器(未示出)、视频编解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如，硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字通用光盘(DVD)驱动器(未示出)等。然而，这些其他组件不限于此，而是还可根据电子装置1000的类型等而包括用于各种目的的其他组件。
电子装置1000可以是智能电话、个人数字助理(PDA)、数字摄像机、数码相机、网络系统、计算机、监视器、平板PC、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，而是可以是处理数据的任意其他电子装置。
图2是示出电子装置的示例的示意性透视图。
参照图2，半导体封装件可在如上所述的各种电子装置1000中用于各种目的。例如，诸如主板的印刷电路板1110等可容纳在智能电话1100的主体1101中，并且各种电子组件1120可物理连接或者电连接到印刷电路板1110。另外，可物理连接或电连接到印刷电路板1110或者可不物理连接或电连接到印刷电路板1110的其他组件(诸如，相机模块1130)可容纳在主体1101中。电子组件1120中的一些可以是芯片相关组件，例如，半导体封装件1121，但不限于此。电子装置不必局限于智能电话1100，而可以是如上所述的其他电子装置。
半导体封装件
通常，半导体芯片中集成了大量的微电子电路。然而，半导体芯片本身可能无法用作成品的半导体产品，并且可能会由于外部的物理冲击或者化学冲击而损坏。因此，半导体芯片本身可能无法被使用，而是可被封装并且在封装的状态下在电子装置等中使用。
这里，就电连接而言，由于半导体芯片和电子装置的主板之间的电路宽度存在差异，因此使用半导体封装。详细地，半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距非常细小，而在电子装置中使用的主板的组件安装焊盘的尺寸和主板的组件安装焊盘之间的间距显著大于半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距。因此，可能难以将半导体芯片直接安装在主板上，并且使用用于缓解半导体芯片和主板之间的电路宽度的差异的封装技术。
通过封装技术制造的半导体封装件可根据其结构和目的而分为扇入型半导体封装件和扇出型半导体封装件。
在下文中，将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。
扇入型半导体封装件
图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的状态的示意性截面图。
图4是示出扇入型半导体封装件的封装工艺的示意性截面图。
参照图3A至图4，半导体芯片2220可以是例如处于裸态的集成电路(IC)，并且包括：主体2221，包括硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接焊盘2222，形成在主体2221的一个表面上，并且包括诸如铝(Al)等的金属材料；以及诸如氧化物层、氮化物层等的钝化层2223，形成在主体2221的一个表面上并且覆盖连接焊盘2222的至少一部分。在这种情况下，由于连接焊盘2222可能非常小，因此可能难以将集成电路(IC)安装在中等尺寸等级的印刷电路板(PCB)以及电子装置的主板等上。
因此，根据半导体芯片2220的尺寸，可在半导体芯片2220上形成连接结构2240，以使连接焊盘2222重新分布。连接结构2240可通过如下步骤形成：使用诸如感光介电(PID)树脂的绝缘材料在半导体芯片2220上形成绝缘层2241，形成使连接焊盘2222敞开的通路孔2243h，然后形成布线图案2242和过孔2243。然后，可形成保护连接结构2240的钝化层2250，可形成开口2251，并且可形成凸块下金属2260等。也就是说，可通过一系列工艺制造包括例如半导体芯片2220、连接结构2240、钝化层2250和凸块下金属2260的扇入型半导体封装件2200。
如上所述，扇入型半导体封装件可具有半导体芯片的所有的连接焊盘(例如，输入/输出(I/O)端子)设置在半导体芯片的内部的封装件形式，可具有优异的电特性，并且可按照低成本生产。因此，安装在智能电话中的许多元件已经按照扇入型半导体封装件形式来制造。详细地，安装在智能电话中的许多元件已经被开发为在具有紧凑的尺寸的同时实现快速的信号传输。
然而，在扇入型半导体封装件中，由于所有的I/O端子需要设置在半导体芯片的内部，因此扇入型半导体封装件具有很大的空间局限性。因此，难以将此结构应用于具有大量的I/O端子的半导体芯片或者具有紧凑尺寸的半导体芯片。另外，由于上述缺点，可能无法在电子装置的主板上直接安装和使用扇入型半导体封装件。原因在于：即使在半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距通过重新分布工艺被增大的情况下，半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距可能仍不足以将扇入型半导体封装件直接安装在电子装置的主板上。
图5是示出扇入型半导体封装件安装在印刷电路板上并且最终安装在电子装置的主板上的情况的示意性截面图。
图6是示出扇入型半导体封装件嵌在印刷电路板中并且最终安装在电子装置的主板上的情况的示意性截面图。
参照图5和图6，在扇入型半导体封装件2200中，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过印刷电路板2301重新分布，并且扇入型半导体封装件2200可在其安装在印刷电路板2301上的状态下最终安装在电子装置的主板2500上。在这种情况下，焊球2270等可通过底部填充树脂2280等固定，并且半导体芯片2220的外侧可利用模制材料2290等覆盖。可选地，扇入型半导体封装件2200可嵌在单独的印刷电路板2302中，在扇入型半导体封装件2200嵌入在印刷电路板2302中的状态下，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过印刷电路板2302重新分布，并且扇入型半导体封装件2200可最终安装在电子装置的主板2500上。
如上所述，可能会难以在电子装置的主板上直接安装和使用扇入型半导体封装件。因此，扇入型半导体封装件可安装在单独的印刷电路板上然后通过封装工艺安装在电子装置的主板上，或者可在扇入型半导体封装件嵌在印刷电路板中的状态下在电子装置的主板上安装和使用扇入型半导体封装件。
扇出型半导体封装件
图7是示出扇出型半导体封装件的示意性截面图。
参照图7，在扇出型半导体封装件2100中，例如，半导体芯片2120的外侧可通过包封剂2130保护，并且半导体芯片2120的连接焊盘2122可通过连接结构2140重新分布到半导体芯片2120的外部。在这种情况下，可在连接结构2140上进一步形成钝化层2150，并且可在钝化层2150的开口中进一步形成凸块下金属2160。焊球2170可进一步形成在凸块下金属2160上。半导体芯片2120可以是包括主体2121、连接焊盘2122等的集成电路(IC)。连接结构2140可包括：绝缘层2141；布线层2142，形成在绝缘层2141上；以及过孔2143，使连接焊盘2122和布线层2142彼此电连接。
如上所述，扇出型半导体封装件可具有半导体芯片的I/O端子通过形成在半导体芯片上的连接结构重新分布并且设置在半导体芯片的外部的形式。如上所述，在扇入型半导体封装件中，半导体芯片的所有的I/O端子需要设置在半导体芯片的内部。因此，当半导体芯片的尺寸减小时，球的尺寸和节距需要减小，使得在扇入型半导体封装件中可能无法使用标准化的球布局。另一方面，如上所述，扇出型半导体封装件具有半导体芯片的I/O端子通过形成在半导体芯片上的连接结构重新分布并且设置在半导体芯片的外部的形式。因此，即使在半导体芯片的尺寸减小的情况下，在扇出型半导体封装件中仍可按照原样使用标准化的球布局，使得扇出型半导体封装件可在不使用单独的印刷电路板的情况下安装在电子装置的主板上，如下所述。
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图。
参照图8，扇出型半导体封装件2100可通过焊球2170等安装在电子装置的主板2500上。也就是说，如上所述，扇出型半导体封装件2100包括连接结构2140，连接结构2140形成在半导体芯片2120上并且能够使连接焊盘2122重新分布到半导体芯片2120的尺寸的外部的扇出区域，使得可在扇出型半导体封装件2100中按照原样使用标准化的球布局。结果，扇出型半导体封装件2100可在不使用单独的印刷电路板等的情况下安装在电子装置的主板2500上。
如上所述，由于扇出型半导体封装件可在不使用单独的印刷电路板的情况下安装在电子装置的主板上，因此扇出型半导体封装件可按照比使用印刷电路板的扇入型半导体封装件的厚度小的厚度实现。因此，扇出型半导体封装件可被小型化和纤薄化。另外，扇出型半导体封装件具有优异的热特性和电特性，使得其特别适合于移动产品。因此，扇出型半导体封装件可按照比使用印刷电路板(PCB)的普通的层叠封装(POP)类型的形式紧凑的形式实现，并且可解决由于翘曲现象的发生而引起的问题。
另外，扇出型半导体封装指的是如上所述的用于将半导体芯片安装在电子装置的主板等上并且保护半导体芯片免受外部冲击的影响的封装技术，并且是与诸如中介基板等的印刷电路板(PCB)(具有与扇出型半导体封装件的规格、用途等不同的规格、用途等，并且具有嵌在其中的扇入型半导体封装件)的概念不同的概念。
在下文中，将参照附图描述一种可充分减小厚度并且可改善安装的存储器封装件的电性能的半导体封装件。
图9是示出根据本公开中的示例性实施例的半导体封装件的示意性截面图。
图10是沿图9的半导体封装件的线I-I'截取的示意性平面图。
图11是沿着图9的半导体封装件的线II-II'截取的示意性平面图。
参照图9至图11，根据示例性实施例的半导体封装件300A可包括：第一框架110，具有第一贯穿部110H并且包括一个或更多个导体图案层112a、112b和112c；半导体芯片120，设置在第一贯穿部110H中并且具有连接焊盘122；第一包封剂130，覆盖第一框架110和半导体芯片120中的每者的至少一部分；连接结构140，设置在第一框架110和半导体芯片120的下表面上并且包括电连接到连接焊盘122的一个或更多个重新分布层142；布线结构200，设置在第一包封剂130上、具有嵌在其中的无源组件220并且包括电连接到无源组件220的一个或更多个布线层212a、212b和232；钝化层150，设置在连接结构140的下表面上并且具有使重新分布层142的至少一部分暴露的开口；凸块下金属块160，设置在钝化层150的开口中并且电连接到暴露的重新分布层142；电连接金属170，设置在凸块下金属块160上并且电连接到暴露的重新分布层142；以及电子组件180，按照表面安装形式设置在钝化层150的下表面上。布线结构200可设置为与第一包封剂130一体化，例如，布线结构200可设置为与第一包封剂130的上表面物理接触。
另外，如上所述，为了应对移动装置的纤薄化(移动装置的发展趋势)，已经持续地开发减小与应用处理器(AP)互连的移动动态随机存取存储器(DRAM)封装件的高度的技术。例如，与高度相关的芯片的厚度、芯片附着膜的厚度、印刷电路板的厚度、引线键合的厚度、模制的厚度等已经逐渐地减小以减小移动DRAM封装件的高度。然而，相关技术预计在不久之后达到减小移动DRAM封装件的高度的极限。例如，在印刷电路板的情况下，与厚度相关的极限是明显的，因此，存在制备新的结构来用作半导体的重新分布图案的需求。另外，存储器的性能已经得到改善并且存储器的驱动电压已经减小，从而已经考虑使用解耦电容器以稳定驱动电压。
另一方面，在根据示例性实施例的半导体封装件300A中，无源组件220可嵌在第一包封剂130上，并且包括一个或更多个布线层212a、212b和232的布线结构200可设置为与第一包封剂130一体化。在这种情况下，无源组件220可用作解耦电容器。因此，当单独的存储器封装件500按照层叠封装(POP)形式设置在根据示例性实施例的半导体封装件300A上时，可改善通过布线结构200安装的存储器封装件500的性能。例如，可稳定驱动电压，并且可减小信号传输损耗。然而，由于布线结构200包括一个或更多个布线层212a、212b和232，因此可简化存储器封装件500的印刷电路板的设计，从而还可减小安装在半导体封装件300A上的存储器封装件500的厚度。另外，由于布线结构200设置为与第一包封剂130一体化，因此还可减小根据示例性实施例的半导体封装件300A本身的厚度。
另外，存储器封装件500可具有如下形式：多个存储器芯片堆叠、设置在印刷电路板上并通过线彼此连接，然后，利用模制材料模制，但不限于此。存储器封装件500可通过焊球510等按照POP形式安装，并且可连接到暴露的背侧布线层232。
另外，布线结构200可包括：第二框架210，设置在第一包封剂130上，具有第二贯穿部210H并且包括一个或更多个芯布线层212a和212b；无源组件220，设置在第二贯穿部210H中；第二包封剂230，覆盖第二框架210和无源组件220中的每者的至少一部分；背侧布线层232，设置在第二包封剂230上；第一布线过孔233，使背侧布线层232和最上导体图案层112c彼此电连接；以及第二布线过孔235，使背侧布线层232和无源组件220彼此电连接。上述布线层212a、212b和232可包括芯布线层212a和212b以及背侧布线层232。
如上所述，当引入具有第二贯穿部210H并且包括一个或更多个芯布线层212a和212b的第二框架210并且无源组件220设置在第二框架210的第二贯穿部210H中时，更紧凑的设计可以是可行的。第二贯穿部210H的数量可以是多个，并且相同或不同的无源组件220可分别设置在第二贯穿部210H中。在这种情况下，还可利用紧凑的设计改善性能。
另外，第一布线过孔233可贯穿第二包封剂230、第二框架210和第一包封剂130并且使背侧布线层232和第一框架110的最上导体图案层112c彼此电连接。第二布线过孔235可贯穿第二包封剂230并且使背侧布线层232和相应的无源组件220彼此电连接。结果，相应的无源组件220可通过这些路径电连接到半导体芯片120的连接焊盘122。另外，第一布线过孔233的高度可大于第二布线过孔235的高度。
另外，第一布线过孔233可贯穿芯布线层212a和212b的至少一部分，并且第一布线过孔233以及芯布线层212a和212b可在这些贯穿区域中彼此接触以彼此电连接。也就是说，第一布线过孔233没有与单独的焊盘图案一起针对每个层形成，并且可在从背侧布线层232到最上导体图案层112c以使背侧布线层232和最上导体图案层112c彼此连接时形成。在这种情况下，第一布线过孔233与芯布线层212a和212b之间的电连接可在贯穿区域中按照环状物(doughnut)的形式形成。因此，可简化工艺并且可促进电连接。
另外，布线结构200还可包括覆盖层240，覆盖层240设置在第二包封剂230上并且具有使背侧布线层232的至少一部分暴露的开口。背侧布线层232可由覆盖层240保护。
在下文中，将参照附图更详细地描述半导体封装件300A的各个组件。
第一框架110还可根据绝缘层111a和111b的特定材料来改善半导体封装件300A的刚性，并且用于确保第一包封剂130的厚度的均匀性。第一框架110可具有贯穿绝缘层111a和111b的第一贯穿部110H。半导体芯片120可设置在第一贯穿部110H中，并且一个或更多个无源组件(未示出)可选择性地与半导体芯片120一起设置在第一贯穿部110H中。第一贯穿部110H可具有其壁围绕半导体芯片120的形式，但不必局限于此。除了绝缘层111a和111b之外，第一框架110还可包括导体图案层112a、112b和112c以及导体过孔113a和113b，因此，可用作提供竖直的电连接路径的电连接构件。可选择性地引入可提供另一种类型的竖直的电连接路径(诸如金属柱)的电连接构件作为第一框架110。
第一框架110可包括：第一绝缘层111a；第一导体图案层112a，与连接结构140接触并嵌在第一绝缘层111a中；第二导体图案层112b，设置在第一绝缘层111a的与第一绝缘层111a的嵌有第一导体图案层112a的一个表面相对的另一表面上；第二绝缘层111b，设置在第一绝缘层111a的与第一绝缘层111a的嵌有第一导体图案层112a的一个表面相对的另一表面上并覆盖第二导体图案层112b的至少一部分；以及第三导体图案层112c，设置在第二绝缘层111b的与第二绝缘层111b的嵌有第二导体图案层112b的一个表面相对的另一表面上。第一导体图案层112a和第二导体图案层112b以及第二导体图案层112b和第三导体图案层112c可分别通过贯穿第一绝缘层111a的第一导体过孔113a和贯穿第二绝缘层111b的第二导体过孔113b彼此电连接。第一导体图案层112a、第二导体图案层112b和第三导体图案层112c可根据功能通过连接结构140的重新分布层142和连接过孔143电连接至连接焊盘122。
绝缘层111a和111b中的每个的材料没有具体限制。例如，绝缘材料可用作绝缘层111a和111b中的每个的材料。在这种情况下，诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、或者热固性树脂或热塑性树脂与无机填料混合的树脂(例如，ABF(Ajinomoto build-up film))等可用作绝缘材料。可选地，热固性树脂或热塑性树脂与无机填料一起浸在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的材料(例如，半固化片等)也可用作绝缘材料。
导体图案层112a、112b和112c可与导体过孔113a和113b一起提供半导体封装件的竖直的电连接路径，并且可用于使连接焊盘122重新分布。导体图案层112a、112b和112c中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。导体图案层112a、112b和112c可根据相应层的设计执行各种功能。例如，导体图案层可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除接地(GND)图案、电力(PWR)图案等之外的各种信号图案(诸如数据信号图案等)。接地(GND)图案和电力(PWR)图案可以为相同的图案。另外，导体图案层112a、112b和112c可分别为各种类型的过孔焊盘等。导体图案层112a、112b和112c中的每个可通过镀覆工艺形成，并且可包括种子层和镀覆层。
导体图案层112a、112b和112c中的每个的厚度可大于重新分布层142中的每个的厚度。详细地，第一框架110的厚度可等于或大于半导体芯片120的厚度，并且半固化片等可被选择为绝缘层111a和111b中的每个的材料，以保持半导体封装件的刚性。因此，形成的导体图案层112a、112b和112c的厚度可相对大。另一方面，连接结构140可提供精细的电路和高密度的设计。因此，PID等可被选择为绝缘层141中的每个的材料，因此，重新分布层142中的每个的厚度可相对小。
第一导体图案层112a可凹入到第一绝缘层111a中。如上所述，在第一导体图案层112a凹入到第一绝缘层111a中使得第一绝缘层111a的与连接结构140接触的表面和第一导体图案层112a的与连接结构140接触的表面之间具有台阶的情况下，在半导体芯片120和第一框架110利用第一包封剂130包封时，可防止第一包封剂130的材料渗入而污染第一导体图案层112a的现象。
导体过孔113a和113b可使形成在不同层上的导体图案层112a、112b和112c彼此电连接，结果在第一框架110中形成电路径。导体过孔113a和113b中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。导体过孔113a和113b可包括信号过孔、电力过孔、接地过孔等，并且电力过孔和接地过孔可彼此相同。导体过孔113a和113b中的每个可以是填充有金属材料的填充型过孔，或者可以是金属材料可沿通路孔中的每个的壁形成的共形型过孔。此外，导体过孔113a和113b中的每个可具有锥形形状。导体过孔113a和113b中的每个可通过镀覆工艺形成，并且可包括种子层和导体层。
当形成用于第一导体过孔113a的孔时，第一导体图案层112a的焊盘中的一些可用作阻挡件，因此，在第一导体过孔113a中的每个具有上表面的宽度大于下表面的宽度的锥形形状的工艺中可以是有利的。在这种情况下，第一导体过孔113a可与第二导体图案层112b的焊盘图案一体化。另外，当形成用于第二导体过孔113b的孔时，第二导体图案层112b的焊盘中的一些可用作阻挡件，因此，在第二导体过孔113b中的每个具有上表面的宽度大于下表面的宽度的锥形形状的工艺中可以是有利的。在这种情况下，第二导体过孔113b可与第三导体图案层112c的焊盘图案一体化。
另外，尽管未在附图中示出，但为了阻挡电磁波或散热，金属层(未示出)可设置在第一框架110的第一贯穿部110H的壁上。金属层(未示出)可围绕半导体芯片120，并且可设置在第一框架110的面对第一贯穿部110H的壁(例如，第一绝缘层111a和第二绝缘层111b的壁)上。
半导体芯片120可以是按照数百至数百万或更多的数量的元件集成在单个芯片中而提供的集成电路(IC)。在这种情况下，构成半导体芯片120的IC可以是例如应用处理器芯片(诸如中央处理器(例如，CPU)、图形处理器(例如，GPU)、数字信号处理器、密码处理器、微处理器、微控制器等)，但不限于此。半导体芯片120可以是其中没有形成单独的凸块或重新分布层的处于裸态的集成电路。然而，半导体芯片120不限于此，并且可以为封装型的IC。
集成电路可基于有效晶圆形成。在这种情况下，半导体芯片120的主体121的基体材料可以是硅(Si)、锗(Ge)、砷化镓(GaAs)等。各种电路可形成在主体121上。连接焊盘122可将半导体芯片120电连接到其他组件。连接焊盘122中的每个的材料可以是诸如铜(Cu)、铝(Al)等的金属材料。具有使连接焊盘122暴露的开口的钝化层123可形成在主体121上，并且可以是氧化物层、氮化物层等，或者可以是氧化物层和氮化物层的双层。绝缘层(未示出)等还可设置在其他适当的位置。另外，半导体芯片120的有效表面指的是半导体芯片120的其上设置有连接焊盘122的表面，并且半导体芯片120的无效表面指的是半导体芯片120的与有效表面相对的背表面。然而，在一些情况下，通过在半导体芯片的背表面上设置连接焊盘，半导体芯片120的相对的表面可均为有效表面。另外，在示例性实施例中，当钝化层123形成在半导体芯片120的有效表面上时，半导体芯片120的有效表面的位置关系可基于钝化层123的最下表面而确定。
第一包封剂130可覆盖半导体芯片120的至少一部分和第一框架110的至少一部分，并且填充第一贯穿部110H的至少一部分。第一包封剂130可包括绝缘材料。在这种情况下，绝缘材料可以是非PID，更具体地，可以是包括无机填料和绝缘树脂的非PID，例如，诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、或具有诸如无机填料的增强材料浸在热固性树脂或热塑性树脂中的树脂(诸如，ABF、FR-4、双马来酰亚胺三嗪(BT)等)。可选地，诸如热固性树脂或热塑性树脂的绝缘树脂浸在无机填料和/或诸如玻璃织物的芯材料中的材料也可用作绝缘材料。因此，可抑制空隙和起伏的问题，并且可更容易地控制半导体封装件的翘曲。可选地，感光包封剂(PIE)可用作绝缘材料。
连接结构140可使半导体芯片120的连接焊盘122重新分布。半导体芯片120的具有各种功能的数十到数百个连接焊盘122可通过连接结构140重新分布，并且可根据功能通过电连接金属170物理连接到外部或电连接到外部。连接结构140可包括绝缘层141、设置在绝缘层141的下表面上的重新分布层142以及贯穿绝缘层141并且连接到重新分布层142的连接过孔143。绝缘层141、重新分布层142和连接过孔143的数量可大于附图中所示的数量或者可小于附图中所示的数量。也就是说，层的数量可根据设计而改变。
绝缘层141中的每个的材料可以是绝缘材料。这里，绝缘材料可以是PID。在这种情况下，可通过光过孔引入精细的节距，这对于精细的电路和高密度的设计是有利的，从而可非常有效地使半导体芯片120的数十至数百万个连接焊盘122重新分布。绝缘层141之间的边界可以是明显的或者可以是不明显的。
重新分布层142可使半导体芯片120的连接焊盘122重新分布以使半导体芯片120的连接焊盘122电连接到电连接金属170。重新分布层142中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。重新分布层142可根据它们的设计执行各种功能。例如，重新分布层142可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。接地(GND)图案和电力(PWR)图案可以是相同的图案。另外，重新分布层142可包括各种类型的过孔焊盘、电连接金属焊盘等。重新分布层142中的每个可通过镀覆工艺形成，并且可包括种子层和导体层。
连接过孔143可使形成在不同层上的重新分布层142彼此电连接。另外，连接过孔143可使半导体芯片120的连接焊盘122和第一框架110的第一导体图案层112a电连接到重新分布层142。当半导体芯片120是裸片时，连接过孔143可与连接焊盘122物理接触。连接过孔143中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。连接过孔143可包括信号过孔、电力过孔、接地过孔等，并且电力过孔和接地过孔可彼此相同。连接过孔143中的每个可以是填充有金属材料的填充型过孔，或者可以是金属材料可沿着通路孔中的每个的壁形成的共形型过孔。此外，连接过孔143中的每个可具有其方向与导体过孔113a和113b中的每个的方向相反的锥形形状。连接过孔143中的每个可通过镀覆工艺形成，并且可包括种子层和导体层。
钝化层150可被附加地构造为保护连接结构140免受外部物理或化学损坏。钝化层150可包括热固性树脂。例如，钝化层150可利用ABF形成，但不限于此。钝化层150可具有使重新分布层142的最下重新分布层142的至少一部分暴露的开口。开口可按照数十至数万的数量设置或者可按照数十至数万或更多或者数十至数万或更少的数量设置。每个开口可包括多个孔。诸如电容器的表面安装组件(例如，电子组件180)可设置在钝化层150的下表面上并且可电连接到重新分布层142。结果，表面安装组件可电连接到半导体芯片120。
凸块下金属块160可被附加地构造为改善电连接金属170的连接可靠性，结果改善了半导体封装件300A的板级可靠性。凸块下金属块160可按照数十到数百万的数量设置，或者可按照数十至数百万或更多或者数十至数百万或更少的数量设置。凸块下金属块160可形成在钝化层150的开口中，并且可电连接到敞开的/暴露的最下重新分布层142。凸块下金属块160可通过金属化方法使用金属形成，但不限于此。
电连接金属170可被附加地构造为使半导体封装件300A物理连接或电连接到外部。例如，半导体封装件300A可通过电连接金属170安装在电子装置的主板上。电连接金属170可设置在钝化层150的下表面上，并且可分别电连接到凸块下金属块160。电连接金属170中的每个可利用诸如锡(Sn)或包括锡(Sn)的合金的低熔点金属形成。更详细地，电连接金属170中的每个可利用焊料等形成。然而，这仅是示例，并且电连接金属170中的每个的材料不具体限制于此。
电连接金属170中的每个可以是焊盘、焊球、引脚等。电连接金属170可形成为多层结构或单层结构。当电连接金属170形成为多层结构时，电连接金属170可包括铜(Cu)柱和焊料。当电连接金属170形成为单层结构时，电连接金属170可包括锡-银焊料或铜(Cu)。然而，这仅是示例，并且电连接金属170不限于此。电连接金属170的数量、间距、布置形式等没有具体限制，而是可通过本领域技术人员根据设计细节进行充分修改。例如，根据连接焊盘122的数量，电连接金属170可按照数十至数百万的数量设置，或者可按照多于数十至数百万的数量或者少于数十至数百万的数量设置。
电连接金属170中的至少一个可设置在扇出区域中。扇出区域指的是除了设置有半导体芯片120的区域之外(或者位于设置有半导体芯片120的区域外部)的区域(例如，在与半导体芯片120在半导体芯片120在连接结构140上的堆叠方向上重叠的区域的外部)。与扇入型封装件相比，扇出型封装件可具有优异的可靠性，可实现多个输入/输出(I/O)端子，并且可促进3D互连。另外，与球栅阵列(BGA)封装件、格栅阵列(LGA)封装件等相比，扇出型封装件可制造为具有小的厚度，并且可具有价格竞争力。
电子组件180可被附加地构造为按照表面安装形式设置在钝化层150的下表面上并且可电连接到暴露的重新分布层142。电子组件180可以为诸如焊盘侧电容器(LSC)的无源组件或者可以为集成的无源器件(IPD)。可选地，电子组件180可以为集成电路芯片。
第二框架210可根据芯层211的特定材料附加地改善位于半导体封装件300A上方的布线结构200的刚性，并且用于确保第二包封剂230的厚度的均匀性。第二框架210可具有贯穿芯层211的第二贯穿部210H。第二贯穿部210H的数量可以为多个。无源组件220可分别设置在第二贯穿部210H中。各个第二贯穿部210H可围绕无源组件220，但不必局限于此。第二框架210可包括芯层211以及分别设置在芯层211的相对表面上的芯布线层212a和212b。无源组件220可通过第二框架210紧凑地设置，并且电路可在半导体封装件的背侧上进行各种设计。
芯层211的材料没有具体地限制。例如，绝缘材料可用作芯层211的材料。在这种情况下，诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、或者热固性树脂或热塑性树脂与无机填料混合的树脂(例如，ABF等)可用作绝缘材料。可选地，热固性树脂或热塑性树脂与无机填料一起浸在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的材料(例如，半固化片等)也可用作绝缘材料。
芯布线层212a和212b可使得能够在半导体封装件300A的背侧上进行布线设计。芯布线层212a和212b中的每个的材料可以为诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。芯布线层212a和212b可根据相应层的设计执行各种功能。例如，芯布线层212a和212b可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除了接地(GND)图案、电力(PWR)图案等之外的各种信号图案(诸如，数据信号图案等)。接地(GND)图案和电力(PWR)图案可以是相同的图案。芯布线层212a和212b中的每个可通过镀覆工艺形成，并且可包括种子层和镀覆层。
无源组件220中的每个可以为芯片型组件。这里，芯片型组件指的是例如内电极形成在主体中并且电连接到内电极的外电极形成在主体的外表面上的单独的芯片型组件。无源组件220可以为诸如电容器、电感器、磁珠等的无源组件。例如，无源组件220可以为解耦电容器。无源组件220的具体示例可包括诸如多层陶瓷电容器(MLCC)、低电感片式电容器(LICC)的电容器和诸如功率电感器的电感器等，但不限于此。
第二包封剂230可覆盖无源组件220和第二框架210中的每个的至少一部分，并且填充第二贯穿部210H中的每个的至少一部分。第二包封剂230可包括绝缘材料。在这种情况下，绝缘材料可以是非PID，更具体地，可以是包括无机填料和绝缘树脂的非PID，例如，诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、或具有诸如无机填料的增强材料浸在热固性树脂或热塑性树脂中的树脂(诸如，ABF、FR-4、BT等)。可选地，诸如热固性树脂或热塑性树脂的绝缘树脂浸在无机填料和/或诸如玻璃织物的芯材料中的材料也可用于绝缘材料。因此，可抑制空隙和起伏的问题，并且可更容易地控制半导体封装件的翘曲。可选地，PIE可用作绝缘材料。
背侧布线层232可设置在第二包封剂230上并且为布线结构200提供导电的背侧电路。背侧布线层232可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。背侧布线层232可根据设计执行各种功能。例如，背侧布线层232可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除了接地(GND)图案、电力(PWR)图案等之外的各种信号图案(诸如，数据信号图案等)。接地(GND)图案和电力(PWR)图案可以是相同的图案。背侧布线层232可通过镀覆工艺形成，并且可包括种子层和导体层。
第一布线过孔233可贯穿第二包封剂230、第二框架210和第一包封剂130并且使背侧布线层232电连接到第三导体图案层112c(例如，第一框架110的最上导体图案层)。第一布线过孔233中的每个可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。第一布线过孔233中的每个可以为填充有金属材料的填充型过孔，或者可以是金属材料可沿着通路孔中的每个的壁形成的共形型过孔。此外，第一布线过孔233中的每个可具有其方向与导体过孔113a和113b中的每个的方向相同的锥形形状(例如，第一布线过孔233的窄端与第三导体图案层112c接触的锥形形状)。第一布线过孔233可包括信号过孔、接地过孔、电力过孔等，并且电力过孔和接地过孔可彼此相同。第一布线过孔233中的每个可通过镀覆工艺形成，并且可包括种子层和导体层。第一布线过孔233可在形成背侧布线层232时通过镀覆与背侧布线层232一起形成，因此，第一布线过孔233和背侧布线层232可在它们之间没有边界的情况下彼此一体化。
第二布线过孔235可贯穿第二包封剂230并且使背侧布线层232电连接到相应的无源组件220的外电极。第二布线过孔235中的每个可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。第二布线过孔235中的每个可以为填充有金属材料的填充型过孔，或者可以是金属材料可沿着通路孔中的每个的壁形成的共形型过孔。此外，第二布线过孔235中的每个可具有其方向与导体过孔113a和113b中的每个的方向相同的锥形形状(例如，第二布线过孔235的窄端与相应的无源组件220的外电极接触的锥形形状)。第二布线过孔235可包括信号过孔、接地过孔、电力过孔等，并且电力过孔和接地过孔可彼此相同。第二布线过孔235中的每个可通过镀覆工艺形成，并且可包括种子层和导体层。第二布线过孔235可在形成背侧布线层232时通过镀覆与背侧布线层232一起形成，因此，第二布线过孔235和背侧布线层232可在它们之间没有边界的情况下彼此一体化。
覆盖层240可被附加地构造为保护背侧布线层232免受外部物理或化学损坏。覆盖层240可包括热固性树脂。例如，覆盖层240可利用ABF形成，但不限于此。覆盖层240可具有使背侧布线层232的至少一部分暴露的开口。开口可按照数十至数万的数量设置或者可按照数十至数万或更多或者数十至数万或更少的数量设置。每个开口可包括多个孔。
图12至图15是示出制造图9的半导体封装件的工艺的示例的示意图。
首先，参照图12，可使用覆铜层压板(CCL)等制备第二框架210。然后，可使用激光钻孔等在第二框架210中形成第二贯穿部210H。然后，可在第二贯穿部210H中设置无源组件220，并且可利用第二包封剂230覆盖第二框架210和无源组件220。然后，可将第一载体410附着到第二包封剂230。另外，可在通过无芯工艺等制备的第一框架110中形成第一贯穿部110H，并且可使用带450将半导体芯片120设置在第一贯穿部110H中。然后，可利用第一包封剂130覆盖第一框架110和半导体芯片120。在这种情况下，第一载体410可层压上述第二框架210、无源组件220和第二包封剂230以使得上述第二框架210、无源组件220和第二包封剂230设置在第一包封剂130上。在这种情况下，可去除带450。
然后，参照图13，可在带450被去除的区域上顺序地形成连接结构140、钝化层150和凸块下金属块160。可通过重复下面的工艺形成连接结构140：使用PID形成绝缘层141，通过光刻法形成通路孔，并通过镀覆形成重新分布层142和连接过孔143。另外，可通过堆叠然后硬化ABF等形成钝化层150。另外，可通过镀覆工艺形成凸块下金属块160。然后，可将形成有绝缘层421的第二载体420附着到凸块下金属块160。在这种情况下，凸块下金属块160的至少一部分可嵌在绝缘层421中。与此同时，可去除第一载体410。
然后，参照图14，可使用第三导体图案层112c作为阻挡层来形成贯穿第二包封剂230、第二框架210和第一包封剂130的第一布线通路孔233h。另外，可使用无源组件220的外电极作为阻挡层形成贯穿第二包封剂230的第二通路孔235h。然后，可通过镀覆工艺形成背侧布线层232以及第一布线过孔233和第二布线过孔235。
然后，参照图15，可在第二包封剂230上形成覆盖背侧布线层232的覆盖层240。可通过堆叠然后硬化ABF等形成覆盖层240。然后，可去除第二载体420和绝缘层421，并且可选地，可在覆盖层240中形成开口。按照这种方式，可通过描述的一系列工艺制造布线结构200被设置为与第一包封剂130一体化的半导体封装件(例如，300A)。
图16是示出根据本公开中的另一示例性实施例的半导体封装件的示意性截面图。
参照图16，根据另一示例性实施例的半导体封装件300B与根据上述示例性实施例的半导体封装件300A的不同之处可在于第一框架110的形式。详细地，第一框架110可包括：第一绝缘层111a；第一导体图案层112a和第二导体图案层112b，分别设置在第一绝缘层111a的相对表面上；第二绝缘层111b和第三绝缘层111c，分别设置在第一绝缘层111a的相对表面上并且分别覆盖第一导体图案层112a和第二导体图案层112b；第三导体图案层112c，设置在第二绝缘层111b的与第二绝缘层111b的嵌有第一导体图案层112a的一个表面相对的另一表面上；第四导体图案层112d，设置在第三绝缘层111c的与第三绝缘层111c的嵌有第二导体图案层112b的一个表面相对的另一表面上；第一导体过孔113a，贯穿第一绝缘层111a并且使第一导体图案层112a和第二导体图案层112b彼此电连接；第二导体过孔113b，贯穿第二绝缘层111b并且使第一导体图案层112a和第三导体图案层112c彼此电连接；以及第三导体过孔113c，贯穿第三绝缘层111c并且使第二导体图案层112b和第四导体图案层112d彼此电连接。由于第一框架110可包括更多数量的导体图案层112a、112b、112c和112d，因此可进一步简化连接结构140。
第一绝缘层111a的厚度可大于第二绝缘层111b的厚度和第三绝缘层111c的厚度。第一绝缘层111a可基本上相对厚以保持刚性，并且可引入第二绝缘层111b和第三绝缘层111c以形成更多数量的导体图案层112c和112d。类似地，贯穿第一绝缘层111a的第一导体过孔113a的高度和平均直径可大于贯穿第二绝缘层111b的第二导体过孔113b的高度和平均直径以及贯穿第三绝缘层111c的第三导体过孔113c的高度和平均直径。另外，第一导体过孔113a可具有沙漏形状或圆柱形形状，而第二导体过孔113b和第三导体过孔113c可具有方向彼此相反的锥形形状。导体图案层112a、112b、112c和112d中的每个的厚度可大于重新分布层142中的每个的厚度。
其他内容与根据示例性实施例的半导体封装件300A中的上述其他内容重复，因此省略其详细描述。
如上面所阐述的，根据本公开中的示例性实施例，可提供一种可减小厚度并且可改善安装的存储器封装件的电性能的半导体封装件。
尽管上面已经示出并描述了示例性实施例，但是对于本领域技术人员将明显的是，可在不脱离本发明的由所附权利要求限定的范围的情况下做出修改和变形。

Claims (19)

1.一种半导体封装件，包括：
半导体芯片，具有位于所述半导体芯片的一个表面上的连接焊盘；
第一包封剂，覆盖所述半导体芯片的至少一部分；
连接结构，设置在所述半导体芯片的所述一个表面上并且包括电连接到所述连接焊盘的一个或更多个重新分布层；
布线结构，设置在所述第一包封剂的一个表面上，所述第一包封剂的一个表面与所述第一包封剂的面向所述连接结构的另一表面相对，所述布线结构具有嵌在所述布线结构中的无源组件并且包括电连接到所述无源组件的一个或更多个布线层；以及
电连接构件，电连接到所述一个或更多个重新分布层和所述一个或更多个布线层，
其中，所述布线结构包括：
第二框架，设置在所述第一包封剂上，具有第二贯穿部并且包括一个或更多个芯布线层，所述无源组件设置在所述第二贯穿部中，
第二包封剂，覆盖所述第二框架和所述无源组件中的每者的至少一部分，
背侧布线层，设置在所述第二包封剂上，
第一布线过孔，使所述背侧布线层和所述电连接构件彼此电连接，以及
第二布线过孔，使所述背侧布线层和所述无源组件彼此电连接，
其中，所述一个或更多个布线层包括所述一个或更多个芯布线层和所述背侧布线层，并且
其中，所述一个或更多个重新分布层和所述一个或更多个布线层彼此电连接。
2.根据权利要求1所述的半导体封装件，其中，所述布线结构设置为与所述第一包封剂的所述一个表面物理接触。
3.根据权利要求1所述的半导体封装件，所述半导体封装件还包括：
第一框架，具有第一贯穿部并且包括所述电连接构件，
其中，所述半导体芯片设置在所述第一贯穿部中。
4.根据权利要求1所述的半导体封装件，其中，所述第一布线过孔贯穿所述第二包封剂、所述第二框架和所述第一包封剂，并且
所述第二布线过孔贯穿所述第二包封剂。
5.根据权利要求4所述的半导体封装件，其中，所述第一布线过孔贯穿所述芯布线层的至少一部分，并且
所述第一布线过孔和所述芯布线层在贯穿区域中彼此接触。
6.根据权利要求1所述的半导体封装件，其中，所述布线结构具有多个无源组件，
所述第二框架具有多个第二贯穿部，并且
所述多个无源组件中的无源组件设置在所述多个第二贯穿部的每个中。
7.根据权利要求1所述的半导体封装件，其中，所述布线结构还包括覆盖层，所述覆盖层设置在所述第二包封剂上并且具有使所述背侧布线层的至少一部分暴露的开口。
8.根据权利要求3所述的半导体封装件，其中，所述第一框架包括：第一绝缘层；第一导体图案层，与所述连接结构接触并嵌在所述第一绝缘层中；第二导体图案层，设置在所述第一绝缘层的与所述第一绝缘层的嵌有所述第一导体图案层的一个表面相对的另一表面上；第一导体过孔，贯穿所述第一绝缘层并且使所述第一导体图案层和所述第二导体图案层彼此电连接；第二绝缘层，设置在所述第一绝缘层的所述另一表面上并覆盖所述第二导体图案层的至少一部分；第三导体图案层，设置在所述第二绝缘层的与所述第二绝缘层的嵌有所述第二导体图案层的一个表面相对的另一表面上；以及第二导体过孔，贯穿所述第二绝缘层并且使所述第二导体图案层和所述第三导体图案层彼此电连接，
所述一个或更多个导体图案层包括所述第一导体图案层、所述第二导体图案层和所述第三导体图案层，并且
所述第一绝缘层的与所述连接结构接触的表面相对于所述第一导体图案层的与所述连接结构接触的表面具有台阶。
9.根据权利要求3所述的半导体封装件，其中，所述第一框架包括：第一绝缘层；第一导体图案层和第二导体图案层，分别设置在所述第一绝缘层的相对的表面上；第一导体过孔，贯穿所述第一绝缘层并且使所述第一导体图案层和所述第二导体图案层彼此电连接；第二绝缘层和第三绝缘层，分别设置在所述第一绝缘层的相对的表面上并且分别覆盖所述第一导体图案层的至少一部分和所述第二导体图案层的至少一部分；第三导体图案层，设置在所述第二绝缘层的与所述第二绝缘层的嵌有所述第一导体图案层的一个表面相对的另一表面上；第二导体过孔，贯穿所述第二绝缘层并且使所述第一导体图案层和所述第三导体图案层彼此电连接；第四导体图案层，设置在所述第三绝缘层的与所述第三绝缘层的嵌有所述第二导体图案层的一个表面相对的另一表面上；以及第三导体过孔，贯穿所述第三绝缘层并且使所述第二导体图案层和所述第四导体图案层彼此电连接，
所述一个或更多个导体图案层包括所述第一导体图案层、所述第二导体图案层、所述第三导体图案层和所述第四导体图案层，并且
所述第一绝缘层的厚度大于所述第二绝缘层和所述第三绝缘层中的每个的厚度。
10.根据权利要求1所述的半导体封装件，所述半导体封装件还包括：
钝化层，设置在所述连接结构的与所述连接结构的设置有所述半导体芯片的一个表面相对的另一表面上并且具有使所述一个或更多个重新分布层的至少一部分暴露的开口；
凸块下金属块，设置在所述钝化层的所述开口中并且电连接到所述一个或更多个重新分布层的暴露的部分；以及
电连接金属，设置在所述凸块下金属块上并且通过所述凸块下金属块电连接到所述一个或更多个重新分布层的所述暴露的部分。
11.根据权利要求10所述的半导体封装件，所述半导体封装件还包括：
电子组件，表面安装到所述钝化层的与所述钝化层的设置有所述连接结构的一个表面相对的另一表面上并且电连接到所述一个或更多个重新分布层。
12.一种半导体封装件，包括：
连接结构，具有第一表面和与所述第一表面相对的第二表面并且包括一个或更多个重新分布层；
半导体芯片，设置在所述连接结构的所述第一表面上并且具有电连接到所述重新分布层的连接焊盘；
电连接构件，设置在所述连接结构的所述第一表面上并且提供竖直的电连接路径；
第一包封剂，设置在所述连接结构的所述第一表面上并且覆盖所述半导体芯片和所述电连接构件中的每个的至少一部分；
无源组件，设置在所述第一包封剂上；
第二包封剂，设置在所述第一包封剂上并且覆盖所述无源组件的至少一部分；
背侧布线层，设置在所述第二包封剂上；
第一布线过孔，贯穿所述第一包封剂和所述第二包封剂并且使所述背侧布线层和所述电连接构件彼此电连接；以及
第二布线过孔，贯穿所述第二包封剂并且使所述背侧布线层和所述无源组件彼此电连接。
13.根据权利要求12所述的半导体封装件，其中，所述第一布线过孔的高度大于所述第二布线过孔的高度。
14.根据权利要求12所述的半导体封装件，所述半导体封装件还包括框架，所述框架设置在所述第一包封剂上、被所述第二包封剂至少部分地覆盖并且具有设置有所述无源组件的贯穿部，
其中，所述框架包括一个或更多个芯布线层，所述一个或更多个芯布线层通过所述第一布线过孔电连接到所述背侧布线层和所述电连接构件。
15.一种半导体封装件，包括：
半导体芯片，具有相对的第一表面和第二表面并且具有位于所述第一表面上的连接焊盘；
包封剂，设置在所述半导体芯片的所述第二表面上；以及
布线结构，设置在所述包封剂上，具有嵌在所述布线结构中的无源组件，并且包括贯穿所述布线结构和贯穿所述包封剂的至少一个导电过孔，
其中，所述布线结构具有相对的第一表面和第二表面，所述布线结构的所述第一表面面对所述半导体芯片的所述第二表面，所述布线结构还包括：
背侧布线层，设置在所述布线结构中并位于所述无源组件和所述布线结构的所述第二表面之间，并且与所述至少一个导电过孔接触。
16.根据权利要求15所述的半导体封装件，其中，所述布线结构还包括：
覆盖层，设置在所述背侧布线层上并位于所述布线结构的所述第二表面上，并且具有使所述背侧布线层的一部分暴露的多个开口。
17.根据权利要求16所述的半导体封装件，所述半导体封装件还包括：
连接结构，设置在所述半导体芯片的所述第一表面上并且具有绝缘层、导电重新分布层和嵌在所述绝缘层中的导电连接过孔，所述导电连接过孔与所述半导体芯片的所述连接焊盘接触，并且所述导电重新分布层使所述连接焊盘电连接到所述布线结构的所述至少一个导电过孔。
18.根据权利要求17所述的半导体封装件，所述半导体封装件还包括：
框架，设置在所述连接结构上，具有设置有所述半导体芯片的通孔，并且具有使所述连接焊盘电连接到所述布线结构的所述至少一个导电过孔的一个或更多个导体图案层，
其中，所述包封剂延伸到位于所述框架和所述半导体芯片之间的所述通孔中，并且
所述至少一个导电过孔贯穿所述布线结构和所述包封剂以与所述框架的所述一个或更多个导体图案层接触。
19.根据权利要求15所述的半导体封装件，所述半导体封装件还包括：
连接结构，设置在所述半导体芯片的所述第一表面上，并且具有绝缘层、导电重新分布层和嵌在所述绝缘层中的导电连接过孔，所述导电连接过孔与所述半导体芯片的所述连接焊盘接触，并且所述导电重新分布层使所述连接焊盘电连接到所述布线结构的所述至少一个导电过孔。
CN201910914319.8A 2019-03-18 2019-09-25 半导体封装件 Active CN111725148B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020190030677A KR102596759B1 (ko) 2019-03-18 2019-03-18 반도체 패키지
KR10-2019-0030677 2019-03-18

Publications (2)

Publication Number Publication Date
CN111725148A CN111725148A (zh) 2020-09-29
CN111725148B true CN111725148B (zh) 2024-05-24

Family

ID=72515499

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910914319.8A Active CN111725148B (zh) 2019-03-18 2019-09-25 半导体封装件

Country Status (4)

Country Link
US (1) US10818604B2 (zh)
KR (1) KR102596759B1 (zh)
CN (1) CN111725148B (zh)
TW (1) TWI771586B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102524812B1 (ko) * 2018-11-06 2023-04-24 삼성전자주식회사 반도체 패키지
KR102589685B1 (ko) * 2019-02-26 2023-10-16 삼성전자주식회사 반도체 패키지
US11211299B2 (en) * 2019-06-27 2021-12-28 Advanced Semiconductor Engineering, Inc. Wiring structure having at least one sub-unit
US11227823B2 (en) * 2020-04-20 2022-01-18 Advanced Semiconductor Engineering, Inc. Wiring structure
TW202240842A (zh) * 2020-12-04 2022-10-16 日商東京威力科創股份有限公司 用於密集閘極上閘極３ｄ邏輯的多階層背面電力輸送網路
US11764171B2 (en) * 2021-04-27 2023-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit structure and method
CN116994964A (zh) * 2022-04-25 2023-11-03 宏启胜精密电子(秦皇岛)有限公司 封装结构及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9754928B2 (en) * 2014-07-17 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. SMD, IPD, and/or wire mount in a package
CN107527884A (zh) * 2016-06-21 2017-12-29 三星电机株式会社 扇出型半导体封装件
JP2019016770A (ja) * 2017-07-07 2019-01-31 サムソン エレクトロ−メカニックス カンパニーリミテッド． ファン−アウト半導体パッケージモジュール
CN109427719A (zh) * 2017-08-28 2019-03-05 三星电机株式会社 扇出型半导体封装件

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102450576B1 (ko) * 2016-01-22 2022-10-07 삼성전자주식회사 전자 부품 패키지 및 그 제조방법
KR101922875B1 (ko) * 2016-03-31 2018-11-28 삼성전기 주식회사 전자부품 패키지
US9768133B1 (en) 2016-09-22 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of forming the same
KR101982049B1 (ko) * 2016-11-23 2019-05-24 삼성전기주식회사 팬-아웃 반도체 패키지
US10825780B2 (en) * 2016-11-29 2020-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with electromagnetic interference protection and method of manufacture
KR101872644B1 (ko) * 2017-06-05 2018-06-28 삼성전기주식회사 팬-아웃 반도체 장치
KR101883108B1 (ko) * 2017-07-14 2018-07-27 삼성전기주식회사 팬-아웃 반도체 패키지

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9754928B2 (en) * 2014-07-17 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. SMD, IPD, and/or wire mount in a package
CN107527884A (zh) * 2016-06-21 2017-12-29 三星电机株式会社 扇出型半导体封装件
JP2019016770A (ja) * 2017-07-07 2019-01-31 サムソン エレクトロ−メカニックス カンパニーリミテッド． ファン−アウト半導体パッケージモジュール
CN109427719A (zh) * 2017-08-28 2019-03-05 三星电机株式会社 扇出型半导体封装件

Also Published As

Publication number Publication date
TWI771586B (zh) 2022-07-21
KR102596759B1 (ko) 2023-11-02
TW202036798A (zh) 2020-10-01
US10818604B2 (en) 2020-10-27
CN111725148A (zh) 2020-09-29
US20200303314A1 (en) 2020-09-24
KR20200111003A (ko) 2020-09-28

Similar Documents

Publication Publication Date Title
CN109755191B (zh) 扇出型半导体封装件
CN110137149B (zh) 扇出型半导体封装件
CN109979923B (zh) 扇出型半导体封装件
CN110718522B (zh) 半导体封装件
CN110867417B (zh) 半导体封装件
CN111725148B (zh) 半导体封装件
CN110707416B (zh) 天线基板和包括天线基板的天线模块
CN111987054B (zh) 半导体封装件及包括该半导体封装件的天线模块
CN110729547B (zh) 天线模块
TW201904002A (zh) 扇出型半導體裝置
CN111048484B (zh) 半导体封装件
CN110197816B (zh) 扇出型半导体封装件
CN111276464B (zh) 半导体封装件
CN111199947B (zh) 扇出型半导体封装件
CN111223823B (zh) 半导体芯片和半导体封装件
CN112133678A (zh) 半导体封装件
CN111696958A (zh) 层叠封装件以及包括该层叠封装件的封装件连接系统
US20210320058A1 (en) Semiconductor package
CN110739286A (zh) 半导体封装件
CN111081650A (zh) 扇出型半导体封装件
CN111341733B (zh) 扇出型半导体封装件
CN110783295A (zh) 半导体封装件安装板
CN111106085B (zh) 半导体封装件
TWI685934B (zh) 扇出型半導體封裝
CN111180419B (zh) 半导体封装件及用于半导体封装件的电磁干扰屏蔽结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant