CN111916429A - 层叠封装件及包括该层叠封装件的封装件连接系统 - Google Patents

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semiconductor chip
wiring layer
layer
insulating layer
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李荣官
许荣植
苏源煜
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Samsung Electro Mechanics Co Ltd
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    • H01L2924/351—Thermal stress
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Abstract

提供了一种层叠封装件及包括该层叠封装件的封装件连接系统。所述层叠封装件包括：第一半导体封装件，包括第一半导体芯片；以及第二半导体封装件，设置在所述第一半导体封装件上并包括电连接到所述第一半导体芯片的第二半导体芯片。所述第一半导体芯片包括应用处理器(AP)，所述应用处理器(AP)包括第一图像信号处理器(ISP)，并且所述第二半导体芯片包括第二图像信号处理器(ISP)。

Description

层叠封装件及包括该层叠封装件的封装件连接系统
本申请要求于2019年5月9日在韩国知识产权局提交的第10-2019-0054427号韩国专利申请的优先权的权益，所述韩国专利申请的全部公开内容出于所有目的通过引用被包含于此。
技术领域
本发明构思涉及一种层叠封装件及包括该层叠封装件的封装件连接系统。
背景技术
在近来的移动装置中，成像已变成主要特征。由相机模块成像的原始数据通过图像信号处理器(ISP)经过处理过程。在这种情况下，移动装置使用嵌入应用处理器(AP)中的图像信号处理器(ISP)。
发明内容
本发明构思的一方面在于提供一种层叠封装件及包括该层叠封装件的封装件连接系统，其中，通过除了配置嵌入应用处理器(AP)中的图像信号处理器(ISP)还配置附加的图像信号处理器(ISP)，可使相机功能多样化。
根据本发明构思的一方面，除了配置包括嵌入有图像信号处理器(ISP)的应用处理器(AP)的半导体封装件，还单独配置包括附加的图像信号处理器(ISP)的半导体封装件，并且多个半导体封装件以层叠封装件的形式设置。
根据本发明构思的一方面，一种层叠封装件包括：第一半导体封装件，包括第一半导体芯片；以及第二半导体封装件，设置在所述第一半导体封装件上并包括电连接到所述第一半导体芯片的第二半导体芯片。所述第一半导体芯片包括应用处理器(AP)，所述应用处理器(AP)包括第一图像信号处理器(ISP)，并且所述第二半导体芯片包括第二图像信号处理器(ISP)。
根据本发明构思的一方面，一种封装件连接系统包括：印刷电路板；层叠封装件，设置在所述印刷电路板上；以及图像传感器封装件，电连接到所述印刷电路板。所述层叠封装件包括：第一半导体封装件，包括第一半导体芯片；以及第二半导体封装件，设置在所述第一半导体封装件上并包括电连接到所述第一半导体芯片的第二半导体芯片。所述第一半导体芯片包括应用处理器(AP)，所述应用处理器(AP)包括第一图像信号处理器(ISP)，并且所述第二半导体芯片包括第二图像信号处理器(ISP)。
附图说明
通过下面结合附图进行的详细描述，本发明构思的以上和其他方面、特征和优点将被更加清楚地理解，在附图中：
图1是示出电子装置系统的示例的示意性框图；
图2是示出电子装置的示例的示意性透视图；
图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的状态的示意性截面图；
图4是示出扇入型半导体封装件的封装工艺的示意性截面图；
图5是示出扇入型半导体封装件安装在印刷电路板上并且最终安装在电子装置的主板上的情况的示意性截面图；
图6是示出扇入型半导体封装件嵌入印刷电路板中并且最终安装在电子装置的主板上的情况的示意性截面图；
图7是示出扇出型半导体封装件的示意性截面图；
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图；
图9是示意性地示出层叠封装件的示例的截面图；
图10是示意性地示出应用于图9的层叠封装件的第一半导体芯片的单元和第二半导体芯片的单元的布置的平面图；
图11是示意性地示出应用于图9的层叠封装件的第一半导体封装件的示例的截面图；
图12是示意性地示出应用于图9的层叠封装件的第一半导体封装件的另一示例的截面图；
图13是示意性地示出应用于图9的层叠封装件的第一半导体封装件的另一示例的截面图；
图14是示意性地示出应用于图9的层叠封装件的第一半导体封装件的另一示例的截面图；
图15是示意性地示出应用于图9的层叠封装件的第二半导体封装件的示例的截面图；
图16是示意性地示出应用于图9的层叠封装件的第二半导体封装件的另一示例的截面图；并且
图17是示意性地示出封装件连接系统的示例的截面图。
具体实施方式
在下文中，将参照附图描述本发明构思的示例。为了清楚起见，可夸大或缩小附图中的构成元件的尺寸和形状。
电子装置
图1是示出电子装置系统的示例的示意性框图。
参照图1，电子装置1000可在其中容纳主板1010。主板1010可包括物理连接或电连接到其的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可通过各种信号线1090连接到以下将描述的其他组件。
芯片相关组件1020可包括：存储器芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等；以及逻辑芯片，诸如模拟数字转换器(ADC)、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，而是也可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。
网络相关组件1030可包括根据诸如以下的协议操作的组件：无线保真(Wi-Fi)(电气和电子工程师协会(IEEE)802.11族等)、全球微波接入互操作性(WiMAX)(IEEE 802.16族等)、IEEE 802.20、长期演进(LTE)、演进数据最优化(Ev-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+(HSDPA+)、高速上行链路分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通信系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、蓝牙、3G协议、4G协议和5G协议以及在上述协议之后指定的任意其他无线协议和有线协议。然而，网络相关组件1030不限于此，而是也可包括根据各种其他无线标准或协议或者有线标准或协议操作的组件。此外，网络相关组件1030可与上述芯片相关组件1020一起彼此组合。
其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，而是也可包括用于各种其他目的的无源组件等。此外，其他组件1040可与上述芯片相关组件1020或网络相关组件1030一起彼此组合。
根据电子装置1000的类型，电子装置1000可包括可物理连接或电连接到主板1010或者可不物理连接或电连接到主板1010的其他组件。这些其他组件可包括例如相机1050、天线1060、显示器1070、电池1080、音频编解码器(未示出)、视频编解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如，硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字通用光盘(DVD)驱动器(未示出)等。然而，这些其他组件不限于此，而是还可根据电子装置1000的类型等而包括用于各种目的的其他组件。
电子装置1000可以是智能电话、个人数字助理(PDA)、数字摄像机、数码相机、网络系统、计算机、监视器、平板PC、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，而是可以是处理数据的任意其他电子装置。
图2是示出电子装置的示例的示意性透视图。
参照图2，半导体封装件可在如上所述的各种电子装置1000中用于各种目的。例如，诸如母板等的印刷电路板1110可容纳在智能电话1100的主体1101中，并且各种电子组件1120可物理连接或者电连接到印刷电路板1110。此外，可物理连接或电连接到印刷电路板1110或者可不物理连接或电连接到印刷电路板1110的其他组件(诸如，相机模块1130)可容纳在主体1101中。电子组件1120中的一些可以是芯片相关组件，例如，半导体封装件1121，但不限于此。电子装置不必局限于智能电话1100，而是可以是如上所述的其他电子装置。
半导体封装件
通常，半导体芯片中集成了大量的微电子电路。然而，半导体芯片本身可能无法用作成品的半导体产品，并且可能会由于外部的物理冲击或者化学冲击而损坏。因此，半导体芯片本身可能无法被使用，而是可被封装并且在封装状态下在电子装置等中使用。
在这种情况下，就电连接而言，由于半导体芯片和电子装置的主板之间的电路宽度存在差异，因此需要半导体封装。详细地，半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距非常细小，而在电子装置中使用的主板的组件安装焊盘的尺寸和主板的组件安装焊盘之间的间距显著大于半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距。因此，可能难以将半导体芯片直接安装在主板上，并且需要用于缓解半导体芯片和主板之间的电路宽度的差异的封装技术。
通过封装技术制造的半导体封装件可根据其结构和目的而分为扇入型半导体封装件和扇出型半导体封装件。
在下文中，将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。
扇入型半导体封装件
图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的状态的示意性截面图。
图4是示出扇入型半导体封装件的封装工艺的示意性截面图。
参照图3A至图4，半导体芯片2220可以是例如处于裸态的集成电路(IC)，并且包括：主体2221，包括硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接焊盘2222，形成在主体2221的一个表面上，并且包括诸如铝(Al)等的导电材料；以及诸如氧化物层、氮化物层等的钝化层2223，形成在主体2221的一个表面上并且覆盖连接焊盘2222的至少部分。在这种情况下，由于连接焊盘2222可能非常小，因此可能难以将集成电路(IC)安装在中等尺寸等级的印刷电路板(PCB)以及电子装置的主板等上。
因此，可根据半导体芯片2220的尺寸，在半导体芯片2220上形成连接构件2240以重新分布连接焊盘2222。连接构件2240可通过如下步骤形成：使用诸如感光介电(PID)树脂的绝缘材料在半导体芯片2220上形成绝缘层2241；形成使连接焊盘2222敞开的通路孔2243h；然后形成布线图案2242和过孔2243。然后，可形成保护连接构件2240的钝化层2250，可形成开口2251，并且可形成凸块下金属层2260等。也就是说，可通过一系列工艺制造包括例如半导体芯片2220、连接构件2240、钝化层2250和凸块下金属层2260的扇入型半导体封装件2200。
如上所述，扇入型半导体封装件可具有半导体芯片的所有的连接焊盘(例如，输入/输出(I/O)端子)设置在半导体芯片的内部的封装件形式，可具有优异的电特性，并且可按照低成本生产。因此，安装在智能电话中的许多元件已经按照扇入型半导体封装件形式来制造。详细地，安装在智能电话中的许多元件已经被开发为在具有紧凑的尺寸的同时实现快速的信号传输。
然而，在扇入型半导体封装件中，由于所有的I/O端子需要设置在半导体芯片的内部，因此扇入型半导体封装件具有很大的空间局限性。因此，难以将此结构应用于具有大量的I/O端子的半导体芯片或者具有紧凑尺寸的半导体芯片。另外，由于上述缺点，可能无法在电子装置的主板上直接安装和使用扇入型半导体封装件。原因在于，即使半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距通过重新分布工艺被增大，半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距可能仍不足以将扇入型半导体封装件直接安装在电子装置的主板上。
图5是示出扇入型半导体封装件安装在印刷电路板(PCB)上并且最终安装在电子装置的主板上的情况的示意性截面图。
图6是示出扇入型半导体封装件嵌入印刷电路板(PCB)中并且最终安装在电子装置的主板上的情况的示意性截面图。
参照图5和图6，在扇入型半导体封装件2200中，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过印刷电路板(PCB)2301而重新分布，并且扇入型半导体封装件2200可在该扇入型半导体封装件2200安装在PCB2301上的状态下最终安装在电子装置的主板2500上。在这种情况下，焊球2270等可通过底部填充树脂2280等固定，并且半导体芯片2220的外侧可利用模制材料2290等覆盖。可选地，扇入型半导体封装件2200可嵌入单独的PCB 2302中，在扇入型半导体封装件2200嵌入PCB 2302中的状态下，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过PCB 2302重新分布，并且扇入型半导体封装件2200可最终安装在电子装置的主板2500上。
如上所述，可能会难以在电子装置的主板上直接安装和使用扇入型半导体封装件。因此，扇入型半导体封装件可安装在单独的PCB上然后通过封装工艺安装在电子装置的主板上，或者可在扇入型半导体封装件嵌入PCB中的状态下在电子装置的主板上安装和使用扇入型半导体封装件。
扇出型半导体封装件
图7是示出扇出型半导体封装件的示意性截面图。
参照图7，在扇出型半导体封装件2100中，例如，半导体芯片2120的外侧可通过包封剂2130保护，并且半导体芯片2120的连接焊盘2122可通过连接构件2140重新分布到半导体芯片2120的外部。在这种情况下，可在连接构件2140上进一步形成钝化层2150，并且可在钝化层2150的开口中进一步形成凸块下金属层2160。焊球2170可进一步形成在凸块下金属层2160上。半导体芯片2120可以是包括主体2121、连接焊盘2122、钝化层(未示出)等的集成电路(IC)。连接构件2140可包括：绝缘层2141；重新分布层2142，形成在绝缘层2141上；以及过孔2143，使连接焊盘2122和重新分布层2142彼此电连接。
如上所述，扇出型半导体封装件可具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件重新分布并且设置在半导体芯片的外部的形式。如上所述，在扇入型半导体封装件中，半导体芯片的所有的I/O端子需要设置在半导体芯片的内部。因此，当半导体芯片的尺寸减小时，需要减小球的尺寸和节距，使得不能在扇入型半导体封装件中使用标准化的球布局。另一方面，如上所述，扇出型半导体封装件具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件重新分布并且设置在半导体芯片的外部的形式。因此，即使在半导体芯片的尺寸减小的情况下，在扇出型半导体封装件中仍可按照原样使用标准化的球布局，使得扇出型半导体封装件可如下所述在不使用单独的PCB的情况下安装在电子装置的主板上。
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图。
参照图8，扇出型半导体封装件2100可通过焊球2170等安装在电子装置的主板2500上。也就是说，如上所述，扇出型半导体封装件2100包括连接构件2140，连接构件2140形成在半导体芯片2120上且能够使连接焊盘2122重新分布到在半导体芯片2120的尺寸的外部的扇出区域，使得可在扇出型半导体封装件2100中按照原样使用标准化的球布局。结果，扇出型半导体封装件2100可在不使用单独的PCB等的情况下安装在电子装置的主板2500上。
如上所述，由于扇出型半导体封装件可在不使用单独的印刷电路板的情况下安装在电子装置的主板上，因此扇出型半导体封装件可实现为厚度比使用印刷电路板的扇入型半导体封装件的厚度小。因此，扇出型半导体封装件可小型化和纤薄化。此外，扇出型半导体封装件具有优异的热特性和电特性，使得其特别适合于移动产品。因此，扇出型半导体封装件可按照比使用印刷电路板(PCB)的普通的层叠封装(POP)类型的形式更紧凑的形式来实现，并且可解决由于翘曲现象发生而引起的问题。
另外，扇出型半导体封装指的是如上所述的用于将半导体芯片安装在电子装置的主板等上并且保护半导体芯片免受外部冲击的封装技术，并且是与诸如中介基板等的印刷电路板(PCB)(具有与扇出型半导体封装件的规格、用途等不同的规格、用途等，并且具有嵌在其中的扇入型半导体封装件)的概念不同的概念。
层叠封装件
图9是示意性地示出层叠封装件的示例的截面图。
图10是示意性地示出应用于图9的层叠封装件的第一半导体芯片的单元和第二半导体芯片的单元的布置的平面图。
参照图9和图10，根据示例的层叠封装件300包括：第一半导体封装件100，包括第一半导体芯片120；以及第二半导体封装件200，设置在第一半导体封装件100上，并包括与第一半导体芯片120电连接的第二半导体芯片220。具有上述结构的层叠封装件300可使用第一电连接金属170安装在诸如主板的印刷电路板(PCB)上。第一半导体封装件100和第二半导体封装200可通过第二电连接金属270彼此物理连接/电连接。稍后将参照其他附图详细描述第一半导体封装件100和第二半导体封装件200的详细结构。
第一半导体芯片120包括应用处理器(AP)600，应用处理器(AP)600包括第一图像信号处理器(ISP)610。
第二半导体芯片220包括与第一图像信号处理器(ISP)610有区别的一个或更多个第二图像信号处理器(ISP)620。
除了第一图像信号处理器(ISP)610之外，应用处理器(AP)600还可包括一个或更多个配置。例如，应用处理器(AP)600还可包括中央处理单元(CPU)640、图形处理单元(GPU)650、数字信号处理器(DSP)660、神经处理单元(NPU)670、存储器单元680和通用的通用输入/输出单元690中的一个或更多个。在这种情况下，可形成每个配置构成单个系统的片上系统(SoC)。应用处理器(AP)600的全部组件或部分组件可连接到其他配置。
第一图像信号处理器(ISP)610和第二图像信号处理器(ISP)620中的每个可包括图像接收单元、图像处理单元以及图像发送单元。因此，第一图像信号处理器(ISP)610和第二图像信号处理器(ISP)620可接收和处理从诸如图像传感器、相机模块等配置输出的图像数据，并且可将处理后的图像数据输出到应用处理器(AP)600中的配置，或者输出到应用处理器(AP)600外部的配置，诸如存储器封装件310等。图像处理单元可校正例如接收到的图像数据的抖动并且可调整白平衡。
应用处理器(AP)600也可通过总线结构800连接到其他配置。在这种情况下，应用处理器(AP)可包括用于有效地与总线结构800连接的接口。此外，第一图像信号处理器(ISP)610和第二图像信号处理器(ISP)620可共用应用处理器(AP)的接口。例如，应用处理器(AP)600还可包括存储器接口630，并且存储器接口630可通过总线结构800连接到存储器封装件310。在这种情况下，第一图像信号处理器(ISP)610和第二图像信号处理器(ISP)620中的每个电连接到应用处理器(AP)600的存储器接口630，并且存储器接口630可通过总线结构连接到存储器封装件310。存储器封装件310可以是但不限于包括动态随机存取存储器(DRAM)、闪存以及控制器(CTR)的嵌入式多芯片封装件(eMCP)，但不限于此。可选地，第一图像信号处理器(ISP)610和第二图像信号处理器(ISP)620可不共用应用处理器(AP)600的接口。例如，应用处理器(AP)600可具有不止一个存储器接口，并且第一图像信号处理器(ISP)610和第二图像信号处理器(ISP)620可电连接到不同的存储器接口。再例如，第二半导体芯片220可具有存储器接口，并且第二图像信号处理器(ISP)620可电连接到包括在第二半导体芯片220中的存储器接口而不是存储器接口630。
另外，近来的移动装置已采用嵌入应用处理器(AP)中的图像信号处理器(ISP)。在这种情况下，相机模块的性能受到嵌入应用处理器(AP)中的图像信号处理器(ISP)的限制。此外，就良率和成本而言，难以在应用处理器(AP)600中嵌入高端图像信号处理器(ISP)。然而，近来，随着最近包括两个或更多个相机模块(例如四后置相机、双前置相机等)的移动装置的发布，已需要增加图像信号处理器(ISP)的数量。然而，在应用处理器(AP)中另外配置图像信号处理器(ISP)的情况下，随着应用处理器(AP)的尺寸增加，可能无法实现半导体封装件的小型化和纤薄化。此外，随着附加图像信号处理器(ISP)的引入，应用处理器(AP)设计负担加重、成本增加和良率降低会成为问题。
如在根据示例的层叠封装件300中，当第二图像信号处理器(ISP)620与包括在现有的第一半导体封装件100的应用处理器(AP)600中的第一图像信号处理器(ISP)610分开地另外配置在要与其连接的第二半导体封装件200中时，可通过增加图像信号处理器(ISP)的数量来增强相机功能。
此外，另外引入的第二图像信号处理器(ISP)620未嵌入第一半导体封装件100的应用处理器(AP)600中，而是嵌入单独的第二半导体封装件200中。因此，可保持第一半导体封装件100的尺寸。此外，可防止在应用处理器(AP)中设置附加图像信号处理器(ISP)时可能发生的诸如设计负担加重、成本增加和良率降低的问题。
当第一图像信号处理器(ISP)和第二图像信号处理器(ISP)共用应用处理器(AP)的接口时，可显著减少延迟时间。
图11是示意性地示出应用于图9的层叠封装件的第一半导体封装件的示例的截面图。
参照图11，根据示例的第一半导体封装件100A可包括：框架110，具有贯穿部110H并且包括一个或更多个布线层112a、112b和112c；第一半导体芯片120，设置在贯穿部110H中并且具有第一连接焊盘122；第一包封剂130，覆盖框架110和第一半导体芯片120中的每个的至少一部分；背侧布线层132，设置在第一包封剂130的上侧上；背侧过孔133，穿过第一包封剂130并且将背侧布线层132与一个或更多个布线层112a、112b和112c电连接；第一连接结构140，设置在框架110和第一半导体芯片120的下方，并且包括电连接到一个或更多个布线层112a、112b、112c及第一连接焊盘122的至少一个第一重新分布层142；第一钝化层150，设置在第一连接结构140的下方，并且具有使至少一个第一重新分布层142的至少一部分暴露的开口；第一凸块下金属160，设置在第一钝化层150的开口中并且电连接到暴露的第一重新分布层142；第一电连接金属170，设置在第一钝化层150的下方并通过第一凸块下金属160电连接到暴露的第一重新分布层142；以及覆盖层180，设置在第一包封剂130的上方并且具有使背侧布线层132的至少一部分暴露的开口。第二半导体封装件200可设置在背侧布线层132上，并且可通过第二电连接金属270电连接到背侧布线层132。
框架110可根据绝缘层111a和111b的详细材料来改善第一半导体封装件100A的刚性，并且可用于确保第一包封剂130等的厚度均匀性。框架110可具有贯穿绝缘层111a和111b的贯穿部110H。第一半导体芯片120设置在贯穿部110H中，并且根据需要无源组件(未示出)也可与其一起设置。贯穿部110H可具有其壁表面围绕第一半导体芯片120的形式，但是其示例实施例不限于此。除了包括绝缘层111a和111b之外，框架110还包括布线层112a、112b和112c以及布线过孔113a和113b，因此框架110可用作提供竖直电连接路径的电连接构件。可引入能够提供另一种类型的竖直电连接路径的电连接构件(诸如金属柱)作为框架110。
在示例中，框架110可包括：第一绝缘层111a；第一布线层112a，与第一连接结构140接触并嵌入第一绝缘层111a中；第二布线层112b，设置在第一绝缘层111a的与第一绝缘层111a的嵌入有第一布线层112a的一侧背对的一侧上；第二绝缘层111b，设置在第一绝缘层111a的与第一绝缘层111a的嵌入有第一布线层112a的一侧背对的一侧上，第二绝缘层111b覆盖第二布线层112b的至少一部分；以及第三布线层112c，设置在第二绝缘层111b的与第二绝缘层111b的嵌入有第二布线层112b的一侧背对的一侧上。第一布线层112a和第二布线层112b通过贯穿第一绝缘层111a的第一布线过孔113a彼此电连接，并且第二布线层112b和第三布线层112c通过贯穿第二绝缘层111b的第二布线过孔113b彼此电连接。第一布线层112a、第二布线层112b和第三布线层112c可根据其功能通过第一连接结构140的第一重新分布层142以及第一连接过孔143电连接到第一连接焊盘122。
绝缘层111a和111b的材料没有特别限制。例如，可使用绝缘材料。作为绝缘材料，可使用诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂或者热固性树脂或热塑性树脂与无机填料混和的树脂，例如，可使用ABF(Ajinomoto build-up film)。可选地，可使用上述树脂与无机填料一起浸渍有诸如玻璃纤维、玻璃布、玻璃织物等的芯材料的材料，例如，半固化片树脂等。
布线层112a、112b和112c与布线过孔113a和113b一起可在封装件的上部和下部之间提供电连接路径，并且可用于使第一连接焊盘122重新分布。布线层112a、112b和112c可使用金属材料(诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金)形成。布线层112a、112b和112c可根据相关层的设计执行各种功能。例如，布线层可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。在这种情况下，信号(S)图案包括除了接地(GND)图案、电力(PWR)图案等之外的各种信号图案，例如，包括数据信号图案。接地(GND)图案和电力(PWR)图案可以是相同的图案。布线层112a、112b和112c可包括各种类型的过孔焊盘等。布线层112a、112b和112c可通过已知的镀覆工艺形成，并且均可包括种子层和导体层。
布线层112a、112b和112c中的每个的厚度可大于第一重新分布层142的厚度。详细地，框架110的厚度可等于或大于第一半导体芯片120的厚度。为了保持刚性，由于半固化片等被选作绝缘层111a和111b的材料，因此布线层112a、112b和112c的厚度也可相对厚。另一方面，第一连接结构140需要微电路和高密度设计。因此，感光介电(PID)材料等被选作绝缘层141的材料，因此，第一重新分布层142也可具有相对减小的厚度。
第一布线层112a可凹入第一绝缘层111a中。如上所述，在第一布线层112a以在第一绝缘层111a的与第一连接结构140接触的表面与第一布线层112a的与第一连接结构140接触的表面之间具有台阶的这种方式凹入第一绝缘层111a中的情况下，当第一半导体芯片120和框架110用第一包封剂130包封时，可防止形成材料渗出并污染第一布线层112a。
布线过孔113a和113b将形成在不同层中的布线层112a、112b和112c电连接，从而在框架110中形成电路径。布线过孔113a和113b可使用金属材料(诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金)形成。布线过孔113a和113b可包括信号过孔、电力过孔、接地过孔等，并且电力过孔和接地过孔可以是相同的过孔。布线过孔113a和113b均可以是利用金属材料填充的填充型过孔，或者可以是金属材料沿着通路孔的壁表面形成的共形型过孔。此外，布线过孔113a和113b可分别具有锥形形状。布线过孔113a和113b可通过镀覆工艺形成，并且可包括种子层和导体层。
当形成用于第一布线过孔113a的孔时，第一布线层112a的焊盘的一部分可用作止挡件。就工艺而言，第一布线过孔113a的上表面的宽度大于其下表面的宽度的锥形形状可以是有利的。在这种情况下，第一布线过孔113a可与第二布线层112b的焊盘图案一体化。当形成用于第二布线过孔113b的孔时，第二布线层112b的焊盘的一部分可用作止挡件。就工艺而言，第二布线过孔113b的上表面的宽度大于其下表面的宽度的锥形形状可以是有利的。在这种情况下，第二布线过孔113b可与第三布线层112c的焊盘图案一体化。
尽管未在附图中示出，但是金属层(未示出)可设置在框架110的贯穿部110H的壁表面上以根据需要屏蔽电磁波或散热，并且金属层可围绕第一半导体芯片120。
第一半导体芯片120可以是数百至数百万的器件集成在单个芯片中的集成电路(IC)。在这种情况下，构成第一半导体芯片120的集成电路可包括如上所述的包括图像信号处理器(ISP)的应用处理器(AP)。第一半导体芯片120可以是处于没有形成单独的凸块或布线层的裸态的集成电路，但是其实施例不限于此。例如，根据需要，第一半导体芯片120可以是封装型集成电路。集成电路可在有效晶圆的基础上形成。在这种情况下，硅(Si)、锗(Ge)、砷化镓(GaAs)等可用作第一半导体芯片120的主体121的基体材料。主体121可具有各种电路。提供第一连接焊盘122以将第一半导体芯片120电连接到其他组件。作为第一连接焊盘122的材料，可使用诸如铜(Cu)、铝(Al)等的金属材料而没有任何特别限制。钝化膜123可形成在主体121上以使第一连接焊盘122暴露。钝化膜123可以是氧化物膜或氮化物膜，或者可以是氧化物膜和氮化物膜的双层膜。此外，在这种情况下，绝缘膜(未示出)等还可设置在所需位置上。另一方面，第一半导体芯片120的其上设置有第一连接焊盘122的表面是有效表面，与有效表面背对的表面(其背表面)是无效表面。在一些情况下，连接焊盘可设置在背表面上，使得两个表面都可以是有效表面。在示例中，在钝化膜123形成在第一半导体芯片120的有效表面上的情况下，第一半导体芯片120的有效表面的位置关系基于钝化膜123的最下面的表面来确定。
第一包封剂130覆盖第一半导体芯片120的至少一部分和框架110的至少一部分，并填充贯穿部110H的至少一部分。第一包封剂130包括绝缘材料。作为第一包封剂130的绝缘材料，可使用非感光介电材料，详细地，可使用包括无机填料和绝缘树脂的非感光介电材料。例如，可使用诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂，或者诸如无机填料的增强材料包括在热固性树脂或热塑性树脂中的树脂，详细地，可使用ABF或EMC(环氧模制料)。根据需要，也可使用其中诸如热固性树脂或热塑性树脂的绝缘树脂浸渍有无机填料和/或诸如玻璃纤维的芯材料的材料。因此，可减少诸如空隙和起伏的问题，并且也可有利于翘曲控制。根据需要也可使用感光包封剂(PIE)。
背侧布线层132设置在第一包封剂130上以与背侧过孔133一起向第一半导体封装件100A提供背侧电路。背侧布线层132可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。背侧布线层132可根据设计执行各种功能。例如，背侧布线层132可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。在这种情况下，信号(S)图案包括除了接地(GND)图案、电力(PWR)图案等之外的各种信号图案，例如，数据信号图案。接地(GND)图案和电力(PWR)图案可以是相同的图案。背侧布线层132可通过已知的镀覆工艺形成，并且可包括种子层和导体层。
背侧过孔133贯穿第一包封剂130并将背侧布线层132电连接到第三布线层112c(最上面的布线层112c)。背侧过孔133还可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或这些金属的合金的金属材料。背侧过孔133也可以是利用金属材料填充的填充型过孔，或者可以是金属材料沿着通路孔的壁表面形成的共形型过孔。此外，背侧过孔133可具有沿着与布线过孔113a和113b渐缩的方向相同的方向渐缩的锥形形状。背侧过孔133也可包括信号过孔、接地过孔、电力过孔等。电力过孔和接地过孔可以是相同的过孔。背侧过孔133可通过已知的镀覆工艺形成，并且可包括种子层和导体层。
第一连接结构140可使第一半导体芯片120的第一连接焊盘122重新分布。具有各种功能的第一连接焊盘(例如，第一半导体芯片120的数十到数百个第一连接焊盘122)可通过第一连接结构140重新分布，并且可根据其功能通过第一电连接金属170物理连接和/或电连接到外部。第一连接结构140包括：绝缘层141；第一重新分布层142，设置在绝缘层141的下表面上；以及第一连接过孔143，在贯穿绝缘层141的同时连接到第一重新分布层142。绝缘层141、第一重新分布层142和第一连接过孔143的数量可比附图中所示出的数量更多或更少。例如，层数可根据设计而改变。
可使用绝缘材料作为绝缘层141的材料。在这种情况下，感光介电(PID)材料可用作绝缘材料。在这种情况下，可通过光过孔引入精细的节距，这在精细电路和高密度设计的方面是有利的，使得第一半导体芯片120的数十至数百万个第一连接焊盘122可显著地有效重新分布。绝缘层141的边界可以是明显的或者它们之间的边界可以是不清楚的。
第一重新分布层142可将第一半导体芯片120的第一连接焊盘122重新分布以将重新分布的第一连接焊盘电连接到第一电连接金属170。第一重新分布层142也可使用金属材料(诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金)形成。第一重新分布层142也可根据设计执行各种功能，例如，可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。接地(GND)图案和电力(PWR)图案可以是相同的图案。此外，第一重新分布层142可包括各种类型的过孔焊盘、电连接金属焊盘等。第一重新分布层142可通过镀覆工艺形成，并且可包括种子层和导体层。
第一连接过孔143将形成在不同层中的第一重新分布层142电连接，并将第一半导体芯片120的第一连接焊盘122和框架110的第一布线层112a电连接到第一重新分布层142。当第一半导体芯片120是裸芯片时，第一连接过孔143可与第一连接焊盘122物理接触。第一连接过孔143可使用金属材料(诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金)形成。第一连接过孔143可包括信号过孔、电力过孔、接地过孔等。电力过孔和接地过孔可以是相同的过孔。第一连接过孔143也可以是利用金属材料填充的填充型过孔，或者可以是金属材料沿着通路孔的壁表面形成的共形型过孔。此外，第一连接过孔143可具有沿着与布线过孔113a和113b渐缩的方向相反的方向渐缩的锥形形状。第一连接过孔143可通过镀覆工艺形成，并且可包括种子层和导体层。
第一钝化层150是用于保护第一连接结构140免受外部的物理损坏和/或化学损坏等的附加结构。第一钝化层150可包括热固性树脂。例如，第一钝化层150可以是ABF，但不限于此。第一钝化层150具有使第一重新分布层142之中的最下面的第一重新分布层142的至少一部分暴露的开口。开口可以是数十至数万个开口，并且也可更多或更少。每个开口可包括多个孔。诸如电容器的表面安装组件可设置在第一钝化层150的下表面上，以电连接到第一重新分布层142从而电连接到第一半导体芯片120。
第一凸块下金属160也是附加配置，以改善第一电连接金属170的连接可靠性，结果，可改善第一半导体封装件100A的板级可靠性。第一凸块下金属160可设置为数十至数百万个凸块下金属，并且可更多或更少。每个第一凸块下金属160可形成在第一钝化层150的开口中以电连接到暴露的最下面的第一重新分布层142。第一凸块下金属160可使用金属通过已知的金属化方法形成，但是其形成方法不限于此。
第一电连接金属170也是用于将第一半导体封装件100A物理连接和/或电连接到外部的另外配置的结构。例如，第一半导体封装件100A可通过第一电连接金属170安装在电子装置的主板上。第一电连接金属170可设置在第一钝化层150的下侧上，并且可分别电连接到第一凸块下金属160。第一电连接金属170可分别包括低熔点金属，例如锡(Sn)或含锡(Sn)的合金。详细地，第一电连接金属170可利用焊料等形成，但是其材料仅是示例，并且因此没有特别限制。
第一电连接金属170可以是连接焊盘、焊球、引脚等。第一电连接金属170可利用多层或单层形成，并且举例来说，当第一电连接金属170利用多层形成时第一电连接金属170可包括铜柱和焊料，当第一电连接金属170利用单层形成时第一电连接金属170可包括锡-银焊料或铜，但是其示例实施例不限于此。第一电连接金属170的数量、间距、布置类型等没有特别限制，并且可由本领域技术人员根据设计规范进行充分修改。例如，根据第一连接焊盘122的数量，第一电连接金属170的数量可从数十到数百万，并且可更多或更少。
第一电连接金属170中的至少一个设置在扇出区域中。扇出区域指设置有第一半导体芯片120的区域之外的区域。扇出型封装件比扇入型封装件更可靠、允许大量的I/O端子并且促进3D互连。与球栅阵列(BGA)封装件、栅格阵列(LGA)封装件等相比，扇出型封装件可具有相对减小的封装件厚度以及优异的价格竞争力。
覆盖层180是用于保护背侧布线层132免受外部的物理损坏和/或化学损坏等的附加结构。覆盖层180可包括热固性树脂。例如，覆盖层180可以是ABF，但不限于此。覆盖层180具有使背侧布线层132的至少一部分暴露的开口。开口可以是数十至数万个开口，并且可更多或更少。每个开口可包括多个孔。
图12是示意性地示出应用于图9的层叠封装件的第一半导体封装件的另一示例的截面图。
参照附图，在根据另一实施例的第一半导体封装件100B的情况下，框架110具有与根据上述实施例的第一半导体封装件100A中的框架110的形状不同的形状。详细地，第一半导体封装件100B的框架110包括：第一绝缘层111a；第一布线层112a和第二布线层112b，分别设置在第一绝缘层111a的两个表面上；第二绝缘层111b和第三绝缘层111c，分别设置在第一绝缘层111a的两个表面上，并分别覆盖第一布线层112a的至少一部分和第二布线层112b的至少一部分；第三布线层112c，设置在第二绝缘层111b的与第二绝缘层111b的嵌入有第一布线层112a的一侧背对的一侧上；第四布线层112d，设置在第三绝缘层111c的与第三绝缘层111c的嵌入有第二布线层112b的一侧背对的一侧上；第一布线过孔113a，贯穿第一绝缘层111a并将第一布线层112a和第二布线层112b电连接；第二布线过孔113b，贯穿第二绝缘层111b并将第一布线层112a和第三布线层112c电连接；以及第三布线过孔113c，贯穿第三绝缘层111c并将第二布线层112b和第四布线层112d电连接。由于框架110包括相对更多数量的布线层112a、112b、112c和112d，因此可进一步简化第一连接结构140。
第一绝缘层111a的厚度可大于第二绝缘层111b的厚度和第三绝缘层111c的厚度。第一绝缘层111a可相对厚以保持刚性，第二绝缘层111b和第三绝缘层111c可形成为具有相对更多数量的布线层112c和112d。在类似的方面，穿过第一绝缘层111a的第一布线过孔113a的高度和平均直径可大于穿过第二绝缘层111b的第二布线过孔113b的高度和平均直径以及穿过第三绝缘层111c的第三布线过孔113c的高度和平均直径。此外，第一布线过孔113a可具有沙漏形状或圆柱形状，而第二布线过孔113b和第三布线过孔113c可具有彼此相反的锥形形状。布线层112a、112b、112c和112d中的每个的厚度可大于第一重新分布层142的厚度。
其他细节与根据实施例的第一半导体封装件100A中描述的其他细节基本相同，并且将省略其详细描述。
图13是示意性地示出应用于图9的层叠封装件的第一半导体封装件的另一示例的截面图。
参照图13，在根据另一示例的第一半导体封装件100C的情况下，第一半导体芯片120以面朝上的方式设置，而不是如在根据上述示例的第一半导体封装件100A中那样以面朝下的方式设置。因此，第一连接结构140和第一钝化层150设置在第一半导体封装件100C的上侧，而不是设置在其下侧。第一连接结构140的第一重新分布层142的至少一部分可通过形成在第一钝化层150中的开口而暴露。第二半导体封装件200可设置在第一连接结构140上，并且可通过第二电连接金属270电连接到第一连接结构140的第一重新分布层142。背侧布线层132、背侧过孔133和覆盖层180设置在第一半导体封装件100C的下侧，而不是设置在其上侧。第一凸块下金属160形成在在覆盖层180中形成的开口中以连接到暴露的背侧布线层132。第一电连接金属170形成在覆盖层180的下侧，以通过第一凸块下金属160电连接到暴露的背侧布线层132。利用这样的结构，上述第一半导体芯片120和第二半导体芯片220之间的电连接路径显著减小，这促进了性能改善。
其他细节与参照根据示例的第一半导体封装件100A描述的其他细节基本相同，并且将省略其详细描述。
图14是示意性地示出应用于图9的层叠封装件的第一半导体封装件的另一示例的截面图。
参照图14，在根据另一示例的第一半导体封装件100D的情况下，第一半导体芯片120以面朝上的方式设置，而不是如在根据上述示例的第一半导体封装件100B中那样以面朝下的方式设置。因此，第一连接结构140和第一钝化层150设置在第一半导体封装件100D的上侧，而不是设置在其下侧。背侧布线层132、背侧过孔133和覆盖层180设置在第一半导体封装件100D的下侧，而不是设置在其上侧。第一凸块下金属160形成在在覆盖层180中形成的开口中以连接到暴露的背侧布线层132。第一电连接金属170形成在覆盖层180的下侧，以通过第一凸块下金属160电连接到暴露的背侧布线层132。利用这种结构，上述第一半导体芯片120和第二半导体芯片220之间的电连接路径显著减小，这促进了性能改善。
其他细节与参照根据示例的第一半导体封装件100A和根据另一示例的
第一半导体封装件100B描述的其他细节基本相同，因此，将省略详细描述。
图15是示意性地示出应用于图9的层叠封装件的第二半导体封装件的示例的截面图。
参照图15，根据示例的第二半导体封装件200A包括：第二半导体芯片220，具有第二连接焊盘222；第二包封剂230，覆盖第二半导体芯片220的至少一部分；第二连接结构240，设置在第二半导体芯片220的下方并包括电连接到第二连接焊盘222的一个或更多个第二重新分布层242；第二钝化层250，设置在第二连接结构240的下方并具有使一个或更多个第二重新分布层242的至少一部分暴露的开口；第二凸块下金属260，设置在第二钝化层250的开口中并电连接到暴露的第二重新分布层242；以及第二电连接金属270，设置在第二钝化层250的下侧上并通过第二凸块下金属260电连接到暴露的第二重新分布层242。
第二半导体芯片220可以是数百至数百万的器件集成在单个芯片中的集成电路(IC)。在这种情况下，构成第二半导体芯片220的集成电路可包括如上所述的图像信号处理器。第二半导体芯片220可以是处于没有形成单独的凸块或布线层的裸态的集成电路，但是其实施例不限于此。例如，根据需要，第二半导体芯片220可以是封装型集成电路。集成电路可在有效晶圆的基础上形成。在这种情况下，硅(Si)、锗(Ge)、砷化镓(GaAs)等可用作第二半导体芯片220的主体221的基体材料。主体221可具有各种电路。提供第二连接焊盘222以将第二半导体芯片220电连接到其他组件。作为第二连接焊盘222的材料，可使用诸如铜(Cu)、铝(Al)等的金属材料而没有任何特别限制。钝化膜223可形成在主体221上以使第二连接焊盘222暴露。钝化膜223可以是氧化物膜或氮化物膜，或者可以是氧化物膜和氮化物膜的双层膜。此外，在这种情况下，绝缘膜(未示出)等还可设置在所需位置上。另一方面，第二半导体芯片220的其上设置有第二连接焊盘222的表面是有效表面，与有效表面背对的表面(其背表面)成为无效表面。在一些情况下，连接焊盘可设置在背表面上，使得两个表面可以是有效表面。在示例中，在钝化膜223形成在第二半导体芯片220的有效表面上的情况下，第二半导体芯片220的有效表面的位置关系基于钝化膜223的最下面的表面来确定。
第二包封剂230设置在第二连接结构240上并覆盖第二半导体芯片220的至少一部分。第二包封剂230包括绝缘材料。作为第二包封剂230的绝缘材料，可使用非感光介电材料，详细地，可使用包括无机填料和绝缘树脂的非感光介电材料。例如，可使用诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂，或者诸如无机填料的增强材料包括在热固性树脂或热塑性树脂中的树脂，详细地，可使用ABF或EMC。根据需要，也可使用诸如热固性树脂或热塑性树脂的绝缘树脂浸渍有无机填料和/或诸如玻璃纤维的芯材料的材料。因此，可减少诸如空隙和起伏的问题，并且也可有利于翘曲控制。根据需要也可使用PIE。
第二连接结构240可将第二半导体芯片220的第二连接焊盘222重新分布。具有各种功能的第二连接焊盘(例如，第二半导体芯片220的数十到数百个第二连接焊盘222)可通过第二连接结构240重新分布，并且可根据其功能通过第二电连接金属270物理连接和/或电连接到外部。第二连接结构240包括：绝缘层241；第二重新分布层242，设置在绝缘层241的下表面上；以及第二连接过孔243，在贯穿绝缘层241的同时连接到第二重新分布层242。绝缘层241、第二重新分布层242和第二连接过孔243的数量可比附图中所示出的数量更多或更少。例如，层数可根据设计而改变。
可使用绝缘材料作为绝缘层241的材料。在这种情况下，感光介电(PID)材料可用作绝缘材料。在这种情况下，可通过光过孔引入精细的节距，这在精细电路和高密度设计的方面是有利的，使得第二半导体芯片220的数十至数百万个第二连接焊盘222可显著地有效重新分布。绝缘层241的边界可以是明显的或者它们之间的边界可以是不清楚的。
第二重新分布层242可将第二半导体芯片220的第二连接焊盘222重新分布以将重新分布的第二连接焊盘电连接到第二电连接金属270。第二重新分布层242也可使用金属材料(诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金)形成。第二重新分布层242也可根据设计执行各种功能，例如，可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。接地(GND)图案和电力(PWR)图案可以是相同的图案。此外，第二重新分布层242可包括各种类型的过孔焊盘、电连接金属焊盘等。第二重新分布层242可通过镀覆工艺形成，并且可包括种子层和导体层。
第二连接过孔243将形成在不同层中的第二重新分布层242电连接，并将第二半导体芯片220的第二连接焊盘222电连接到第二重新分布层242。当第二半导体芯片220是裸芯片时，第二连接过孔243可与第二连接焊盘222物理接触。第二连接过孔243可使用金属材料(诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金)形成。第二连接过孔243可包括信号过孔、电力过孔、接地过孔等。电力过孔和接地过孔可以是相同的过孔。第二连接过孔243也可以是利用金属材料填充的填充型过孔，或者可以是金属材料沿着通路孔的壁表面形成的共形型过孔。此外，第二连接过孔243可具有锥形形状。第二连接过孔243也可通过镀覆工艺形成，并且可包括种子层和导体层。
第二钝化层250是用于保护第二连接结构240免受外部的物理损坏和/或化学损坏等的附加结构。第二钝化层250可包括热固性树脂。例如，第二钝化层250可以是ABF，但不限于此。第二钝化层250具有使第二重新分布层242之中的最下面的第二重新分布层242的至少一部分暴露的开口。开口可以是数十至数万个开口，并且也可更多或更少。每个开口可包括多个孔。诸如电容器的表面安装组件可设置在第二钝化层250的下表面上，以电连接到第二重新分布层242从而电连接到第二半导体芯片220。
第二凸块下金属260也是附加配置，以改善第二电连接金属270的连接可靠性，结果，可改善第二半导体封装件200A的板级可靠性。第二凸块下金属260可设置为数十至数百万个凸块下金属，并且可更多或更少。每个第二凸块下金属260可形成在第二钝化层250的开口中以电连接到暴露的最下面的第二重新分布层242。第二凸块下金属260可使用金属通过已知的金属化方法形成，但是其形成方法不限于此。
第二电连接金属270也是用于将第二半导体封装件200A物理连接和/或电连接到上述的第一半导体封装件100、100A、100B、100C或100D的另外配置的结构。第二电连接金属270可设置在第二钝化层250的下侧上，并且可分别电连接到第二凸块下金属260。第二电连接金属270可分别包括低熔点金属，例如，锡(Sn)或包含锡(Sn)的合金。详细地，第二电连接金属270可利用焊料等形成，但是其材料仅是示例，并且因此没有特别限制。
第二电连接金属270可以是连接焊盘、焊球、引脚等。第二电连接金属270可利用多层或单层形成，并且举例来说，当第二电连接金属270利用多层形成时第二电连接金属270可包括铜柱和焊料，当第二电连接金属270利用单层形成时第二电连接金属270可包括锡-银焊料或铜，但是其示例实施例不限于此。第二电连接金属270的数量、间距、布置类型等没有特别限制，并且可由本领域技术人员根据设计规范进行充分修改。例如，根据第二连接焊盘222的数量，第二电连接金属270的数量可从数十到数百万，并且可更多或更少。
第二电连接金属270中的至少一个设置在扇出区域中。扇出区域指设置有第二半导体芯片220的区域之外的区域。扇出型封装件比扇入型封装件更可靠，允许大量的I/O端子并且促进3D互连。与球栅阵列(BGA)封装件、栅格阵列(LGA)封装件相比，扇出型封装件可具有相对减小的封装件厚度以及优异的价格竞争力。
图16是示意性地示出应用于图9的层叠封装件的第二半导体封装件的另一示例的截面图。
参照图16，在根据另一示例的第二半导体封装件200B中，第二连接结构240具有有机中介层的形式。在这种情况下，可使用表面安装技术(SMT)将第二半导体芯片220设置在第二连接结构240上。例如，利用诸如铜(Cu)的金属的镀覆形成的金属凸块220P可设置在第二半导体芯片220的第二连接焊盘222上，并且金属凸块220P可通过诸如焊膏等的第三电连接金属220B连接到在第二连接结构240的第二重新分布层242的表面上突出的焊盘图案。例如，第二半导体芯片220可与第二连接结构240物理分离。第二半导体芯片220和第二连接结构240之间的间隙用底部填充树脂220S填充，以这种方式使得第三电连接金属220B等可嵌入底部填充树脂220S中，从而更牢固地固定第二半导体芯片220。
其他细节与参照根据示例的第二半导体封装件200A描述的其他细节基本相同，并且将省略其详细描述。
图17是示意性的示出封装件连接系统的示例的截面图。
参照图17，根据示例的封装件连接系统500包括：印刷电路板400；层叠封装件300A，设置在印刷电路板400上；存储器封装件310，设置在印刷电路板400上并具有存储器功能；以及图像传感器封装件320，电连接到印刷电路板。
层叠封装件300A具有根据上述示例的第一半导体封装件100A和根据上述示例的第二半导体封装件200A的堆叠结构。例如，层叠封装件包括第一半导体封装件和第二半导体封装件，第一半导体封装件包括第一半导体芯片，第二半导体封装件设置在第一半导体封装件上并包括电连接到第一半导体芯片的第二半导体芯片。第一半导体芯片包括应用处理器(AP)，应用处理器(AP)包括第一图像信号处理器(ISP)。第二半导体芯片包括与第一图像信号处理器(ISP)有区别的一个或更多个第二图像信号处理器(ISP)。
封装件连接系统500的示例不限于此。例如，根据上述另一示例的第一半导体封装件100B、100C或100D以及根据上述另一示例的第二半导体封装件200B也可以以各种组合堆叠，它们可应用于根据示例的封装件连接系统500。
应用处理器(AP)除包括第一图像信号处理器(ISP)之外还可包括一个或更多个配置。例如，应用处理器(AP)还可包括中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)、神经处理单元(NPU)、存储器单元以及通用输入/输出单元中的一个或更多个。在这种情况下，可形成每个配置构成单个系统的片上系统(SoC)。应用处理器(AP)的全部或一部分配置可连接到其他配置。
第一图像信号处理器(ISP)和第二图像信号处理器(ISP)中的每个可包括图像接收单元、图像处理单元和图像发送单元，并且可接收和处理从图像传感器、相机模块等的配置输出的图像数据，并且可将处理后的图像数据输出到应用处理器(AP)中的配置或应用处理器(AP)外部的配置，诸如存储器封装件310等。图像处理单元可校正例如接收到的图像数据的抖动并且可调整白平衡。
应用处理器(AP)还可通过总线结构连接到其他配置。此外，应用处理器(AP)可具有用于有效地与总线结构连接的接口。此外，第一图像信号处理器(ISP)和第二图像信号处理器(ISP)可共用应用处理器(AP)的接口。例如，应用处理器(AP)还可包括存储器接口，并且存储器接口可通过总线结构连接到存储器封装件310。在这种情况下，第一图像信号处理器(ISP)和第二图像信号处理器(ISP)中的每个电连接到应用处理器(AP)的存储器接口，并且存储器接口可通过总线结构连接到存储器封装件310。
存储器封装件310可以是但不限于包括动态随机存取存储器(DRAM)、闪存和控制器(CTR)的嵌入式多芯片封装件(eMCP)。存储器封装件310可存储通过应用处理器(AP)从第一图像信号处理器(ISP)和第二图像信号处理器(ISP)输出的图像。
印刷电路板400可电连接到包括图像传感器的图像传感器封装件320。在这种情况下，第一半导体封装件100A的第一图像信号处理器(ISP)和第二半导体封装件200A的第二图像信号处理器(ISP)可分别通过印刷电路板400电连接到图像传感器封装件320。因此，通过相机模块成像的图像的原始数据通过图像传感器和印刷电路板400被发送到第一图像信号处理器(ISP)和第二图像信号处理器(ISP)。印刷电路板400可以是柔性印刷电路板(FPCB)，在这种情况下，图像传感器封装件320可通过FPCB连接器电连接到印刷电路板400。图像传感器可以是互补金属氧化物半导体(CMOS)图像传感器，但不限于此。
另外，近来的移动装置已采用嵌入应用处理器(AP)中的图像信号处理器(ISP)。在这种情况下，相机模块的性能受到嵌入在应用处理器(AP)中的图像信号处理器(ISP)的限制。此外，就良率和成本而言，难以在应用处理器(AP)中嵌入高端图像信号处理器(ISP)。然而，近来，随着最近的包括两个或更多个相机模块(诸如四后置相机、双前置相机等)的移动装置的发布，已需要增加图像信号处理器(ISP)的数量。然而，在应用处理器(AP)中另外配置图像信号处理器(ISP)的情况下，随着应用处理器(AP)的尺寸增加，可能无法实现半导体封装件的小型化和纤薄化。此外，随着附加图像信号处理器(ISP)的引入，应用处理器(AP)的设计负担加重、成本增加和良率降低可能成为问题。
如在根据示例的层叠封装件300中，当第二图像信号处理器(ISP)与包括在现有的第一半导体封装件100的应用处理器(AP)中的第一图像信号处理器(ISP)分开地另外配置在要与其连接的第二半导体封装件200中时，可通过增加图像信号处理器(ISP)的数量来增强相机功能。在包括两个或更多个相机模块或者两个或更多个图像传感器封装件320(例如四后置相机、双前置相机等)的情况下，通过一个相机模块/一个图像传感器封装件320成像的图像的原始数据通过印刷电路板400发送到第一图像信号处理器(ISP)和第二图像信号处理器(ISP)，并且通过另一相机模块/另一图像传感器封装件320成像的图像的原始数据通过印刷电路板400发送到第一图像信号处理器(ISP)和第二图像信号处理器(ISP)。包括在第一半导体封装件100中的应用处理器(AP)中的第一图像信号处理器(ISP)和第二半导体封装件200中的第二图像信号处理器(ISP)可同时处理原始数据。
此外，由于另外引入的第二图像信号处理器(ISP)未嵌入第一半导体封装件100的应用处理器(AP)中，而是应用于另外引入的第二半导体封装件200，因此可保持第一半导体封装件100的尺寸。此外，可防止在应用处理器(AP)中设置附加的图像信号处理器(ISP)的情况下可能发生的诸如设计负担加重、成本增加、良率降低等的问题。
此外，当第一图像信号处理器(ISP)和第二图像信号处理器(ISP)共用应用处理器(AP)的接口时，可显著减少延迟时间。
在本发明构思中，为了方便，下侧、下部、下表面等指相对于附图的截面的向下方向，并且上侧、上部和上表面用于指相反的方向。然而，应注意，这是为了便于解释的缘故而限定的方向，并且权利要求的权利范围不受这种方向的描述的特别限制。
在本发明构思中，连接的含义不仅包括直接连接，也包括间接连接。此外，术语“电连接”表示包括物理连接和非物理连接两者的概念。此外，“第一”和“第二”的表述用于将一个组件与另一组件区分开，并且不限制组件的顺序和/或重要性等。在一些情况下，在不脱离权利的范围的情况下，第一组件可被称为第二组件，并且类似地，第二组件也可被称为第一组件。
在本发明构思中使用的表述“示例”并不意味着相同的实施例，而是用于强调和解释不同的独特特征。然而，上述示例不排除与其他示例的特征进行组合来实现。例如，尽管具体示例中的描述没有在另一示例中进行描述，但是除非用其他示例另外描述或与其他示例矛盾，否则可将其理解为与另一示例相关的解释。
如上所述，根据示例，通过引入附加的图像信号处理器(ISP)以及嵌入应用处理器(AP)中的图像信号处理器(ISP)可使相机模块的功能多样化。此外，可防止在附加的图像信号处理器(ISP)设置在应用处理器(AP)中的情况下可能出现的诸如半导体封装件的尺寸增加、设计负担加重、成本增加、良率降低等问题。
本发明构思中使用的术语仅用于说明示例并且不意在限制本发明构思。除非上下文另有明确规定，否则单数表述包括复数表述。

Claims (18)

1.一种层叠封装件，所述层叠封装件包括：
第一半导体封装件，包括第一半导体芯片；以及
第二半导体封装件，设置在所述第一半导体封装件上并包括电连接到所述第一半导体芯片的第二半导体芯片，
其中，所述第一半导体芯片包括应用处理器，所述应用处理器包括第一图像信号处理器，并且
所述第二半导体芯片包括第二图像信号处理器。
2.如权利要求1所述的层叠封装件，其中，所述应用处理器还包括中央处理单元、图形处理单元、数字信号处理器、神经处理单元、存储器单元以及输入/输出单元中的至少一个。
3.如权利要求1所述的层叠封装件，其中，所述应用处理器还包括存储器接口，
其中，所述存储器接口电连接到所述第一图像信号处理器和所述第二图像信号处理器。
4.如权利要求3所述的层叠封装件，其中，所述第一图像信号处理器和所述第二图像信号处理器共用所述应用处理器的所述存储器接口。
5.如权利要求1所述的层叠封装件，其中，所述第一半导体封装件包括：框架，具有贯穿部并且包括一个或更多个布线层；所述第一半导体芯片，设置在所述贯穿部中并且具有第一连接焊盘；第一包封剂，覆盖所述框架和所述第一半导体芯片中的每个的至少一部分；以及第一连接结构，设置在所述框架和所述第一半导体芯片上并且包括一个或更多个第一重新分布层，
其中，所述框架的所述布线层通过所述第一连接结构的所述第一重新分布层电连接到所述第一连接焊盘。
6.如权利要求5所述的层叠封装件，其中，所述第一半导体封装件还包括：背侧布线层，设置在所述第一包封剂的与所述第一包封剂的设置有所述第一连接结构的一侧背对的一侧上；以及背侧过孔，穿过所述第一包封剂并将所述背侧布线层和所述框架的所述布线层电连接，
所述第二半导体封装件设置在所述背侧布线层上，并通过电连接金属电连接到所述背侧布线层，并且
所述第一半导体芯片以面朝下的方式设置，其中，所述第一半导体芯片的设置有所述第一连接焊盘的表面面对所述第一连接结构。
7.如权利要求5所述的层叠封装件，其中，所述第一半导体封装件还包括：背侧布线层，设置在所述第一包封剂的与所述第一包封剂的设置有所述第一连接结构的一侧背对的一侧上；以及背侧过孔，穿过所述第一包封剂并将所述背侧布线层和所述框架的所述布线层电连接，
所述第二半导体封装件设置在所述第一连接结构上，并通过电连接金属电连接到所述第一连接结构的所述第一重新分布层，并且
所述第一半导体芯片以面朝上的方式设置，其中，所述第一半导体芯片的设置有所述第一连接焊盘的表面面对所述第一连接结构。
8.如权利要求5所述的层叠封装件，其中，所述框架包括：第一绝缘层；第一布线层，与所述第一连接结构接触并嵌入所述第一绝缘层中；第二布线层，设置在所述第一绝缘层的与所述第一绝缘层的嵌入有所述第一布线层的一侧背对的一侧上；第二绝缘层，设置在所述第一绝缘层的与所述第一绝缘层的嵌入有所述第一布线层的一侧背对的一侧上，并覆盖所述第二布线层的至少一部分；以及第三布线层，设置在所述第二绝缘层的与所述第二绝缘层的嵌入有所述第二布线层的一侧背对的一侧上，
其中，所述第一绝缘层的与所述第一连接结构接触的表面与所述第一布线层的与所述第一连接结构接触的表面具有台阶差。
9.如权利要求5所述的层叠封装件，其中，所述框架包括：第一绝缘层；第一布线层和第二布线层，分别设置在所述第一绝缘层的两个表面上；以及第二绝缘层和第三绝缘层，分别设置在所述第一绝缘层的两个表面上并分别覆盖所述第一布线层的至少一部分和所述第二布线层的至少一部分；第三布线层，设置在所述第二绝缘层的与所述第二绝缘层的嵌入有所述第一布线层的一侧背对的一侧上；以及第四布线层，设置在所述第三绝缘层的与所述第三绝缘层的嵌入有所述第二布线层的一侧背对的一侧上，
其中，所述第一绝缘层的厚度大于所述第二绝缘层和所述第三绝缘层中每个的厚度。
10.如权利要求1所述的层叠封装件，其中，所述第二半导体封装件包括：第二连接结构，包括一个或更多个第二重新分布层；所述第二半导体芯片，设置在所述第二连接结构上并包括电连接到所述第二重新分布层的第二连接焊盘；以及第二包封剂，设置在所述第二连接结构上并覆盖所述第二半导体芯片的至少一部分。
11.一种封装件连接系统，所述封装件连接系统包括：
印刷电路板；
层叠封装件，设置在所述印刷电路板上；以及
图像传感器封装件，通过所述印刷电路板与所述层叠封装件电连接，
其中，所述层叠封装件包括：第一半导体封装件，包括第一半导体芯片；以及第二半导体封装件，设置在所述第一半导体封装件上并包括电连接到所述第一半导体芯片的第二半导体芯片，
其中，所述第一半导体芯片包括应用处理器，所述应用处理器包括第一图像信号处理器，并且所述第二半导体芯片包括第二图像信号处理器。
12.如权利要求11所述的封装件连接系统，其中，所述应用处理器还包括中央处理单元、图形处理单元、数字信号处理器、神经处理单元、存储器单元以及输入/输出单元中的至少一个。
13.如权利要求11所述的封装件连接系统，所述封装件连接系统还包括设置在所述印刷电路板上的存储器封装件。
14.如权利要求13所述的封装件连接系统，其中，所述应用处理器还包括电连接到所述存储器封装件的存储器接口，
其中，所述存储器接口电连接到所述第一图像信号处理器和所述第二图像信号处理器。
15.如权利要求14所述的封装件连接系统，其中，所述第一图像信号处理器和所述存储器封装件通过所述应用处理器的所述存储器接口彼此连接，并且
所述第二图像信号处理器和所述存储器封装件通过所述应用处理器的所述存储器接口彼此连接。
16.如权利要求13所述的封装件连接系统，其中，所述存储器封装件包括动态随机存取存储器、闪存和控制器。
17.如权利要求11所述的封装件连接系统，其中，所述印刷电路板包括柔性印刷电路板，并且
所述图像传感器封装件通过柔性印刷电路板连接器电连接到所述印刷电路板。
18.如权利要求11所述的封装件连接系统，所述封装件连接系统还包括另一图像传感器封装件，所述另一图像传感器封装件通过所述印刷电路板电连接到所述层叠封装件，
其中，所述第一图像信号处理器被配置为处理来自所述图像传感器封装件和来自所述另一图像传感器封装件的图像数据，并且
所述第二图像信号处理器被配置为处理来自所述图像传感器封装件和来自所述另一图像传感器封装件的图像数据。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10698156B2 (en) 2017-04-27 2020-06-30 The Research Foundation For The State University Of New York Wafer scale bonded active photonics interposer
CN113139277A (zh) * 2021-03-30 2021-07-20 深圳佰维存储科技股份有限公司 封装结构散热优化方法、装置、可读存储介质及电子设备
US11626359B2 (en) * 2021-04-27 2023-04-11 Qualcomm Incorporated Three-dimensional integrated circuit (3D IC) power distribution network (PDN) capacitor integration

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110006482A (ko) * 2009-07-14 2011-01-20 삼성전자주식회사 메모리 링크 아키텍쳐를 갖는 멀티 프로세서 시스템에 적합한 멀티 칩 패키지 구조
US20110147908A1 (en) * 2009-12-17 2011-06-23 Peng Sun Module for Use in a Multi Package Assembly and a Method of Making the Module and the Multi Package Assembly
KR102128468B1 (ko) 2014-02-19 2020-06-30 삼성전자주식회사 복수의 이미지 신호 프로세서들을 포함하는 이미지 처리 장치 및 이미지 처리 방법
US10199337B2 (en) 2015-05-11 2019-02-05 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
KR20160132751A (ko) 2015-05-11 2016-11-21 삼성전기주식회사 전자부품 패키지 및 그 제조방법
US10672744B2 (en) * 2016-10-07 2020-06-02 Xcelsis Corporation 3D compute circuit with high density Z-axis interconnects
US20190006339A1 (en) * 2017-06-28 2019-01-03 Asm Technology Singapore Pte Ltd Three-dimensional integrated fan-out wafer level package

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