CN111276464A - 半导体封装件 - Google Patents

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Abstract

本发明提供一种半导体封装件，所述半导体封装件包括：框架，具有开口并且包括布线层和一个或更多个连接过孔；半导体芯片，设置在所述开口中并具有有效表面以及与所述有效表面相对的无效表面，所述有效表面上设置有连接焊盘；包封剂，覆盖所述框架和所述半导体芯片并填充所述开口；连接结构，设置在所述框架和所述半导体芯片的所述有效表面上，并且包括电连接到所述连接焊盘和所述布线层的一个或更多个重新分布层；一个或更多个无源组件，设置在所述连接结构上；模制材料，覆盖所述无源组件中的每个；以及金属层，覆盖所述框架、所述连接结构和所述模制材料中的每个的外表面。所述金属层连接到包括在所述框架的所述布线层中的接地图案。

Description

半导体封装件
本申请要求于2018年12月4日在韩国知识产权局提交的第10-2018-0154750号韩国专利申请的优先权的权益，所述韩国专利申请的公开内容通过引用被全部包含于此。
技术领域
本公开涉及一种半导体封装件，更具体地，涉及一种扇出型半导体封装件。
背景技术
半导体封装件已经被不断地要求在形状方面变薄且在重量方面减轻，并且在功能方面已经需要被实现为需要复杂化和多功能性的系统级封装(SiP)形式。为此，对在单个封装件中安装多个芯片和组件的技术的兴趣已经不断增加。
另一方面，安装多个组件的现有技术的示例可包括板上芯片(COB)技术。COB是一种使用表面贴装技术(SMT)将各个无源组件和半导体封装件安装在印刷电路板上的方法。然而，组件之间的电磁干扰(EMI)大，并且电磁波会辐射到不存在金属层的区域。
发明内容
本公开的一方面可提供一种半导体封装件，在半导体封装件中，改善了工艺可靠性和电磁干扰(EMI)阻挡性能。
根据本公开的一方面，一种半导体封装件可包括：框架，具有通孔并且包括多个布线层和一个或更多个连接过孔，所述一个或更多个连接过孔将所述多个布线层彼此电连接；半导体芯片，设置在所述通孔中并具有有效表面以及与所述有效表面相对的无效表面，所述有效表面上设置有连接焊盘；包封剂，覆盖所述框架和所述半导体芯片中的每个的至少部分并填充所述通孔的至少部分；连接结构，设置在所述框架和所述半导体芯片的所述有效表面上，所述连接结构具有面对所述框架的第一表面和与所述第一表面相对的第二表面，并且所述连接结构包括电连接到所述连接焊盘和所述布线层的一个或更多个重新分布层；一个或更多个无源组件，设置在所述连接结构的所述第二表面上并且电连接到所述重新分布层；模制材料，设置在所述连接结构的所述第二表面上并且覆盖所述无源组件中的每个的至少部分；以及金属层，覆盖所述框架、所述连接结构和所述模制材料中的每个的外表面的至少部分，其中，所述金属层连接到包括在所述框架的所述多个布线层中的至少一个布线层中的接地图案。
根据本公开的另一方面，一种半导体封装件可包括：框架，具有通孔并包括一个或更多个布线层；半导体芯片，设置在所述通孔中并具有有效表面和与所述有效表面相对的无效表面，所述有效表面上设置有连接焊盘；包封剂，覆盖所述框架和所述半导体芯片中的每个的至少部分并填充所述通孔的至少部分；连接结构，设置在所述框架和所述半导体芯片的所述有效表面上，并包括电连接到所述布线层的一个或更多个重新分布层；一个或更多个无源组件，设置在所述连接结构上并电连接到所述重新分布层；模制材料，覆盖所述连接结构和所述无源组件中的每个的至少部分；金属层，覆盖所述框架、所述连接结构和所述模制材料中的每个的外表面的至少部分；以及多个金属图案层，每个金属图案层包括沿所述框架和所述连接结构中的任意一者的轮廓间隔设置的多个金属图案，其中，包括在所述多个金属图案层之中的设置在不同高度上的金属图案层中的所述多个金属图案被设置为在堆叠方向上彼此不对齐。
根据本公开的另一方面，一种半导体封装件可包括：框架，具有开口并包括一个或更多个布线层；半导体芯片，设置在所述开口中并具有有效表面和与所述有效表面相对的无效表面，所述有效表面上设置有连接焊盘；包封剂，覆盖所述半导体芯片的一部分并填充所述开口的一部分；连接结构，设置在所述框架和所述半导体芯片的所述有效表面上，并包括电连接到所述连接焊盘和所述一个或更多个布线层的一个或更多个重新分布层；金属层，覆盖所述框架和所述连接结构中的每个的外表面的至少部分；第一金属图案，在所述金属层与所述一个或更多个布线层以及所述一个或更多个重新分布层中的一者的第一接地图案之间延伸，所述第一金属图案通过所述第一金属图案之间的第一绝缘图案彼此分开；以及第二金属图案，在所述一个或更多个布线层以及所述一个或更多个重新分布层中的另一者的第二接地图案与所述金属层之间延伸，所述第二金属图案通过所述第二金属图案之间的第二绝缘图案彼此分开。所述第一金属图案和所述第二金属图案在平面图中沿所述连接结构和所述半导体芯片的堆叠方向交错。
附图说明
通过下面结合附图进行的详细描述，本公开的以上和其它方面、特征和优点将被更清楚地理解，在附图中：
图1是示出电子装置系统的示例的示意性框图；
图2是示出电子装置的示例的示意性透视图；
图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的状态的示意性截面图；
图4是示出扇入型半导体封装件的封装工艺的示意性截面图；
图5是示出扇入型半导体封装件安装在中介基板上并且最终安装在电子装置的主板上的情况的示意性截面图；
图6是示出扇入型半导体封装件嵌入在中介基板中并且最终安装在电子装置的主板上的情况的示意性截面图；
图7是示出扇出型半导体封装件的示意性截面图；
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图；
图9是示出根据本公开中的示例性实施例的半导体封装件的示意性截面图；
图10是图9的半导体封装件的区域“A”的放大截面图；
图11A和图11B是示出图10的金属图案层的示意性平面图；
图11C是示出图11A和图11B的金属图案层的示意性叠加平面图；
图12是示出根据本公开中的另一示例性实施例的半导体封装件的示意性截面图；
图13是图12的半导体封装件的区域“B”的放大截面图；
图14A和图14B是示出图13的金属图案层的示意性平面图；
图14C是示出图14A和图14B的金属图案层的示意性叠加平面图；
图15是示出根据本公开中的另一示例性实施例的半导体封装件的示意性截面图；以及
图16是示出根据本公开中的另一示例性实施例的半导体封装件的示意性截面图。
具体实施方式
在下文中，将参照附图描述本公开中的示例性实施例。在附图中，为了清楚起见，可夸大或缩小组件的形状、尺寸等。
在此，与附图的截面相关的下侧、下部、下表面等用于表示朝向扇出型半导体封装件的安装表面的方向，而上侧、上部、上表面等用于表示与该方向相反的方向。然而，这些方向是为便于解释而定义的，并且权利要求不受如上所述定义的方向特别限制。
在说明书中，组件与另一组件的“连接”的含义在概念上包括两个组件之间的通过粘合层的间接连接以及直接连接。此外，“电连接”在概念上包括物理连接和物理断开。可理解的是，当元件使用诸如“第一”和“第二”的术语来指代时，所述元件不会由此受到限制。它们可仅用于将元件与其它元件区分开的目的，并且可不限制元件的顺序或重要性。在一些情况下，在不脱离在此阐述的权利要求的范围的情况下，第一元件可被称为第二元件。类似地，第二元件也可被称为第一元件。
在此使用的术语“示例性实施例”不是指相同的示例性实施例，并且被提供用于强调与另一示例性实施例的特定特征或特性不同的特定特征或特性。然而，在此提供的示例性实施例被认为能够通过彼此全部或部分地组合来实现。例如，除非在其中提供相反或矛盾的描述，否则在特定示例性实施例中描述的一个元件，即使其未在另一示例性实施例中描述，也可被理解为与另一示例性实施例相关的描述。
在此使用的术语仅用于描述示例性实施例而不是限制本公开。在这种情况下，除非在上下文中另有说明，否则单数形式包括复数形式。
电子装置
图1是示出电子装置系统的示例的示意性框图。
参照图1，电子装置1000可将主板1010容纳在其中。主板1010可包括物理连接或者电连接到其的芯片相关组件1020、网络相关组件1030、其它组件1040等。这些组件可通过各种信号线1090连接到以下将描述的其它组件。
芯片相关组件1020可包括：存储芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等；以及逻辑芯片，诸如模拟数字转换器(ADC)、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，而是还可包括其它类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。
网络相关组件1030可包括被指定为根据诸如以下协议操作的组件：无线保真(Wi-Fi)(电工电子工程师协会(IEEE)802.11族等)、全球微波接入互操作性(WiMAX)(IEEE802.16族等)、IEEE 802.20、长期演进(LTE)、演进数据最优化(Ev-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+(HSDPA+)、高速上行链路分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通信系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、蓝牙、3G协议、4G协议和5G协议以及在上述协议之后指定的任意其它无线协议和有线协议。然而，网络相关组件1030不限于此，而是还可包括被指定为根据多种其它无线标准或协议或者有线标准或协议操作的组件。此外，网络相关组件1030可与上述芯片相关组件1020一起彼此组合。
其它组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其它组件1040不限于此，而是还可包括用于各种其它目的的无源组件等。此外，其它组件1040可与上述芯片相关组件1020或网络相关组件1030一起彼此组合。
根据电子装置1000的类型，电子装置1000可包括可物理连接或电连接到主板1010或者可不物理连接和/或电连接到主板1010的其它组件。这些其它组件可包括例如相机1050、天线1060、显示器1070、电池1080、音频编解码器(未示出)、视频编解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如，硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字通用光盘(DVD)驱动器(未示出)等。然而，这些其它组件不限于此，而是还可根据电子装置1000的类型等而包括用于各种目的的其它组件。
电子装置1000可以是智能电话、个人数字助理(PDA)、数字摄像机、数码相机、网络系统、计算机、监视器、平板PC、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，而可以是处理数据的任意其它电子装置。
图2是示出电子装置的示例的示意性透视图。
参照图2，半导体封装件可在如上所述的各种电子装置1000中用于各种目的。例如，印刷电路板1110可容纳在智能电话1100的主体1101中，并且各种电子组件1120可物理连接或者电连接到印刷电路板1110。另外，可物理连接或电连接到印刷电路板1110或者可不物理连接或电连接到印刷电路板1110的其它组件(诸如，相机模块1130)可容纳在主体1101中。电子组件1120中的一些可以是芯片相关组件，例如，半导体封装件1121，但不限于此。电子装置不必然地局限于智能电话1100，而可以是如上所述的其它电子装置。
半导体封装件
通常，半导体芯片中集成了大量的微电子电路。然而，半导体芯片本身可能无法用作成品的半导体产品，并且可能会由于外部的物理冲击或者化学冲击而损坏。因此，半导体芯片本身不被使用，而是被封装并且在封装状态下在电子装置等中使用。
需要半导体封装的原因是：就电连接而言，半导体芯片和电子装置的主板之间的电路宽度存在差异。详细地，半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距非常细小，而在电子装置中使用的主板的组件安装焊盘的尺寸和主板的组件安装焊盘之间的间距显著大于半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距。因此，可能难以将半导体芯片直接安装在主板上，并且需要用于缓解半导体芯片和主板之间的电路宽度的差异的封装技术。
通过封装技术制造的半导体封装件可根据其结构和目的而分为扇入型半导体封装件和扇出型半导体封装件。
在下文中，将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。
扇入型半导体封装件
图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的状态的示意性截面图。
图4是示出扇入型半导体封装件的封装工艺的示意性截面图。
参照图3A至图4，半导体芯片2220可以是例如处于裸态的集成电路(IC)，包括：主体2221，包括硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接焊盘2222，形成在主体2221的一个表面上，并且包括诸如铝(Al)等的导电材料；以及诸如氧化物层、氮化物层等的钝化层2223，形成在主体2221的一个表面上并且覆盖连接焊盘2222的至少部分。在这种情况下，由于连接焊盘2222可能非常小，因此可能难以将集成电路(IC)安装在中等尺寸等级的印刷电路板(PCB)以及电子装置的主板等上。
因此，根据半导体芯片2220的尺寸，可在半导体芯片2220上形成连接结构2240，以使连接焊盘2222重新分布。连接结构2240可通过如下步骤形成：使用诸如感光电介质(PID)的绝缘材料在半导体芯片2220上形成绝缘层2241，形成使连接焊盘2222敞开的通路孔2243h，然后形成布线图案2242和过孔2243。然后，可形成保护连接结构2240的钝化层2250，可形成开口2251，并且可形成凸块下金属层2260等。也就是说，可通过一系列工艺制造包括例如半导体芯片2220、连接结构2240、钝化层2250和凸块下金属层2260的扇入型半导体封装件2200。
如上所述，扇入型半导体封装件可具有半导体芯片的所有的连接焊盘(例如，输入/输出(I/O)端子)设置在半导体芯片的内部的封装件形式，可具有优异的电特性，并且可按照低成本生产。因此，安装在智能电话中的许多元件已经按照扇入型半导体封装件形式来制造。详细地，安装在智能电话中的许多元件已经被开发为在具有紧凑尺寸的同时实现快速的信号传输。
然而，在扇入型半导体封装件中，由于所有的I/O端子需要设置在半导体芯片的内部，因此扇入型半导体封装件具有大的空间局限性。因此，难以将此结构应用于具有大量的I/O端子的半导体芯片或者具有小尺寸的半导体芯片。另外，由于上述缺点，可能无法在电子装置的主板上直接安装和使用扇入型半导体封装件。原因是：即使在半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距通过重新分布工艺被增大的情况下，半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距可能仍不足以将扇入型半导体封装件直接安装在电子装置的主板上。
图5是示出扇入型半导体封装件安装在中介基板上并且最终安装在电子装置的主板上的情况的示意性截面图。
图6是示出扇入型半导体封装件嵌入在中介基板中并且最终安装在电子装置的主板上的情况的示意性截面图。
参照图5，在扇入型半导体封装件2200中，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过中介基板2301再次重新分布，并且在扇入型半导体封装件2200安装在中介基板2301上的状态下，扇入型半导体封装件2200可最终安装在电子装置的主板2500上。在这种情况下，焊球2270等可通过底部填充树脂2280等固定，并且半导体芯片2220的外侧可利用模制材料2290等覆盖。可选地，参照图6，扇入型半导体封装件2200可嵌入在单独的中介基板2302中，在扇入型半导体封装件2200嵌入在中介基板2302中的状态下，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过中介基板2302再次重新分布，并且扇入型半导体封装件2200可最终安装在电子装置的主板2500上。
如上所述，可能难以在电子装置的主板上直接安装和使用扇入型半导体封装件。因此，扇入型半导体封装件可安装在单独的中介基板上然后通过封装工艺安装在电子装置的主板上，或者可在扇入型半导体封装件嵌入在中介基板中的状态下在电子装置的主板上安装和使用扇入型半导体封装件。
扇出型半导体封装件
图7是示出扇出型半导体封装件的示意性截面图。
参照图7，在扇出型半导体封装件2100中，例如，半导体芯片2120的外侧可通过包封剂2130保护，并且半导体芯片2120的连接焊盘2122可通过连接结构2140重新分布到半导体芯片2120的外部。在这种情况下，钝化层2150还可形成在连接结构2140上，并且凸块下金属层2160还可形成在钝化层2150的开口中。焊球2170还可形成在凸块下金属层2160上。半导体芯片2120可以是包括主体2121、连接焊盘2122、钝化层(未示出)等的集成电路(IC)。连接结构2140可包括：绝缘层2141；重新分布层2142，形成在绝缘层2141上；及过孔2143，使连接焊盘2122和重新分布层2142彼此电连接。
如上所述，扇出型半导体封装件可具有半导体芯片的I/O端子通过形成在半导体芯片上的连接结构重新分布并且设置在半导体芯片的外部的形式。如上所述，在扇入型半导体封装件中，半导体芯片的所有的I/O端子需要设置在半导体芯片的内部。因此，当半导体芯片的尺寸减小时，球的尺寸和节距需要减小，使得在扇入型半导体封装件中可能无法使用标准化的球布局。另一方面，如上所述，扇出型半导体封装件具有半导体芯片的I/O端子通过形成在半导体芯片上的连接结构重新分布并且设置在半导体芯片的外部的形式。因此，即使在半导体芯片的尺寸减小的情况下，在扇出型半导体封装件中仍可按照原样使用标准化的球布局，使得扇出型半导体封装件可在不使用单独的印刷电路板的情况下安装在电子装置的主板上，如下所述。
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图。
参照图8，扇出型半导体封装件2100可通过焊球2170等安装在电子装置的主板2500上。也就是说，如上所述，扇出型半导体封装件2100包括连接结构2140，连接结构2140形成在半导体芯片2120上并且能够使连接焊盘2122重新分布到位于半导体芯片2120的尺寸的外部的扇出区域，使得可在扇出型半导体封装件2100中按照原样使用标准化的球布局。结果，扇出型半导体封装件2100可在不使用单独的中介基板等的情况下安装在电子装置的主板2500上。
如上所述，由于扇出型半导体封装件可在不使用单独的中介基板的情况下安装在电子装置的主板上，因此扇出型半导体封装件可按照比使用中介基板的扇入型半导体封装件的厚度低的厚度实现。因此，扇出型半导体封装件可被小型化和纤薄化。另外，扇出型半导体封装件具有优异的热特性和电特性，使得其特别适合于移动产品。因此，扇出型半导体封装件可按照比使用印刷电路板(PCB)的普通的层叠封装(POP)类型的形式更紧凑的形式实现，并且可解决由于翘曲现象的发生而引起的问题。
另一方面，扇出型半导体封装指的是如上所述的用于将半导体芯片安装在电子装置的主板等上并且保护半导体芯片免受外部冲击的影响的封装技术，并且是与诸如中介基板的印刷电路板(PCB)等(具有与扇出型半导体封装件的规格、用途等不同的规格、用途等，并且具有嵌入其中的扇入型半导体封装件)的概念不同的概念。
在下文中，将参照附图详细地描述本公开的各种示例性实施例。
图9是示出根据本公开中的示例性实施例的半导体封装件的示意性截面图，图10是图9的半导体封装件的区域“A”的放大截面图，图11A和图11B是示出图10的金属图案层的示意性平面图，以及图11C是示出图11A和图11B的金属图案层的示意性叠加平面图。
参照图9和图10，根据本公开中的示例性实施例的半导体封装件100A可包括：框架110，具有通孔110H并且包括一个或更多个布线层112；半导体芯片120，设置在通孔110H中并具有其上设置有连接焊盘122的有效表面和与有效表面相对的无效表面；包封剂130，覆盖框架110和半导体芯片120中的每个的至少部分并且填充通孔110H的至少部分；连接结构140，设置在框架110和半导体芯片120的有效表面上，并且包括电连接到连接焊盘122和一个或更多个布线层112的一个或更多个重新分布层142；一个或更多个电子组件150，设置在连接结构140上并且电连接到一个或更多个重新分布层142；模制材料160，设置在连接结构140上并且覆盖一个或更多个电子组件150的至少部分；金属层170，覆盖框架110、连接结构140和模制材料160中的每个的外表面的至少部分；以及多个金属图案层180，均包括沿框架110和连接结构140中的至少一者的轮廓间隔设置的多个金属图案。多个金属图案层180之中的设置在不同高度上的金属图案层180a、180b和180c中包括的多个金属图案可设置为在堆叠方向上彼此不对齐。
在示例性实施例中，公开了包括EMI阻挡结构的半导体封装件，EMI阻挡结构用于解决当为了减少在锯切工艺中半导体封装件的侧壁上的毛刺的产生而没有沿半导体封装件的轮廓形成布线层时，未形成布线层的部分成为安装在半导体封装件中的电子组件中产生的电磁波的辐射路径的问题。
详细地，用于阻挡EMI的金属图案可沿半导体封装件的轮廓形成，并且多个金属图案可间隔地设置，以在锯切工艺中显著减少半导体封装件的侧壁上的毛刺的产生。此外，金属图案可设置为在堆叠方向上与设置在其它高度上的金属图案不对齐，以解决电磁波辐射到金属图案之间的空间的问题。
例如，参照图11A和图11B，根据示例性实施例，随着金属图案层180设置在不同高度上，第一金属图案层180a和第二金属图案层180b可沿框架110的轮廓设置，但是不限于此。此外，为了简要地表示金属图案之间的不对齐布置，在图11A和图11B中仅示出了第一金属图案层180a和第二金属图案层180b，但是金属图案层180可包括第三金属图案层180c，并且可包括更多的金属图案层。进入第一金属图案层180a的第一金属图案180a1、180a2、180a3、180a4和180a5之间的空间(诸如，第一绝缘图案181a)的电磁波E1可向外辐射，并且进入第二金属图案层180b的第二金属图案180b1、180b2、180b3、180b4和180b5之间的空间(诸如，第二绝缘图案181b)的电磁波E2也可向外辐射。具有条形形状的第一金属图案180a1、180a2、180a3、180a4和180a5可在金属层170和布线层112a的接地图案之间延伸，并且第一金属图案180a1、180a2、180a3、180a4和180a5可通过它们之间的第一绝缘图案181a彼此分开。具有条形形状的第二金属图案180b1、180b2、180b3、180b4和180b5可在金属层170和布线层112b的接地图案之间延伸，并且第二金属图案180b1、180b2、180b3、180b4和180b5可通过它们之间的第二绝缘图案181b彼此分开。参照图11C，根据示例性实施例，第一金属图案层180a包括的第一金属图案180a1、180a2、180a3、180a4和180a5和第二金属图案层180b包括的第二金属图案180b1、180b2、180b3、180b4和180b5可设置为彼此不对齐，从而阻挡上述电磁波E1和E2的辐射路径。例如，如图11C所示，第一金属图案180a1、180a2、180a3、180a4和180a5以及第二金属图案180b1、180b2、180b3、180b4和180b5可沿连接结构140和半导体芯片120的堆叠方向在平面图中交错。第一金属图案180a1、180a2、180a3、180a4和180a5可沿堆叠方向在平面图中分别与第二绝缘图案181b部分重叠或完全重叠，并且第二金属图案180b1、180b2、180b3、180b4和180b5可沿堆叠方向在平面图中分别与第一绝缘图案181a部分重叠或完全重叠。因此，可显著减少在锯切工艺中半导体封装件的侧壁上的毛刺的产生，并且可有效地阻挡电磁波的辐射路径。
此外，在示例性实施例中，多个金属图案层180可将布线层112和重新分布层142中的至少一者电连接到金属层170，具体地，可将布线层112和重新分布层142中的至少一者的接地图案电连接到金属层170。因此，可完成包括金属层170、金属图案层180和布线层112或重新分布层142的EMI阻挡结构。
此外，在示例性实施例中，多个金属图案层180可仅包括沿框架110的轮廓设置的多个金属图案，并且多个金属图案可不沿连接结构140的轮廓设置。在这种情况下，可沿连接结构140的轮廓确保没有形成重新分布层142的区域，从而可确保锯切工艺的可靠性。
此外，在多个金属图案层180之中的设置在不同高度上的两个金属图案层180a和180b中的每个中包括的多个金属图案可不在堆叠方向上彼此重叠。在这种情况下，设置在较低高度上的第二金属图案层180b的第二金属图案180b1、180b2、180b3、180b4和180b5可有效地阻挡不连续地形成在第一金属图案层180a中的第一金属图案180a1、180a2、180a3、180a4和180a5之间的空间，并且可显著减小可能对锯切工艺产生影响的沿半导体封装件的轮廓形成的金属图案的区域。例如，当多个金属图案层180包括设置在不同高度上的第一金属图案层180a(包括第一金属图案180a1、180a2、180a3、180a4和180a5)、第二金属图案层180b(包括第二金属图案180b1、180b2、180b3、180b4和180b5)以及第三金属图案层180c(包括第三金属图案(未示出))时，第一金属图案层180a的第一金属图案可不与第二金属图案层180b的第二金属图案在堆叠方向上重叠，第二金属图案层180b的第二金属图案可不与第三金属图案层180c的第三金属图案在堆叠方向上重叠，并且第三金属图案层180c的第三金属图案可不与第一金属图案层180a的第一金属图案在堆叠方向上重叠。
此外，尽管未在图9至图11C中示出，但为了清楚地表示布线层、金属图案层和金属层之间的关系，多个金属图案层180中的每个的厚度(在堆叠方向上)可大于金属层170的厚度。原因是覆盖半导体封装件的外表面的金属层170通过溅射工艺等变薄，而连接到布线层112等的金属图案层180通过镀覆工艺形成。
另一方面，根据本公开中的另一示例性实施例的半导体封装件可包括沿框架110的轮廓间隔设置的一个或更多个金属图案层180，并且每个金属图案层180包括将布线层112电连接到金属层170的多个金属图案。在这种情况下，金属图案层180不是沿连接结构140的轮廓形成的，从而可进一步减少毛刺的产生，并且包括金属层170、金属图案层180和布线层112的EMI阻挡结构可通过将金属图案电连接到布线层来完成。
在下文中，以下将更详细地描述根据示例性实施例的半导体封装件100A中包括的各个组件。
框架110可根据特定材料进一步改善半导体封装件100A的刚性，并且用于确保包封剂130的厚度的均匀性。框架110可具有至少一个通孔110H。通孔110H可穿过框架110，并且半导体芯片120可设置在通孔110H中。半导体芯片120可设置为与通孔110H的壁分开预定距离，并且可由通孔110H的壁围绕。然而，这种形式仅是示例并且可被不同地变型为具有其它形式，并且框架110可根据这种形式执行其它功能。如果需要，可省略框架110，但是在确保本公开中所预期的板级可靠性方面可更有利的是半导体封装件100A包括框架110。
由于框架110可包括大量布线层112a、112b和112c，因此可进一步简化连接结构140。因此，可抑制取决于在形成连接结构140的工艺中发生的缺陷的良率的降低。例如，框架110可包括：第一绝缘层111a，与连接结构140接触；第一布线层112a，与连接结构140接触(例如，部分地接触)并嵌入第一绝缘层111a中；第二布线层112b，设置在第一绝缘层111a的下表面(第一绝缘层111a的与第一绝缘层111a的嵌入有第一布线层112a的一个表面相对的另一个表面)上；第二绝缘层111b，设置在第一绝缘层111a的下表面上并覆盖第二布线层112b；第三布线层112c，设置在第二绝缘层111b的下表面上；第一连接过孔113a，穿过第一绝缘层111a并将第一布线层112a和第二布线层112b彼此连接；以及第二连接过孔113b，穿过第二绝缘层111b并将第二布线层112b和第三布线层112c彼此连接。由于第一布线层112a嵌入在第一绝缘层111a中，因此连接结构140的绝缘层141的绝缘距离可基本恒定。
绝缘层111a和111b中的每个的材料不受特别限制。例如，可使用诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、或包括诸如无机填料(例如，二氧化硅、氧化铝等)的增强材料的树脂(更具体地，ABF(Ajinomoto Build up Film)、FR-4、双马来酰亚胺三嗪(BT)、感光介电(PID)树脂等)。可选地，可使用热固性树脂或热塑性树脂与无机填料一起浸在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的材料(例如，半固化片等)。在这种情况下，可保持半导体封装件100A的优异的刚性，使得框架110可用作一种支撑构件。第一绝缘层111a和第二绝缘层111b可包括相同的绝缘材料，并且第一绝缘层111a和第二绝缘层111b之间的边界可以不明显。然而，第一绝缘层111a和第二绝缘层111b不限于此。
布线层112a、112b和112c可用于使半导体芯片120的连接焊盘122重新分布，并且布线层112a、112b和112c中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。布线层112a、112b和112c可根据相应层的设计执行各种功能。例如，布线层112a、112b和112c可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除接地(GND)图案、电力(PWR)图案等之外的诸如数据信号图案等的各种信号图案。此外，布线层112a、112b和112c可包括过孔焊盘、连接端子焊盘等。作为非限制性示例，布线层112a、112b和112c中的全部可包括接地图案。在这种情况下，可显著减少在连接结构140的重新分布层142上形成的接地图案的数量，并且因此可改善布线设计的自由度。
布线层112a、112b和112c之中的布线层112c的从形成在包封剂130中的开口131暴露的部分上还可形成有表面处理层(未示出)。表面处理层(未示出)不受特别限制，只要其是现有技术中已知的即可，并且可通过例如电解镀金、无电镀金、有机保焊膜(OSP)或无电镀锡、无电镀银、无电镀镍、置换镀金、直接浸金(DIG)镀覆、热风整平(HASL)等形成。框架110的布线层112a、112b和112c的厚度可大于连接结构140的重新分布层142的厚度。原因是框架110可具有与半导体芯片120的厚度类似的厚度，同时连接结构140需要变薄，并且原因是工艺使框架110和连接结构140彼此不同。
连接过孔113a和313b可将形成在不同层上的布线层112a、112b和112c彼此电连接，从而在框架110中形成电路径。连接过孔113a和113b中的每个的材料可以是导电材料。连接过孔113a和113b中的每个可利用导电材料完全填充，或者导电材料可沿连接通路孔中的每个的壁形成。此外，连接过孔113a和113b中的每个可具有现有技术中已知的诸如锥形形状、圆柱形形状等的任意形状。另一方面，当形成用于第一连接过孔113a的孔时，第一布线层112a的焊盘中的一些可用作阻挡件，并且当形成用于第二连接过孔113b的孔时，第二布线层112b的焊盘中的一些可用作阻挡件。因此，可由此在工艺中有利的是，第一连接过孔113a和第二连接过孔113b中的每个具有下表面的宽度大于上表面的宽度的锥形形状。在这种情况下，第一连接过孔113a可与第二布线层112b的一部分一体化，并且第二连接过孔113b可与第三布线层112c的一部分一体化。
半导体芯片120可以是以在单个芯片中集成数百至数百万或更多数量的元件而设置的集成电路(IC)。半导体芯片120可基于有效晶圆形成。在这种情况下，半导体芯片120的主体121的基体材料可以是硅(Si)、锗(Ge)、砷化镓(GaAs)等。各种电路可形成在主体121上。连接焊盘122可将半导体芯片120电连接到其它组件。连接焊盘122中的每个的材料可以是诸如铝(Al)等的导电材料。半导体芯片120的有效表面指的是半导体芯片120的设置有连接焊盘122的表面，并且半导体芯片120的无效表面指的是半导体芯片120的与有效表面相对的表面。如果需要，可在主体121上形成覆盖连接焊盘122的至少部分的钝化层123。钝化层123可以是氧化物层、氮化物层等，或者可以是氧化物层和氮化物层的双层。还可在其它所需位置设置绝缘层(未示出)等。半导体芯片120可以是：存储芯片，诸如易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存等；应用处理器芯片，诸如中央处理器(例如，CPU)、图形处理器(例如，GPU)、数字信号处理器、密码处理器、微处理器、微控制器等；以及逻辑芯片，诸如ADC、ASIC等，但不必局限于此。
包封剂130可填充通孔110H的至少部分并且包封半导体芯片120。包封剂130的包封形式不受特别限制，并且可以是包封剂130围绕半导体芯片120的至少部分的形式。例如，包封剂130可覆盖框架110的至少部分和半导体芯片120的无效表面，并且填充通孔110H的壁和半导体芯片120的侧表面之间的空间的至少部分。另一方面，包封剂130可填充通孔110H，从而用作用于固定半导体芯片120的粘合剂，并且根据特定材料减小半导体芯片120的屈曲。包封剂130可包括绝缘材料。在这种情况下，绝缘材料可以是包括无机填料和绝缘树脂的材料，例如，诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、具有浸在热固性树脂或热塑性树脂中的诸如无机填料的增强材料的树脂(诸如ABF、FR-4、BT等)。可选地，环氧塑封料(EMC)、感光包封剂(PIE)等可用作绝缘材料。可选地，诸如热固性树脂或热塑性树脂的绝缘树脂浸在诸如玻璃织物的芯材料和/或无机填料中的材料也可用作绝缘材料。
半导体芯片120的具有各种功能的数十至数百个连接焊盘122可通过连接结构140被重新分布，并且可物理连接和/或电连接到电子组件150。连接结构140可包括：第一绝缘层141，设置在框架110和半导体芯片120的有效表面上；第一重新分布层142，设置在第一绝缘层141上；第一重新分布过孔143，使第一重新分布层142和框架金属层115(参见图15)彼此连接或使第一重新分布层142和半导体芯片120的连接焊盘122连接；第二绝缘层141，设置在第一绝缘层141上；第二重新分布层142，设置在第二绝缘层141上；以及第二重新分布过孔143，穿过第二绝缘层141并使第一重新分布层142和第二重新分布层142彼此连接。连接结构140可包括数量多于附图中所示的数量的绝缘层、重新分布层和重新分布过孔。
绝缘层141中的每个的材料可以是绝缘材料。在这种情况下，诸如PID树脂的感光绝缘材料也可用作绝缘材料。也就是说，多个绝缘层141中的每个可以是感光绝缘层。当绝缘层141具有感光性质时，绝缘层141可形成为具有更小的厚度，并且可更容易实现重新分布过孔143的精细节距。绝缘层141中的每个可以是包括绝缘树脂和无机填料的感光绝缘层。当绝缘层141是多层时，绝缘层141的材料可彼此相同，并且如果需要，也可彼此不同。当绝缘层141是多层时，绝缘层141可根据工艺彼此一体化，使得它们之间的边界也可以不明显。绝缘层的数量可多于附图中所示的绝缘层的数量。
重新分布层142可基本上用于使连接焊盘122重新分布。重新分布层142中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。重新分布层142可根据相应层的设计执行各种功能。例如，重新分布层142可包括接地(GND)图案(未示出)，并且还可包括电力(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除了接地(GND)图案、电力(PWR)图案等之外的诸如数据信号图案等的各种信号图案。此外，重新分布层142可包括过孔焊盘图案。尽管未在附图中明显示出，但是重新分布层142的数量可多于或少于附图中所示的重新分布层142的数量。
重新分布过孔143可将形成在不同层上的重新分布层142电连接到连接焊盘122、第一布线层112a等，从而在半导体封装件100A中形成电路径。重新分布过孔143中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。重新分布过孔143中的每个可利用导电材料完全填充，或者导电材料可沿通路孔中的每个的壁形成。此外，重新分布过孔143中的每个可具有诸如锥形形状、圆柱形形状等的现有技术中已知的任意形状。
电子组件150可以是各种有源组件和/或无源组件。也就是说，电子组件150可以是集成电路(IC)，或者可以是诸如电容器或电感器的无源组件。电子组件150可以是相同种类的组件或可以是不同种类的组件。各个电子组件150可通过低熔点金属件151安装在连接结构140上，并通过低熔点金属件151电连接到重新分布层142。低熔点金属件151指的是熔点低于铜(Cu)的熔点的诸如锡(Sn)的金属，并且可以是例如焊料凸块等。当在朝向半导体芯片120的有效表面的方向上观察时，电子组件150中的至少一个可设置在半导体芯片120的有效表面中的区域中。也就是说，电子组件150可安装在连接结构140上的大多数区域中。此外，由于电子组件150直接安装在连接结构140上，因此当安装多个电子组件150时，可显著减小电子组件150之间的间隔(例如，无源组件之间的间隔)，从而可改善安装密度。另一方面，底部填充树脂(未示出)可设置在连接结构140和模制材料160之间，以用于将连接结构140和模制材料160彼此结合，并且可将低熔点金属件151嵌入其中，以用于更有效地将电子组件150安装到连接结构140和更有效地将电子组件150固定在连接结构140上。
电子组件150可以是例如诸如电容器(诸如多层陶瓷电容器(MLCC)或低电感片式电容器(LICC))、电感器(诸如功率电感器)、磁珠等的无源组件。电子组件150可具有不同的尺寸和厚度，例如，电子组件150可包括第一无源组件和第二无源组件，第一无源组件可设置在第二无源组件的外侧，第二无源组件的至少一部分在平面上可与半导体芯片120重叠，第二无源组件的厚度可小于第一无源组件的厚度。此外，电子组件150中的每个可具有与半导体芯片120的厚度不同的厚度，例如，第一无源组件的厚度可大于半导体芯片120的厚度。电子组件150的数量不受特别限制，并且可多于或少于附图中所示的电子组件150的数量。
模制材料160可包封一个或更多个电子组件150的上表面的至少一部分和连接结构140的上表面的至少一部分。模制材料160的包封形式不受特别限制，并且可以是模制材料160围绕连接结构140上的电子组件150的至少部分的形式。模制材料160可覆盖电子组件150的上表面的至少一部分和下表面的至少一部分以及侧表面的至少一部分。模制材料160可延伸到连接结构140上以设置在连接结构140上，并且可与重新分布层142的与低熔点金属件151接触的上表面接触。模制材料160可包括与包封剂130的材料相同或不同的材料。
金属层170可覆盖模制材料160的上表面和侧表面，并且延伸到连接结构140的侧表面和框架110的侧表面。金属层170可连接到位于未示出的区域中的重新分布层142以接收从连接结构140施加的接地信号，并且不限于此。半导体封装件100A的EMI阻挡功能可通过金属层170进一步改善。金属层170可包括金属材料。这里，金属材料可以是例如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金。
凸块下金属件132可改善电连接金属件190的连接可靠性，以改善半导体封装件100A的板级可靠性。凸块下金属件132可通过框架110的下表面上的包封剂130的开口131连接到第三布线层112c。凸块下金属件132可通过使用诸如金属的导电材料的金属化方法形成在开口131中，但不限于此。
电连接金属件190可将半导体封装件100A物理连接到外部或电连接到外部。例如，半导体封装件100A可通过电连接金属件190安装在电子装置的主板上。电连接金属件190中的每个可利用低熔点金属形成，例如，诸如包括锡(Sn)的合金(更具体地，锡(Sn)-铝(Al)-铜(Cu)合金等)的焊料。然而，这仅是示例，并且电连接金属件190中的每个的材料不特别局限于此。电连接金属件190中的每个可以是焊盘、焊球、引脚等。电连接金属件190可形成为多层结构或单层结构。当电连接金属件190形成为多层结构时，电连接金属件190可包括铜(Cu)柱和焊料。当电连接金属件190形成为单层结构时，电连接金属件190可包括锡-银焊料或铜(Cu)。然而，这仅是示例，并且电连接金属件190不限于此。电连接金属件190的数量、间隔、布置形式等没有特别限制，而可由本领域技术人员根据设计细节充分地修改。例如，电连接金属件190可设置为数十至数千的数量，或者可设置为数十至数千或更多或者数十至数千或更少的数量。
电连接金属件190中的至少一个可设置在半导体芯片120的扇出区域中。扇出区域指的是除了设置半导体芯片120的区域之外的区域。与扇入型封装件相比，扇出型封装件可具有优异的可靠性，可实现多个输入/输出(I/O)端子，并且可促进3D互连。此外，与球栅阵列(BGA)封装件、栅格阵列(LGA)封装件等相比，扇出型封装件可制造为具有小的厚度，并且可具有价格竞争力。
图12是示出根据本公开中的另一示例性实施例的半导体封装件的示意性截面图，图13是图12的半导体封装件的区域“B”的放大截面图，图14A和图14B是示出图13的金属图案层的示意性平面图，以及图14C是示出图14A和图14B的金属图案层的示意性叠加平面图。
参照图12和图13，在根据另一示例性实施例的半导体封装件100B中，多个金属图案层180e和180d可仅包括沿连接结构140的轮廓设置的多个金属图案，并且多个金属图案可不沿框架110的轮廓设置。在这种情况下，可沿框架110的轮廓确保形成布线层112a、112b和112c的区域，从而可确保锯切工艺的可靠性。在这种情况下，如图13所示，第四金属图案层180d可电连接到第一重新分布层142a，并且第五金属图案层180e可电连接到第二重新分布层142b。重新分布层142的数量可多于附图中所示的重新分布层142的数量，并且对应于重新分布层142的金属图案层180的数量也可多于附图中所示的对应于重新分布层142的金属图案层180的数量。
参照图14A和图14B，根据另一示例性实施例，第四金属图案层180d和第五金属图案层180e(设置在不同高度上的金属图案层180)可沿连接结构140的轮廓设置，但不限于此，对应于第四金属图案层180d和第五金属图案层180e的重新分布层142可分成第一重新分布层142a和第二重新分布层142b，以清楚地表示第四金属图案层180d和第五金属图案层180e之间的不对齐布置。进入第五金属图案层180e的第五金属图案180e1、180e2、180e3、180e4和180e5之间的空间(诸如，第五绝缘图案181e)的电磁波E1可向外辐射，并且进入第四金属图案层180d的第四金属图案180d1、180d2、180d3、180d4和180d5之间的空间(诸如，第四绝缘图案181d)的电磁波E2可向外辐射。具有条形形状的第五金属图案180e1、180e2、180e3、180e4和180e5可在金属层170和第二重新分布层142b的接地图案之间延伸，并且第五金属图案180e1、180e2、180e3、180e4和180e5可通过其间的第五绝缘图案181e彼此分开。具有条形形状的第四金属图案180d1、180d2、180d3、180d4和180d5可在金属层170与第一布线层142a的接地图案之间延伸，并且第四金属图案180d1、180d2、180d3、180d4和180d5可通过其间的第四绝缘图案181d彼此分开。参照图14C，第四金属图案层180d包括的第四金属图案180d1、180d2、180d3、180d4和180d5和第五金属图案层180e包括的第五金属图案180e1、180e2、180e3、180e4和180e5可设置为彼此不对齐，从而阻挡上述电磁波E1和E2的辐射路径。例如，如图14C所示，第五金属图案180e1、180e2、180e3、180e4和180e5以及第四金属图案180d1、180d2、180d3、180d4和180d5可沿连接结构140和半导体芯片120的堆叠方向在平面图中交错。第五金属图案180e1、180e2、180e3、180e4和180e5可沿堆叠方向在平面图中分别与第四绝缘图案181d部分重叠或完全重叠，并且第四金属图案180d1、180d2、180d3、180d4和180d5可沿堆叠方向在平面图中分别与第五绝缘图案181e部分重叠或完全重叠。其它构造的描述等与上述其它构造的描述等重复，因此省略。尽管未示出，但第四金属图案180d1、180d2、180d3、180d4和180d5以及它们之间的第四绝缘图案181d，以及第一金属图案180a1、180a2、180a3、180a4和180a5以及它们之间的第一绝缘图案181a可形成类似于图11C或图14C中所示的叠加视图，但是本公开不限于此。
图15是示出根据本公开中的另一示例性实施例的半导体封装件的示意性截面图。
参照图15，在根据另一示例性实施例的半导体封装件100C中，与图9的半导体封装件100A不同，框架110的布线层112可分别形成在框架110的上表面和下表面上。例如，框架110可包括：第一绝缘层111；第一布线层112a，设置在第一绝缘层111的上表面上；第二布线层112b，设置在第一绝缘层111的下表面上；第一连接过孔113，穿过第一绝缘层111并将第一布线层112a和第二布线层112b彼此连接；以及框架金属层115，设置在通孔110H的内侧壁上。
第一连接过孔113可穿过绝缘层111并且将第一布线层112a和第二布线层112b彼此电连接。第一连接过孔113中的每个的材料可以是上述导电材料。第一连接过孔113中的每个可利用导电材料完全填充，或者导电材料可沿连接通路孔中的每个的壁形成。第一连接过孔113中的每个可以是完全穿过绝缘层111的贯通连接过孔，并且可具有圆柱形形状或沙漏形状，但是不限于此。
框架金属层115可设置在第一绝缘层111的上表面和下表面以及通孔110H的内侧壁上。框架金属层115可设置为围绕半导体芯片120。可引入框架金属层115以改善半导体芯片120的EMI阻挡效果和散热效果。框架金属层115可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。框架金属层115可通过镀覆工艺形成，并且可包括种子层和导体层。框架金属层115可用作接地件。在这种情况下，框架金属层115可电连接到连接结构140中的接地图案。根据示例性实施例，可在半导体封装件中省略框架金属层115。其它构造的描述等与上述其它构造的描述等重复，因此省略。
图16是示出根据本公开中的另一示例性实施例的半导体封装件的示意性截面图。
参照图16，在根据另一示例性实施例的半导体封装件100D中，与图15的半导体封装件100C不同，框架110可包括更多数量的布线层112a、112b、112c和112d。例如，框架110还可包括：第二绝缘层111b，设置在第一绝缘层111a的上表面上并覆盖第一布线层112a；第三布线层112c，设置在第二绝缘层111b上；第三绝缘层111c，设置在第一绝缘层111a的下表面上并覆盖第二布线层112b；第四布线层112d，设置在第三绝缘层111c上；第二连接过孔113b，穿过第二绝缘层111b并使第一布线层112a和第三布线层112c彼此连接；以及第三连接过孔113c，穿过第三绝缘层111c并使第二布线层112b和第四布线层112d彼此连接。第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d可电连接到连接焊盘122、电子组件150等。由于框架110可包括大量布线层112a、112b、112c和112d，因此可进一步简化连接结构140。因此，可抑制取决于在形成连接结构140的工艺中发生的缺陷的良率的降低。
尽管未在附图中示出，但第一绝缘层111a的厚度可大于第二绝缘层111b和第三绝缘层111c中的每个的厚度。第一绝缘层111a可基本上相对厚以保持刚性，并且可引入第二绝缘层111b和第三绝缘层111c以形成更多数量的布线层112c和112d。第一绝缘层111a可包括与第二绝缘层111b和第三绝缘层111c的绝缘材料不同的绝缘材料。例如，第一绝缘层111a可以是例如包括芯材料、填料和绝缘树脂的半固化片，并且第二绝缘层111b和第三绝缘层111c可以是包括填料和绝缘树脂的ABF或PID膜。然而，第一绝缘层111a以及第二绝缘层111b和第三绝缘层111c的材料不限于此。类似地，穿过第一绝缘层111a的第一连接过孔113a的平均直径可大于穿过第二绝缘层111b的第二连接过孔113b的平均直径和穿过第三绝缘层111c的第三连接过孔113c的平均直径。
框架110的第一布线层112a和第二布线层112b可设置在半导体芯片120的有效表面和无效表面之间的高度上。由于框架110可以以与半导体芯片120的厚度对应的厚度形成，因此形成在框架110中的第一布线层112a和第二布线层112b可设置在半导体芯片120的有效表面和无效表面之间的高度上。框架110的布线层112a、112b、112c和112d的厚度可大于连接结构140的重新分布层142的厚度。其它构造的描述与上述其它构造的描述重复，因此省略。
如上所述，根据本公开中的示例性实施例，可提供一种半导体封装件，在半导体封装件中，锯切半导体封装件的工艺中出现的缺陷显著减少并且EMI阻挡效果得到改善。
虽然以上已经示出和描述了示例性实施例，但是对本领域技术人员将明显的是，在不脱离由所附权利要求限定的本发明的范围的情况下，可进行修改和变型。

Claims (20)

1.一种半导体封装件，包括：
框架，具有通孔并且包括多个布线层和一个或更多个连接过孔，所述一个或更多个连接过孔将所述多个布线层彼此电连接；
半导体芯片，设置在所述通孔中并具有有效表面以及与所述有效表面相对的无效表面，所述有效表面上设置有连接焊盘；
包封剂，覆盖所述框架和所述半导体芯片中的每个的至少部分并填充所述通孔的至少部分；
连接结构，设置在所述框架和所述半导体芯片的所述有效表面上，所述连接结构具有面对所述框架的第一表面和与所述第一表面相对的第二表面，并且所述连接结构包括电连接到所述连接焊盘和所述多个布线层的一个或更多个重新分布层；
一个或更多个无源组件，设置在所述连接结构的所述第二表面上并且电连接到所述一个或更多个重新分布层；
模制材料，设置在所述连接结构的所述第二表面上并且覆盖所述无源组件中的每个的至少部分；以及
金属层，覆盖所述框架、所述连接结构和所述模制材料中的每个的外表面的至少部分，
其中，所述金属层连接到包括在所述框架的所述多个布线层中的至少一个布线层中的接地图案。
2.根据权利要求1所述的半导体封装件，其中，所述金属层连接到包括在所述连接结构的所述一个或更多个重新分布层中的至少一个重新分布层中的接地图案。
3.根据权利要求1所述的半导体封装件，其中，所述框架包括：第一绝缘层，设置在所述连接结构的所述第一表面上；第一布线层，嵌入在所述第一绝缘层中并且部分地接触所述连接结构的所述第一表面；第二布线层，设置在所述第一绝缘层的与所述第一绝缘层的嵌入有所述第一布线层的一个表面相对的另一表面上；第二绝缘层，设置在所述第一绝缘层的与所述第一绝缘层的嵌入有所述第一布线层的一个表面相对的另一表面上，并覆盖所述第二布线层的至少部分；第三布线层，设置在所述第二绝缘层的与所述第二绝缘层的嵌入有所述第二布线层的一个表面相对的另一表面上；第一连接过孔，穿过所述第一绝缘层并将所述第一布线层和所述第二布线层彼此电连接；以及第二连接过孔，穿过所述第二绝缘层并且将所述第二布线层和所述第三布线层彼此电连接。
4.根据权利要求3所述的半导体封装件，其中，所述第一布线层至所述第三布线层中的每个包括接地图案，并且
所述金属层连接到所述第一布线层至所述第三布线层中的每个的所述接地图案。
5.根据权利要求1所述的半导体封装件，其中，所述模制材料覆盖所述连接结构的所述第二表面的至少部分。
6.根据权利要求1所述的半导体封装件，其中，所述连接结构还包括设置在所述框架和所述半导体芯片的所述有效表面上的一个或更多个绝缘层，
所述一个或更多个重新分布层分别设置在所述一个或更多个绝缘层上，并且
所述一个或更多个重新分布层之中的所述无源组件连接到的最上面的重新分布层从所述一个或更多个绝缘层中的最上面的绝缘层的表面突出。
7.根据权利要求1所述的半导体封装件，其中，所述一个或更多个无源组件包括第一无源组件和第二无源组件，所述第二无源组件的厚度小于所述第一无源组件的厚度。
8.根据权利要求7所述的半导体封装件，其中，所述第一无源组件的厚度大于所述半导体芯片的厚度。
9.根据权利要求7所述的半导体封装件，其中，所述第一无源组件设置在所述第二无源组件的外侧。
10.根据权利要求7所述的半导体封装件，其中，所述第二无源组件被设置为使得所述第二无源组件的至少部分在平面上与所述半导体芯片重叠。
11.根据权利要求1所述的半导体封装件，其中，所述包封剂和所述模制材料包括不同的材料。
12.根据权利要求1所述的半导体封装件，所述半导体封装件还包括电连接金属件，所述电连接金属件设置在所述包封剂的下方并且电连接到所述多个布线层中的最下面的布线层。
13.根据权利要求1所述的半导体封装件，所述半导体封装件还包括一个或更多个金属图案层，每个金属图案层包括沿所述框架的轮廓间隔设置的多个金属图案，
其中，所述金属层通过所述金属图案层连接到包括在所述框架的所述多个布线层中的至少一个布线层中的所述接地图案。
14.根据权利要求13所述的半导体封装件，其中，包括在所述一个或更多个金属图案层之中的设置在不同高度上的金属图案层中的所述多个金属图案在堆叠方向上彼此不重叠。
15.根据权利要求13所述的半导体封装件，其中，所述一个或更多个金属图案层中的每个的厚度大于所述金属层的厚度。
16.一种半导体封装件，包括：
框架，具有通孔并包括一个或更多个布线层；
半导体芯片，设置在所述通孔中并具有有效表面和与所述有效表面相对的无效表面，所述有效表面上设置有连接焊盘；
包封剂，覆盖所述框架和所述半导体芯片中的每个的至少部分并填充所述通孔的至少部分；
连接结构，设置在所述框架和所述半导体芯片的所述有效表面上，并包括电连接到所述一个或更多个布线层的一个或更多个重新分布层；
一个或更多个无源组件，设置在所述连接结构上并电连接到所述一个或更多个重新分布层；
模制材料，覆盖所述连接结构和所述一个或更多个无源组件中的每个的至少部分；
金属层，覆盖所述框架、所述连接结构和所述模制材料中的每个的外表面的至少部分；以及
多个金属图案层，每个金属图案层包括沿所述框架和所述连接结构中的任意一者的轮廓间隔设置的多个金属图案，
其中，包括在所述多个金属图案层之中的设置在不同高度上的金属图案层中的所述多个金属图案被设置为在堆叠方向上彼此不对齐。
17.一种半导体封装件，包括：
框架，具有开口并包括一个或更多个布线层；
半导体芯片，设置在所述开口中并具有有效表面和与所述有效表面相对的无效表面，所述有效表面上设置有连接焊盘；
包封剂，覆盖所述半导体芯片的一部分并填充所述开口的一部分；
连接结构，设置在所述框架和所述半导体芯片的所述有效表面上，并包括电连接到所述连接焊盘和所述一个或更多个布线层的一个或更多个重新分布层；
金属层，覆盖所述框架和所述连接结构中的每个的外表面的至少部分；
第一金属图案，在所述金属层与所述一个或更多个布线层以及所述一个或更多个重新分布层中的一者的第一接地图案之间延伸，所述第一金属图案通过所述第一金属图案之间的第一绝缘图案彼此分开；以及
第二金属图案，在所述一个或更多个布线层以及所述一个或更多个重新分布层中的另一者的第二接地图案与所述金属层之间延伸，所述第二金属图案通过所述第二金属图案之间的第二绝缘图案彼此分开，
其中，所述第一金属图案和所述第二金属图案在平面图中沿所述连接结构和所述半导体芯片的堆叠方向交错。
18.根据权利要求17所述的半导体封装件，其中，所述第一金属图案在所述平面图中分别与所述第二绝缘图案沿所述堆叠方向重叠，并且
所述第二金属图案在所述平面图中分别与所述第一绝缘图案沿所述堆叠方向重叠。
19.根据权利要求17所述的半导体封装件，其中，所述第一金属图案在所述平面图中分别与所述第二绝缘图案沿所述堆叠方向完全重叠，并且
所述第二金属图案在所述平面图中分别与所述第一绝缘图案沿所述堆叠方向完全重叠。
20.根据权利要求17所述的半导体封装件，所述半导体封装件还包括：
一个或更多个无源组件，设置在所述连接结构上并电连接到所述一个或更多个重新分布层；以及
模制材料，覆盖所述连接结构和所述一个或更多个无源组件中的每个的至少部分，
其中，所述金属层覆盖所述模制材料的外表面的至少部分。
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