CN111326485B - 半导体封装件和连接结构 - Google Patents

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Abstract

本发明提供一种半导体封装件和连接结构，所述半导体封装件包括：连接结构，具有多个绝缘层以及位于所述多个绝缘层上的重新分布层。半导体芯片具有连接到所述重新分布层的连接垫，并且包封剂包封所述半导体芯片。无源组件嵌在所述连接结构中并且具有连接到所述重新分布层的连接端子。所述重新分布层包括：多个重新分布图案，每个设置在所述多个绝缘层上；以及多个重新分布过孔，每个贯穿所述多个绝缘层并且连接到所述多个重新分布图案。所述多个重新分布过孔包括围绕所述无源组件布置的多个阻挡过孔，并且所述多个重新分布图案包括连接相邻的阻挡过孔的阻挡图案。

Description

半导体封装件和连接结构
本申请要求于2018年12月14日在韩国知识产权局提交的第10-2018-0161984号韩国专利申请的优先权的权益，所述韩国专利申请的公开内容通过引用被全部包含于此。
技术领域
本公开涉及一种半导体封装件。
背景技术
随着用于移动设备的显示器的尺寸的增加，正不断做出努力来增加电池的容量。随着电池的容量的增加，在移动设备中由电池占据的面积增大，因此正做出努力来减小印刷电路板(PCB)的尺寸。因此，组件所安装的面积可减小，使得对模块化的兴趣不断增加。
另外，安装多个组件的相关技术的示例可包括板上芯片(COB)技术。COB安装方法是使用表面安装技术(SMT)将单独的无源组件和半导体封装件安装在印刷电路板上的方法。然而，在这样的方法中，通常需要大的安装面积以便保持组件之间的最小间距，组件之间的电磁干扰(EMI)高，并且半导体芯片和无源组件之间的距离大，使得电噪声增加。
发明内容
本公开的一方面可提供一种可有效阻挡因嵌在连接结构中的组件引起的电磁干扰(EMI)的半导体封装件。
根据本公开的一方面，一种半导体封装件可包括：连接结构，具有彼此相对的第一表面和第二表面，并且所述连接结构包括多个绝缘层以及设置在所述多个绝缘层上的重新分布层；以及半导体芯片，设置在所述连接结构的所述第一表面上并且具有连接到所述重新分布层的连接垫。包封剂设置在所述连接结构的所述第一表面上并且包封所述半导体芯片。无源组件嵌在所述连接结构中并且具有连接到所述重新分布层的连接端子。所述重新分布层包括：多个重新分布图案，每个设置在所述多个绝缘层中的相应的绝缘层上；以及多个重新分布过孔，每个贯穿所述多个绝缘层中的相应的绝缘层并且连接到所述多个重新分布图案中的重新分布图案。所述多个重新分布过孔包括围绕所述无源组件布置的多个阻挡过孔，并且所述多个重新分布图案包括连接相邻的阻挡过孔的阻挡图案。
根据本公开的另一方面，一种半导体封装件可包括：基板，具有互连结构并且具有腔；以及桥，设置在所述腔中并且包括连接结构和无源组件，所述连接结构包括多个绝缘层以及设置在所述多个绝缘层上的重新分布层，并且所述无源组件嵌在所述连接结构中并且具有连接到所述重新分布层的连接端子。第一半导体芯片和第二半导体芯片均设置在所述基板上以连接到所述基板的所述互连结构并且通过所述桥的所述重新分布层彼此电连接。所述重新分布层包括：多个重新分布图案，每个设置在所述多个绝缘层中的相应的绝缘层上；以及多个重新分布过孔，每个贯穿所述多个绝缘层中的相应的绝缘层并且连接到所述多个重新分布图案。所述多个重新分布过孔包括围绕所述无源组件布置的多个阻挡过孔，并且所述多个重新分布图案包括连接到所述多个绝缘层中的相邻的阻挡过孔的阻挡图案。
根据本公开的又一方面，一种连接结构具有相对的第一表面和第二表面并且被构造成使半导体芯片安装在其所述第一表面上。所述连接结构可包括多个绝缘层，所述多个绝缘层顺序地堆叠在所述第一表面和所述第二表面之间；多个重新分布层，包括重新分布图案，所述重新分布图案设置在所述多个绝缘层的相邻的绝缘层之间；以及多个重新分布过孔，延伸穿过所述多个绝缘层中的相应的绝缘层以使所述多个重新分布层中的重新分布层互相连接。所述连接结构包括腔，所述腔设置在所述第一表面和所述第二表面之间并且至少延伸穿过所述多个绝缘层的第一绝缘层和第二绝缘层，以使无源组件设置在其中，并且在所述第一绝缘层和所述第二绝缘层中的每个上与所述腔相邻设置的重新分布图案通过所述多个重新分布过孔中的一些重新分布过孔彼此连接。
位于所述第一绝缘层和所述第二绝缘层中的每个上的所述重新分布图案在所述腔的整个外周周围连续延伸。
设置在与所述腔相邻的所述第一绝缘层上的第一重新分布图案和设置在与所述腔相邻的所述第二绝缘层上的第二重新分布图案通过沿着所述第一重新分布图案和所述第二重新分布图案彼此均匀间隔开的多个重新分布过孔彼此连接。
所述多个绝缘层中的第三绝缘层与所述腔的表面接触并且沿着所述腔的所述表面延伸，并且位于所述第三绝缘层上的与所述腔相邻设置的第三重新分布图案连接到设置在与所述腔相邻的所述第一绝缘层上的第一重新分布图案和与所述腔相邻的所述第二绝缘层上的第二重新分布图案中的每个。
附图说明
通过下面结合附图进行的详细描述，本公开的以上和其他方面、特征和优点将被更清楚地理解，在附图中：
图1是示出电子装置系统的示例的示意性框图；
图2是示出电子装置的示例的示意性透视图；
图3A和图3B是示出在被封装之前和被封装之后的扇入型半导体封装件的示意性截面图；
图4是示出扇入型半导体封装件的封装工艺的示意性截面图；
图5是示出安装在中介基板上并且最终安装在电子装置的主板上的扇入型半导体封装件的示意性截面图；
图6是示出嵌在中介基板中并且最终安装在电子装置的主板上的扇入型半导体封装件的示意性截面图；
图7是示出扇出型半导体封装件的示意性截面图；
图8是示出安装在电子装置的主板上的扇出型半导体封装件的示意性截面图；
图9是示出根据本公开中的示例性实施例的半导体封装件的示意性截面图；
图10是沿图9的半导体封装件的线I-I′截取的平面图；
图11是图9的半导体封装件的区域A的放大截面图；
图12是示出可用在根据本公开中的示例性实施例的半导体封装件中的阻挡结构的另一示例的截面图；
图13和图14是示出可用在根据本公开中的示例性实施例的半导体封装件中的阻挡过孔和阻挡图案的各种阵列的平面图；
图15和图16是示出根据本公开中的各种其他示例性实施例的半导体封装件的示意性截面图；
图17是示出根据本公开中的另一示例性实施例的半导体封装件的示意性截面图；以及
图18是示出用在图17的半导体封装件中的桥的截面图。
具体实施方式
在下文中，将参照附图描述本公开中的示例性实施例。在附图中，为了清楚起见，可夸大或缩小组件的形状、尺寸等。
在描述中，组件与另一组件的“连接”的含义在概念上包括通过粘合层的间接连接以及两个组件之间的直接连接。此外，“电连接”在概念上包括物理连接和物理断开。可以理解的是，当元件利用诸如“第一”和“第二”的术语提及时，元件不由此受限。术语可用于将元件与其他元件区分开的目的，并且可不限制元件的顺序或重要性。在一些情况下，在不脱离这里阐述的权利要求的范围的情况下，第一元件可被称为第二元件。相似地，第二元件也可被称为第一元件。
这里使用的术语“示例性实施例”不表示同一示例性实施例，并且被提供以强调与另一示例性实施例的特征或特性不同的特定特征或特性。然而，这里提供的示例性实施例被认为能够通过整体或部分地彼此组合来实现。例如，除非其中提供相反或相矛盾的描述，否则在特定示例性实施例中描述的一个元件即使在另一示例性实施例中未被描述，其也可理解为与另一示例性实施例有关的描述。
这里使用的术语仅用于描述示例性实施例而非限制本公开。在这种情况下，除非上下文另有解释，否则单数形式包括复数形式。
电子装置
图1是示出电子装置系统的示例的示意性框图。
参照图1，电子装置1000可将主板1010容纳在其中。主板1010可包括物理连接或者电连接到其的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可通过各种信号线1090连接到以下将描述的其他组件。
芯片相关组件1020可包括：存储器芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等；以及逻辑芯片，诸如模拟数字转换器(ADC)、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，而还可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。
网络相关组件1030可包括根据诸如以下的协议操作的组件：无线保真(Wi-Fi)(电气与电子工程师协会(IEEE)802.11族等)、全球微波接入互操作性(WiMAX)(IEEE 802.16族等)、IEEE 802.20、长期演进(LTE)、演进仅数据(Ev-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+(HSDPA+)、高速上行链路分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通信系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、蓝牙、3G协议、4G协议和5G协议以及在上述协议之后指定的任意其他无线协议和有线协议。然而，网络相关组件1030不限于此，而是还可包括根据各种其他无线标准或协议或者有线标准或协议操作的组件。此外，网络相关组件1030可与上述芯片相关组件1020一起彼此组合。
其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，而是还可包括用于各种其他目的的无源组件等。此外，其他组件1040可与上述芯片相关组件1020或网络相关组件1030一起彼此组合。
根据电子装置1000的类型，电子装置1000可包括可物理连接或电连接到主板1010或者可不物理连接或不电连接到主板1010的其他组件。这些其他组件可包括例如相机1050、天线1060、显示器1070、电池1080、音频编解码器(未示出)、视频编解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速度计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如，硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字通用光盘(DVD)驱动器(未示出)等。然而，这些其他组件不限于此，而是还可根据电子装置1000的类型等而包括用于各种目的的其他组件。
电子装置1000可以是智能电话、个人数字助理(PDA)、数字摄像机、数码相机、网络系统、计算机、监视器、平板PC、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，而可以是处理数据的任意其他电子装置。
图2是示出电子装置的示例的示意性透视图。
参照图2，半导体封装件可在如上所述的各种电子装置1000中用于各种目的。例如，母板1110可容纳在智能电话1100的主体1101中，并且各种电子组件1120可物理连接或者电连接到母板1110。此外，可物理连接或电连接到母板1110或者可不物理连接或不电连接到母板1110的其他组件(诸如，相机模块1130)可容纳在主体1101中。电子组件1120中的一些可以是芯片相关组件，并且半导体封装件100可以是例如芯片相关组件中的应用处理器，但不限于此。电子装置不必限于智能电话1100，而可以是如上所述的其他电子装置。
半导体封装件
通常，半导体芯片中集成了大量的微电子电路。然而，半导体芯片本身可能无法用作成品的半导体产品，并且可能由于外部的物理冲击或者化学冲击而损坏。因此，半导体芯片本身不被使用，并且被封装并且在封装状态下用在电子装置等中。
使用半导体封装的原因在于：在电连接方面，半导体芯片和电子装置的主板之间的电路宽度存在差异。详细地，半导体芯片的连接垫(pad，或者称为“焊盘”)的尺寸以及半导体芯片的连接垫之间的间距非常细小，而用在电子装置中的主板的组件安装垫的尺寸以及主板的组件安装垫之间的间距显著大于半导体芯片的连接垫的尺寸以及半导体芯片的连接垫之间的间距。因此，可能难以将半导体芯片直接安装在主板上，并且用于缓解半导体芯片和主板之间的电路宽度的差异的封装技术被有利地使用。
通过封装技术制造的半导体封装件可根据其结构和目的而分为扇入型半导体封装件和扇出型半导体封装件。
在下文中，将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。
扇入型半导体封装件
图3A和图3B是示出扇入型半导体封装件在被封装之前和被封装之后的状态的示意性截面图，并且图4是示出扇入型半导体封装件的封装工艺的示意性截面图。
参照图3A至图4，半导体芯片2220可以是例如处于裸态的集成电路(IC)，半导体芯片2220包括：主体2221，包括硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接垫2222，形成在主体2221的一个表面上并且包括诸如铝(Al)等的导电材料；以及钝化层2223(诸如，氧化物层、氮化物层等)，形成在主体2221的一个表面上并且覆盖连接垫2222的至少一部分。在这种情况下，由于连接垫2222可能非常小，因此可能难以将集成电路(IC)安装在中等尺寸等级的印刷电路板(PCB)以及电子装置的主板等上。
因此，根据半导体芯片2220的尺寸，可在半导体芯片2220上形成连接结构2240，以使连接垫2222重新分布。连接结构2240可通过如下步骤形成：使用诸如感光介电树脂的绝缘材料在半导体芯片2220上形成绝缘层2241，形成使连接垫2222敞开的通路孔2243h，然后形成布线图案2242和过孔2243。然后，可形成保护连接结构2240的钝化层2250，可形成开口2251，并且可形成凸块下金属层2260等。也就是说，可通过一系列工艺制造包括例如半导体芯片2220、连接结构2240、钝化层2250和凸块下金属层2260的扇入型半导体封装件2200。
如上所述，扇入型半导体封装件可具有半导体芯片的所有的连接垫(例如，输入/输出(I/O)端子)设置在半导体芯片内部的封装件形式，并且可具有优异的电特性，并且可按照低成本生产。因此，安装在智能电话中的许多元件已经按照扇入型半导体封装件形式来制造。详细地，安装在智能电话中的许多元件已经被开发为在具有紧凑尺寸的同时实现快速的信号传输。
然而，在扇入型半导体封装件中，由于所有的I/O端子需要设置在半导体芯片内部，因此扇入型半导体封装件具有显著的空间局限性。因此，难以将这种结构应用于具有大量的I/O端子的半导体芯片或者具有小尺寸的半导体芯片。此外，由于上述缺点，可能无法在电子装置的主板上直接安装和使用扇入型半导体封装件。原因在于，即使在半导体芯片的I/O端子的尺寸以及半导体芯片的I/O端子之间的间距通过重新分布工艺被增大的情况下，半导体芯片的I/O端子的尺寸以及半导体芯片的I/O端子之间的间距可能仍不足以将扇入型半导体封装件直接安装在电子装置的主板上。
图5是示出扇入型半导体封装件安装在中介基板上并且最终安装在电子装置的主板上的情况的示意性截面图，并且图6是示出扇入型半导体封装件嵌在中介基板中并且最终安装在电子装置的主板上的情况的示意性截面图。
参照图5，在扇入型半导体封装件2200中，半导体芯片2220的连接垫2222(即，I/O端子)可通过中介基板2301再次重新分布，并且在扇入型半导体封装件2200安装在中介基板2301上的状态下，扇入型半导体封装件2200可最终安装在电子装置的主板2500上。在这种情况下，焊球2270等可通过底部填充树脂2280等固定，并且半导体芯片2220的外侧可利用包封剂2290等覆盖。可选地，参照图6，扇入型半导体封装件2200可嵌在单独的中介基板2302中，在扇入型半导体封装件2200嵌在中介基板2302中的状态下，半导体芯片2220的连接垫2222(即，I/O端子)可通过中介基板2302再次重新分布，并且扇入型半导体封装件2200可最终安装在电子装置的主板2500上。
如上所述，可能难以在电子装置的主板上直接安装和使用扇入型半导体封装件。因此，扇入型半导体封装件可安装在单独的中介基板上然后通过封装工艺安装在电子装置的主板上，或者可在扇入型半导体封装件嵌在中介基板中的状态下在电子装置的主板上安装和使用扇入型半导体封装件。
扇出型半导体封装件
图7是示出扇出型半导体封装件的示意性截面图。
参照图7，在扇出型半导体封装件2100中，例如，半导体芯片2120的外侧可通过包封剂2130保护，并且半导体芯片2120的连接垫2122可通过连接结构2140重新分布到半导体芯片2120外部。在这种情况下，可在连接结构2140上进一步形成钝化层2150，并且可在钝化层2150的开口中进一步形成凸块下金属层2160。可在凸块下金属层2160上进一步形成焊球2170。半导体芯片2120可以是包括主体2121、连接垫2122、钝化层(未示出)等的集成电路(IC)。连接结构2140可包括：绝缘层2141；重新分布层2142，形成在绝缘层2141上；以及过孔2143，使连接垫2122和重新分布层2142彼此电连接。
在本制造工艺中，可在半导体芯片2120的外侧形成包封剂2130之后形成连接结构2140。在这种情况下，可从重新分布层以及使重新分布层和半导体芯片2120的连接垫2122彼此连接的过孔来执行连接结构2140的工艺，因此过孔2143的宽度可随着过孔2143变得靠近半导体芯片而变小(参见放大区域)。
如上所述，扇出型半导体封装件可具有半导体芯片的I/O端子通过形成在半导体芯片上的连接结构重新分布并且设置在半导体芯片的外部的形式。如上所述，在扇入型半导体封装件中，半导体芯片的所有的I/O端子需要设置在半导体芯片内部。因此，当半导体芯片的尺寸减小时，球的尺寸和节距需要减小，使得在扇入型半导体封装件中可能无法使用标准化的球布局。另一方面，如上所述，扇出型半导体封装件具有半导体芯片的I/O端子通过形成在半导体芯片上的连接结构重新分布并且设置在半导体芯片的外部的形式。因此，即使在半导体芯片的尺寸减小的情况下，在扇出型半导体封装件中仍可按照原样使用标准化的球布局，使得扇出型半导体封装件可在不使用单独的中介基板的情况下安装在电子装置的主板上(如下所述)。
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图。
参照图8，扇出型半导体封装件2100可通过焊球2170等安装在电子装置的主板2500上。也就是说，如上所述，扇出型半导体封装件2100包括连接结构2140，连接结构2140形成在半导体芯片2120上并且能够使连接垫2122重新分布到半导体芯片2120的尺寸之外的扇出区域，使得可在扇出型半导体封装件2100中按照原样使用标准化的球布局。结果，扇出型半导体封装件2100可在不使用单独的中介基板等的情况下安装在电子装置的主板2500上。
如上所述，由于扇出型半导体封装件可在不使用单独的中介基板的情况下安装在电子装置的主板上，因此扇出型半导体封装件可按照比使用中介基板的扇入型半导体封装件的厚度小的厚度实现。因此，扇出型半导体封装件可被小型化和纤薄化。此外，扇出型半导体封装件具有优异的热特性和电特性，使得其特别适合于移动产品。因此，扇出型半导体封装件可按照比使用印刷电路板(PCB)的普通的层叠封装(POP)类型的形式更紧凑的形式实现，并且可解决由于翘曲现象的发生而引起的问题。
另外，扇出型半导体封装是指如上所述的用于将半导体芯片安装在电子装置的主板等上并且保护半导体芯片免受外部冲击影响的封装技术，并且是与诸如中介基板的印刷电路板(PCB)等(具有与扇出型半导体封装件的规格、用途等不同的规格、用途等，并且具有嵌在其中的扇入型半导体封装件)的概念不同的概念。
在下文中，将参照附图详细描述本公开的各种示例性实施例。
图9是示出根据示例性实施例的半导体封装件的示意性截面图，并且图10是沿图9的半导体封装件的线I-I′截取的平面图。
参照图9，根据本示例性实施例的半导体封装件100可包括：连接结构140，具有彼此相对的第一表面140A和第二表面140B；半导体芯片120，设置在连接结构140的第一表面140A上；以及包封剂130，设置在连接结构140的第一表面140A上并且包封半导体芯片120。
连接结构140可包括多个绝缘层141以及设置在多个绝缘层141上的重新分布层145。在本示例性实施例中，例示了绝缘层141的数量为四层的情况，并且例示了重新分布层145具有四层结构的情况。连接结构140还可包括腔，所述腔设置在第一表面140A和第二表面140B之间，并且至少延伸穿过多个绝缘层141中的两个绝缘层(诸如，第一绝缘层141和第二绝缘层141)以将无源组件125设置在其中。设置在连接结构的第一表面140A上的半导体芯片120的连接垫120P可连接到重新分布层145。重新分布层145可包括：多个重新分布图案142，分别设置在多个绝缘层141上；以及多个重新分布过孔143，分别贯穿多个绝缘层141并且分别连接到多个重新分布图案142。
根据本示例性实施例的半导体封装件还可包括设置在连接结构140的第一表面140A上的框架110。半导体芯片120可容纳在框架的通孔110H中。框架110可具有布线结构，布线结构包括三层布线图案112a、112b和112c以及使三层布线图案112a、112b和112c彼此连接的布线过孔113a和113b。框架110的布线结构可电连接到连接结构140的重新分布层145。在本示例性实施例中，第一布线图案112a和重新分布过孔143可彼此连接(例如，彼此接触)。
至少一个无源组件125可嵌在本示例性实施例中所使用的连接结构140中。无源组件125可具有连接到重新分布层145的连接端子125P(参见，例如图11)。
如图11中所示，重新分布层145可包括阻挡布线结构145S，阻挡布线结构145S围绕其内设置有无源组件125的腔(用虚线表示)设置。图11是图9的半导体封装件的区域A的放大截面图。
用在本示例性实施例中的阻挡布线结构145S可围绕嵌在连接结构140中的无源组件125布置，以便阻挡电磁干扰(EMI)。阻挡布线结构145S可包括：多个阻挡过孔143S，围绕腔设置；以及阻挡图案142S，使相邻的阻挡过孔彼此连接。
多个阻挡过孔143S(其为多个重新分布过孔143中的一些)可与设置在相同高度上的重新分布过孔一起形成。阻挡图案142S(其为多个重新分布图案142中的一些)也可与设置在相同高度上的重新分布图案一起形成。此外，设置在第一绝缘层141上与腔相邻的阻挡图案142S(或者，多个重新分布图案142中的第一重新分布图案142)和设置在所述第二绝缘层141上与腔相邻的阻挡图案142S(或者，多个重新分布图案142中的第二重新分布图案142)通过多个阻挡过孔143S(或者，多个重新分布过孔143)彼此连接，并且多个重新分布过孔143沿着第一重新分布图案142和第二重新分布图案142彼此均匀间隔开。
在本示例性实施例中，示出了第一阻挡过孔143S-1和第二阻挡过孔143S-2堆叠成两层结构的形式，但也可根据无源组件125的厚度而堆叠三层或更多层阻挡过孔。
形成在连接结构140中的重新分布层145可包括接地图案(未示出)，并且阻挡过孔143S或阻挡图案142S可通过另一重新分布层145连接到接地图案(未示出)。
如图11中所示，多个阻挡过孔143S可布置成彼此偏移。详细地，多个阻挡过孔143S可布置成使得设置在相邻且不同的绝缘层141上的阻挡过孔143S的中心彼此偏移。例如，阻挡过孔143S可不彼此对准。
无源组件125的连接端子125P可连接到的重新分布过孔143′以连接到重新分布层145，重新分布过孔143′设置在多个绝缘层141中的与无源组件125的一个表面相邻(或接触)的绝缘层141(诸如，多个绝缘层141中的第三绝缘层141)上(例如，延伸穿过多个绝缘层141中的与无源组件125的一个表面相邻的绝缘层141)。此外，多个绝缘层141中的第三绝缘层141沿着腔的表面延伸。并且，多个重新分布图案142中的第三重新分布图案142位于第三绝缘层141上并与腔相邻设置，第三重新分布图案142连接到第一重新分布图案142和第二重新分布图案142中的每个。在本示例性实施例中，无源组件125的连接端子125P通过重新分布过孔143′连接到重新分布层145，但无源组件可以可选地或另外安装成连接到重新分布图案142。无源组件125的另一表面可通过粘合层135结合到与其相邻的绝缘层141。
图13为沿图11中所示的部分的线II-II′截取的平面图，图13示出了可用在半导体封装件中的阻挡过孔143S和阻挡图案142S的阵列。
参照图13，阻挡图案142S可以是围绕其中设置有无源组件125的腔C(例如，围绕腔C的整个外周连续延伸)的连续的单个图案。设置在相邻的绝缘层141上的阻挡过孔143S-1和143S-2可彼此偏移以布置成在平面上彼此不重叠的形式。
图12是示出可用在根据本公开中的示例性实施例的半导体封装件中的阻挡结构的另一示例的截面图，并且与图11相似，图12可理解为图9的区域A的放大图。图14是沿图12中所示的部分的线II-II′截取的平面图。
参照图12，与之前的示例性实施例不同，设置在相邻的绝缘层141上的阻挡过孔143S可布置成彼此重叠(例如，在堆叠方向上彼此对准)。在本示例性实施例中，无源组件125的连接端子125P可通过位于其上表面和下表面上并与连接端子125P接触的重新分布图案142′而连接到重新分布层145。在另一示例性实施例中，无源组件125的连接端子125P可仅连接到位于其上表面和下表面中的一个上的重新分布图案142′，或者与之前的示例性实施例相似，可通过重新分布过孔而非重新分布图案142′连接到重新分布层145。
参照图14，与之前的示例性实施例不同，阻挡图案142S还可包括围绕其中设置有无源组件125的腔C布置的多个图案或多个区段。
如上所述，阻挡过孔143S和阻挡图案142S可具有它们围绕设置在腔C中的无源组件125的形式，并且可布置成各种形式。
在下文中，将更详细地描述包括在根据本示例性实施例的半导体封装件100中的各个组件。
框架110可根据绝缘层111a和111b的特定材料而进一步提高半导体封装件100的刚性，并且用于确保包封剂130的厚度的均匀性。框架110可具有贯穿绝缘层111a和111b的通孔110H。半导体芯片120可设置在通孔110H中，并且在一些示例性实施例中，无源组件(未示出)可与半导体芯片120一起设置在通孔110H中。通孔110H可具有其壁围绕半导体芯片120的形式，但不必限于此。
用在本示例性实施例中的框架110可包括：第一绝缘层111a，与连接结构140接触；第一布线图案112a，与连接结构140接触并且嵌在第一绝缘层111a中；第二布线图案112b，设置在第一绝缘层111a的与第一绝缘层111a的嵌有第一布线图案112a的一个表面相对的另一表面上；第二绝缘层111b，设置在第一绝缘层111a的与第一绝缘层111a的嵌有第一布线图案112a的一个表面相对的另一表面上，并且覆盖第二布线图案112b的至少一部分；以及第三布线图案112c，设置在第二绝缘层111b的与第二绝缘层111b的嵌有第二布线图案112b的一个表面相对的另一表面上。第一布线图案112a和第二布线图案112b以及第二布线图案112b和第三布线图案112c可分别通过贯穿第一绝缘层111a的第一布线过孔113a以及贯穿第二绝缘层111b的第二布线过孔113b而彼此电连接。第一布线图案112a、第二布线图案112b和第三布线图案112c可通过连接结构140的重新分布层145电连接到连接垫120P。
例示了用在本示例性实施例中的布线结构包括三层布线图案112a、112b和112c以及使三层布线图案112a、112b和112c彼此连接的布线过孔113a和113b的形式，但布线结构中的层数可与上述层数不同，并且可实现各种其他布线结构(参见，例如图15)。
绝缘层111a和111b中的每个的材料没有具体限制。例如，绝缘材料可用作绝缘层111a和111b中的每个的材料。在这种情况下，诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、其中热固性树脂或热塑性树脂与无机填料混合的树脂(例如，ABF(Ajinomoto Build-up Film)等)可用作绝缘材料。可选地，热固性树脂或热塑性树脂与无机填料一起浸在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的材料(例如，半固化片等)也可用作绝缘材料。在一些示例性实施例中，感光介电(PID)树脂也可用作绝缘材料。
如上所述，包括第一布线图案112a、第二布线图案112b和第三布线图案112c以及第一布线过孔113a和第二布线过孔113b的布线结构可提供半导体封装件100的竖直连接路径并且用于使半导体芯片120的连接垫120P重新分布。第一布线图案112a、第二布线图案112b和第三布线图案112c中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。第一布线图案112a、第二布线图案112b和第三布线图案112c可根据相应的层的设计执行各种功能。例如，第一布线图案112a、第二布线图案112b和第三布线图案112c可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除了接地(GND)图案、电力(PWR)图案等之外的各种信号图案(诸如，数据信号图案等)。此外，第一布线图案112a、第二布线图案112b和第三布线图案112c可包括过孔垫、布线垫、用于电连接金属件的垫等。第一布线图案112a、第二布线图案112b和第三布线图案112c中的每个可通过镀覆工艺形成，并且可包括种子层和导体层。第一布线图案112a、第二布线图案112b和第三布线图案112c的厚度可大于重新分布图案142的厚度。
第一布线过孔113a和第二布线过孔113b可使形成在不同层上的布线图案112a、112b和112c彼此电连接，结果在框架110中形成电路径。第一布线过孔113a和第二布线过孔113b的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。第一布线过孔113a和第二布线过孔113b中的每个可以是利用导电材料填充的填充型过孔，或者是导电材料可沿着通路孔中的每个的壁形成的共形型过孔。此外，第一布线过孔113a和第二布线过孔113b中的每个可具有锥形形状。第一布线过孔113a和第二布线过孔113b中的每个可通过镀覆工艺形成，并且可包括种子层和导体层。
当形成用于第一布线过孔113a的孔时，第一布线图案112a的一部分可用作阻挡件。因此，在工艺中可能有利的是：第一布线过孔113a中的每个具有上端的宽度大于下端的宽度的锥形形状。在这种情况下，第一布线过孔113a可与第二布线图案112b一体化。此外，当形成用于第二布线过孔113b的孔时，第二布线图案112b的一部分可用作阻挡件。因此，与第一布线过孔113a相似，在工艺中可能有利的是：第二布线过孔113b中的每个具有上端的宽度大于下端的宽度的锥形形状。在这种情况下，第二布线过孔113b可与第三布线图案112c一体化。另外，尽管附图中未示出，但在一些示例性实施例中，可在框架110的通孔110H的壁上设置金属层(未示出)以便阻挡电磁波或进行散热。金属层(未示出)可围绕半导体芯片120。
半导体芯片120可以是在单个芯片中集成数量为数百至数百万个或更多个元件而提供的集成电路(IC)。在这种情况下，IC可以是例如，诸如中央处理器(例如，CPU)、图形处理器(例如，GPU)、数字信号处理器、密码处理器、微处理器、微控制器等的应用处理器芯片，但不限于此。IC可以是电源管理IC(PMIC)、存储器芯片(诸如，易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存等)或者逻辑芯片(诸如，模拟数字转换器、专用IC(ASIC))等。
半导体芯片120可以是其中未形成单独的凸块或重新分布层的处于裸态的集成电路。然而，半导体芯片120不限于此，并且可以是封装型IC。集成电路可在有效晶圆的基础上形成。在这种情况下，半导体芯片120的主体的基体材料可以是硅(Si)、锗(Ge)、砷化镓(GaAs)等。各种电路可形成在主体上。连接垫120P可将半导体芯片120电连接到其他组件。连接垫120P中的每个的材料可以是诸如铝(Al)等的导电材料。使连接垫120P暴露的钝化层可形成在主体上，并且钝化层可以是氧化物层、氮化物层等，或者是氧化物层和氮化物层的双层。还可在其他适当位置设置绝缘层(未示出)等。另外，半导体芯片120的有效表面是指半导体芯片120的其上设置有连接垫120P的表面，并且半导体芯片120的无效表面是指半导体芯片120的与有效表面相对的表面(在一些实施例中，无效表面可没有任何连接垫，而在其他实施例中无效表面可包括连接垫)。在这种情况下，当钝化层形成在半导体芯片120的有效表面上时，可基于钝化层的下表面来确定半导体芯片120的有效表面的位置关系。
包封剂130可包封框架110和半导体芯片120，并且可填充通孔110H的至少一部分。包封剂130可利用绝缘材料形成。在这种情况下，绝缘材料可以是例如，诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、具有诸如无机填料的增强材料浸在热固性树脂或热塑性树脂中的树脂(诸如，ABF、FR-4、双马来酰亚胺三嗪(BT)等)。此外，可使用模制材料(诸如，环氧塑封料(EMC))或感光材料(即，感光包封剂(PIE))作为绝缘材料。在一些示例性实施例中，也可使用其中绝缘树脂(诸如，热固性树脂或热塑性树脂)浸在无机填料和/或诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的材料作为绝缘材料。
连接结构140可被构造成使半导体芯片120的连接垫120P重新分布。半导体芯片120的具有各种功能的数十至数百个连接垫120P可通过连接结构140重新分布，并且可根据功能通过电连接金属件170物理连接或电连接到外部。如上所述，示出了连接结构140包括四层绝缘层141、四层重新分布图案142和四层重新分布过孔143的形式，但在另一示例性实施例中，连接结构140可实现为单层，或者实现为比上述层数更多的层数。
绝缘层141中的每个可利用上述绝缘材料形成。这里，绝缘材料可以是感光介电材料(PID)。在这种情况下，可通过光刻过孔工艺引入精细节距，因此可非常有效地重新分布半导体芯片120的数十至数百万个连接垫120P。
重新分布图案142可使半导体芯片120的连接垫120P重新分布以将连接垫120P电连接到电连接金属件170。重新分布图案142中的每个的材料也可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。重新分布图案142可根据它们的设计执行各种功能。例如，重新分布图案142可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除了接地(GND)图案、电力(PWR)图案等之外的各种信号图案(诸如，数据信号图案等)。此外，重新分布图案142可包括过孔垫、电连接结构垫等。
重新分布过孔143可使形成在不同层上的重新分布图案142彼此电连接，并且特别地，可用于使半导体芯片120的连接垫120P和重新分布图案142彼此电连接。当半导体芯片120是裸片时，重新分布过孔143可与连接垫120P物理接触。重新分布过孔143中的每个的材料也可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。重新分布过孔143中的每个也可利用导电材料完全填充，或者导电材料也可沿着通路孔中的每个的壁形成。此外，重新分布过孔143中的每个也可具有锥形形状。
第一钝化层150A和第二钝化层150B可被设置为用于保护半导体封装件100免受外部的物理损坏和化学损坏的层。详细地，位于较低高度上的第一钝化层150A可保护连接结构140，并且位于较高高度上的第二钝化层150B可设置在包封剂130上。第一钝化层150A和第二钝化层150B可具有使重新分布图案142的一部分和布线结构的一部分(具体地，第三布线图案112c)敞开的开口。第三布线图案112c的敞开的区域可包括为了用作垫而形成的表面处理层P。表面处理层P没有具体限制，并且可通过例如电解镀金、无电镀金、有机可焊性保护剂(OSP)或无电镀锡、无电镀银、无电镀镍/取代镀金、直接浸金(DIG)镀覆、热风整平(HASL)等，但不限于此。
第一钝化层150A和第二钝化层150B中的每个可包括绝缘树脂和无机填料，但可不包括玻璃纤维。例如，第一钝化层150A和第二钝化层150B可利用ABF形成，但不限于此，并且可利用PID形成。
可使用凸块下金属层160以便提高电连接金属件170的连接可靠性。也就是说，凸块下金属层160可提高根据本示例性实施例的半导体封装件100的板级可靠性。凸块下金属层160的数量可以是数十至数万个。凸块下金属层160均可连接到布线结构。凸块下金属层160可使用金属通过金属化方法(但不限于此)形成在延伸穿过第一钝化层150A的多个开口中的每个中。
电连接金属件170可被构造成将半导体封装件100物理连接或电连接到外部。例如，半导体封装件100可通过电连接金属件170安装在电子装置的主板上。电连接金属件170中的每个可利用低熔点金属(诸如，锡(Sn)或含锡(Sn)的合金)形成。更具体地，电连接金属件170中的每个可利用焊料等形成。然而，这仅仅是示例，并且电连接金属件170中的每个的材料不具体限于此。电连接金属件170中的每个可以是焊盘、焊球、引脚等。电连接金属件170可形成为多层结构或单层结构。当电连接金属件170形成为多层结构时，电连接金属件170可包括铜(Cu)柱和焊料。当电连接金属件170形成为单层结构时，电连接金属件170可包括锡-银焊料或铜(Cu)。然而，这仅仅是示例，并且电连接金属件170不限于此。电连接金属件170的数量、间距、布置形式等没有具体限制，而是本领域技术人员可根据设计细节进行充分修改。例如，可根据连接垫120P的数量设置数量为数十至数千的电连接金属件170，或者可设置更多或者更少的电连接金属件170。
电连接金属件170可包括接地连接金属件170G。接地连接金属件170G可连接到阻挡过孔143S和/或阻挡图案142S。当半导体封装件100安装在外部设备(诸如，母板)上时，接地连接金属件170G可连接到母板的地。
电连接金属件170中的至少一个可设置在扇出区域中。扇出区域是指不与设置有半导体芯片120的区域重叠的区域。与扇入型封装件相比，扇出型封装件可具有优异的可靠性，可实现多个输入/输出(I/O)端子，并且可促进3D互连。此外，与球栅阵列(BGA)封装件、栅格阵列(LGA)封装件等相比，扇出型封装件可被制造成具有小的厚度，并且可具有价格竞争力。
图15是示出根据另一示例性实施例的半导体封装件的示意性截面图。
参照图15，可理解的是，除了框架110的布线结构的形式之外，根据本示例性实施例的半导体封装件100A具有与图9至图14中所示的结构相似的结构。除非另外明确描述，否则可参照针对图9至图14中所示的半导体封装件100的相同或相似的组件的描述来理解根据本示例性实施例的组件。
用在本示例性实施例中的框架110可具有与上述框架110的结构不同的结构，因此可修改框架110的布线结构。详细地，框架110可包括：第一绝缘层111a；第二绝缘层111b和第三绝缘层111c，分别设置在第一绝缘层111a的相对的表面上；以及布线结构，形成在第一绝缘层111a、第二绝缘层111b和第三绝缘层111c上。布线结构可包括：第一布线图案112a，设置在第一绝缘层111a的一个表面上；第二布线图案112b，设置在第一绝缘层111a的与所述一个表面相对的另一表面上；第三布线图案112c，设置在第二绝缘层111b的与第二绝缘层111b的嵌有第一布线图案112a的一个表面相对的另一表面上；第四布线图案112d，设置在第三绝缘层111c的与第三绝缘层111c的嵌有第二布线图案112b的一个表面相对的另一表面上；第一布线过孔113a，贯穿第一绝缘层111a并且使第一布线图案112a和第二布线图案112b彼此电连接；第二布线过孔113b，贯穿第二绝缘层111b并且使第一布线图案112a和第三布线图案112c彼此电连接；以及第三布线过孔113c，贯穿第三绝缘层111c并且使第二布线图案112b和第四布线图案112d彼此电连接。
由于用在本示例性实施例中的框架110具有更多数量的布线图案112a、112b、112c和112d，因此可进一步简化连接结构140的重新分布层145。
第一绝缘层111a的厚度可大于第二绝缘层111b的厚度和第三绝缘层111c的厚度。第一绝缘层111a可基本上相对厚以便保持刚性，并且可引入第二绝缘层111b和第三绝缘层111c以便形成更多数量的布线图案112c和112d。第一绝缘层111a可包括与第二绝缘层111b和第三绝缘层111c的绝缘材料不同的绝缘材料。例如，第一绝缘层111a可以是例如包括芯材料(诸如，玻璃纤维)、无机填料和绝缘树脂的半固化片，并且第二绝缘层111b和第三绝缘层111c可以是包括无机填料和绝缘树脂的ABF或PID。然而，第一绝缘层111a以及第二绝缘层111b和第三绝缘层111c的材料不限于此。
贯穿第一绝缘层111a的第一布线过孔113a的直径可大于贯穿第二绝缘层111b的第二布线过孔113b的直径和贯穿第三绝缘层111c的第三布线过孔113c的直径。此外，第一布线过孔113a可具有沙漏形形状或圆柱形形状，而第二布线过孔113b和第三布线过孔113c可具有方向彼此相反的锥形形状。第一布线图案112a、第二布线图案112b、第三布线图案112c和第四布线图案112d的厚度可大于重新分布层145的厚度。
图16是示出根据另一示例性实施例的半导体封装件的示意性截面图。
参照图16，根据本示例性实施例的半导体封装件100B与根据之前的示例性实施例的半导体封装件(连接结构形成在半导体芯片的有效表面上)不同之处可在于：在制造连接结构140之后安装半导体芯片121、122和123。
参照图16，根据本示例性实施例的半导体封装件100B可包括：连接结构140，具有彼此相对的第一表面140A和第二表面140B；第一半导体芯片121、第二半导体芯片122和第三半导体芯片123，设置在连接结构140的第一表面140A上；以及包封剂130，设置在连接结构140的第一表面140A上并且包封第一半导体芯片121、第二半导体芯片122和第三半导体芯片123。
连接结构140可用作封装第一半导体芯片121、第二半导体芯片122和第三半导体芯片123的中介体，以便将半导体封装件100B安装在母板上。连接结构140可包括：多个绝缘层141；多个重新分布图案142，分别设置在多个绝缘层141上；以及多个重新分布过孔143，分别贯穿多个绝缘层141并且分别连接到多个重新分布图案142。
至少一个无源组件125可嵌在用在本示例性实施例中的连接结构140的腔C中。阻挡布线结构145S可围绕嵌在连接结构140中的无源组件125布置以便阻挡EMI。阻挡布线结构145S可包括围绕腔设置的多个阻挡过孔143S以及使相邻阻挡过孔彼此连接的阻挡图案142S。重新分布过孔143和阻挡过孔143S可具有它们在与用在图9中所示的示例性实施例中的重新分布过孔和阻挡过孔的渐缩方向相反的方向上渐缩的结构。
多个重新分布图案142中的位于连接结构的第一表面140A上的重新分布图案142可设置为连接到第一半导体芯片121的连接垫121P、第二半导体芯片122的连接垫122P和第三半导体芯片123的连接垫123P中的每个的连接布线层。
第一半导体芯片121的连接垫121P、第二半导体芯片122的连接垫122P和第三半导体芯片123的连接垫123P可使用连接构件135分别电连接到多个重新分布图案142的连接布线层。连接构件135中的每个可利用低熔点金属(诸如，锡(Sn)或含锡(Sn)的合金)形成。
此外，半导体封装件100B可包括底部填充树脂(未示出)，底部填充树脂(未示出)设置在第一半导体芯片121、第二半导体芯片122和第三半导体芯片123的其上形成有连接垫的表面(有效表面)与连接结构140的第一表面140A之间。底部填充树脂(未示出)可将第一半导体芯片121、第二半导体芯片122和第三半导体芯片123稳定地固定到连接结构140上。例如，底部填充树脂(未示出)可以是诸如环氧树脂的热固性树脂等。
包封剂130可形成为使得第一半导体芯片121的上表面、第二半导体芯片122的上表面和第三半导体芯片123的上表面通过包封剂130的上表面暴露。热可通过暴露的上表面容地散发。半导体芯片121、122和123的上表面以及包封剂130的上表面可通过抛光工艺彼此基本上共面。
散热板190可使用导热结合层设置在共面表面上。这里，导热结合层可利用热界面材料(TIM)(例如，环氧树脂)形成。散热板190可以是例如散热器、散热片、散热管或液体冷却的冷板。
半导体封装件100B可包括设置在连接结构140的第二表面140B上的多个电连接金属件170，并且多个电连接金属件170均连接到重新分布图案142。多个电连接金属件170可包括连接到阻挡过孔143S或阻挡图案142S的一个或更多个接地连接金属件。半导体封装件100B可包括使多个电连接金属件170和重新分布图案142彼此连接的凸块下金属层160。根据本示例性实施例的半导体封装件100B可包括钝化层150，钝化层150设置在连接结构140的第二表面140B上并且使凸块下金属层160的至少一部分嵌入其中。
图17是示出根据另一示例性实施例的半导体封装件的示意性截面图，并且图18是示出用在图17的半导体封装件中的桥的截面图。
参照图17和图18，根据本示例性实施例的半导体封装件300可包括：基板310，具有互连结构345并且具有腔C；桥200，设置在腔C中；以及第一半导体芯片121和第二半导体芯片122，均设置在基板310上以连接到互连结构345。
如图18中所示，桥200可包括连接结构240以及嵌在连接结构240中的无源组件225。连接结构240可包括多个绝缘层241以及设置在多个绝缘层241上的多个重新分布层245，并且无源组件225可具有连接到重新分布层245的连接端子225P。在本示例性实施例中，无源组件225的连接端子225P可连接到设置在其一个表面上的重新分布过孔243′。第一半导体芯片121和第二半导体芯片122可通过桥200的重新分布层245彼此电连接。桥200可设置在腔C中并且通过结合层315安装。桥200可电连接到互连结构345的位于腔C的底表面上的一部分。
与上述示例性实施例相似，重新分布层245可包括：多个重新分布图案242，分别设置在多个绝缘层241上；以及多个重新分布过孔243，分别贯穿多个绝缘层241并且分别连接到多个重新分布图案242。某些重新分布图案242可设置在桥200的上表面和下表面上(或暴露于桥200的上表面和下表面)，并且可用作用于与半导体芯片121的连接垫121P和半导体芯片122的连接垫122P建立连接以及与基板310的互连结构345建立连接的连接垫242P。
根据本示例性实施例的桥200可为无源组件225提供阻挡布线结构245S。阻挡布线结构245S可包括重新分布过孔243中的一些和重新分布图案242中的一些。详细地，多个重新分布过孔243可包括围绕无源组件225布置的多个阻挡过孔243S，并且多个重新分布图案242可包括连接到多个绝缘层241中的相邻的阻挡过孔243S的阻挡图案242S。
如上所述，阻挡过孔243S和阻挡图案242S可围绕设置在腔C中的无源组件225布置，以提供EMI阻挡效果。如以上参照图11至图14所描述的，阻挡过孔243S和阻挡图案242S可布置成各种形式。
如上所述，根据本公开中的示例性实施例，可引入围绕嵌在连接结构中的组件的阻挡过孔以及连接到阻挡过孔的阻挡图案，以为嵌入的组件提供有效的EMI阻挡结构。
虽然以上已经示出和描述了示例性实施例，但是对本领域技术人员将明显的是，在不脱离由所附权利要求限定的本发明的范围的情况下，可以进行修改和变形。

Claims (20)

1.一种半导体封装件，所述半导体封装件包括：
连接结构，具有彼此相对的第一表面和第二表面，并且所述连接结构包括多个绝缘层以及设置在所述多个绝缘层上的重新分布层；
半导体芯片，设置在所述连接结构的所述第一表面上并且具有连接到所述重新分布层的连接垫；
包封剂，设置在所述连接结构的所述第一表面上并且包封所述半导体芯片；以及
无源组件，嵌在所述连接结构中并且具有连接到所述重新分布层的连接端子，
其中，所述重新分布层包括：多个重新分布图案，所述重新分布图案中的每个设置在所述多个绝缘层中的相应的绝缘层上；以及多个重新分布过孔，每个贯穿所述多个绝缘层的相应的绝缘层并且连接到所述多个重新分布图案中的相应的重新分布图案，
所述多个重新分布过孔包括在水平方向上围绕所述无源组件布置的多个阻挡过孔，并且所述多个重新分布图案包括连接相邻的阻挡过孔的阻挡图案，并且
所述阻挡过孔和所述阻挡图案被构造为阻挡电磁干扰。
2.根据权利要求1所述的半导体封装件，其中，所述多个绝缘层包括腔，所述无源组件安装在所述腔中，并且所述阻挡过孔围绕所述腔布置。
3.根据权利要求1所述的半导体封装件，其中，所述多个阻挡过孔布置为使得设置在相邻的不同绝缘层上的阻挡过孔彼此重叠。
4.根据权利要求1所述的半导体封装件，其中，所述多个阻挡过孔布置成使得设置在相邻的不同绝缘层上的阻挡过孔的中心彼此偏移。
5.根据权利要求1所述的半导体封装件，其中，所述阻挡图案是在所述无源组件的整个外周周围延伸的单个图案。
6.根据权利要求1所述的半导体封装件，其中，所述阻挡图案包括围绕所述无源组件布置的多个图案。
7.根据权利要求1所述的半导体封装件，其中，所述无源组件的所述连接端子连接到设置在所述多个绝缘层之中的与所述无源组件的一个表面相邻的绝缘层上的重新分布图案或重新分布过孔。
8.根据权利要求7所述的半导体封装件，其中，所述无源组件通过粘合层结合到所述多个绝缘层之中的与所述无源组件的同所述一个表面相对的另一表面相邻的绝缘层上。
9.根据权利要求1所述的半导体封装件，其中，所述重新分布层还包括接地图案，并且所述阻挡过孔或所述阻挡图案连接到所述接地图案。
10.根据权利要求1所述的半导体封装件，所述半导体封装件还包括多个电连接金属件，所述多个电连接金属件设置在所述连接结构的所述第二表面上并且均连接到所述重新分布层，
其中，所述多个电连接金属件包括连接到所述阻挡过孔或所述阻挡图案的接地连接金属件。
11.根据权利要求10所述的半导体封装件，所述半导体封装件还包括凸块下金属层，所述凸块下金属层设置在所述连接结构的所述第二表面上并且使所述多个电连接金属件和所述重新分布层彼此连接。
12.根据权利要求1所述的半导体封装件，所述半导体封装件还包括设置在所述连接结构的所述第一表面上的框架，所述框架具有其中设置有所述半导体芯片的通孔，并且所述框架具有设置在其中并且连接到所述重新分布层的布线结构。
13.根据权利要求12所述的半导体封装件，其中，所述框架包括顺序地设置在所述连接结构的所述第一表面上的第一绝缘层和第二绝缘层，并且
所述布线结构包括：第一布线图案，嵌在所述第一绝缘层的一个表面中；第二布线图案，设置在所述第一绝缘层的与所述第一绝缘层的所述一个表面相对的另一表面上；第三布线图案，设置在所述第二绝缘层的与所述第二绝缘层的其上设置有所述第二布线图案的一个表面相对的另一表面上；第一布线过孔，贯穿所述第一绝缘层并且使所述第一布线图案和所述第二布线图案彼此连接；以及第二布线过孔，贯穿所述第二绝缘层并且使所述第二布线图案和所述第三布线图案彼此连接。
14.根据权利要求12所述的半导体封装件，其中，所述框架包括第一绝缘层以及分别设置在所述第一绝缘层的相对的表面上的第二绝缘层和第三绝缘层，并且
所述布线结构包括：第一布线图案和第二布线图案，分别设置在所述第一绝缘层的所述相对的表面上；第三布线图案，设置在所述第二绝缘层的与所述第二绝缘层的嵌有所述第一布线图案的一个表面相对的另一表面上；第四布线图案，设置在所述第三绝缘层的与所述第三绝缘层的嵌有所述第二布线图案的一个表面相对的另一表面上；第一布线过孔，贯穿所述第一绝缘层并且使所述第一布线图案和所述第二布线图案彼此连接；第二布线过孔，贯穿所述第二绝缘层并且使所述第一布线图案和所述第三布线图案彼此连接；以及第三布线过孔，贯穿所述第三绝缘层并且使所述第二布线图案和所述第四布线图案彼此连接。
15.一种半导体封装件，所述半导体封装件包括：
基板，具有互连结构并且具有腔；
桥，设置在所述腔中并且包括连接结构和无源组件，所述连接结构包括多个绝缘层以及设置在所述多个绝缘层上的重新分布层，并且所述无源组件嵌在所述连接结构中并且具有连接到所述重新分布层的连接端子；以及
第一半导体芯片和第二半导体芯片，均设置在所述基板上以连接到所述基板的所述互连结构并且通过所述桥的所述重新分布层彼此电连接，
其中，所述重新分布层包括：多个重新分布图案，所述重新分布图案中的每个设置在所述多个绝缘层的相应的绝缘层上；以及多个重新分布过孔，每个贯穿所述多个绝缘层的相应的绝缘层并且连接到所述多个重新分布图案，
所述多个重新分布过孔包括在水平方向上围绕所述无源组件布置的多个阻挡过孔，并且所述多个重新分布图案包括连接到所述多个绝缘层中的相邻的阻挡过孔的阻挡图案，并且
所述阻挡过孔和所述阻挡图案被构造为阻挡电磁干扰。
16.根据权利要求15所述的半导体封装件，其中，所述桥电连接到所述互连结构的位于所述腔的底表面上的一部分。
17.一种连接结构，所述连接结构具有相对的第一表面和第二表面并且被构造成使半导体芯片安装在其所述第一表面上，所述连接结构包括；
多个绝缘层，顺序地堆叠在所述第一表面和所述第二表面之间；
多个重新分布层，包括重新分布图案，所述重新分布图案设置在所述多个绝缘层的相邻的绝缘层之间；以及
多个重新分布过孔，延伸穿过所述多个绝缘层中的相应的绝缘层以使所述多个重新分布层中的重新分布层互相连接，
其中，所述连接结构包括腔，所述腔设置在所述第一表面和所述第二表面之间并且至少延伸穿过所述多个绝缘层的第一绝缘层和第二绝缘层，以使无源组件设置在其中，
所述多个重新分布过孔包括在水平方向上围绕所述腔布置的多个阻挡过孔，并且所述多个重新分布图案包括连接到相邻的阻挡过孔的阻挡图案，并且
所述阻挡过孔和所述阻挡图案被构造为阻挡电磁干扰。
18.根据权利要求17所述的连接结构，其中，位于所述第一绝缘层和所述第二绝缘层中的每个上的所述重新分布图案在所述腔的整个外周周围连续延伸。
19.根据权利要求17所述的连接结构，其中，设置在与所述腔相邻的所述第一绝缘层上的第一重新分布图案和设置在与所述腔相邻的所述第二绝缘层上的第二重新分布图案通过沿着所述第一重新分布图案和所述第二重新分布图案彼此均匀间隔开的多个重新分布过孔彼此连接。
20.根据权利要求17所述的连接结构，其中，所述多个绝缘层中的第三绝缘层与所述腔的表面接触并且沿着所述腔的所述表面延伸，并且位于所述第三绝缘层上的与所述腔相邻设置的第三重新分布图案连接到设置在与所述腔相邻的所述第一绝缘层上的第一重新分布图案和与所述腔相邻的所述第二绝缘层上的第二重新分布图案中的每个。
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