KR102624986B1 - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR102624986B1
KR102624986B1 KR1020180161984A KR20180161984A KR102624986B1 KR 102624986 B1 KR102624986 B1 KR 102624986B1 KR 1020180161984 A KR1020180161984 A KR 1020180161984A KR 20180161984 A KR20180161984 A KR 20180161984A KR 102624986 B1 KR102624986 B1 KR 102624986B1
Authority
KR
South Korea
Prior art keywords
redistribution
shielding
disposed
layer
insulating layers
Prior art date
Application number
KR1020180161984A
Other languages
English (en)
Other versions
KR20200073616A (ko
Inventor
박지은
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180161984A priority Critical patent/KR102624986B1/ko
Priority to US16/591,119 priority patent/US11329004B2/en
Priority to CN201911280102.2A priority patent/CN111326485B/zh
Publication of KR20200073616A publication Critical patent/KR20200073616A/ko
Application granted granted Critical
Publication of KR102624986B1 publication Critical patent/KR102624986B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49527—Additional leads the additional leads being a multilayer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49534—Multi-layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49586—Insulating layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02373—Layout of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08265—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16265—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/145—Organic substrates, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15158—Shape the die mounting substrate being other than a cuboid
    • H01L2924/15159—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Toxicology (AREA)
  • Electromagnetism (AREA)
  • Health & Medical Sciences (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

본 개시의 일 실시예는, 서로 반대에 위치한 제1 면 및 제2 면을 가지고, 복수의 절연층과 상기 복수의 절연층에 배치된 재배선층을 포함하는 연결 구조체와, 상기 연결 구조체의 제1 면에 배치되며, 상기 복수의 재배선층에 연결되는 접속 패드를 갖는 반도체 칩과, 상기 연결 구조체의 제1 면에 배치되며, 상기 반도체 칩을 봉합하는 봉합재와, 상기 연결 구조체에 내장되며, 상기 재배선층에 연결된 접속 단자를 갖는 수동 부품;을 포함하며, 상기 재배선층은 상기 복수의 절연층에 각각 배치된 복수의 재배선 패턴과, 상기 복수의 절연층을 각각 관통하며 상기 복수의 재배선 패턴에 연결된 복수의 재배선 비아를 포함하고, 상기 복수의 재배선 비아는 상기 수동 부품을 둘러싸도록 배열된 복수의 차폐용 비아를 포함하고, 상기 복수의 재배선 패턴은 인접한 차폐용 비아에 연결된 차폐용 패턴을 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 개시는 반도체 패키지에 관한 것이다.
모바일용 디스플레이의 대형화에 따라서 배터리 용량의 증가 필요성이 대두되고 있다. 배터리 용량의 증가에 따라 배터리가 차지하는 면적이 커지기 때문에, 이를 위해서 인쇄회로기판(PCB) 사이즈 축소가 요구되고 있으며, 이에 따른 부품의 실장 면적 감소로 모듈화에 대한 관심이 지속적으로 높아지고 있다.
한편, 종래의 다수의 부품을 실장하는 기술로는, COB(Chip on Board) 기술을 예로 들 수 있다. COB는 인쇄회로기판 상에 개별의 수동 부품과 반도체 패키지를 표면실장기술(SMT)을 이용하여 실장하는 방식이다. 하지만, 부품간 최소 간격 유지에 따라 넓은 실장 면적이 요구되며, 부품간 전자파 간섭(EMI)이 크고, 특히 반도체 칩과 수동부품 간의 거리가 멀어 전기적인 노이즈가 증가하는 문제가 있다.
본 개시의 여러 목적 중 하나는 연결 구조체에 내장된 부품에 의한 EMI를 효과적으로 차폐할 수 있는 반도체 패키지를 제공하는데 있다.
본 개시의 일 실시예는, 서로 반대에 위치한 제1 면 및 제2 면을 가지고, 복수의 절연층과 상기 복수의 절연층에 배치된 재배선층을 포함하는 연결 구조체와, 상기 연결 구조체의 제1 면에 배치되며, 상기 복수의 재배선층에 연결되는 접속 패드를 갖는 반도체 칩과, 상기 연결 구조체의 제1 면에 배치되며, 상기 반도체 칩을 봉합하는 봉합재와, 상기 연결 구조체에 내장되며, 상기 재배선층에 연결된 접속 단자를 갖는 수동 부품;을 포함하며, 상기 재배선층은 상기 복수의 절연층에 각각 배치된 복수의 재배선 패턴과, 상기 복수의 절연층을 각각 관통하며 상기 복수의 재배선 패턴에 연결된 복수의 재배선 비아를 포함하고, 상기 복수의 재배선 비아는 상기 수동 부품을 둘러싸도록 배열된 복수의 차폐용 비아를 포함하고, 상기 복수의 재배선 패턴은 인접한 차폐용 비아에 연결된 차폐용 패턴을 포함하는 반도체 패키지를 제공한다.
본 개시의 일 실시예는, 상호 연결 구조를 가지며, 캐비티를 갖는 기판과, 상기 캐비티에 배치되며, 복수의 절연층과 상기 복수의 절연층에 배치된 재배선층을 포함하는 연결 구조체와, 상기 연결 구조체에 내장되며, 상기 재배선층에 연결된 접속 단자를 갖는 수동 부품을 포함하는 브릿지와, 상기 기판 상에 각각 배치되어 상기 상호 연결 구조와 연결되며, 상기 브릿지의 재배선층을 통해 서로 전기적으로 연결된 제1 및 제2 반도체 칩을 포함하며, 상기 재배선층은 상기 복수의 절연층에 각각 배치된 복수의 재배선 패턴과, 상기 복수의 절연층을 각각 관통하며 상기 복수의 재배선 패턴에 연결된 복수의 재배선 비아를 포함하고, 상기 복수의 재배선 비아는 상기 수동 부품을 둘러싸도록 배열된 복수의 차폐용 비아를 포함하고, 상기 복수의 재배선 패턴은 상기 복수의 절연층 중 인접한 차폐용 비아에 연결된 차폐용 패턴을 포함하는 반도체 패키지를 제공한다.
본 개시의 일 실시예에 따르면, 연결 구조체에 내장된 부품을 둘러싸는 차폐용 비아와 이와 연결된 차폐용 패턴을 도입함으로써 내장된 부품에 위한 효과적인 EMI 차폐 구조를 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 7은 팬-아웃 반도체 패키지의 개략적인 모습을 나타낸 단면도이다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타내는 단면도이다.
도 9는 본 개시의 일 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
도 10은 도 9의 반도체 패키지를 Ⅰ-Ⅰ'로 절개하여 나타낸 평면도이다.
도 11은 도 9의 반도체 패키지의 "A" 영역을 확대하여 나타낸 단면도이다.
도 12는 본 개시의 일 실시예에 따른 반도체 패키지에 채용가능한 차폐구조의 다른 예를 나타낸 단면도이다.
도 13 및 도 14는 각각 본 개시의 일 실시예에 따른 반도체 패키지에 채용될 수 있는 차폐용 비아 및 차폐용 패턴의 다양한 배열을 나타낸 평면도이다.
도 15 및 도 16은 각각 본 개시의 다양한 실시예들에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다.
도 17은 본 개시의 일 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다.
도 18은 도 17의 반도체 패키지에 채용된 브릿지를 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타 부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 반도체 패키지(100)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체 칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체 칩 자체를 그대로 사용하지 않고 반도체 칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체 칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체 칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체 칩의 스케일보다 훨씬 크다. 따라서, 반도체 칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이며, 도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도면을 참조하면, 반도체 칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체 칩(2220) 상에 반도체 칩(2220)의 사이즈에 맞춰 연결 구조체(2240)를 형성한다. 연결 구조체(2240)는 반도체 칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243)을 형성한 후, 배선패턴(2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결 구조체(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프 금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체 칩(2220), 연결 구조체(2240), 패시베이션층(2250), 및 언더범프 금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체 칩의 접속패드, 예컨대 I/O(Input / Output) 단자를 모두 소자 안쪽에 배치시킨 패키지 형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체 칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체 칩이나 크기가 작은 반도체 칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체 칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이며, 도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 봉합재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도이다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체 칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체 칩(2120)의 접속패드(2122)가 연결 구조체(2140)에 의하여 반도체 칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결 구조체(2140) 상에는 패시베이션층(2202)이 더 형성될 수 있으며, 패시베이션층(2202)의 개구부에는 언더범프 금속층(2160)이 더 형성될 수 있다. 언더범프 금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체 칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결 구조체(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
본 제조 공정은 반도체 칩(2120)의 외측에 봉합재(2130)를 형성한 후에 연결 구조체(2140)가 형성될 수 있다. 이 경우에, 연결 구조체(2140)는 반도체 칩(2120)의 접속패드(2122)와 연결하는 비아 및 재배선층으로부터 공정이 이루어지므로, 비아(2143)은 반도체 칩에 가까울수록 작은 폭을 갖도록 형성될 수 있다(확대영역 참조).
이와 같이, 팬-아웃 반도체 패키지는 반도체 칩 상에 형성된 연결 구조체를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체 칩의 I/O 단자를 모두 반도체 칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩 상에 형성된 연결 구조체를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체 칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체 칩(2120) 상에 반도체 칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결 구조체(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체 칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시예들을 상세히 설명한다.
도 9는 본 개시의 일 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이며, 도 10은 도 9의 반도체 패키지를 Ⅰ-Ⅰ'로 절개하여 나타낸 단면도이다.
도 9를 참조하면, 본 실시예에 따른 반도체 패키지(100)는, 서로 반대에 위치한 제1 면(140A) 및 제2 면(140B)을 갖는 연결 구조체(140)와, 상기 연결 구조체(140)의 제1 면(140A) 상에 배치된 반도체 칩(120)과, 상기 연결 구조체(140)의 제1 면(140A) 상에 배치되며 상기 반도체 칩(120)을 봉합하는 봉합재(130)를 포함한다.
연결 구조체(140)는 복수의 절연층(141)과 상기 복수의 절연층(141)에 배치된 재배선층(145)을 포함한다. 본 실시예에서, 상기 복수의 절연층(141)은 4층으로 예시되어 있고, 상기 재배선층(145)은 4 레벨 구조로 예시되어 있다. 연결 구조체(140)의 제1 면(140A)에 배치된 반도체 칩(120)의 접속 패드(120P)는 재배선층(145)에 접속된다. 상기 재배선층(145)은 상기 복수의 절연층(141)에 각각 배치된 복수의 재배선 패턴(142)과, 상기 복수의 절연층(141)을 각각 관통하며 상기 복수의 재배선 패턴(142)에 연결된 복수의 재배선 비아(143)를 포함한다.
본 실시예에 따른 반도체 패키지는 연결 구조체(140)의 제1 면(140A)에 배치된 프레임(110)을 더 포함할 수 있다. 상기 프레임의 관통홀(110H)에는 반도체 칩(120)이 수용될 수 있다. 상기 프레임(110)은 3층의 배선 패턴(112a,112b,112c)과 이를 연결하는 배선 비아(113a,113b)를 포함한 배선 구조를 갖는다. 상기 프레임(110)의 배선 구조는 상기 연결 구조체(140)의 재배선층(145)과 전기적으로 연결될 수 있다. 본 실시예에서, 배선 구조의 제1 배선 패턴(112a)과 재배선 비아(143)는 서로 연결될 수 있다.
본 실시예에 채용된 연결 구조체(140)에는 적어도 하나의 수동 부품(125)이 내장된다. 상기 수동 부품(125)은 상기 재배선층(145)에 연결된 접속 단자(125P)를 가질 수 있다.
도 11에 도시된 바와 같이, 상기 재배선층(145)은, 상기 캐비티(점선으로 표시됨)을 둘러싸도록 배치된 차폐용 배선 구조(145S)를 포함할 수 있다. 도 11은 도 9의 반도체 패키지의 "A" 영역을 확대하여 나타낸 단면도이다.
본 실시예에 채용된 차폐용 배선 구조(145S)는 전자파 간섭을 차단하기 위해서 연결 구조체(140)에 내장된 수동 부품(125)을 둘러싸도록 배열될 수 있다. 차폐용 배선 구조(145S)는 캐비티를 둘러싸도록 배치된 복수의 차폐용 비아(143S)과 인접한 차폐용 비아를 연결하는 차폐용 패턴(142S)을 포함한다.
복수의 차폐용 비아(143S)는 상기 복수의 재배선 비아(143)의 일부로서 동일한 레벨의 재배선 비아와 함께 형성될 수 있다. 차폐용 패턴(142S)도 상기 복수의 재배선 패턴(142)의 일부로서 동일한 레벨의 재배선 패턴과 함께 형성될 수 있다.
본 실시예에서, 2 레벨 구조로서, 제1 및 제2 차폐용 비아(143S-1,143S-2)가 적층된 형태로 도시되어 있으나, 수동 부품(125)의 두께에 따라 3개 이상의 차폐용 비아의 적층된 형태를 가질 수도 있다.
제1 연결 구조체(140)에 형성된 재배선층(145)은 접지용 패턴(미도시)을 포함할 수 있으며, 상기 차폐용 비아(143S) 또는 상기 차폐용 패턴(142S)은 다른 재배선층(145)에 의해 상기 접지용 패턴(미도시)에 연결될 수 있다.
도 11에 도시된 바와 같이, 상기 복수의 차폐용 비아(143S)는 서로 오프셋되도록 배열된다. 구체적으로, 복수의 차폐용 비아(143S)는 인접한 다른 절연층(141)에 배치된 차폐용 비아(143S)가 그 중심들이 서로 오프셋되도록 배열될 수 있다.
상기 수동 부품(125)의 접속 단자(125P)는 상기 복수의 절연층(141) 중 상기 수동 부품(125)의 일면에 인접한 절연층(141)에 배치된 재배선 비아(143')에 연결되어 재배선층(145)에 접속될 수 있다. 본 실시예에서는, 수동 부품(125)의 접속 단자(125P)는 재배선 비아(143')에 의해 재배선층(145)에 접속되는 형태이지만, 필요에 따라 수동 부품은 재배선 패턴(142)에 접속되도록 실장될 수 있다. 상기 수동 부품(125)의 타면은 인접한 절연층(141)과 접착층(135)에 의해 접합될 수 있다.
도 13은 도 11에 도시된 부분을 Ⅱ-Ⅱ'로 절개하여 본 평면도로서 반도체 패키지에 채용될 수 있는 차폐용 비아(143S) 및 차폐용 패턴(142S)의 배열을 나타낸다.
도 13을 참조하면, 상기 차폐용 패턴(142S)은, 수동 부품(125)이 배치된 캐비티(C)를 둘러싸는 연속적인 단일 패턴으로 이루어질 수 있다. 인접한 절연층들(141)에 배치된 차폐용 비아(142S-1,142S-2)는 서로 오프셋되어 지그 재그로 배열될 수 있다.
도 12는 본 개시의 일 실시예에 따른 반도체 패키지에 채용가능한 차폐구조의 다른 예를 나타낸 단면도이며, 도 11과 유사하게 도 9의 "A" 부분을 나타내는 확대도로 이해될 수 있다. 도 14는 도 12에 도시된 부분을 Ⅱ-Ⅱ'로 절개하여 본 평면도이다.
도 12를 참조하면, 인접한 절연층들(141)에 배치된 차폐용 비아(143S)는 앞선 실시예와 달리 서로 중첩되도록 배열될 수 있다. 본 실시예에서, 수동 부품(125)의 접속 단자(125P)는 그 상면 및 하면에 위치한 재배선 패턴(142')에 의해 연결될 수 있다. 다른 실시예에서, 수동 부품(125)의 접속 단자(125P)는 상면 및 하면 중 일 면에 위치한 재배선 패턴(142')에만 연결되거나, 앞선 실시예와 유사하게 재배선 패턴(142')이 아닌 재배선 비아를 통해서 연결될 수도 있다.
도 14를 참조하면, 상기 차폐용 패턴(143S)도, 앞선 실시예와 달리, 상기 수동 부품(125)이 배치된 캐비티(C)를 둘러싸도록 배열된 복수의 패턴(142S)을 포함할 수 있다.
이와 같이, 차폐용 비아(143S) 및 차폐용 패턴(142S)은 캐비티(C)에 배치된 수동 부품(125)을 둘러싸는 형태를 갖되, 다양한 형태로 배열될 수 있다
이하, 본 실시예에 따른 반도체 패키지(100A)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
프레임(110)은 절연층(111a,111b)의 구체적인 재료에 따라 반도체 패키지(100)의 강성을 보다 개선시킬 수 있으며, 제1 봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 프레임(110)은 절연층(111a,111b)을 관통하는 관통홀(110H)을 가질 수 있다. 관통홀(110H)에는 반도체 칩(120)이 배치되며, 일부 실시예에서 수동 부품(미도시)이 함께 배치될 수도 있다. 관통홀(110H)은 벽면이 반도체 칩(120)을 둘러싸는 형태일 수 있으나, 반드시 이에 한정되는 것은 아니다.
본 실시예에 채용된 프레임(110)은 연결 구조체(140)와 접하는 제1 절연층(111a), 연결구조체(140)와 접하며 제1 절연층(111a)에 매립된 제1 배선층(112a), 제1 절연층(111a)의 제1 배선층(112a)이 매립된 측의 반대측 상에 배치된 제2 배선층(112b), 제1 절연층(111a)의 제1 배선층(112a)이 매립된 측의 반대측 표면에 배치되며 제2 배선층(112b)의 적어도 일부를 덮는 제2 절연층(111b), 및 제2 절연층(111b)의 제2 배선층(112b)이 매립된 측의 반대측 표면 상에 배치된 제3 배선층(112c)을 포함한다. 제1 및 제2 배선층(112a,112b)과 제2 및 제3 배선층(112b,112c)은 각각 제1 및 제2절연층(111a,111b)을 관통하는 제1 및 제2 배선 비아(113a,113b)를 통하여 전기적으로 연결된다. 제1 내지 제3 배선층(112a,112b,112c)은 연결 구조체(140)의 재배선층(145)을 통하여 접속 패드(120P)와 전기적으로 연결된다.
본 실시예에 채용된 배선 구조는 3층의 배선층(112a,112b,112c)과 이를 연결하는 배선 비아(113a,113b)를 포함하는 형태로 예시되어 있으나, 다른 층수는 물론 다양한 다른 구조(도 15 참조)로 구현될 수 있다.
절연층(111a,111b)의 재료는 이에 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합된 수지, 예를 들면, ABF(Ajinomoto Build-up Film) 등이 사용될 수 있다. 또는, 무기 필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 상술한 수지가 함침된 재료, 예를 들면, 프리프레그(prepreg) 등이 사용될 수 있다. 일부 실시예에서, 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다.
상술된 바와 같이, 제1 내지 제3 배선 패턴(112a,112b,112c)과 제1 및 제2 배선 비아(113a,113b)를 포함하는 배선 구조는 반도체 패키지(100)의 수직 연결 경로를 제공할 수 있으며, 반도체 칩(120)의 접속 패드(120P)를 재배선하는 역할을 수행할 수 있다. 제1 내지 제3 배선 패턴(112a,112b,112c)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 제1 내지 제3 배선 패턴(112a,112b,112c)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 와이어 패드, 전기연결금속을 위한 패드 등을 포함할 수 있다. 제1 내지 제3 배선 패턴(112a,112b,112c)은 공지의 도금공정으로 형성될 수 있으며, 각각 시드층 및 도체층으로 구성될 수 있다. 제1 내지 제3 배선 패턴(112a,112b,112c)의 두께는 재배선 패턴(142)의 두께보다 두꺼울 수 있다.
제1 및 제2 배선 비아(113a,113b)는 서로 다른 층에 형성된 배선층(112a,112b,112c)을 전기적으로 연결시키며, 그 결과 프레임(110) 내에 전기적 경로를 형성시킨다. 제1 및 제2 배선 비아(113a,113b)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 제1 및 제2 배선 비아(113a,113b)는 각각 도전성 물질로 충전된 필드 타입의 비아일 수도 있고, 또는 도전성 물질이 비아 홀의 벽면을 따라 형성된 컨포멀 타입의 비아일 수도 있다. 또한, 각각 테이퍼 형상을 가질 수 있다. 제1 및 제2 배선 비아(113a,113b)도 도금공정으로 형성될 수 있으며, 시드층 및 도체층으로 구성될 수 있다.
제1 배선 비아(113a)를 위한 홀을 형성할 때 제1 배선 패턴(112a)의 일부가 스토퍼(stopper) 역할을 수행할 수 있다. 따라서, 제1 배선 비아(113a)는 상단의 폭이 하단의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제1 배선 비아(113a)는 제2 배선 패턴(112b)와 일체화될 수 있다. 또한, 제2 배선 비아(113b)를 위한 홀을 형성할 때 제2 배선 패턴(112b)의 일부가 스토퍼 역할을 수행할 수 있다. 따라서, 제2 배선 비아(113b)도 제1 배선 비아(113a)와 유사하게 상단의 폭이 하단의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제2 배선 비아(113b)는 제3 배선 패턴(112c)과 일체화될 수 있다. 한편, 도면에는 도시하지 않았으나, 일부 실시예에서, 전자파 차폐의 목적이나 방열 목적으로 프레임(110)의 관통홀(110H)의 벽면에 금속층(미도시)이 배치될 수도 있으며, 금속층(미도시)은 반도체 칩(120)을 둘러쌀 수 있다.
반도체 칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 이때 집적회로는, 예를 들면, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩일 수 있으나, 이에 한정되는 것은 아니며, 전력관리 집적회로(PMIC: Power Management IC)나, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등일 수도 있다.
반도체 칩(120)은 별도의 범프나 배선층이 형성되지 않은 베어(Bare) 상태의 집적회로일 수 있다. 다만, 이에 한정되는 것은 아니며, 필요에 따라서는 패키지드 타입의 집적회로일 수도 있다. 집적회로는 액티브 웨이퍼를 기반으로 형성될 수 있다. 이 경우 반도체 칩(120)의 바디를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디에는 다양한 회로가 형성되어 있을 수 있다. 접속 패드(120P)는 반도체 칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성 물질로는 각각 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 바디 상에는 접속 패드(120P)를 노출시키는 패시베이션막(121)이 형성될 수 있으며, 패시베이션막은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 기타 필요한 위치에 각각 절연막(미도시) 등이 더 배치될 수도 있다. 한편, 반도체 칩(120)은 접속 패드(120P)가 배치된 면이 활성면이 되며, 그 반대측이 비활성면이 된다. 이때, 반도체 칩(120)의 활성면에 패시베이션막이 형성된 경우에는 반도체 칩(120)의 활성면은 패시베이션막의 하면을 기준으로 위치 관계를 판단한다.
봉합재(130)는 프레임(110) 및 반도체 칩(120)을 봉합하며, 캐비티(110H)의 적어도 일부를 채운다. 봉합재(130)는 절연물질을 이루어지며, 절연물질로는 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT, 수지 등이 사용될 수 있다. 또한, EMC와 같은 몰딩 물질 또는 감광성 재료, 즉 PIE(Photo Imagable Encapsulant)를 사용할 수도 있다. 일부 실시예에서, 열경화성 수지나 열가소성 수지와 같은 절연수지가 무기필러 및/또는 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 재료를 사용할 수도 있다.
연결 구조체(140)는 반도체 칩(120)의 접속 패드(122)를 재배선하도록 구성될 수 있다. 연결 구조체(140)를 통하여 다양한 기능을 가지는 수십 수백의 반도체칩(120)의 접속 패드(122)가 각각 재배선될 수 있으며, 전기연결 금속체(180)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 연결 구조체(140)는 앞서 설명한 바와 같이, 4개의 절연층(141)과 4개의 재배선 패턴(142)과 4개의 재배선 비아(143)를 포함하는 형태로 도시되어 있으나. 다른 실시예에서는 단일층으로 구현될 수 있으며 예시된 수보다 많은 층으로 구현될 수도 있다.
절연층(141)은 상술된 절연물질이 사용될 수 있는데, 이때 절연 물질로는 감광성 절연물질(PID)을 사용할 수 있으며, 이 경우 포토 비아를 통한 파인 피치의 도입도 가능하므로, 반도체 칩(120)의 수십 내지 수백만의 접속 패드(120P)를 매우 효과적으로 재배선할 수 있다.
재배선 패턴(142)은 반도체 칩(120)의 접속 패드(122)를 재배선하여 전기 연결 금속체(180)와 전기적으로 연결시킬 수 있다. 재배선 패턴(142)의 형성물질 역시 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선 패턴(142) 역시 설계 디자인에 따라서 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 전기연결 금속을 위한 패드 등을 포함할 수 있다.
재배선 비아(143)는 서로 다른 층에 형성된 재배선 패턴(142)을 전기적으로 연결하며, 특히 반도체 칩(120)의 접속 패드(120P)와 재배선 패턴(142)을 전기적으로 연결하는데 사용될 수 있다. 재배선 비아(143)는 반도체 칩(120)이 베어 다이인 경우 접속 패드(120P)와 물리적으로 접할 수 있다. 재배선 비아(143)의 형성물질로는 마찬가지로 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선 비아(143) 역시 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 재배선 비아(143)의 형상으로 역시 테이퍼 형상이 적용될 수 있다.
제1 및 제2 패시베이션층들(150A,150B)은 외부의 물리적 화학적 손상 등으로부터 반도체 패키지(100)를 보호하기 위한 층으로서 제공될 수 있다. 구체적으로, 하부에 위치한 제1 패시베이션층(150A)은 연결 구조체(140)를 보호하고, 상부에 위치한 제2 패시베이션층(150B)은 봉합재(130) 상에 배치될 수 있다. 제1 및 제2 패시베이션층(150A,150B)은 재배선층(142)의 일부와 배선 구조(특히, 제3 배선 패턴(112c))의 일부를 개방하는 개구들을 가질 수 있다. 제3 배선 패턴(112c)의 개방된 영역은 패드 역할을 수행하기 위해서 형성된 표면처리층(P)을 포함할 수 있다. 표면처리층(P)은 당해 기술분야에 공지된 것이라면 특별히 한정되는 것은 아니며, 예를 들어, 전해 금도금, 무전해 금도금, OSP 또는 무전해 주석도금, 무전해 은도금, 무전해 니켈도금/치환금도금, DIG 도금, HASL 등에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 및 제2 패시베이션층(150A,150B)은 절연 수지 및 무기 필러를 포함하되, 유리섬유는 포함하지 않을 수 있다. 예를 들어, 제1 및 제2 패시베이션층(150A,150B)은 ABF일 수 있으며, 이에 한정되는 것은 아니하며, 감광성 절연물질(PID)일 수 있다.
언더범프 금속층(160)은, 전기연결 금속체(180)의 접속 신뢰성을 향상시켜기 위해 사용될 수 있다. 즉, 언더범프 금속층(160)은, 본 실시예에 따른 반도체 패키지(100)의 보드 레벨 신뢰성을 개선할 수 있다. 언더범프 금속층(160)은 수십 내지 수만 개 있을 수 있다. 각각의 언더범프 금속층(160)은 배선 구조와 연결될 수 있다. 언더범프 금속층(160)은 금속을 이용하여 공지의 메탈화 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
전기연결 금속체(170)는 반도체 패키지(100)를 외부와 물리적 및/또는 전기적으로 연결시키기 위한 구성이다. 예를 들면, 반도체 패키지(100)는 전기연결 금속체(170)를 통하여 전자기기의 메인보드에 실장될 수 있다. 전기연결 금속체(170)은 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금으로 구성될 수 있다. 보다 구체적으로는 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결 금속체(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결 금속체(170)은 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 전기연결 금속체(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결 금속체(170)의 수는 접속 패드(120P)의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다.
상기 전기연결 금속체(170)는 접지용 연결 금속체(170G)를 포함할 수 있다. 상기 접지용 연결 금속체(170G)는 상기 차폐용 비아(143S) 또는 상기 차폐용 패턴(142S)에 연결될 수 있다. 상기 반도체 패키지(100)를 마더 보더와 같은 외부 장치에 실장할 때에 상기 접지용 연결 금속체(170G)는 마더 보더의 접지체에 연결될 수 있다.
전기연결 금속체(170) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 반도체 칩(120)이 배치된 영역을 중첩되지 않는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
도 15는 본 개시의 일 실시예들에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다.
도 15를 참조하면, 본 실시예에 따른 반도체 패키지(100A)은, 프레임(110)의 배선 구조의 형태를 제외하고, 도 9 내지 도 14에 도시된 구조와 유사한 것으로 이해할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도 9 내지 도 14에 도시된 반도체 패키지(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
본 실시예에 채용된 프레임(110)은 다른 구조를 가지며 그에 따라 배선 구조도 변경될 수 있다. 구체적으로, 프레임(110)은 제1 절연층(111a)과, 제1 절연층(111a)의 양면에 각각 배치된 제2 및 제3 절연층(111a,111b)과, 제1 내지 제3 절연층(111a,111b,111c)에 형성된 배선 구조를 포함한다. 상기 배선 구조는, 제1 절연층(111a)의 일면 상에 배치된 제1 배선층(112a)과, 제1 절연층(111a)의 타면 상에 배치된 제2 배선층(112b)과, 제2 절연층(111b)의 제1 배선층(112a)이 매립된 측의 반대측 표면 상에 배치된 제3 배선층(112c)과, 제3 절연층(111c)의 제2 배선층(112b)이 매립된 측의 반대측 표면 상에 배치된 제4 배선층(112d)과, 제1 절연층(111a)을 관통하며 제1 및 제2 배선층(112a,112b)을 전기적으로 연결하는 제1 배선 비아(113a)와, 제2 절연층(111b)을 관통하며 제1 및 제3 배선층(112a,112c)을 전기적으로 연결하는 제2 배선 비아(113b)와, 제3 절연층(111c)을 관통하며 제2 및 제4 배선층(112b,112d)을 전기적으로 연결하는 제3 배선 비아(113c)를 포함한다.
본 실시예에 채용된 프레임(110)은 보다 많은 수의 배선층(112a,112b,112c,112d)를 가지므로, 연결 구조체(140)의 재배선층(145)을 더욱 간소화시킬 수 있다.
제1 절연층(111a)은 제2 절연층(111b) 및 제3 절연층(111c)보다 두께가 두꺼울 수 있다. 제1 절연층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2 절연층(111b) 및 제3 절연층(111c)은 더 많은 수의 배선층(112c,112d)을 형성하기 위하여 도입될 수 있다. 제1 절연층(111a)은 제2 절연층(111b) 및 제3 절연층(111c)과 상이한 절연물질 포함할 수 있다. 예를 들면, 제1 절연층(111a)은 유리섬유와 같은 심재, 무기 필러, 및 절연 수지를 포함하는, 예컨대, 프리프레그일 수 있고, 제2 절연층(111c) 및 제3 절연층(111c)은 무기 필러 및 절연수지를 포함하는 ABF 또는 PID 일 수 있으나, 이에 한정되는 것은 아니다. 유사한 관점에서, 제1 절연층(111a)을 관통하는 제1 배선 비아(113a)는 제2 및 제3 절연층(111b,111c)을 각각 관통하는 제2 및 제3 배선 비아(113b, 113c)보다 직경이 클 수 있다. 또한, 제1 배선 비아(113a)는 모래시계 또는 원기둥 형상을 가지는 반면, 제2 및 제3 배선 비아(113b,113c)는 서로 반대 방향의 테이퍼 형상을 가질 수 있다. 제1 내지 제4 배선층(112a,112b,112c,112d)의 두께는 재배선층(145)의 두께보다 두꺼울 수 있다.
도 16은 본 개시의 일 실시예들에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다.
도 16을 참조하면, 본 실시예에 따른 반도체 패키지(100B)은, 연결 구조체(140)를 제조한 후에 반도체 칩들(121,122,123)을 실장하는 점에서, 반도체 칩의 활성면에 연결 구조체를 형성하는 앞선 실시예들과 상이하다.
도 16을 참조하면, 본 실시예에 따른 반도체 패키지(100B)는, 서로 반대에 위치한 제1 면(140A) 및 제2 면(140B)을 갖는 연결 구조체(140)와, 상기 연결 구조체(140)의 제1 면(140A) 상에 배치된 제1 내지 제3 반도체 칩(121,122,123)과, 상기 연결 구조체(140)의 제1 면(140A) 상에 배치되며 상기 제1 내지 제3 반도체 칩(121,122,123)을 봉합하는 봉합재(130)를 포함한다.
상기 연결 구조체(140)는, 마더 보드에 실장하기 위해서 제1 내지 제3 반도체 칩(121,122,123)을 패키징하는 인터포저로서 사용될 수 있다. 상기 연결 구조체(140)는, 상기 복수의 절연층(141)과, 상기 복수의 절연층(141)에 각각 배치된 복수의 재배선 패턴(142)과, 상기 복수의 절연층(141)을 관통하며 상기 복수의 재배선 패턴(142)에 각각 연결된 복수의 재배선 비아(143)를 포함한다.
본 실시예에 채용된 연결 구조체(140)의 캐비티(C)에 적어도 하나의 수동 부품(125)이 내장될 수 있다. 차폐용 배선 구조(145S)는 전자파 간섭을 차단하기 위해서 연결 구조체(140)에 내장된 수동 부품(125)을 둘러싸도록 배열될 수 있다. 차폐용 배선 구조(145S)는 캐비티를 둘러싸도록 배치된 복수의 차폐용 비아(143S)과 인접한 차폐용 비아를 연결하는 차폐용 패턴(142S)을 포함한다. 재배선 비아(143) 및 차폐용 비아(143S)는 도 9에 도시된 실시예에 채용된 재배선 비아 및 차폐용 비아와 반대 방향으로 테이퍼된 구조를 가질 수 있다.
상기 복수의 재배선 패턴(142) 중 상기 연결 구조체의 제1 면(140A) 상에 위치하는 재배선 패턴(142)은 상기 제1 내지 제3 반도체 칩(121,122,123)의 접속 패드(121P,122P,123P)에 각각 연결되는 접속용 배선층으로 제공될 수 있다.
상기 제1 내지 제3 반도체 칩(121,122,123)의 접속 패드(121P,122P,123P)는 각각 접속 부재(135)를 이용하여 상기 복수의 재배선 패턴(142) 중 접속용 배선층에 전기적으로 연결될 수 있다. 상기 접속 부재(135)는 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금일 수 있다.
또한, 반도체 패키지(100B)는 제1 내지 제3 반도체 칩(121,122,123)의 접속 패드가 형성된 면(이하, 활성면이라 함)과 연결 구조체(140)의 제1 면(140A)과 사이에 배치된 언더필 수지(미도시)를 포함한다. 언더필 수지(미도시)는 제1 내지 제3 반도체 칩(121,122,123)을 연결 구조체(140) 상에 안정적으로 고정할 수 있다. 예를 들어, 언더필 수지(미도시)는 에폭시 등과 같은 경화성 수지를 일 수 있다.
상기 봉합재(130)는, 그 상면을 통해서 탑재된 제1 내지 제3 반도체 칩(121,122,123)의 상면이 노출되도록 형성될 수 있다. 노출된 상면들을 통해서 열방출이 용이하게 이루어질 수 있다. 상기 반도체 칩(121,122,123)의 상면과 상기 봉합재(130)의 상면은 연마공정에 의해 얻어질 수 있는 실질적으로 평탄한 공면을 갖는다.
방열판(190)은 열전도성 접합층을 이용하여 상기 평탄한 공면에 배치될 수 있으며, 열전도 접합층은 방열계면 물질(thermal interface material, TIM)로 이루어질 수 있으며, 예를 들어, 에폭시 수지를 포함할 수 있다. 방열판(190)은 예를 들면, 히트 싱크(heat sink), 히트 스프레더(heat spreader), 히트 파이프(heat pipe), 또는 수냉식 냉각판(liquid cooled cold plate)일 수 있다.
상기 반도체 패키지(100B)는 상기 연결 구조체(140)의 제2 면(140B) 상에 배치되며, 상기 재배선 패턴(142)에 각각 연결되는 복수의 전기 연결 금속체(170)를 포함할 수 있다. 상기 복수의 연결 금속체(170)는 차폐용 비아(143S) 또는 상기 차폐용 패턴(142S)에 연결된 접지용 연결 금속체(170G)를 포함할 수 있다. 상기 반도체 패키지(100B)는 상기 복수의 전기 연결 금속체(170)와 상기 재배선 패턴(142)를 연결하는 언더 범프 금속층(160)을 포함할 수 있다. 본 실시예에 따른 반도체 패키지(100B)는 상기 연결 구조체(140)의 제2 면(140B) 상에 배치되어 상기 UBM 층(160)의 적어도 일부를 매립하는 패시베이션층(150)을 포함할 수 있다.
도 17은 본 개시의 일 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도이며, 도 18은 도 17의 반도체 패키지에 채용된 브릿지를 나타낸 단면도이다.
도 17 및 도 18을 참조하면, 본 실시예에 따른 반도체 패키지(300)는 상호 연결 구조(345)를 가지며, 캐비티(C)를 갖는 기판(310)과, 상기 캐비티(C)에 배치된 브릿지(200)와, 상기 기판(100) 상에 각각 배치되어 상기 상호 연결 구조(345)와 연결된 제1 및 제2 반도체 칩(121,122)를 포함한다.
도 18에 도시된 바와 같이, 상기 브릿지(200)는 연결 구조체(240)와 상기 연결 구조체(240)에 내장된 수동 부품(225)을 포함한다. 상기 연결 구조체(240)는 복수의 절연층(241)과 상기 복수의 절연층(241)에 배치된 재배선층(245)을 포함하며, 상기 수동 부품(225)은 재배선층(242)에 연결된 접속 단자(225P)를 갖는다. 본 실시예에서, 수동 부품(225)의 접속 단자(225P)는 그 일면에 배치된 재배선 비아(243')에 접속될 수 있다. 제1 및 제2 반도체 칩(121,122)은 상기 브릿지(200)의 재배선층(245)을 통해 서로 전기적으로 연결될 수 있다. 상기 브릿지(200)는 캐비티(C)에 배치되어 접합층(310)에 의해 장착될 수 있다.상기 브릿지(200)는 상기 캐비티(C)의 바닥면에 위치한 상호 연결 구조(345) 부분과 전기적으로 연결될 수 있다.
상기 재배선층(145)은 상술된 실시예와 유사하게, 상기 복수의 절연층(241)에 각각 배치된 복수의 재배선 패턴(242)과, 상기 복수의 절연층(241)을 각각 관통하며 상기 복수의 재배선 패턴(242)에 연결된 복수의 재배선 비아(243)를 포함한다.
본 실시예에 따른 브릿지(200)는, 수동 부품(225)을 위한 차폐용 배선 구조(245S)를 제공한다. 상기 차폐용 배선 구조(245S)는 재배선 비아(243)의 일부와 재배선 패턴(242)의 일부를 포함한다. 구체적으로, 상기 복수의 재배선 비아(243)는 상기 수동 부품(225)을 둘러싸도록 배열된 복수의 차폐용 비아(243S)를 포함하며, 상기 복수의 재배선 패턴(242)은 상기 복수의 절연층(241) 중 인접한 차폐용 비아(243S)에 연결된 차폐용 패턴(242S)을 포함할 수 있다.
이와 같이, 차폐용 비아(243S) 및 차폐용 패턴(242S)은 캐비티(C)에 배치된 수동 부품(225)을 둘러싸도록 배열되어 EMI 차폐 효과를 제공할 수 있다. 차폐용 비아(243S) 및 차폐용 패턴(242S)은 도 11 내지 도 14에서 설명된 바와 같이, 다양한 형태로 배열될 수 있다
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 "일 실시예"라는 표현은 서로 동일한 실시예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일 실시예들은 다른 실시예의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일 실시예에서 설명된 사항이 다른 실시예에서 설명되어 있지 않더라도, 다른 실시예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시예에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일 실시예를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

Claims (16)

  1. 서로 반대에 위치한 제1 면 및 제2 면을 가지고, 복수의 절연층과 상기 복수의 절연층에 배치된 재배선층을 포함하는 연결 구조체;
    상기 연결 구조체의 제1 면에 배치되며, 상기 재배선층에 연결되는 접속 패드를 갖는 반도체 칩;
    상기 연결 구조체의 제1 면에 배치되며, 상기 반도체 칩을 봉합하는 봉합재; 및
    상기 연결 구조체에 내장되며, 상기 재배선층에 연결된 접속 단자를 갖는 수동 부품;을 포함하며,
    상기 재배선층은 상기 복수의 절연층에 각각 배치된 복수의 재배선 패턴과, 상기 복수의 절연층을 각각 관통하며 상기 복수의 재배선 패턴에 연결된 복수의 재배선 비아를 포함하고,
    상기 복수의 재배선 비아는 상기 수동 부품을 둘러싸도록 수평 방향으로 배열된 복수의 차폐용 비아를 포함하고, 상기 복수의 재배선 패턴은 인접한 차폐용 비아에 연결된 차폐용 패턴을 포함하며, 상기 차폐용 비아와 상기 차폐용 패턴은 전자기 간섭을 차단하도록 구성된 반도체 패키지.
  2. 제1항에 있어서,
    상기 복수의 절연층은 상기 수동 부품을 탑재하기 위한 캐비티를 포함하며, 상기 차폐용 비아는 상기 캐비티를 둘러싸도록 배열되는 반도체 패키지.
  3. 제2항에 있어서,
    상기 복수의 절연층은 상기 캐비티가 형성된 인접한 제1 및 제2 절연층을 포함하며,
    상기 복수의 차폐용 비아는 상기 제1 절연층에 배치된 제1 차폐용 비아와 상기 제2 절연층에 배치되며 상기 제1 차폐용 비아와 수직 방향으로 중첩되도록 배열되는 제2 차폐용 비아를 포함하는 반도체 패키지.
  4. 제2항에 있어서,
    상기 복수의 절연층은 상기 캐비티가 형성된 인접한 제1 및 제2 절연층을 포함하며,
    상기 복수의 차폐용 비아는 상기 제1 절연층에 배치된 제1 차폐용 비아와 상기 제2 절연층에 배치되며 상기 제1 차폐용 비아와 서로 오프셋되도록 배열되는 제2 차폐용 비아를 포함하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 차폐용 패턴은, 상기 수동 부품을 둘러싸는 단일 패턴으로 이루어지는 반도체 패키지.
  6. 제1항에 있어서,
    상기 차폐용 패턴은, 상기 수동 부품의 주위를 둘러싸도록 배열된 복수의 패턴을 포함하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 수동 부품의 접속 단자는 상기 복수의 절연층 중 상기 수동 부품의 일면에 인접한 절연층에 배치된 재배선 패턴 또는 재배선 비아에 연결되고,
    상기 수동 부품은 상기 복수의 절연층 중 상기 수동 부품의 타면에 인접한 절연층과 접착층에 의해 접합되는 반도체 패키지.
  8. 제1항에 있어서,
    상기 재배선층은 접지용 패턴을 더 포함하며, 상기 차폐용 비아 또는 상기 차폐용 패턴은 상기 접지용 패턴에 연결되는 반도체 패키지.
  9. 제1항에 있어서,
    상기 연결 구조체의 제2 면 상에 배치되며, 상기 재배선층에 각각 연결되는 복수의 전기 연결 금속체를 포함하며,
    상기 복수의 전기 연결 금속체는 상기 차폐용 비아 또는 상기 차폐용 패턴에 연결된 접지용 연결 금속체를 포함하는 반도체 패키지.
  10. 상호 연결 구조를 가지며, 캐비티를 갖는 기판;
    상기 캐비티에 배치되며, 복수의 절연층과 상기 복수의 절연층에 배치된 재배선층을 포함하는 연결 구조체와, 상기 연결 구조체에 내장되며, 상기 재배선층에 연결된 접속 단자를 갖는 수동 부품을 포함하는 브릿지; 및
    상기 기판 상에 각각 배치되어 상기 상호 연결 구조와 연결되며, 상기 브릿지의 재배선층을 통해 서로 전기적으로 연결된 제1 및 제2 반도체 칩을 포함하며,
    상기 재배선층은 상기 복수의 절연층에 각각 배치된 복수의 재배선 패턴과, 상기 복수의 절연층을 각각 관통하며 상기 복수의 재배선 패턴에 연결된 복수의 재배선 비아를 포함하고,
    상기 복수의 재배선 비아는 상기 수동 부품을 둘러싸도록 배열된 복수의 차폐용 비아를 포함하고, 상기 복수의 재배선 패턴은 인접한 차폐용 비아에 연결된 차폐용 패턴을 포함하는 반도체 패키지.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
KR1020180161984A 2018-12-14 2018-12-14 반도체 패키지 KR102624986B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020180161984A KR102624986B1 (ko) 2018-12-14 2018-12-14 반도체 패키지
US16/591,119 US11329004B2 (en) 2018-12-14 2019-10-02 Semiconductor package
CN201911280102.2A CN111326485B (zh) 2018-12-14 2019-12-13 半导体封装件和连接结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180161984A KR102624986B1 (ko) 2018-12-14 2018-12-14 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20200073616A KR20200073616A (ko) 2020-06-24
KR102624986B1 true KR102624986B1 (ko) 2024-01-15

Family

ID=71071872

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180161984A KR102624986B1 (ko) 2018-12-14 2018-12-14 반도체 패키지

Country Status (3)

Country Link
US (1) US11329004B2 (ko)
KR (1) KR102624986B1 (ko)
CN (1) CN111326485B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113867043B (zh) * 2020-06-30 2023-01-10 京东方科技集团股份有限公司 发光基板及其制备方法、显示装置
KR20220067630A (ko) 2020-11-17 2022-05-25 삼성전자주식회사 반도체 패키지

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3792445B2 (ja) 1999-03-30 2006-07-05 日本特殊陶業株式会社 コンデンサ付属配線基板
TWI228295B (en) * 2003-11-10 2005-02-21 Shih-Hsien Tseng IC structure and a manufacturing method
US7221034B2 (en) * 2004-02-27 2007-05-22 Infineon Technologies Ag Semiconductor structure including vias
WO2009066504A1 (ja) 2007-11-20 2009-05-28 Murata Manufacturing Co., Ltd. 部品内蔵モジュール
JP5136632B2 (ja) * 2010-01-08 2013-02-06 大日本印刷株式会社 電子部品
KR20150049622A (ko) * 2013-10-30 2015-05-08 삼성전자주식회사 패키지 온 패키지 장치
CN106971993B (zh) * 2016-01-14 2021-10-15 三星电子株式会社 半导体封装件
KR102450576B1 (ko) * 2016-01-22 2022-10-07 삼성전자주식회사 전자 부품 패키지 및 그 제조방법
US9991219B2 (en) * 2016-06-23 2018-06-05 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package module
KR101983185B1 (ko) * 2016-08-19 2019-05-29 삼성전기주식회사 팬-아웃 반도체 패키지
US10535632B2 (en) * 2016-09-02 2020-01-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package structure and method of manufacturing the same
KR102004801B1 (ko) 2016-11-17 2019-07-29 삼성전기주식회사 팬-아웃 반도체 패키지
KR101999608B1 (ko) * 2016-11-23 2019-07-18 삼성전자주식회사 팬-아웃 반도체 패키지
KR101983188B1 (ko) * 2016-12-22 2019-05-28 삼성전기주식회사 팬-아웃 반도체 패키지
KR101872644B1 (ko) * 2017-06-05 2018-06-28 삼성전기주식회사 팬-아웃 반도체 장치
US11424197B2 (en) * 2018-07-27 2022-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Package, package structure with redistributing circuits and antenna elements and method of manufacturing the same

Also Published As

Publication number Publication date
KR20200073616A (ko) 2020-06-24
CN111326485B (zh) 2024-03-08
US20200194381A1 (en) 2020-06-18
US11329004B2 (en) 2022-05-10
CN111326485A (zh) 2020-06-23

Similar Documents

Publication Publication Date Title
KR102086364B1 (ko) 반도체 패키지
KR102530320B1 (ko) 반도체 패키지
KR101942727B1 (ko) 팬-아웃 반도체 패키지
KR102145218B1 (ko) 팬-아웃 반도체 패키지
KR20180058102A (ko) 팬-아웃 반도체 패키지
KR102554690B1 (ko) 반도체 패키지
KR102589683B1 (ko) 팬-아웃 반도체 패키지
KR102632367B1 (ko) 반도체 패키지
KR20200062669A (ko) 하이브리드 인터포저 및 이를 구비한 반도체 패키지
KR20190107986A (ko) 팬-아웃 부품 패키지
KR102586890B1 (ko) 반도체 패키지
KR20200009623A (ko) 팬-아웃 반도체 패키지
KR102509645B1 (ko) 팬-아웃 반도체 패키지
KR101982045B1 (ko) 팬-아웃 반도체 패키지
KR102547250B1 (ko) 반도체 패키지
KR102662556B1 (ko) 패키지 모듈
KR102624986B1 (ko) 반도체 패키지
KR102586888B1 (ko) 반도체 패키지
KR102477356B1 (ko) 반도체 패키지
KR102086363B1 (ko) 반도체 패키지
KR102609157B1 (ko) 반도체 패키지
KR102555814B1 (ko) 반도체 패키지
KR102639441B1 (ko) 반도체 패키지 및 이에 이용되는 전자파 차폐 구조물
KR102601583B1 (ko) 반도체 패키지
KR102589685B1 (ko) 반도체 패키지

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant