KR102586890B1 - 반도체 패키지 - Google Patents

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    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array

Abstract

하면에 캐비티를 갖는 절연층, 상기 절연층에 매립된 상태로 상기 캐비티와 이격되어 배치되는 제1포스트와 제2포스트, 상기 절연층의 상면 상에 배치되는 배선층, 및 상기 캐비티의 상측에 배치되는 금속판을 포함하는 프레임, 접속패드가 배치된 제1면 및 상기 제1면의 반대측인 제2면을 가지며, 상기 접속패드 상에 배치되는 범프를 포함하며, 상기 제2면이 상기 금속판을 마주하도록 상기 캐비티에 배치되는 반도체 칩, 상기 반도체 칩의 적어도 일부를 덮는 봉합재 및 상기 프레임 및 상기 반도체 칩의 제1면 상에 배치되며, 상기 반도체 칩의 범프와 전기적으로 연결되는 한층 이상의 재배선층을 포함하는 연결구조체를 포함하며, 상기 제1포스트는 상기 프레임의 배선층 및 상기 연결구조체의 재배선층과 전기적으로 연결되며, 상기 제2포스트는 상기 제1포스트와 이격되어 배치되는 반도체 패키지가 개시된다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 개시는 반도체 패키지, 예를 들어, 팬-아웃 반도체 패키지에 관한 것이다.
최근 반도체칩에 관한 기술 개발의 주요한 추세 중의 하나는 부품의 크기를 축소하는 것이며, 이에 패키지 분야에서도 소형 반도체칩 등의 수요 급증에 따라 소형의 크기를 가지면서 다수의 핀을 구현하는 것이 요구되고 있다.
이에 부합하기 위하여 제안된 반도체 패키지 기술 중의 하나가 팬-아웃 반도체 패키지이다. 팬-아웃 패키지는 접속단자를 반도체칩이 배치된 영역 외로도 재배선하여, 소형의 크기를 가지면서도 다수의 핀을 구현할 수 있게 해준다.
본 개시의 여러 목적 중 하나는 방열 성능이 개선되고, 설계자유도가 높은 반도체 패키지를 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 에칭(etching) 배리어(barrier) 역할을 하는 금속판을 이용하여 반도체 칩이 배치되는 캐비티를 형성하고, 절연된 금속 포스트를 도입하는 것이다.
예를 들면, 본 개시의 일례에 따른 반도체 패키지는, 하면에 캐비티를 갖는 절연층, 상기 절연층에 매립된 상태로 상기 캐비티와 이격되어 배치되는 제1포스트와 제2포스트, 상기 절연층의 상면 상에 배치되는 배선층, 및 상기 캐비티의 상측에 배치되는 금속판을 포함하는 프레임, 접속패드가 배치된 제1면 및 상기 제1면의 반대측인 제2면을 가지며, 상기 접속패드 상에 배치되는 범프를 포함하며, 상기 제2면이 상기 금속판을 마주하도록 상기 캐비티에 배치되는 반도체 칩, 상기 반도체 칩의 적어도 일부를 덮는 봉합재 및 상기 프레임 및 상기 반도체 칩의 제1면 상에 배치되며, 상기 반도체 칩의 범프와 전기적으로 연결되는 한층 이상의 재배선층을 포함하는 연결구조체를 포함하며, 상기 제1포스트는 상기 프레임의 배선층 및 상기 연결구조체의 재배선층과 전기적으로 연결되며, 상기 제2포스트는 상기 제1포스트와 이격되어 배치된다.
본 개시의 여러 효과 중 하나로서 방열 성능이 개선되고, 설계자유도가 높은 반도체 패키지를 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 7은 팬-아웃 반도체 패키지의 개략적인 모습을 나타낸 단면도이다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 9는 일례에 따른 반도체 패키지를 개략적으로 나타낸 단면도다.
도 10a 내지 도 10c는 도 9의 I-I' 단면을 개략적으로 나타낸 평면도이다.
도 11 및 도 12는 다른 일례에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
도 13 내지 18은 다른 일례에 따른 반도체 패키지의 제조 과정을 개략적으로 나타낸 공정도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 인쇄회로기판(1110)이 수용되어 있으며, 인쇄회로기판(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 인쇄회로기판(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 예를 들면, 반도체 패키지(1121)일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체 칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체 칩 자체를 그대로 사용하지 않고 반도체 칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체 칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체 칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체 칩의 스케일보다 훨씬 크다. 따라서, 반도체 칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도면을 참조하면, 반도체 칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체 칩(2220) 상에 반도체 칩(2220)의 사이즈에 맞춰 연결구조체(2240)를 형성한다. 연결구조체(2240)는 반도체 칩(2220) 상에 감광성 절연물질(PID)과 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴 (2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결구조체(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체 칩(2220), 연결구조체(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체 칩의 접속패드, 예컨대 I/O(Input / Output) 단자를 모두 소자 안쪽에 배치시킨 패키지 형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체 칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체 칩이나 크기가 작은 반도체 칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체 칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적인 모습을 나타낸 단면도이다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체 칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체 칩(2120)의 접속패드(2122)가 연결구조체(2140)에 의하여 반도체 칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결구조체(2140) 상에는 패시베이션층(2202)이 더 형성될 수 있으며, 패시베이션층(2202)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체 칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결구조체(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체 칩 상에 형성된 연결구조체를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체 칩의 I/O 단자를 모두 반도체 칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩 상에 형성된 연결구조체를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체 칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인쇄회로기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체 칩(2120) 상에 반도체 칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결구조체(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체 칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하, 도면을 참조하여 본 개시의 다양한 실시예들을 상세히 설명한다.
도 9는 일례에 따른 반도체 패키지(100A)를 개략적으로 나타낸 단면도다.
도 9를 참조하면, 일례에 따른 반도체 패키지(100A)는 하면에 캐비티(110H)를 갖는 절연층(111), 상기 절연층(111)에 매립된 상태로 상기 캐비티(110H)와 소정거리 이격되어 배치되는 제1포스트(114)와 제2포스트(115), 상기 절연층(111)의 상면 상에 배치되는 배선층(112), 및 상기 캐비티(110H)의 상측에 배치되는 금속판(116)을 포함하는 프레임(110), 접속패드(120P)가 배치된 제1면 및 상기 제1면의 반대측인 제2면을 가지며, 상기 접속패드(120P) 상에 배치되는 범프(120B)를 포함하며, 상기 제2면이 상기 금속판(116)을 마주하도록 상기 캐비티(110H)에 배치되는 반도체 칩(120), 상기 반도체 칩(120)의 적어도 일부를 덮는 봉합재(130) 및 상기 프레임(110) 및 상기 반도체 칩(120)의 제1면 상에 배치되며, 상기 반도체 칩(120)의 범프(120B)와 전기적으로 연결되는 한층 이상의 재배선층(142)을 포함하는 연결구조체(140)를 포함하며, 상기 제1포스트(114)는 상기 프레임의 배선층(112) 및 상기 연결구조체의 재배선층(142)과 전기적으로 연결되며, 상기 제2포스트(115)는 상기 제1포스트(114)와 소정거리 이격된다.
상기 캐비티(110H)는 프레임(110)을 전부 관통하는 관통 구조가 아닌 절연층(111)의 일면에서 내부로 인입된 홈 구조이며, 캐비티(110H)의 일측에 배치된 금속판(116)이 절연층(111)을 관통하는 것을 방지하는 배리어(Barrier) 역할을 한다. 후술하는 바와 같이, 캐비티(110H)는 캐비티 금속을 에칭하여 형성되기 때문에, 캐비티 금속을 특정한 형태로 디자인하는 것으로써 캐비티의 형태를 자유롭게 설계할 수 있다.
또한, 제1포스트(114)는 배선층(112) 및 재배선층(142)과 전기적으로 연결되어, 프레임(110) 내부의 전기적 경로를 형성할 수 있고, 제2포스트(115)는 제1포스트(114)와 소정거리 이격되며 프레임(110) 내부에서 제1포스트(114)와 물리적으로 접촉하지 않는다. 즉, 제2포스트(115)는 제1포스트(114)와 물리적 분리되어 있으며, 제1포스트(114)가 배치되지 않은 공간에 형성되어 반도체 칩(120)을 둘러싸는 금속의 부피를 증가시킴으로써 패키지의 방열 성능을 개선할 수 있다. 한편, 제2포스트(115)는 배선층(112) 및 재배선층(142)의 그라운드 패턴과 전기적으로 연결되어 그라운드로 사용될 수 있다.
또한, 그라인딩 공정에 의해서 캐비티(110H)를 채우는 봉합재(130)를 제외하고 프레임(110)상의 봉합재(130)를 제거하기 때문에, 패키지의 두께를 감소시키는 동시에 봉합재(130)에 의한 워피지(Warpage)를 최소화할 수 있다.
도 10a 내지 도 10c는 도 9의 I-I' 단면을 개략적으로 나타낸 평면도이다.
도 10a 내지 도 10c를 참조하면, 일례에 따른 반도체 패키지(100A)는 반도체 칩(120)이 배치되는 캐비티를 둘러싸는 금속재질의 제1포스트(114) 및 제2포스트(115)를 포함한다. 복수의 제1포스트(114)는 반도체 칩(120)의 주위에 임의의 간격을 두고 배치되며, 복수의 제2포스트(115)는 제1포스트(114)와 중첩되지 않도록 배치되고, 특히, 제1포스트(114)의 분포가 적은 영역에 집중되어 배치될 수 있다. 도 10a 내지 도 10c에서 도시되는 제2포스트(115)의 형태는 예시에 불과하며 이에 한정되지 않는다.
이하, 일례에 따른 반도체 패키지(100A)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
프레임(110)은 구체적인 재료에 따라 반도체 패키지(100A)의 강성을 보다 개선시킬 수 있으며, 봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 프레임(110)은 적어도 하나의 캐비티(110H)을 가진다. 캐비티(110H)은 프레임(110)의 일면에서 내부로 인입되며, 캐비티(110H) 내에는 반도체 칩(120)이 배치될 수 있다. 반도체 칩(120)은 캐비티(110H)의 벽면과 소정거리로 이격되어 배치되며, 캐비티(110H)의 벽면으로 둘러싸일 수 있다. 다만, 이는 일례에 불과하며 다른 형태로 다양하게 변형될 수 있으며, 그 형태에 따라서 다른 기능을 수행할 수 있음은 물론이다.
프레임(110)은 배선층(112)을 포함하는바, 연결구조체(140)를 더욱 간소화할 수 있다. 따라서, 연결구조체(140) 형성 과정에서 발생하는 불량에 따른 수율 저하를 개선할 수 있다. 특히, 배선층(112)는 반도체 칩(120)의 비활성면 상에 배치되기 때문에, 별도의 백사이드 배선층의 형성 공정 없이도 반도체 칩(120)을 위한 백사이드 배선층을 제공할 수 있고, 별도의 백사이드 배선층 형성을 위한 공정 비용을 절감할 수 있다.
캐비티(110H)의 상면에는 금속판(116)이 배치된다. 금속판(116) 상에 반도체칩(120)이 배치될 수 있다. 또한, 금속판(116)은 캐비티(110H)를 형성하기 위한 식각저지층으로 기능할 수 있다. 그리고 반도체칩(120)은 금속판(116)에 비활성면이 다이부착필름(DAF: Die Attach Film)과 같은 공지의 부착부재(125) 등을 매개로 부착될 수 있다.
캐비티(110H)의 형성 공정은 특별히 한정 되는 것은 아니며, 에칭을 통하여 형성될 수 있다. 다만, 후술하는 바와 같이, 미리 형성된 캐비티 금속을 제거하여 캐비티 금속이 점유하던 공간을 캐비티로 활용하며 이 경우 캐비티의 형상이 캐비티 금속의 형상에 의존한다. 예컨대, 캐비티 벽면의 형태는 캐비티 금속의 측벽의 형태와 일치할 수 있으며, 캐비티(110H)의 좌우 폭은 금속판(116)의 폭과 일치할 수 있다. 이 경우, 반도체 칩(120)과 캐비티(110H) 측벽의 간격이 일정하여 프레임(110)을 통한 방열 효율이 높아질 수 있다.
절연층(111)의 재료는 특별히 한정되는 않는다. 예를 들면, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수와 함께 실리카, 알루미나 등의 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), PID(Photo Imagable Dielectric resin), BT 등이 사용될 수 있다. 또는, 열경화성 수지나 열가소성 수지가 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 재료, 예를 들면, 프리프레그(Prepreg) 등을 사용할 수도 있다. 이 경우, 우수한 강성 유지가 가능하여, 프레임(110)을 일종의 지지부재로 이용할 수 있다.
배선층(112)은 반도체칩(120)의 접속패드(120P)를 재배선하는 역할을 수행하며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 배선층(112)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 접속단자 패드 등을 포함한다. 제한되지 않는 일례로서, 배선층(112) 모두 그라운드 패턴을 포함할 수 있으며, 이 경우 연결구조체(140)의 재배선층(142)에 그라운드 패턴을 최소화하여 형성할 수 있는바, 배선 설계 자유도가 향상될 수 있다.
배선층(112) 중 제2패시베이션층(150-2)에 형성된 개구부(151)를 통하여 노출된 일부 배선층(112)에는 필요에 따라 표면처리층(미도시)이 더 형성될 수 있다. 표면처리층(미도시)은 공지된 것이라면 특별히 한정되는 것은 아니며, 예를 들어, 전해 금도금, 무전해 금도금, OSP 또는 무전해 주석도금, 무전해 은도금, 무전해 니켈도금/치환금도금, DIG 도금, HASL 등에 의해 형성될 수 있다. 프레임(110)의 배선층(112)의 두께는 연결구조체(140)의 재배선층(142)의 두께보다 두꺼울 수 있다. 이는 프레임(110)은 반도체칩(120) 수준의 두께를 가질 수 있는 반면, 연결구조체(140)는 박형화가 요구되기 때문이며, 공정 역시 다르기 때문이다.
접속비아(113)는 배선층(112)을 제1포스트(114)에 전기적으로 연결시키며, 그 결과 프레임(110) 내에 전기적 경로를 형성시킨다. 접속비아(113) 역시 형성물질로는 도전성 물질을 사용할 수 있다. 접속비아(113)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 또한, 테이퍼 형상뿐만 아니라, 원통형상 등 공지된 모든 형상이 적용될 수 있다. 한편, 접속비아(113)를 위한 홀을 형성할 때 제1포스트(114)의 상면이 스토퍼(stopper) 역할을 수행할 수 있는바, 접속비아(113)는 윗면의 폭이 아랫면의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 접속비아(113)는 배선층(112)의 일부와 일체화될 수 있다.
제1포스트(114)는 프레임(110)의 제2면 상에 형성된 배선층(112)과 프레임(110)의 제1면 상에 형성된 재배선층(142)을 전기적으로 연결시키며, 그 결과 프레임(110) 내에 전기적 경로를 형성시킨다. 제1포스트(114) 역시 형성물질로는 도전성 물질을 사용할 수 있다. 제1포스트(114) 도전성 물질로 완전히 충전될 수 있으며, 원통형상, 다각 기둥 형상 등 다양한 형상을 가질 수 있다.
제2포스트(115)는 제1포스트(114)와 중첩되지 않는 영역에 물리적으로 이격된 상태로 배치되며, 그 결과 프레임(110) 내에 도전성 물질의 분포도를 상승시킨다. 제2포스트(115) 역시 형성물질로 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 제1포스트(114)는 반도체 칩의 주위에 임의의 간격을 두고 배치되며, 제2포스트(115)는 제1포스트(114)와 중첩되지 않도록 배치되고, 특히, 제1포스트(114)의 분포가 적은 영역에 집중되어 배치될 수 있다. 따라서, 제2포스트(115)는 다양한 형태의 평단면을 갖는 기둥 형상일 수 있다.
상술한 제1포스트(114) 및 제2포스트(115)는 모두 도전성 물질을 포함하여 반도체 칩(120)에서 발생하는 열을 방출 경로를 제공할 수 있다. 특히, 제2포스트(115)는 제1포스트(114)의 분포가 적은 영역에 집중 배치되어 패키지의 방열 성능 향상에 기여할 수 있다.
반도체 칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(Intergrated Circuit: IC)일 수 있다. 반도체칩(120)은, 예를 들면, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등일 수 있으나, 반드시 이에 한정되는 것도 아니다.
반도체칩(120)은 액티브 웨이퍼를 기반으로 형성될 수 있으며, 이 경우 바디를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디에는 다양한 회로가 형성되어 있을 수 있다. 접속패드(120P)는 반도체칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 접속패드(120P)가 배치된 면은 활성면이 되며, 그 반대측은 비활성면이 된다. 필요에 따라서는 바디 상에 접속패드(120P)의 적어도 일부를 덮는 패시베이션막이 형성될 수 있다. 패시베이션막은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수 있다. 기타 필요한 위치에 절연막(미도시) 등이 더 배치될 수도 있다.
반도체칩(120)은 접속패드(120P) 상에 배치되어 이와 연결된 범프(120B)를 포함할 수 있다. 범프(120B)는 구리(Cu) 등의 금속재질일 수도 있고, 솔더 재질일 수도 있다. 후술하는 공정에서 알 수 있듯이, 일례에 따른 반도체 패키지(100A)는 그라인딩 공정을 거칠 수 있으며 이 경우, 프레임(110)의 제1포스트(114)의 재배선층(142)과 연결되는 표면은 반도체칩(120)의 범프(120B)의 재배선층(142)과 연결되는 표면과 동일 레벨에 위치할 수 있다. 동일 레벨은 공정 오차에 따른 미세한 차이를 포함한 개념이다. 따라서, 범프(120B)를 재배선층(142)과 연하는 비아(143)의 높이와 제1포스트(114)을 재배선층(142)과 연결하는 비아(143)의 높이는 동일할 수 있다. 역시, 동일하다는 것은 공정 오차에 따른 미세한 차이를 포함한 개념이다. 이와 같이 연결부재(140)가 형성되는 면이 평탄하면 절연층(141)을 평탄하게 형성할 수 있는바, 재배선층(142)이나 비아(143) 등을 보다 미세하게 형성할 수 있다. 한편, 일례에 따른 패키지(100A)에 하나의 반도체칩(120)이 포함된 구조를 나타내고 있지만 필요에 따라 복수의 반도체칩(120)이 사용될 수도 있을 것이다.
봉합재(130)는 캐비티(110H)에 충진되어 반도체 칩(120) 등을 보호할 수 있다. 봉합형태는 특별히 제한되지 않으며, 반도체칩(120)의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 봉합재(130)는 반도체칩(120)의 활성면을 덮을 수 있으며, 캐비티(110H)의 벽면과 반도체칩(120)의 측면 사이의 공간을 채울 수 있다. 봉합재(130)가 캐비티(110H)를 채움으로써, 구체적인 물질에 따라 접착제 역할을 수행함과 동시에 버클링을 감소시킬 수 있다.
봉합재(130)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(Photo Imagable Encapsulant: PIE) 수지를 사용할 수도 있다.
한편, 일례에 따른 패키지(100A)는 캐비티(110H)의 내부 공간 외에 프레임(110)의 제1면 상에는 봉합재(130)가 형성되지 않는다. 후술하는 그라인딩 공정에서 캐비티(110H)를 충진하는 봉합재(130)만을 남기고 프레임(110)의 제1면, 즉, 제1포스트(114) 및 제2포스트(115)의 하면을 덮는 봉합재(130)를 제거하기 때문이다. 따라서, 반도체 칩(120) 상에 형성된 봉합재(130)와 프레임(110) 상에 형성된 봉합재(130)의 단차를 제거하고, 평탄한 면을 구현할 수 있다. 예를 들면, 연결구조체(140)와 상기 반도체 칩의 범프(120B)가 접촉하는 경계면은 상기 연결구조체(140)와 상기 봉합재(130)가 접촉하는 경계면과 동일 레벨에 위치할 수 있고, 연결구조체(140)와 상기 제1포스트(114)가 접촉하는 경계면은 상기 연결구조체(140)와 상기 반도체 칩의 범프(120B)가 접촉하는 경계면과 동일 레벨에 위치할 수 있다. 여기서, 동일 레벨은 공정 오차에 따른 미세한 차이를 포함한 개념이다.
연결구조체(140)는 프레임(110)의 일 측에 배치되어 반도체칩(120)과 전기적으로 연결되는 재배선층(142)을 포함한다. 예컨대, 연결구조체(140)는 반도체칩(120)의 접속패드(120P)를 재배선할 수 있으며, 프레임(110)의 배선층(112)을 반도체칩(120)의 접속패드(120P)와 전기적으로 연결할 수 있다. 연결구조체(140)를 통하여 다양한 기능을 갖는 수십 수백만 개의 반도체칩들이 재배선 될 수 있으며, 전기연결금속(170)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 연결구조체(140)는 프레임(110) 및 반도체칩(120)의 활성면 상에 배치된 절연층(141)과 절연층(141) 상에 배치된 재배선층(142)과 절연층(141)을 관통하며 접속패드(120P) 및 제1포스트(114) 중 어느 하나와 각층의 재배선층(142)을 연결하는 재배선비아(143)를 포함한다. 연결구조체(140)의 절연층과 재배선층과 재배선비아는 도면에 도시된 것 보다 많은 수의 층으로, 또는 보다 적은 수의 층으로 구성될 수 있다.
절연층(141)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 즉, 다수의 절연층(141)은 각각 감광성 절연층일 수 있다. 절연층(141)이 감광성의 성질을 가지는 경우, 절연층(141)을 보다 얇게 형성할 수 있으며, 보다 용이하게 재배선비아(143)의 파인 피치를 달성할 수 있다. 절연층(141)은 각각 절연수지 및 무기필러를 포함하는 감광성 절연층일 수 있다. 절연층(141)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(141)이 다층인 경우, 이들은 공정에 따라 일체화 되어 이들 자체로는 경계가 불분명할 수도 있다. 도면에 도시한바 보다 더 많은 수의 절연층이 형성될 수 있음은 물론이다.
재배선층(142)은 실질적으로 접속패드(122)를 재배선하는 역할을 수행할 수 있으며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(142)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴층(미도시)을 포함할 수 있으며, 그 밖에, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 신호, 파워(PWR) 신호 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 재배선층(142)은 비아패드 패턴을 포함할 수 있다. 도면 상 구분되지 않았으나, 도면에 도시된 재배선층(142)의 개수 보다 많거나 적은 수의 재배선층(142)이 형성될 수 있다.
재배선비아(143)는 서로 다른 층에 형성된 재배선층(142), 접속패드(122), 제1 배선층(112a) 등을 전기적으로 연결시키며, 그 결과 패키지(100A) 내에 전기적 경로를 형성시킨다. 재배선비아(143) 각각의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선비아(143)는 각각 도전성 물질로 완전히 충전되거나, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 형상이 테이퍼 형상, 원통형상 등 당해 기술분야에 공지된 모든 형상이 적용될 수 있다.
제1 패시베이션층(150-1)은 연결구조체(140)를 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 제1 패시베이션층(150-1)은 연결구조체(140)의 재배선층(142)의 적어도 일부를 노출시키는 개구부를 가질 수 있다. 이러한 개구부는 제1 패시베이션층(150-1)에 수십 내지 수백 만개 형성될 수 있다. 제1 패시베이션층(150-1)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 또는, 솔더레지스트(Solder Resist)가 사용될 수도 있다.
제2 패시베이션층(150-2)은 프레임(110) 특히, 배선층(112)을 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 제2 패시베이션층(150-2)은 프레임(110)의 배선층(112)의 적어도 일부를 노출시키는 개구부(151)를 가질 수 있다. 이러한 개구부(151)는 제2패시베이션층(150-2)에 수십 내지 수백 만개 형성될 수 있다. 제2 패시베이션층(150-2)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 또는, 솔더레지스트(Solder Resist)가 사용될 수도 있다.
언더범프금속(160)은 전기연결금속(170)의 접속 신뢰성을 향상시켜주며, 그 결과 패키지의 보드 레벨 신뢰성을 개선해준다. 언더범프금속(160)은 제1패시베이션층(150-1)의 개구부를 통하여 노출된 연결부재(140)의 재배선층(142)과 연결된다. 언더범프금속층(160)은 제1패시베이션층(150-1)의 개구부에 공지의 도전성 물질, 즉 금속을 이용하여 공지의 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
전기연결금속(170)은 반도체 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시킨다. 예를 들면, 반도체 패키지(100A)는 전기연결금속(170)을 통하여 전자기기의 메인보드에 실장될 수 있다. 전기연결금속(170)은 저융점 금속, 예를 들면, 주석(Sn)을 포함하는 합금, 보다 구체적으로는 주석(Sn)-알루미늄(Al)-구리(Cu) 합금 등의 솔더(solder)로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결금속(170)은 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결금속(170)은 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필라(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다.
전기연결금속(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결금속(170)의 수는 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 전기연결금속(170)이 솔더볼인 경우, 전기연결금속(170)은 제1패시베이션층(150-1)의 일면을 따라 연장되어 형성된 언더범프금속(160)의 측면을 덮을 수 있으며, 이 경우 접속 신뢰성이 더욱 우수할 수 있다.
전기연결금속(170) 중 적어도 하나는 반도체 칩(120)의 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 반도체 칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
도 11 및 도 12는 다른 일례에 따른 반도체 패키지(100B, 100C)를 개략적으로 나타낸 단면도이다.
도 11을 참조하면, 다른 일례에 따른 반도체 패키지(100B)는 반도체 칩(120)의 제2면과 금속판(116) 사이에 배치되는 부착부재(125)를 더 포함한다. 부착부재(125)는 다이부착필름(DAF: Die Attach Film)과 같은 공지의 접착부재를 사용할 수 있다.
도 12를 참조하면, 다른 일례에 따른 반도체 패키지(100C)는 프레임(110)의 배선층(112) 상에 형성되는 빌드업 배선층(182) 및 상기 빌드업 배선층(182)과 상기 프레임(110)의 배선층(112)을 전기적으로 연결하는 빌드업 접속비아(183)를 포함하는 빌드업구조체(180)를 더 포함할 수 있다. 또한, 빌드업구조체(180) 상에 배치되며, 상기 빌드업 배선층(182)의 적어도 일부를 노출시키는 복수의 개구부(151)를 갖는 제2패시베이션층(150-2)을 포함할 수 있다. 반도체 칩(120)의 비활성면 상에 추가로 빌드업 배선층(182)을 형성함으로써 프레임(110) 배선층(112)의 설계자유도를 향상시킬 수 있으며, 반도체 칩(120)의 백사이드를 통한 외부 기기의 전기적 경로를 다양하게 설계할 수 있다.
그 외에 다른 구성에 대한 설명은 상술한 반도체 패키지(100A) 등에서 설명한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
도 13 내지 18은 다른 일례에 따른 반도체 패키지의 제조 과정을 개략적으로 나타낸 공정도다. 상술한 구조를 갖는 반도체 패키지의 구조적 특징은 제조 공정에 대한 설명으로부터 더욱 명확하게 파악될 수 있을 것이다.
도 13을 참조하면, 먼저, 동박적층판(CCL: Copper Clad Laminated) 등의 제1캐리어 필름(C1)의 일면 또는 양면에 드라이 필름 등을 이용하영 패터닝한 캐비티 금속(110HM), 제1포스트(114) 및 제2포스트(115) 형성한다. 이때, 제1포스트(114) 및 제2포스트(115)는 캐비티 금속(110HM)의 높이 방향으로 함께 형성되며, 따라서 캐비티 금속(110HM), 제1포스트(114) 및 제2포스트(115)는 같은 높이로 형성될 수 있다. 또한, 캐비티 금속(110HM)은 반도체 칩의 형상일 수 있으며, 제1포스트(114)는 원통 형상일 수 있다. 반면, 제2포스트(115)는 일정한 형상을 갖는 것이 아니라 캐비티 금속(110HM) 및 제1포스트(114)와 분리되며 제1포스트(114)가 형성되지 않는 영역에 주로 분포될 수 있다. 또한, 제1포스트(114)의 하면 및 상기 제2포스트(115)의 하면은 이후 형성되는 프레임의 하면과 동일 레벨에 위치할 수 있다. 여기서, 동일 레벨은 공정 오차에 따른 미세한 차이를 포함한 개념이다.
다음으로, 캐비티 금속(110HM)의 상면에 금속판(116)을 형성한다. 금속판(116)은 캐비티 금속(110HM)과 같은 폭으로 형성될 수 있으며, 금속판(116)의 하면은 제1포스트(114) 및 제2포스트(115)의 상면과 동일 레벨에 위치할 수 있다. 또한, 후술하는 바와 같이, 프레임(110)을 형성하는 절연층(111)이 캐비티 금속(110HM), 제1포스트(114) 및 제2포스트(115) 상부를 덮는 형태로 형성되기 때문에 금속판(116)의 상면은 프레임(110)의 제2면과 소정거리 이격될 수 있다. 여기서, 동일 레벨은 공정 오차에 따른 미세한 차이를 포함한 개념이다.
한편, 캐리어 필름(C1)의 일면 또는 양면에는 금속막(미도시)이 형성될 수 있다. 금속막 사이의 접합면에는 후속하는 분리 공정에서의 분리가 용이하도록 표면처리가 되어 있을 수 있다. 또는, 금속막 사이에 이형층(Release layer)을 구비하여 후속 공정에서 분리를 용이하게 할 수도 있다. 캐리어 필름(C1)은 공지의 절연기판일 수 있으며, 그 재질은 어떠한 것이든 무방하다. 금속막은 통상 동박(Cu foil)일 수 있으나, 이에 한정되는 것은 아니며, 다른 도전성 물질로 이루어진 얇은 박막일 수도 있다.
도 14를 참조하면, 이어서, 캐비티 금속(110HM), 제1포스트(114), 및 제2포스트(115) 사이의 공간을 채우며, 캐비티 금속(110HM), 제1포스트(114), 및 제2포스트(115)의 상면을 덮는 절연층(111), 상기 절연층(111) 상에 형성되는 배선층(112), 및 상기 절연층(111)을 관통하여 상기 배선층(112)을 금속판(116) 및 제1포스트(114) 중 어느 하나와 전기적으로 연결하는 접속비아(113)을 형성한다. 절연층(111)은 전구체를 공지의 라미네이션 방법으로 라미네이션한 후 경화하는 방법, 또는 공지의 도포 방법으로 전구체 물질을 도포한 후 경화하는 방법 등으로 형성할 수 있다. 배선층(112)은 공지의 도금 공정을 이용하여 형성할 수 있고, 접속비아(113)는 기계적 드릴 및/또는 레이저 드릴 등을 이용하여 형성할 수 있다. 따라서, 접속비아(113)는 제1포스트(114) 또는 금속판(116)에 접촉하는 면의 직경이 좁아지도록 내벽이 테이퍼진 형상일 수 있다. 또한, 제1포스트(114)와 접속비아(113)가 접촉하는 경계면은 금속판(116)과 접속비아(113)가 접촉하는 경계면 보다 낮은 레벨에 위치할 수 있다.
다음으로, 프레임(110) 상에 빌드업 절연층(181), 빌드업 배선층(182) 및 빌드업 접속비아(183)을 형성한다. 빌드업 절연층(181)은 ABF 등을 라미네이션하고 경화하는 방법으로 형성할 수 있다. 이어서, 빌드업구조체(180)을 덮는 제2패시베이션층(150-2)을 형성한다.
도 15를 참조하면, 이어서, 제1캐리어 필름(C1)을 제거하고 제2패시베이션층(150-2)이 배치된 측면을 제2캐리어 필름(C2)에 부착하고, 프레임(110)의 제1면 즉, 캐비티 금속(110HM), 제1포스트(114), 및 제2포스트(115)가 노출되는 면에 드라이 필름을 마스킹(Masking)하여 캐비티 금속(110HM)만을 에칭으로 제거한다. 캐비티 금속(110HM)이 제거되어 형성되는 캐비티(110H)의 내벽은 제1포스트(114) 및 제2포스트(115)의 측면과 나란하게 형성될 수 있다. 이는 동일한 방향으로 형성된 제1포스트(114), 제2포스트(115) 및 캐비티 금속(110HM) 각각의 측면이 서로 평행할 수 있음을 의미한다. 또한, 여기서 평행하다는 것은 미세한 공정 오차를 포함하는 개념이다.
도 16을 참조하면, 다음으로, 금속층(116)에 반도체칩(120)을 비활성면이 부착되도록 캐비티(110H)에 배치한다. 본 부착 공정의 경우, 다이부착필름(DAF)과 같은 공지의 접착부재(125)를 이용할 수 있다. 한편, 반도체칩(120)은 접속패드(120P)에 구리 필라(Cu Pillar)와 같은 범프(120B)를 형성된 상태로 부착할 수 있다. 이어서, 봉합재(130)를 이용하여 프레임(110)과 반도체칩(120)의 적어도 일부를 봉합한다. 봉합재(130)는 ABF 등을 라미네이션한 후 경화하는 방법으로 형성할 수 있다.
도 17을 참조하면, 다음으로, 범프(120B)의 표면이 노출되도록 봉합재(130)를 그라인딩(Grinding) 한다. 그라인딩에 의하여 봉합재(130)의 표면이 평평해지며, 범프(120B)의 표면과 제1포스트(114) 및 제2포스트(115)의 표면이 노출되게 된다. 여기서, 프레임(110) 상면과, 반도체 칩(120)을 덮는 봉합재(130)의 상면 및 반도체칩의 범프(120B)의 상면이 동일 평면을 이루도록 프레임(110)의 상면을 덮는 봉합재(130)를 전부 제거한다. 따라서, 패키지의 두께를 감소시키는 동시에 워피지(Warpage)를 최소화할 수 있다. 마찬가지로, "동일"의 의미는 공정 오차에 따른 미세한 차이를 포함한 개념이다.
다음으로, 그라인딩 공정에 의해 평평해진 프레임(110)의 제1면 상에 연결구조체(140)를 형성한다. 연결구조체(140)는 절연층(141)을 형성하고, 절연층(141) 상에 도금 공정 및 포토리소그라피(Photolithography) 공정을 이용하여 재배선층(142) 및 재배선비아(143)를 형성할 수 있다. 필요에 따라, 연결구조체(140) 상에 제1패시베이션층(150-1)을 형성한다. 제1패시베이션층(150-1)은 마찬가지로 제1패시베이션층(150-1) 전구체를 라미네이션 한 후 경화시키는 방법, 제1패시베이션층(150-1) 형성 물질을 도포한 후 경화시키는 방법 등을 통하여 형성할 수 있다. 제1패시베이션층(150-1)에는 연결구조체(140)의 재배선층(142) 중 적어도 일부가 노출되도록 개구부(부호 미도시)를 형성할 수 있으며, 그 위에 공지의 메탈화 방법으로 언더범프금속(160)을 형성할 수도 있다.
도 18을 참조하면, 이어서, 언더범프금속(160) 상에 전기연결금속(170)을 형성한다. 전기연결금속(170)의 형성방법은 특별히 한정되지 않으며, 그 구조나 형태에 따라 당해 기술분야에 잘 알려진 공지의 방법에 의하여 형성할 수 있다. 한편, 전기연결금속(170)은 리플로우(reflow)에 의하여 고정될 수 있으며, 고정력을 강화시키기 위하여 전기연결금속(170)의 일부는 제1패시베이션층(150-1)의 상부로 돌출된 언더범프금속(160)의 측면을 덮는 형태일 수 있다. 필요에 따라서, 제2캐리어 필름이 제거된 제2패시베이션층(105-2)를 관통하여 빌드업 배선층(182)의 일부를 노출시키는 개구부(151)을 형성할 수 있다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 팬-아웃 반도체 패키지의 실장 면을 향하는 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례라는 표현은 서로 동일한 실시예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
1000: 전자기기 1010: 메인보드
1020: 칩 관련 부품 1030: 네트워크 관련 부품
1040: 기타 부품 1050: 카메라
1060: 안테나 1070: 디스플레이
1080: 배터리 1090: 신호 라인
1100: 스마트 폰 1101: 스마트 폰 바디
1110: 스마트 폰 메인보드 1111: 메인보드 절연층
1112: 메인보드 배선 1120: 부품
1130: 스마트 폰 카메라 2200: 팬-인 반도체 패키지
2220: 반도체 칩 2221: 바디
2222: 접속패드 2223: 패시베이션막
2240: 연결구조체 2241: 절연층
2242: 재배선층 2243: 비아
2250: 패시베이션층 2260: 언더범프금속층
2270: 솔더볼 2280: 언더필 수지
2290: 몰딩재 2500: 메인보드
2301: 인터포저 기판 2302: 인터포저기판
2100: 팬-아웃 반도체 패키지 2120: 반도체 칩
2121: 바디 2122: 접속패드
2140: 연결구조체 2141: 절연층
2142: 재배선층 2143: 비아
2150: 패시베이션층 2160: 언더범프금속층
2170: 솔더볼 100A~100C: 반도체 패키지
110: 프레임 111: 절연층
112: 배선층 113: 접속비아
114: 제1포스트 115: 제2포스트
116: 금속판 120: 반도체 칩
120P: 접속패드 120B: 범프
130: 봉합재 140: 연결구조체
141: 절연층 142: 재배선층
143: 재배선비아 150-1, 150-2: 제1,2패시베이션층
160: 언더범프금속 170: 전기연결금속
180: 빌드업 구조체 181: 빌드업 절연층
182: 빌드업 배선층 183: 빌드업 접속비아

Claims (16)

  1. 하면에 캐비티를 갖는 절연층, 상기 절연층에 매립된 상태로 상기 캐비티와 이격되어 배치되는 복수의 제1포스트와 하나 이상의 제2포스트, 상기 절연층의 상면 상에 배치되는 배선층, 및 상기 캐비티의 상측에 배치되는 금속판을 포함하는 프레임;
    접속패드가 배치된 제1면 및 상기 제1면의 반대측인 제2면을 가지며, 상기 접속패드 상에 배치되는 범프를 포함하며, 상기 제2면이 상기 금속판을 마주하도록 상기 캐비티에 배치되는 반도체 칩;
    상기 반도체 칩의 적어도 일부를 덮는 봉합재; 및
    상기 프레임 및 상기 반도체 칩의 제1면 상에 배치되며, 상기 반도체 칩의 범프와 전기적으로 연결되는 한층 이상의 재배선층을 포함하는 연결구조체; 를 포함하며,
    상기 복수의 제1포스트는 각각 상기 프레임의 배선층의 적어도 일부 및 상기 연결구조체의 재배선층의 적어도 일부와 연결되며,
    평면 상에서, 상기 하나 이상의 제2포스트는 상기 복수의 제1포스트와 이격되되 상기 복수의 제1포스트의 주위를 실질적으로 둘러싸도록 배치되며,
    평면 상에서, 상기 하나 이상의 제2포스트가 차지하는 면적은 상기 복수의 제1포스트가 차지하는 면적보다 더 넓은,
    반도체 패키지.
  2. 제1항에 있어서,
    상기 복수의 제1포스트 및 상기 하나 이상의 제2포스트는 상기 캐비티의 높이 방향으로 형성되는,
    반도체 패키지.
  3. 제1항에 있어서,
    상기 금속판의 상면은 상기 절연층의 상면과 이격되는,
    반도체 패키지.
  4. 제1항에 있어서,
    상기 복수의 제1포스트 각각의 상면 및 상기 하나 이상의 제2포스트 각각의 상면은 상기 프레임의 금속판의 하면과 동일 레벨에 위치하는,
    반도체 패키지.
  5. 제1항에 있어서,
    상기 복수의 제1포스트 각각의 하면 및 상기 하나 이상의 제2포스트 각각의 하면은 상기 프레임의 절연층의 하면과 동일 레벨에 위치하는,
    반도체 패키지.
  6. 제1항에 있어서,
    상기 캐비티의 내벽은 상기 복수의 제1포스트 각각의 측면 및 상기 하나 이상의 제2포스트 각각의 측면과 나란하게 형성되는,
    반도체 패키지.
  7. 하면에 캐비티를 갖는 절연층, 상기 절연층에 매립된 상태로 상기 캐비티와 이격되어 배치되는 제1포스트와 제2포스트, 상기 절연층의 상면 상에 배치되는 배선층, 및 상기 캐비티의 상측에 배치되는 금속판을 포함하는 프레임;
    접속패드가 배치된 제1면 및 상기 제1면의 반대측인 제2면을 가지며, 상기 접속패드 상에 배치되는 범프를 포함하며, 상기 제2면이 상기 금속판을 마주하도록 상기 캐비티에 배치되는 반도체 칩;
    상기 반도체 칩의 적어도 일부를 덮는 봉합재; 및
    상기 프레임 및 상기 반도체 칩의 제1면 상에 배치되며, 상기 반도체 칩의 범프와 전기적으로 연결되는 한층 이상의 재배선층을 포함하는 연결구조체; 를 포함하며,
    상기 제1포스트는 상기 프레임의 배선층 및 상기 연결구조체의 재배선층과 전기적으로 연결되며,
    상기 제2포스트는 상기 제1포스트와 이격되어 배치되며,
    상기 프레임은 상기 절연층의 적어도 일부를 관통하여 상기 배선층을 상기 제1포스트 및 상기 금속판과 연결하는 접속비아를 더 포함하는,
    반도체 패키지.
  8. 제7항에 있어서,
    상기 접속비아는 내벽이 테이퍼진,
    반도체 패키지.
  9. 제7항에 있어서,
    상기 제1포스트와 상기 접속비아가 접촉하는 경계면은 상기 금속판과 상기 접속비아가 접촉하는 경계면 보다 낮은 레벨에 위치하는,
    반도체 패키지.
  10. 제1항에 있어서,
    상기 연결구조체와 상기 반도체 칩의 범프가 접촉하는 경계면은 상기 연결구조체와 상기 봉합재가 접촉하는 경계면과 동일 레벨에 위치하는,
    반도체 패키지.
  11. 제1항에 있어서,
    상기 연결구조체와 상기 복수의 제1포스트가 접촉하는 경계면은 상기 연결구조체와 상기 반도체 칩의 범프가 접촉하는 경계면과 동일 레벨에 위치하는,
    반도체 패키지.
  12. 제1항에 있어서,
    상기 연결구조체 상에 배치되며, 상기 재배선층의 적어도 일부를 노출시키는 복수의 개구부를 갖는 제1패시베이션층; 및
    상기 프레임의 상면 상에 배치되며, 상기 배선층의 적어도 일부를 노출시키는 복수의 개구부를 갖는 제2패시베이션층; 을 더 포함하는,
    반도체 패키지.
  13. 제12항에 있어서,
    상기 제1패시베이션층의 개구부 상에 각각 배치되며, 상기 노출된 재배선층과 전기적으로 연결된 복수의 언더범프금속; 및
    상기 제1패시베이션층 상에 배치되며, 상기 언더범프금속을 통하여 상기 노출된 재배선층과 전기적으로 연결된 복수의 전기연결금속; 을 더 포함하는,
    반도체 패키지.
  14. 제1항에 있어서,
    상기 반도체 칩의 제2면과 상기 금속판 사이에 배치되는 부착부재를 포함하는,
    반도체 패키지.
  15. 제1항에 있어서,
    상기 프레임의 배선층 상에 형성되는 빌드업 배선층 및 상기 빌드업 배선층과 상기 프레임의 배선층을 전기적으로 연결하는 빌드업 접속비아를 포함하는 빌드업구조체를 더 포함하는,
    반도체 패키지.
  16. 제15항에 있어서,
    상기 빌드업구조체 상에 배치되며, 상기 빌드업 배선층의 적어도 일부를 노출시키는 복수의 개구부를 갖는 제2패시베이션층을 포함하는,
    반도체 패키지.
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