CN111554641A - 半导体封装件及其制作方法 - Google Patents

半导体封装件及其制作方法 Download PDF

Info

Publication number
CN111554641A
CN111554641A CN202010393854.6A CN202010393854A CN111554641A CN 111554641 A CN111554641 A CN 111554641A CN 202010393854 A CN202010393854 A CN 202010393854A CN 111554641 A CN111554641 A CN 111554641A
Authority
CN
China
Prior art keywords
wiring
semiconductor element
substrate
wiring layer
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010393854.6A
Other languages
English (en)
Inventor
彭旭辉
席克瑞
崔婷婷
秦锋
张劼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Tianma Microelectronics Co Ltd
Shanghai AVIC Optoelectronics Co Ltd
Original Assignee
Shanghai Tianma Microelectronics Co Ltd
Shanghai AVIC Optoelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Tianma Microelectronics Co Ltd, Shanghai AVIC Optoelectronics Co Ltd filed Critical Shanghai Tianma Microelectronics Co Ltd
Priority to CN202010393854.6A priority Critical patent/CN111554641A/zh
Priority to US16/913,020 priority patent/US11581196B2/en
Publication of CN111554641A publication Critical patent/CN111554641A/zh
Priority to US18/090,918 priority patent/US20230137800A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4885—Wire-like parts or pins
    • H01L21/4896—Mechanical treatment, e.g. cutting, bending
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/37—Effects of the manufacturing process
    • H01L2924/37001—Yield

Abstract

本发明实施例公开了一种半导体封装件及其制作方法。该制作方法包括：提供第一基板；在所述第一基板一侧制作至少两层第一布线层；相邻两层所述第一布线层之间设置第一绝缘层，图案化所述第一绝缘层形成多个第一通孔，相邻两层所述第一布线层通过所述第一通孔电连接；所述至少两层第一布线层作为所述半导体封装件的布线结构；提供至少一个半导体元件，每个所述半导体元件包括多个引脚；将所述半导体元件设置有引脚的一侧设置于所述布线结构远离所述第一基板的一侧；塑封所述半导体元件；在所述布线结构远离所述半导体元件的一侧植球。与现有技术相比，本发明实施例在高精度的基础上实现了低成本和高良率。

Description

半导体封装件及其制作方法
技术领域
本发明实施例涉及半导体封装技术领域，尤其涉及一种半导体封装件及其制作方法。
背景技术
随着人工智能、5G技术和智能手机等先进技术的发展，对半导体工艺的要求也越来越高，驱使并推动着半导体产业的发展。
在半导体技术中，半导体封装技术对半导体产业的发展起到了重要的作用。半导体封装需要实现更小的外形尺寸、更轻、更薄、引脚更多、高可靠性和更低的成本等方面发展。为了满足先进技术的需要，现有技术多采用晶圆级封装(FOWLP)技术，然而晶圆级封装技术的成本较高。
发明内容
本发明实施例提供一种半导体封装件及其制作方法，以在满足高精度要求的同时，降低半导体封装件的成本。
第一方面，本发明实施例提供了一种半导体封装件的制作方法，该制作方法包括：
提供第一基板；
在所述第一基板一侧制作至少两层第一布线层；相邻两层所述第一布线层之间设置第一绝缘层，图案化所述第一绝缘层形成多个第一通孔，相邻两层所述第一布线层通过所述第一通孔电连接；所述至少两层第一布线层作为所述半导体封装件的布线结构；
提供至少一个半导体元件，每个所述半导体元件包括多个引脚；
将所述半导体元件设置有引脚的一侧设置于所述布线结构远离所述第一基板的一侧；
塑封所述半导体元件；
在所述布线结构远离所述半导体元件的一侧植球。
第二方面，本发明实施例还提供了一种半导体封装件，该半导体封装件包括：
半导体元件，包括多个引脚；
布线结构，所述布线结构的一侧与所述半导体元件的引脚电连接；所述布线结构包括至少两层第一布线层；相邻两层所述第一布线层之间设置第一绝缘层，所述第一绝缘层包括多个第一通孔，相邻两层所述第一布线层通过所述第一通孔电连接；所述第一通孔靠近所述半导体元件一端的孔径大于所述第一通孔远离所述半导体元件一端的孔径；
塑封结构，至少部分包围所述半导体元件；
焊球，所述焊球位于所述布线结构远离所述半导体元件的一侧；所述焊球与所述第一布线层电连接。
本发明实施例至少可以实现以下有益效果：
第一方面，本发明实施例将半导体元件设置在制作完成的第一布线层上，也就是说无需在晶圆片上进行第一布线层的制作，提升了晶圆片的利用率，从而降低了材料成本。
第二方面，本发明实施例将半导体元件设置在制作好的第一布线层上，即使第一布线层在制作过程中发生了裂片、接触不良或异常短路等情况，也不会造成半导体元件的损坏和浪费。因此，本发明实施例无需因为布线层的制作失败导致整个晶圆片的制作失败，从而提升了半导体封装件的良率，还可以降低成本。
第三方面，本发明实施例将半导体元件设置在制作好的第一布线层上，由于制作第一布线层的过程中存在偏移和误差，本发明实施例可以根据第一布线层的偏移和误差进行调整，从而提升了半导体封装件的良率。
第四方面，采用本发明实施例，可以将半导体元件采用晶圆级工艺制作，然后在面板级工艺下进行第一布线层的制作和与半导体元件的电连接，相比于晶圆级工艺，面板级工艺能够在更大的基板上进行制作，因此，可以在一道工艺中同时制作更多的半导体封装件，实现批量化生成，从而有利于降低制作成本。
综上所述，本发明实施例在高精度的基础上实现了低成本和高良率。
附图说明
图1为现有的一种晶圆片的俯视结构示意图；
图2为现有的一种半导体封装件的制作方法各步骤形成的半导体封装件的剖面结构示意图；
图3为本发明实施例提供的一种半导体封装件的制作方法的流程示意图；
图4为本发明实施例提供的一种半导体封装件的制作方法各步骤形成的结构示意图；
图5为本发明实施例提供的一种位于晶圆片上的半导体元件的结构示意图；
图6为本发明实施例提供的另一种半导体封装件的制作方法各步骤形成的结构示意图；
图7为本发明实施例提供的一种第二布线层的制作方法各步骤形成的结构示意图；
图8为本发明实施例提供的又一种半导体封装件的制作方法各步骤形成的结构示意图；
图9为本发明实施例提供的又一种半导体封装件的制作方法各步骤形成的结构示意图；
图10为本发明实施例提供的一种半导体元件的制作方法各步骤形成的结构示意图；
图11为本发明实施例提供的又一种半导体封装件的制作方法各步骤形成的结构示意图；
图12为本发明实施例提供的又一种半导体封装件的制作方法各步骤形成的结构示意图；
图13为本发明实施例提供的又一种半导体封装件的制作方法各步骤形成的结构示意图；
图14为本发明实施例提供的又一种半导体封装件的制作方法各步骤形成的结构示意图；
图15为本发明实施例提供的一种第一布线层的制作方法各步骤形成的结构示意图；
图16为本发明实施例提供的一种半导体封装件的制作方法中S001-S008形成的结构示意图；
图17为本发明实施例提供的一种半导体封装件的制作方法中S009-S013形成的结构示意图；
图18为本发明实施例提供的一种半导体封装件的制作方法中S014-S016形成的结构示意图；
图19为本发明实施例提供的一种半导体封装件的结构示意图；
图20为本发明实施例提供的另一种半导体封装件的结构示意图；
图21为本发明实施例提供的又一种半导体封装件的结构示意图；
图22为本发明实施例提供的又一种半导体封装件的结构示意图；
图23为本发明实施例提供的又一种半导体封装件的结构示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
首先对现有的半导体封装件的制作方法进行说明。图1为现有的一种晶圆片的俯视结构示意图，图2为现有的一种半导体封装件的制作方法各步骤形成的半导体封装件的剖面结构示意图。图2中各步骤形成的半导体封装件的结构为沿图1中A-A的剖面结构。参见图1和图2，现有的半导体封装件的制作方法包括以下步骤：
S110、将晶圆片102放置在基板101上；对晶圆片102进行图案化，形成多个半导体元件1021。
S120、塑封半导体元件1021，形成第一塑封层103；研磨第一塑封层103，露出半导体元件1021的引脚。
S130、在半导体元件1021上依次制作精度由高到低的多层布线层104。
经发明人研究发现，现有的半导体封装件的制作方法存在成本较高的问题。原因在于，现有技术需要采用晶圆级工艺直接在晶圆片102上依次制作多层布线层104。第一方面，晶圆片102用于制作半导体元件1021的线路，而布线层104采用镀铜等工艺制作在半导体元件1021上，低精度的布线104的尺寸比半导体元件1021的尺寸大，占用了较多的晶圆片102的面积，使得晶圆片102的利用率较低；以及晶圆片的形状一般是圆形的，大的封装尺寸会进一步降低对晶圆片的利用率，因此，低精度的布线层104对晶圆级工艺的产能占用较大。第二方面，在依次制作多层布线层104的过程中，可能会出现裂片或者扭曲的情况，从而导致位于布线层104下方的整个晶圆片102损坏和浪费，致使半导体封装件的良率较低。因此，现有的半导体封装件的制作方法存在成本较高的问题。
有鉴于此，本发明实施例提供了一种半导体封装件的制作方法，该方法可适用于制作多引脚的半导体封装件。图3为本发明实施例提供的一种半导体封装件的制作方法的流程示意图，图4为本发明实施例提供的一种半导体封装件的制作方法各步骤形成的结构示意图。参见图3和图4，该半导体封装件的制作方法包括以下步骤：
S10、提供第一基板11。
其中，第一基板11的材料例如可以包括玻璃和铜箔中的至少一种，可选地，第一基板11可适用于在面板级工艺下使用。相比于晶圆级工艺下的基板，面板级工艺下的基板尺寸较大，例如300mm*300mm或者更大的尺寸，因此，采用面板级工艺有利于在较大基板的基础上实现更多半导体封装件的制作，从而有利于半导体封装件的批量生产，可选的，第一基板11是四边形，可以封装更多的半导体元件，封装基板的利用率更高，降低成本。
S20、在第一基板11一侧制作至少两层第一布线层21。
其中，相邻两层第一布线层21之间设置第一绝缘层31，图案化第一绝缘层31形成多个第一通孔311，相邻两层第一布线层21通过第一通孔311电连接。示例性地，至少两层第一布线层21作为半导体封装件的布线结构20。可选地，设置距离第一基板11最近的第一布线层21的线宽最大、精度最低，距离第一基板11越远的第一布线层21的线宽越小、精度越高。这样设置有利于在第一基板11上继续进行半导体元件的设置。可选地，采用光刻+镀铜的工艺进行第一布线层21的制作，由于光刻工艺特点，形成的第一通孔311的外侧表面与第一布线层21的夹角A小于90°。定义沿远离第一基板11的方向，精度由低至高，且夹角A小于90°的布线层为负向布线层，那么第一布线层21为负向布线层。图4中示例性地示出了第一布线层21的层数为三层，第一布线层21的层数还可以是两层、四层、五层或更多，在实际应用中可以根据半导体封装的大小、半导体元件40的大小和工艺精度来确定。
可选地，第一布线层21的最小线宽例如可以大于或等于5um、4um、3um、2um、1um、0.5um或者其他尺寸。示例性地，现有的面板级工艺可以达到5um的线宽，因此，对于最小线宽为5um的第一布线层21可以采用面板级工艺制作而成，与采用晶圆级工艺相比可以降低成本。
S30、提供至少一个半导体元件40，每个半导体元件40包括多个引脚41。
其中，半导体元件40是指由晶圆片采用晶圆级工艺制作而成的裸晶(die)。引脚41用于与布线层电连接。图4中示例性地示出了引脚41的数量为两个，引脚41的数量还可以是4个、5个、10个、16个、32个或者更多。
S40、将半导体元件40设置有引脚41的一侧设置于布线结构20远离第一基板11的一侧。
其中，距离半导体元件40最近的第一布线层21的线宽最小、精度最高，距离半导体元件40越远的第一布线层21的线宽越大、精度越低。因此，半导体元件40的尺寸小于第一布线层21的尺寸，即半导体元件40的尺寸小于半导体封装件的尺寸。距离半导体元件40最近的一层第一布线层21与半导体元件40的引脚41电连接。示例性地，可以采用绑定工艺或者压接工艺实现半导体元件40和第一布线层21的电连接。
S50、塑封半导体元件40。
其中，塑封半导体元件40形成塑封结构50，塑封结构50的材料包括环氧树脂模塑料(EMC)。示例性地，采用注塑工艺形成塑封结构50。可选地，在布线结构20远离第一基板11的一侧和半导体元件40的周围形成塑封结构50，即塑封结构50包覆半导体元件40。塑封结构50能够实现对半导体元件40的保护，以及为半导体元件40提供散热途径。
S60、在布线结构20远离半导体元件40的一侧植球。
其中，在布线结构20远离半导体元件40的一侧植球形成焊球组60，焊球组60包括多个第一焊球61，第一焊球61与第一布线层21接触电连接，第一焊球61用于实现半导体元件40的引脚41与外部电路的电连接。第一焊球61可以由金属材料形成，金属材料包括锡、铅、铜、银、金等金属或其合金。示例性地，可以采用印刷工艺、植球、电镀、镀膜、溅射等。可以理解的是，在植球之前，还需要将第一基板11剥离，从而露出精度最低的第一布线层21，以便于第一焊球与精度最低的第一布线层21电连接，需要说明的是，植球工艺中可以是金属球或者金属块，图中仅仅以金属球示意，在此不做限定。
图5为本发明实施例提供的一种位于晶圆片上的半导体元件的结构示意图。结合图1和图5，由于半导体元件40的尺寸小于第一布线层21和半导体封装件的尺寸，因此可以在晶圆片上制作更多数量的半导体元件40。与现有技术相比，本发明实施例无需在晶圆片上制作多层重布线层，可选的，可以仅在晶圆片上制作半导体元件40，提升了晶圆片的利用率。
由上述步骤可以看出，本发明实施例至少可以实现以下有益效果：
第一方面，本发明实施例将半导体元件40设置在制作完成的第一布线层21上，也就是说无需在晶圆片上进行第一布线层21的制作，提升了晶圆片的利用率，从而降低了材料成本。
第二方面，本发明实施例将半导体元件40设置在制作好的第一布线层21上，即使第一布线层21在制作过程中发生了裂片、接触不良或异常短路等情况，也不会造成半导体元件40的损坏和浪费。因此，本发明实施例无需因为布线层的制作失败导致整个晶圆片的制作失败，从而提升了半导体封装件的良率，还可以降低成本。
第三方面，本发明实施例将半导体元件40设置在制作好的第一布线层21上，由于制作第一布线层21的过程中存在偏移和误差，本发明实施例可以根据第一布线层21的偏移和误差进行调整，从而提升了半导体封装件的良率。
第四方面，采用本发明实施例，可以将半导体元件40采用晶圆级工艺制作，然后在面板级工艺下进行第一布线层21的制作和与半导体元件40的电连接，相比于晶圆级工艺，面板级工艺能够在更大的基板上进行制作，因此，可以在一道工艺中同时制作更多的半导体封装件，实现批量化生成，从而有利于降低制作成本。
综上所述，本发明实施例在高精度的基础上实现了低成本和高良率。
在上述各实施例的基础上，本发明实施例还提供了上述各步骤的细化步骤以及补充步骤。
在上述各实施例中示例性地示出了布线结构20仅包括第一布线层21，并非对本发明的限定。在其他实施例中，还可以设置布线结构20包括第一布线层21和其他布线层。
图6为本发明实施例提供的另一种半导体封装件的制作方法各步骤形成的结构示意图。参见图6，在上述各实施例的基础上，可选地，半导体封装件的制作方法包括以下步骤：
S10、提供第一基板11。
S20、在第一基板11一侧制作至少两层第一布线层21。
S70、在第一布线层21远离第一基板11的一侧设置至少两层第二布线层22。
其中，第二布线层22与第一布线层21类似，相邻两层第二布线层22之间设置第二绝缘层32，图案化第二绝缘层32形成多个第二通孔321，相邻两层第二布线层22通过第二通孔321电连接；第一布线层21和第二布线层22作为半导体封装件的布线结构20。图6中示例性地示出了第二布线层22的层数为两层，第二布线层22的层数还可以是三层、四层、五层或更多，在实际应用中可以根据半导体封装件的大小、半导体元件40的大小和工艺精度来确定。
第二布线层22与第一布线层21的不同点在于第二布线层22的最小线宽不同于第一布线层21的最小线宽。示例性地，第一布线层21的最小线宽大于第二重布线层的最小线宽。具体地，第二布线层22为高精度重布线层，第二布线层22的最小线宽例如可以小于5um、4um、3um、2um、1um、0.5um或者更小。对应地，第一布线层21为低精度重布线层，第一布线层21的最小线宽例如可以大于或等于5um、4um、3um、2um、1um、0.5um或者其他尺寸。示例性地，现有的面板级工艺可以达到5um的线宽，因此，对于最小线宽为5um的第一布线层21可以采用面板级工艺制作而成，与采用晶圆级工艺相比可以降低成本。第二布线层22优选可以采用晶圆级工艺制作而成，以满足高精度的要求。第二布线层22也可以采用高精度的面板级工艺制作而成，本发明不做限定。
S30、提供至少一个半导体元件40，每个半导体元件40包括多个引脚41。
S40、将半导体元件40设置有引脚41的一侧设置于布线结构20远离第一基板11的一侧。
S50、塑封半导体元件40。
S60、在布线结构20远离半导体元件40的一侧植球。
本发明实施例通过在布线结构20中设置第二布线层22，且第二布线层22的精度高于第一布线层21的精度，有利于将第一布线层21的精度和半导体元件40的精度进行匹配。且采用本发明实施例，可以在面板级工艺下进行第一布线层21的制作，在晶圆级工艺下进行第二布线层22的制作，最后设置第二布线层22与半导体元件40的电连接，因此有利于结合晶圆级工艺的高精度和面板级工艺的低成本，结合两者的优势来实现半导体封装件的制作，既有利于提升半导体封装件的高精度，又有利于降低半导体封装件的成本。
在上述实施例中，第二布线层22可以是直接在第一布线层21上依次制作第二布线层22，也可以将制作好的第二布线层22与第一布线层21电连接。下面就第二布线层22具体的制作方法进行说明，但不作为对本发明的限定。
图7为本发明实施例提供的一种第二布线层的制作方法各步骤形成的结构示意图。参见图7，第二布线层22的制作方法包括以下步骤：
S711、在第一布线层21远离第一基板11的一侧制作第一层第二布线层22。
其中，第二布线层22的材料例如可以是铜或金。示例性地，采用高精度的面板级工艺形成第二布线层22，第二布线层22的制作可以采用光刻+电镀工艺制作而成，即首先在第一布线层21上形成第二绝缘层32，对第二绝缘层32进行光刻工艺形成第二通孔321；采用电镀工艺将第二布线层321填充在第二通孔321和光阻开口内，并去除光阻层，形成第二布线层22。采用光刻+电镀工艺制作而成第二布线层22的精度较高，适用于高精度的图案化。可选地，在第一布线层21上制作的第二布线层22的精度逐渐升高，以匹配第一布线层21和半导体元件40的精度。可选的，采用面板级工艺形成第二布线层22，。第二布线层22的制作可以采用光刻+镀膜工艺制作而成，即首先在第一布线层21上形成第二绝缘层32，对第二绝缘层32进行光刻工艺形成第二通孔321；然后镀膜，图案化镀膜后形成填充在第二通孔321形成第二布线层22，此时采用镀膜的工艺可以不用预先设置种子层，镀膜的材料可以是金。
参见图6和图7，由于光刻工艺特点，形成的第一通孔311的外侧表面与第一布线层21的夹角A小于90°。定义沿远离第一基板11的方向，精度由低至高，且夹角A小于90°的布线层为负向布线层，那么第一布线层21为负向布线层。类似地，形成的第二通孔321的外侧表面与第一布线层21的夹角B小于90°，那么第二布线层22为负向布线层。
S712、在第一层第二布线层22远离第一基板11的一侧制作第二层第二布线层22。
以此类推，可以继续制作更多层的第二布线层22，这样形成的半导体封装件的布线结构20为负向低精度布线层+负向高精度布线层的结构。本发明实施例可以采用高精度的面板级工艺制作第二布线层22，即第一布线层21和第二布线层22均可以采用面板级工艺制作，从而有利于进一步降低半导体封装件的制作成本。
图8为本发明实施例提供的又一种半导体封装件的制作方法各步骤形成的结构示意图。参见图8，半导体封装件的制作方法包括以下步骤：
S10、提供第一基板11。
S20、在第一基板11一侧制作至少两层第一布线层21。
S721、提供第二基板12，在第二基板12一侧制作至少两层第二布线层22。
其中，第二基板12的材料例如可以是玻璃，第二布线层22的材料例如可以是铜或金。示例性地，采用晶圆级工艺形成第二布线层22，第二布线层22的制作可以采用光刻+电镀工艺制作而成。可选地，在第二基板12上制作的第二布线层22的精度由高至低，以在后续工艺步骤中匹配第一布线层21和半导体元件40的精度。
S722、将第二布线层22远离第二基板12一侧设置于第一布线层21远离第一基板11的一侧，并剥离第二基板12。
其中，第一布线层21和第二布线层22的材料均为金属，示例性地，第一布线层21的材料为铜或金，第二布线层22的材料为铜或金，可以采用金属键合工艺将第一布线层21和第二布线层22进行电连接，例如，压合工艺或者绑定工艺。
S30、提供至少一个半导体元件40，每个半导体元件40包括多个引脚41。
S40、将半导体元件40设置有引脚41的一侧设置于布线结构20远离第一基板11的一侧。
S50、塑封半导体元件40。
S60、在布线结构20远离半导体元件40的一侧植球。
采用本发明实施例，由于光刻工艺特点，形成的第一通孔311的外侧表面与第一布线层21的夹角A小于90°。定义沿远离第一基板11的方向，精度由低至高，且夹角A小于90°的布线层为负向布线层，那么第一布线层21为负向布线层。类似地，由于在S722中对形成在第二基板12上的第二布线层22进行翻转，形成在第一布线层21上的第二通孔321的外侧表面与第一布线层21的夹角B大于90°，那么第二布线层22为正向布线层。这样形成的半导体封装件的布线结构20为负向低精度布线层+正向高精度布线层的结构。
本发明实施例通过在布线结构20中设置第二布线层22，且第二布线层22的精度高于第一布线层21的精度，有利于将第一布线层21的精度和半导体元件40的精度进行匹配。且采用本发明实施例，可以在面板级工艺下进行第一布线层21的制作，在晶圆级工艺下进行第二布线层22的制作，最后设置第二布线层22与半导体元件40的电连接，因此有利于结合晶圆级工艺的高精度和面板级工艺的低成本，结合两者的优势来实现半导体封装件的制作，既有利于提升半导体封装件的高精度，又有利于降低半导体封装件的成本。
图9为本发明实施例提供的又一种半导体封装件的制作方法各步骤形成的结构示意图。参见图9，在上述各实施例的基础上，可选地，半导体封装件的制作方法包括以下步骤：
S10、提供第一基板11。
S20、在第一基板11一侧制作至少两层第一布线层21。
S30、提供至少一个半导体元件40，每个半导体元件40包括多个引脚41。
其中，半导体元件40还包括：裸晶43和至少两层第三布线层42；第三布线层42位于裸晶43的一侧，距离裸晶43最远的第三布线层42作为半导体元件40的引脚41；相邻两层第三布线层42之间设置第三绝缘层44，图案化第三绝缘层44形成多个第三通孔441，相邻两层第三布线层42通过第三通孔441电连接。
示例性地，该半导体元件40的制作方法包括，采用晶圆级工艺对晶圆片进行图案化，形成裸晶图案；采用晶圆级工艺在晶圆片上继续制作至少两层第三布线层42，第三布线层42沿远离裸晶的方向精度逐渐降低(线宽逐渐升高)，直至第三布线层42的精度(线宽)与第一布线层21的精度(线宽)匹配。示例性地，面板级工艺的最小线宽为5um(或3um)，相应地，第三布线层42的最大线宽设置为5um(或3um)。
S40、将半导体元件40设置有引脚41的一侧设置于布线结构20远离第一基板11的一侧。
S50、塑封半导体元件40。
S60、在布线结构20远离半导体元件40的一侧植球。
采用本发明实施例，由于光刻工艺特点，形成的第一通孔311的外侧表面与第一布线层21的夹角A小于90°。定义沿远离第一基板11的方向，精度由低至高，且夹角A小于90°的布线层为负向布线层，那么第一布线层21为负向布线层。类似地，由于在S30中提供的半导体元件40包括直接形成在裸晶43上的第三布线层42，第三通孔421的外侧表面与第一布线层21的夹角B大于90°，那么第三布线层42为正向布线层。这样形成的半导体封装件的布线结构20为负向低精度布线层+半导体元件(正向高精度布线层)的结构。
本发明实施例通过在半导体元件40中设置与第一布线层21的精度匹配的第三布线层42，可以在面板级工艺下进行第一布线层21的制作，在晶圆级工艺下进行半导体元件40的制作，最后设置第一布线层21与半导体元件40的电连接，因此有利于结合晶圆级工艺的高精度和面板级工艺的低成本，结合两者的优势来实现半导体封装件的制作，既有利于提升半导体封装件的高精度，又有利于降低半导体封装件的成本。
需要说明的是，在上述实施例中，示例性地示出了直接在裸晶43上形成第三布线层42，并非对本发明的限定。在其他实施例中，还可以设置裸晶43和第三布线层42分别制作。图10为本发明实施例提供的一种半导体元件的制作方法各步骤形成的结构示意图。参见图10，在上述各实施例的基础上，可选地，半导体元件40的制作步骤包括：
S311、提供第三基板13。
其中，第三基板13的材料例如可以是玻璃。相比于第一基板11，第三基板13的尺寸较小，以适应晶圆级工艺的要求。
S312、提供多个裸晶43，将裸晶43设置在第三基板13的一侧。
其中，裸晶43包括多个引脚41。
S313、在多个裸晶43上远离第三基板13的一侧依次制作第三布线层42。
其中，第三布线层42的材料例如可以是铜或金，示例性地，采用晶圆级工艺在裸晶43上依次制作第三布线层42，且沿远离半导体元件40的方向，第三布线层42的精度逐渐降低(线宽逐渐升高)，直至第三布线层42的精度(线宽)与第一布线层21的精度(线宽)匹配。示例性地，面板级工艺的最小线宽为5um(或3um)，相应地，第三布线层42的最大线宽设置为5um(或3um)。
S314、切割形成半导体元件40。
可选地，在切割形成半导体元件40之后，直接剥离第三基板13，这样形成的半导体元件40不包括第三基板13(如图10所示)。或者，在切割形成半导体元件40之后，保留第三基板13，形成的半导体元件40包括第三基板13，在将半导体元件40设置在第一布线层21上之后，再剥离第三基板13。
本发明实施例通过在半导体元件40中设置与第一布线层21的精度匹配的第三布线层42，可以在面板级工艺下进行第一布线层21的制作，在晶圆级工艺下进行半导体元件40的制作，最后设置第一布线层21与半导体元件40的电连接，因此有利于结合晶圆级工艺的高精度和面板级工艺的低成本，结合两者的优势来实现半导体封装件的制作，既有利于提升半导体封装件的高精度，又有利于降低半导体封装件的成本。
在上述各实施例的基础上，可选地，塑封半导体元件40的形式有多种，下面就其中几种进行说明，但不作为对本发明的限定。
图11为本发明实施例提供的又一种半导体封装件的制作方法各步骤形成的结构示意图。参见图11，可选地，半导体封装件的制作方法包括以下步骤：
S10、提供第一基板11。
S20、在第一基板11一侧制作至少两层第一布线层21。
S30、提供多个半导体元件40，每个半导体元件40包括多个引脚41。
S40、将半导体元件40设置有引脚41的一侧设置于布线结构20远离第一基板11的一侧。
S50、塑封半导体元件40。
S60、在布线结构20远离半导体元件40的一侧植球。
S80、切割第一布线层21和塑封结构50，形成多个半导体封装件。
其中，在S80中形成的半导体封装的塑封结构50和第一布线层21的边缘齐平。且采用先塑封后切割的工艺，可以利用塑封结构50形成支撑，有利于在切割的过程中维持半导体封装的刚性，从而有利于切割工艺的进行。
需要说明的是，在图11中，示例性地示出了先塑封后切割的工艺，并非对本发明的限定，在其他实施例中，还可以先切割后塑封。
图12为本发明实施例提供的又一种半导体封装件的制作方法各步骤形成的结构示意图。参见图12，可选地，半导体封装件的制作方法包括以下步骤：
S10、提供第一基板11。
S20、在第一基板11一侧制作至少两层第一布线层21。
S30、提供多个半导体元件40，每个半导体元件40包括多个引脚41。
S40、将半导体元件40设置有引脚41的一侧设置于布线结构20远离第一基板11的一侧。
S50、塑封半导体元件40。
S60、在布线结构20远离半导体元件40的一侧植球。
S80、切割第一重布线层和塑封结构50，形成多个半导体封装件。
S90、塑封第一重布线层的侧边。
示例性地，在S90中进行侧边塑封的塑封结构与在S50中形成的塑封结构50的材质和工艺相同，因此，在S90和S50中形成的塑封层可以看做一个整体。本发明实施例通过侧边塑封增加了塑封结构50的塑封面积，不仅可以实现对半导体元件40的保护和散热，还可以对第一布线层21提供保护，从而进一步了增强半导体封装的保护性能和散热性能。
图13为本发明实施例提供的又一种半导体封装件的制作方法各步骤形成的结构示意图。参见图13，可选地，半导体封装件的制作方法包括以下步骤：
S10、提供第一基板11。
S20、在第一基板11一侧制作至少两层第一布线层21。
S30、提供多个半导体元件40，每个半导体元件40包括多个引脚41。
S40、将半导体元件40设置有引脚41的一侧设置于布线结构20远离第一基板11的一侧。
SA0、图案化布线结构20中的绝缘层，在相邻两个半导体元件40之间形成多个沟槽80。
S50、塑封半导体元件40。
其中，沟槽80内填充有塑封材料，从而在布线结构20远离第一基板11的一侧、布线结构20的侧面和半导体元件40的周围形成塑封结构50。
S60、在布线结构20远离半导体元件40的一侧植球。
S80、切割第一重布线层和塑封结构50，形成多个半导体封装件。
本发明实施例通过预设沟槽80，可以在塑封步骤中增加塑封结构50的塑封面积，不仅可以实现对半导体元件40的保护和散热，还可以对第一布线层21提供保护，从而进一步了增强半导体封装的保护性能和散热性能。
图14为本发明实施例提供的又一种半导体封装件的制作方法各步骤形成的结构示意图。参见图14，可选地，半导体封装件的制作方法包括以下步骤：
S10、提供第一基板11。
S20、在第一基板11一侧制作至少两层第一布线层21。
S30、提供多个半导体元件40，每个半导体元件40包括多个引脚41。
S40、将半导体元件40设置有引脚41的一侧设置于布线结构20远离第一基板11的一侧。
SB0、切割。
其中，切割第一布线层21的第一绝缘层31。
S50、塑封半导体元件40。
其中，在布线结构20远离第一基板11的一侧、布线结构20的侧面和半导体元件40的周围形成塑封结构50。
S60、在布线结构20远离半导体元件40的一侧植球。
与图12和图13所示的半导体封装的制作方法不同的是，本发明实施例先进行切割工艺，再进行塑封工艺，即本发明实施例无需进行两次塑封工艺，仅进行一次塑封工艺且无需挖槽即可完成对半导体元件40的塑封和侧边塑封，因此，本发明实施例可以简化塑封工艺的步骤。
图15为本发明实施例提供的一种第一布线层的制作方法各步骤形成的结构示意图。参见图15，在上述各实施例的基础上，可选地，第一布线层21的制作方法包括以下步骤：
S211、在第一基板11上设置光阻层70。
其中，光阻层70例如可以是光刻胶，光刻胶的材料可以是正性光刻胶或者负性光刻胶。示例性地，光阻层70可以采用涂布工艺形成在第一基板上。可选地，在设置光阻层70之前，在第一基板11上形成种子层14，示例性地，可以采用涂布工艺形成种子层14。可选地，在形成种子层14之前，还可以在第一基板11上形成第四绝缘层15。
S212、图案化光阻层70，形成第一开口71。
示例性地，可以采用曝光、显影工艺对光阻层70进行图案化处理，以形成第一开口71。第一开口71可以在后续工艺中容纳第一布线层21，因此，第一开口71的形状限定了第一布线层21的形状。
S213、在第一开口71内制作第一布线层21。
其中，第一布线层21填充开口71，第一布线层21的材料例如可以是铜或金。示例性地，可以采用电镀工艺填充在第一开口71内填充第一布线层21。可选地，在S211中，在设置光阻层70之前，在第一基板11上形成种子层14，则在S213中形成的第一布线层21与种子层14直接接触，使得第一布线层21的结晶均匀，有利于避免第一布线层21在电镀过程中晶粒异常长大，从而有利于提升第一布线层21的导电性能。
S214、去除光阻层70。
S215、在第一布线层21远离第一基板11的一侧制作第一绝缘层31。
其中，可选地，第一绝缘层31的材料包括聚酰亚胺、液晶聚合物和亚克力等绝缘材料中的至少一种，以起到良好的绝缘作用。
S216、图案化第一绝缘层31，形成第一通孔311，第一通孔311暴露第一布线层21。
由S211-S216看出，本发明实施例提供的第一布线层21的制作工艺采用光刻+电镀工艺制作而成。重复上述步骤可以形成多层第一布线层21。采用光刻+电镀工艺制作而成第一布线层的精度较高，适用于高精度的图案化。可选地，在形成每一层第一布线层21之前均先形成一层种子层14，使得第一布线层21的结晶均匀，有利于避免第一布线层21在电镀过程中晶粒异常长大，从而有利于各层第一布线层21之间的电连接。
图16为本发明实施例提供的一种半导体封装件的制作方法中S001-S008形成的结构示意图，图17为本发明实施例提供的一种半导体封装件的制作方法中S009-S013形成的结构示意图，图18为本发明实施例提供的一种半导体封装件的制作方法中S014-S016形成的结构示意图。参见图16-图18，在上述各实施例的基础上，可选地，该半导体封装件的制作方法包括以下步骤：
S001、提供第一基板11，且在第一基板11上形成第四绝缘层15。
S002、在第四绝缘层15上形成种子层14。
S003、在第一基板11上设置光阻层70。
S004、图案化光阻层70，形成第一开口71。
S005、在第一开口71内制作第一布线层21。
S006、去除光阻层70。
S007、在第一布线层21远离第一基板11的一侧制作第一绝缘层31，并图案化第一绝缘层31，形成第一通孔311，第一通孔311暴露第一布线层21。
S008、重复S004-S006的步骤，在第一层第一布线层21形成第二层第一布线层21。
S009、重复S007-S008的步骤，在第二层第一布线层21形成第三层第一布线层21。
S010、在第一布线层21远离第一基板11的一侧制作两层第二布线层22，第一布线层21和第二布线层22作为半导体封装件的布线结构20。
S011、提供至少一个半导体元件40，每个半导体元件40包括多个引脚41。
S012、将半导体元件40设置有引脚41的一侧设置于布线结构20远离第一基板11的一侧。
S013、塑封半导体元件40。
S014、在布线结构20远离半导体元件40的一侧植球。
其中，可以理解的是，在植球之前，还需要将第一基板11剥离，从而露出种子层14，以便于第一焊球与精度最低的第一布线层21电连接。可选地，将第一基板11和第四绝缘层15一起剥离，以使第一焊球61直接与种子层14接触电连接。可选地，仅将第一基板11剥离，在第四绝缘层远离半导体元件40的一侧植球形成的第一焊球61穿透第四绝缘层15与第一布线层21电连接。
S015、切割第一布线层21和塑封结构50。
S016、塑封第一重布线层的侧边。
由S001-S016可以看出，本发明实施例提供了一种具体的半导体封装件的制作方法，采用该制作方法不仅能够在高精度的基础上实现低成本和高良率，还能够提升对位精度、以及增强半导体封装的保护性能和散热性能。
本发明实施例还提供了一种半导体封装件，该半导体封装件可以由本发明任意实施例提供的半导体封装件的制作方法制作而成。图19为本发明实施例提供的一种半导体封装件的结构示意图。参见图19，该半导体封装件包括：半导体元件40、布线结构20、塑封结构50和焊球61。半导体元件40包括多个引脚41。布线结构20的一侧与半导体元件40的引脚41电连接；布线结构20包括至少两层第一布线层21；相邻两层第一布线层21之间设置第一绝缘层31，第一绝缘层31包括多个第一通孔311，相邻两层第一布线层21通过第一通孔311电连接；第一通孔311靠近半导体元件40一端的孔径大于第一通孔311远离半导体元件40一端的孔径。塑封结构50至少部分包围半导体元件40。焊球61位于布线结构20远离半导体元件40的一侧；焊球61与第一布线层21电连接。
其中，设置距离半导体元件40最近的第一布线层21的线宽最大、精度最低，距离半导体元件40越远的第一布线层21的线宽越小、精度越高。这样设置有利于第一布线层21与半导体元件40的精度匹配。
第一通孔311靠近半导体元件40一端的孔径大于第一通孔311远离半导体元件40一端的孔径是指，形成的第一通孔311的外侧表面与第一布线层21的夹角A小于90°。可选地，采用光刻+镀铜的工艺进行第一布线层21的制作，由于光刻工艺特点，可以形成第一通孔311的形状结构。定义沿远离第一基板11的方向，精度由低至高，且夹角A小于90°的布线层为负向布线层，那么第一布线层21为负向布线层。图19中示例性地示出了第一布线层21的层数为三层，第一布线层21的层数还可以是两层、四层、五层或更多，在实际应用中可以根据半导体封装的大小、半导体元件40的大小和工艺精度来确定。
可选地，第一布线层21的最小线宽例如可以大于或等于5um、4um、3um、2um、1um、0.5um或者其他尺寸。示例性地，现有的面板级工艺可以达到5um的线宽，因此，对于最小线宽为5um的第一布线层21可以采用面板级工艺制作而成，与采用晶圆级工艺相比可以降低成本。
半导体元件40是指由晶圆片采用晶圆级工艺制作而成的裸晶(die)。引脚41用于与布线层电连接。图19中示例性地示出了引脚41的数量为两个，引脚41的数量还可以是4个、5个、10个、16个、32个或者更多。
塑封结构50的材料包括环氧树脂模塑料(EMC)。示例性地，采用注塑工艺形成塑封结构50。可选地，塑封结构50包覆半导体元件40，能够实现对半导体元件40的保护，以及为半导体元件40提供散热途径。
焊球61与第一布线层21接触电连接，焊球61用于实现半导体元件40的引脚41与外部电路的电连接。示例性地，焊球61可以由金属材料形成，金属材料包括锡、铅、铜、银、金等金属或其合金。
本发明实施例提供的半导体封装件的结构设置有利于采用如本发明任意实施例所提供的半导体封装件的制作方法制作而成，从而实现半导体封装件的制作方法所实现的有益效果，因此，本发明实施例可以在实现高精度的基础上实现低成本和高良率的有益效果。
可选地，半导体封装件的尺寸大于或等于40mm×40mm。与现有技中将第一布线层21和塑封结构50的制作在晶圆片上进行的工艺相比，本发明实施例将切割好的半导体元件40设置在制作完成的第一布线层21上，无需占用晶圆片的面积，从而大大提升了晶圆片的利用率，从而降低了材料成本。
图20为本发明实施例提供的另一种半导体封装件的结构示意图。参见图20，布线结构20还包括：至少两层第二布线层22，位于第一布线层21与半导体元件40之间；相邻两层第二布线层22之间设置第二绝缘层32，第二绝缘层32包括多个第二通孔321，相邻两层第二布线层22通过第二通孔321电连接；第二布线层22远离第一布线层21的一侧与半导体元件40的引脚41电连接。
其中，第二布线层22与第一布线层21类似，相邻两层第二布线层22之间设置第二绝缘层32，图案化第二绝缘层32形成多个第二通孔321，相邻两层第二布线层22通过第二通孔321电连接；第一布线层21和第二布线层22作为半导体封装件的布线结构20。图20中示例性地示出了第二布线层22的层数为两层，第二布线层22的层数还可以是三层、四层、五层或更多，在实际应用中可以根据半导体封装件的大小、半导体元件40的大小和工艺精度来确定。
第二布线层22与第一布线层21的不同点在于第二布线层22的最小线宽不同于第一布线层21的最小线宽。示例性地，第一布线层21的最小线宽大于第二重布线层的最小线宽。具体地，第二布线层22为高精度重布线层，第二布线层22的最小线宽例如可以小于5um、4um、3um、2um、1um、0.5um或者更小。对应地，第一布线层21为低精度重布线层，第一布线层21的最小线宽例如可以大于或等于5um、4um、3um、2um、1um、0.5um或者其他尺寸。示例性地，现有的面板级工艺可以达到5um的线宽，因此，对于最小线宽为5um的第一布线层21可以采用面板级工艺制作而成，与采用晶圆级工艺相比可以降低成本。第二布线层22优选可以采用晶圆级工艺制作而成，以满足高精度的要求。第二布线层22也可以采用高精度的面板级工艺制作而成，本发明不做限定。
本发明实施例通过在布线结构20中设置第二布线层22，且第二布线层22的精度高于第一布线层21的精度，有利于将第一布线层21的精度和半导体元件40的精度进行匹配。且采用本发明实施例，可以在面板级工艺下进行第一布线层21的制作，在晶圆级工艺下进行第二布线层22的制作，最后设置第二布线层22与半导体元件40的电连接，因此有利于结合晶圆级工艺的高精度和面板级工艺的低成本，结合两者的优势来实现半导体封装件的制作，既有利于提升半导体封装件的高精度，又有利于降低半导体封装件的成本。
需要说明的是，在上述各实施例中，塑封结构50包覆布线结构20远离焊球61的一侧和半导体元件40的周围，并非对本发明的限定。在其他实施例中，还可以将塑封结构50设置为其他形式。
图21为本发明实施例提供的又一种半导体封装件的结构示意图。参见图21，可选地，塑封结构50包覆布线结构20远离焊球61的一侧、布线结构20的侧面和半导体元件40的周围。本发明实施例增加了塑封结构50的塑封面积，不仅可以实现对半导体元件40的保护和散热，还可以对第一布线层21提供保护，从而进一步了增强半导体封装的保护性能和散热性能。
继续参见图21，在上述各实施例的基础上，可选地，第二通孔321靠近半导体元件40一端的孔径大于第二通孔321远离半导体元件40一端的孔径。即形成的第二通孔321的外侧表面与第一布线层21的夹角B小于90°，由前述负向布线层的定义可知，那么第二布线层22为负向布线层。
本发明实施例提供的半导体封装件的布线结构20为负向低精度布线层+负向高精度布线层的结构。且本发明实施例可以采用高精度的面板级工艺制作第二布线层22，即第一布线层21和第二布线层22均可以采用面板级工艺制作，从而有利于进一步降低半导体封装件的制作成本。
图22为本发明实施例提供的又一种半导体封装件的结构示意图。参见图22，可选地，第二通孔321靠近半导体元件40一端的孔径小于第二通孔321远离半导体元件40一端的孔径。即形成的第二通孔321的外侧表面与第一布线层21的夹角B大于90°。定义沿远离第一基板11的方向，精度由低至高，且夹角A大于90°的布线层为正向布线层，那么第二布线层22为正向布线层。
本发明实施例提供的半导体封装件的布线结构20为负向低精度布线层+正向高精度布线层的结构。且本发明实施例可以在面板级工艺下进行第一布线层21的制作，在晶圆级工艺下进行第二布线层22的制作，最后设置第二布线层22与半导体元件40的电连接，因此有利于结合晶圆级工艺的高精度和面板级工艺的低成本，结合两者的优势来实现半导体封装件的制作，既有利于提升半导体封装件的高精度，又有利于降低半导体封装件的成本。
图23为本发明实施例提供的又一种半导体封装件的结构示意图。参见图23，可选地，半导体元件40包括裸晶43和至少两层第三布线层42，第三布线层42位于裸晶43靠近布线结构20的一侧，距离裸晶43最远的第三布线层42作为半导体元件40的引脚41；相邻两层第三布线层42之间设置第三绝缘层44，第三绝缘层44包括多个第三通孔441，相邻两层第三布线层42通过第三通孔441电连接。
本发明实施例通过在半导体元件40中设置与第一布线层21的精度匹配的第三布线层42，可以在面板级工艺下进行第一布线层21的制作，在晶圆级工艺下进行半导体元件40的制作，最后设置第一布线层21与半导体元件40的电连接，因此有利于结合晶圆级工艺的高精度和面板级工艺的低成本，结合两者的优势来实现半导体封装件的制作，既有利于提升半导体封装件的高精度，又有利于降低半导体封装件的成本。
继续参见图23，可选地，第三通孔441靠近布线结构20一端的孔径大于第三通孔441远离布线结构20一端的孔径。即形成的第三通孔441的外侧表面与第三布线层42的夹角B大于90°。由前述正向布线层的定义可知，第三布线层42为正向布线层。因此，该半导体封装件的布线结构20为负向低精度布线层+半导体元件(正向高精度布线层)的结构。
继续参见图20-图23，在上述各实施例的基础上，可选地，半导体封装件还包括种子层14，种子层14位于第一布线层21远离半导体元件40的一侧，焊球61与种子层14电连接。本发明实施例在焊球61和第一布线层21之间设置种子层14，使得第一布线层21的结晶均匀，有利于避免第一布线层21在电镀过程中晶粒异常长大，从而有利于第一布线层21和焊球61的电连接。
在上述各实施例的基础上，可选地，半导体封装件还包括第四绝缘层，第四绝缘层位于第一布线层21远离半导体元件40的一侧，焊球61穿过第四绝缘层与第一布线层21电连接。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (28)

1.一种半导体封装件的制作方法，其特征在于，包括：
提供第一基板；
在所述第一基板一侧制作至少两层第一布线层；相邻两层所述第一布线层之间设置第一绝缘层，图案化所述第一绝缘层形成多个第一通孔，相邻两层所述第一布线层通过所述第一通孔电连接；所述至少两层第一布线层作为所述半导体封装件的布线结构；
提供至少一个半导体元件，每个所述半导体元件包括多个引脚；
将所述半导体元件设置有引脚的一侧设置于所述布线结构远离所述第一基板的一侧；
塑封所述半导体元件；
在所述布线结构远离所述半导体元件的一侧植球。
2.根据权利要求1所述的半导体封装件的制作方法，其特征在于，在所述布线结构远离所述第一基板的一侧设置所述半导体元件之前，还包括：
在所述第一布线层远离所述第一基板的一侧设置至少两层第二布线层；相邻两层所述第二布线层之间设置第二绝缘层，图案化所述第二绝缘层形成多个第二通孔，相邻两层所述第二布线层通过所述第二通孔电连接；所述第一布线层和所述第二布线层作为所述半导体封装件的布线结构；
将所述半导体元件设置有引脚的一侧设置于所述布线结构远离所述第一基板的一侧。
3.根据权利要求2所述的半导体封装件的制作方法，其特征在于，在所述第一布线层远离所述第一基板的一侧设置至少两层第二布线层，包括：
在所述第一布线层远离所述第一基板的一侧依次制作至少两层所述第二布线层。
4.根据权利要求2所述的半导体封装件的制作方法，其特征在于，在所述第一布线层远离所述第一基板的一侧设置至少两层第二布线层，包括：
提供第二基板，在所述第二基板一侧制作至少两层第二布线层；
将所述第二布线层远离所述第二基板一侧设置于所述第一布线层远离所述第一基板的一侧；
剥离所述第二基板。
5.根据权利要求1所述的半导体封装件的制作方法，其特征在于，所述半导体元件还包括：
裸晶和至少两层第三布线层；所述第三布线层位于所述裸晶的一侧，距离所述裸晶最远的所述第三布线层作为所述半导体元件的引脚；相邻两层所述第三布线层之间设置第三绝缘层，图案化所述第三绝缘层形成多个第三通孔，相邻两层所述第三布线层通过所述第三通孔电连接。
6.根据权利要求5所述的半导体封装件的制作方法，其特征在于，所述半导体元件的制作步骤包括：
提供第三基板；
提供多个裸晶，将所述裸晶设置在所述第三基板的一侧；
在所述多个裸晶上远离所述第三基板的一侧依次制作所述第三布线层；
切割形成所述半导体元件。
7.根据权利要求1-6任一项所述的半导体封装件的制作方法，其特征在于，塑封所述半导体元件包括：
在所述布线结构远离所述第一基板的一侧和所述半导体元件的周围形成塑封结构。
8.根据权利要求7所述的半导体封装件的制作方法，其特征在于，所述第一基板上的所述半导体元件的数量有多个；
在塑封所述半导体元件之后，还包括：
切割所述第一布线层和所述塑封结构，形成多个半导体封装件。
9.根据权利要求8所述的半导体封装件的制作方法，其特征在于，在切割形成多个封装件之后，还包括：
塑封所述第一布线层的侧边。
10.根据权利要求1-6任一项所述的半导体封装件的制作方法，其特征在于，所述第一基板上的所述半导体元件的数量有多个；在塑封所述半导体元件之前，还包括：
图案化所述布线结构中的绝缘层，在相邻两个半导体元件之间形成多个沟槽；
塑封所述半导体元件，在所述布线结构远离所述第一基板的一侧、所述布线结构的侧面和所述半导体元件的周围形成塑封结构。
11.根据权利要求1-6任一项所述的半导体封装件的制作方法，其特征在于，所述第一基板上的所述半导体元件的数量有多个；在塑封所述半导体元件之前，还包括：
切割；
塑封所述半导体元件，在所述布线结构远离所述第一基板的一侧、所述布线结构的侧面和所述半导体元件的周围形成塑封结构。
12.根据权利要求1所述的半导体封装件的制作方法，其特征在于，在设置所述半导体元件的同时，调整所述半导体元件的设置位置。
13.根据权利要求1所述的半导体封装件的制作方法，其特征在于，在所述基板上制作至少两层第一布线层的步骤包括：
在所述第一基板上设置光阻层；
图案化所述光阻层，形成第一开口；
在所述第一开口内制作第一布线层；
在所述第一布线层远离所述第一基板的一侧制作第一绝缘层；
图案化所述第一绝缘层，形成第一通孔，所述第一通孔暴露所述第一布线层；
复制作所述第一布线层和所述第一绝缘层的步骤。
14.根据权利要求13所述的半导体封装件的制作方法，其特征在于，在所述第一基板上设置光阻层之前，还包括：
在所述第一基板上设置种子层；
在所述种子层远离所述第一基板的一侧设置所述光阻层。
15.根据权利要求13所述的半导体封装件的制作方法，其特征在于，在所述第一基板上设置光阻层之前，还包括：
在所述第一基板上设置第四绝缘层；
在所述第四绝缘层远离所述第一基板的一侧设置所述光阻层。
16.根据权利要求15所述的半导体封装件的制作方法，其特征在于，在所述布线结构远离所述半导体元件的一侧植球之前，还包括：
剥离所述第一基板和所述第四绝缘层；
在所述布线结构远离所述半导体元件的一侧植球，形成焊球，所述焊球与所述第一布线层电连接；
或者，在所述布线结构远离所述半导体元件的一侧植球之前，还包括：
剥离所述第一基板；
在所述第四绝缘层远离所述半导体元件的一侧植球，形成焊球，所述焊球穿透所述第四绝缘层与所述第一布线层电连接。
17.根据权利要求1所述的半导体封装件的制作方法，其特征在于，所述第一基板的材料包括玻璃和铜箔中的至少一种。
18.根据权利要求1所述的半导体封装件的制作方法，其特征在于，所述第一基板的面积大于或等于300mm×300mm。
19.一种半导体封装件，其特征在于，包括：
半导体元件，包括多个引脚；
布线结构，所述布线结构的一侧与所述半导体元件的引脚电连接；所述布线结构包括至少两层第一布线层；相邻两层所述第一布线层之间设置第一绝缘层，所述第一绝缘层包括多个第一通孔，相邻两层所述第一布线层通过所述第一通孔电连接；所述第一通孔靠近所述半导体元件一端的孔径大于所述第一通孔远离所述半导体元件一端的孔径；
塑封结构，至少部分包围所述半导体元件；
焊球，所述焊球位于所述布线结构远离所述半导体元件的一侧；所述焊球与所述第一布线层电连接。
20.根据权利要求19所述的半导体封装件，其特征在于，所述布线结构还包括：
至少两层第二布线层，位于所述第一布线层与所述半导体元件之间；相邻两层所述第二布线层之间设置第二绝缘层，所述第二绝缘层包括多个第二通孔，相邻两层所述第二布线层通过所述第二通孔电连接；所述第二布线层远离所述第一布线层的一侧与所述半导体元件的引脚电连接。
21.根据权利要求20所述的半导体封装件，其特征在于，所述第二通孔靠近所述半导体元件一端的孔径大于所述第二通孔远离所述半导体元件一端的孔径；
或者，所述第二通孔靠近所述半导体元件一端的孔径小于所述第二通孔远离所述半导体元件一端的孔径。
22.根据权利要求19所述的半导体封装件，其特征在于，所述半导体元件包括裸晶和至少两层第三布线层，所述第三布线层位于所述裸晶靠近所述布线结构的一侧，距离所述裸晶最远的所述第三布线层作为所述半导体元件的引脚；相邻两层所述第三布线层之间设置第三绝缘层，所述第三绝缘层包括多个第三通孔，相邻两层所述第三布线层通过所述第三通孔电连接。
23.根据权利要求22所述的半导体封装件，其特征在于，所述第三通孔靠近所述布线结构一端的孔径大于所述第三通孔远离所述布线结构一端的孔径。
24.根据权利要求19-23任一项所述的半导体封装件，其特征在于，所述塑封结构包覆所述布线结构远离所述焊球的一侧和所述半导体元件的周围。
25.根据权利要求19-23任一项所述的半导体封装件，其特征在于，所述塑封结构包覆所述布线结构远离所述焊球的一侧、所述布线结构的侧面和所述半导体元件的周围。
26.根据权利要求19所述的半导体封装件，其特征在于，还包括：
种子层，位于所述第一布线层远离所述半导体元件的一侧，所述焊球与所述种子层电连接。
27.根据权利要求19所述的半导体封装件，其特征在于，还包括：
第四绝缘层，位于所述第一布线层远离所述半导体元件的一侧，所述焊球穿过所述第四绝缘层与所述第一布线层电连接。
28.根据权利要求19所述的半导体封装件，其特征在于，所述半导体封装件的尺寸大于或等于40mm×40mm。
CN202010393854.6A 2020-05-11 2020-05-11 半导体封装件及其制作方法 Pending CN111554641A (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202010393854.6A CN111554641A (zh) 2020-05-11 2020-05-11 半导体封装件及其制作方法
US16/913,020 US11581196B2 (en) 2020-05-11 2020-06-26 Semiconductor package having semiconductor element with pins and formation method thereof
US18/090,918 US20230137800A1 (en) 2020-05-11 2022-12-29 Semiconductor package and formation method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010393854.6A CN111554641A (zh) 2020-05-11 2020-05-11 半导体封装件及其制作方法

Publications (1)

Publication Number Publication Date
CN111554641A true CN111554641A (zh) 2020-08-18

Family

ID=72004538

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010393854.6A Pending CN111554641A (zh) 2020-05-11 2020-05-11 半导体封装件及其制作方法

Country Status (2)

Country Link
US (2) US11581196B2 (zh)
CN (1) CN111554641A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112164678A (zh) * 2020-09-27 2021-01-01 上海天马微电子有限公司 一种半导体封装件及其制作方法
CN114823592A (zh) * 2022-06-30 2022-07-29 之江实验室 一种晶上系统结构及其制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104733379A (zh) * 2013-12-23 2015-06-24 新科金朋有限公司 在半导体管芯上形成细节距的rdl的半导体器件和方法
US20150371932A1 (en) * 2014-06-18 2015-12-24 Dyi-chung Hu Thin film rdl for nanochip package
CN107195594A (zh) * 2016-03-14 2017-09-22 美光科技公司 具有侧壁保护重布层中介层的半导体封装及其制造方法
CN107768295A (zh) * 2016-08-21 2018-03-06 美光科技公司 半导体封装及其制造方法
CN108231716A (zh) * 2016-12-09 2018-06-29 胡迪群 封装结构及其制造方法
US20190035757A1 (en) * 2017-07-27 2019-01-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method of fabricating semiconductor package

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5117692B2 (ja) * 2006-07-14 2013-01-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8552570B2 (en) * 2008-01-09 2013-10-08 Renesas Electronics Corporation Wiring board, semiconductor device, and method for manufacturing wiring board and semiconductor device
US7989269B2 (en) * 2008-03-13 2011-08-02 Stats Chippac, Ltd. Semiconductor package with penetrable encapsulant joining semiconductor die and method thereof
JP2010141055A (ja) * 2008-12-10 2010-06-24 Sanyo Electric Co Ltd 半導体モジュール、半導体モジュールの製造方法および携帯機器
US7951663B2 (en) * 2009-05-26 2011-05-31 Stats Chippac, Ltd. Semiconductor device and method of forming IPD structure using smooth conductive layer and bottom-side conductive layer
US8169058B2 (en) * 2009-08-21 2012-05-01 Stats Chippac, Ltd. Semiconductor device and method of stacking die on leadframe electrically connected by conductive pillars
JP5504149B2 (ja) * 2009-12-28 2014-05-28 日本特殊陶業株式会社 多層配線基板
JP2012054395A (ja) * 2010-09-01 2012-03-15 Nec Corp 半導体パッケージ
TWI499023B (zh) * 2012-10-11 2015-09-01 Ind Tech Res Inst 封裝基板及其製法
US9893017B2 (en) * 2015-04-09 2018-02-13 STATS ChipPAC Pte. Ltd. Double-sided semiconductor package and dual-mold method of making same
US9953911B2 (en) * 2016-07-01 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package structure and method
US10381301B2 (en) 2017-02-08 2019-08-13 Micro Technology, Inc. Semiconductor package and method for fabricating the same
US10229892B2 (en) * 2017-06-28 2019-03-12 Advanced Semiconductor Engineering, Inc. Semiconductor package and method for manufacturing a semiconductor package
KR102440119B1 (ko) 2017-08-10 2022-09-05 삼성전자주식회사 반도체 패키지 및 그 제조방법
US20200211949A1 (en) * 2018-12-26 2020-07-02 Intel Corporation Microelectronic assemblies with via-trace-via structures
US11018215B2 (en) * 2019-03-14 2021-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. Package and manufacturing method thereof
CN109994438B (zh) * 2019-03-29 2021-04-02 上海中航光电子有限公司 芯片封装结构及其封装方法
KR102586890B1 (ko) * 2019-04-03 2023-10-06 삼성전기주식회사 반도체 패키지

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104733379A (zh) * 2013-12-23 2015-06-24 新科金朋有限公司 在半导体管芯上形成细节距的rdl的半导体器件和方法
US20150371932A1 (en) * 2014-06-18 2015-12-24 Dyi-chung Hu Thin film rdl for nanochip package
CN107195594A (zh) * 2016-03-14 2017-09-22 美光科技公司 具有侧壁保护重布层中介层的半导体封装及其制造方法
CN107768295A (zh) * 2016-08-21 2018-03-06 美光科技公司 半导体封装及其制造方法
CN108231716A (zh) * 2016-12-09 2018-06-29 胡迪群 封装结构及其制造方法
US20190035757A1 (en) * 2017-07-27 2019-01-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method of fabricating semiconductor package

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112164678A (zh) * 2020-09-27 2021-01-01 上海天马微电子有限公司 一种半导体封装件及其制作方法
CN112164678B (zh) * 2020-09-27 2023-05-26 上海天马微电子有限公司 一种半导体封装件及其制作方法
CN114823592A (zh) * 2022-06-30 2022-07-29 之江实验室 一种晶上系统结构及其制备方法
US11876071B1 (en) 2022-06-30 2024-01-16 Zhejiang Lab System-on-wafer structure and fabrication method

Also Published As

Publication number Publication date
US20210351042A1 (en) 2021-11-11
US11581196B2 (en) 2023-02-14
US20230137800A1 (en) 2023-05-04

Similar Documents

Publication Publication Date Title
US10559525B2 (en) Embedded silicon substrate fan-out type 3D packaging structure
US11742327B2 (en) Semiconductor devices and methods of manufacturing semiconductor devices
US11901348B2 (en) Semiconductor package and method of manufacturing the semiconductor package
CN107622989B (zh) 半导体封装装置及其制造方法
CN107346766A (zh) 整合扇出型封装及其制造方法
US20230137800A1 (en) Semiconductor package and formation method thereof
KR101831036B1 (ko) 반도체 소자 및 그 제조 방법
TWI753304B (zh) 封裝方法及面板組件
US20210159142A1 (en) Manufacturing method of chip package structure
US11233028B2 (en) Chip packaging method and chip structure
US11114315B2 (en) Chip packaging method and package structure
US11764181B2 (en) Semiconductor package and method for fabricating the semiconductor package
US11574857B2 (en) Semiconductor package and manufacturing method thereof
US10867947B2 (en) Semiconductor packages and methods of manufacturing the same
US11955439B2 (en) Semiconductor package with redistribution structure and manufacturing method thereof
US11587877B2 (en) Semiconductor device in which peeling off of sealing resin from the wire is suppressed
TW201637147A (zh) 使用在電鍍的側壁之囊封劑開口中之接點的半導體封裝
CN111834325B (zh) 芯片封装结构及其制造方法
US11824033B2 (en) Semiconductor package and method of manufacturing the semiconductor package
JP2003133480A (ja) 半導体装置及び積層型半導体装置並びに半導体装置の製造方法及び積層型半導体装置の製造方法
US20240030157A1 (en) Semiconductor package and methods of fabricating a semiconductor package
CN117790328A (zh) 半导体封装结构及封装方法
JP2020096108A (ja) 半導体ｉｃ内蔵回路基板及びその製造方法
KR20050063069A (ko) 반도체패키지의 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20200818