KR101831036B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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KR101831036B1
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징-쳉 린
첸-후아 유
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Abstract

반도체 소자는 반도체 소자, 상기 반도체로부터 측방으로 분리된 전도성 비아, 반도체 소자와 전도성 비아 사이의 봉지재 및 마크를 포함한다. 마크는 비-교차 문자 또는 2미만의 중첩 카운트를 갖는 문자로 형성된다. 다른 실시예에서, 마크는 워블 스캔 방법을 이용하여 형성된다. 설명된 바와 같이 마크를 형성하는 것에 의해, 마킹 공정으로부터의 결함이 감소되거나 제거될 수 있다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING}
반도체 산업은 다양한 전자 성분(예, 트랜지스터, 다이오드, 저항기, 캐패시터 등)의 계속적인 발전에 따라 급속한 성장을 경험하고 있다. 대부분의 경우, 집적 밀도의 이러한 개선은 더 많은 성분이 주어진 면적으로 집적되게 하는 최소 선폭 크기(예, 반도체 공정 노드를 20 nm 이하의 노드로 축소)의 반복적인 감소로부터 유래된 것이다. 최근 낮은 전력 소비와 지연 시간(latency)은 물론, 소형화, 고속 및 큰 대역폭에 대한 요구가 커짐에 따라, 반도체 다이에 대한 더 작고 더 창조적인 패키징 기술에 대한 요구도 커지고 있다.
반도체 기술이 더 발전됨에 따라, 반도체 소자의 물리적 크기를 더 줄이기 위한 효과적인 대안으로서 적층 접합 반도체 소자가 출현되었다. 적층형 반도체 소자의 경우, 적어도 부분적으로 개별 기판 위에 로직, 메모리, 프로세서, 회로 등과 같은 능동 회로들을 제조한 후 물리적 전기적으로 함께 접합함으로써 기능 소자를 형성한다. 이러한 접합 공정은 정교한 기술을 활용하므로 개선이 요망된다.
본 발명의 여러 측면들은 첨부 도면을 함께 판독시 다음의 상세한 설명으로부터 가장 잘 이해될 것이다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작도된 것은 아님을 밝힌다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1은 일부 실시예에 따른 관통 비아의 형성을 나타낸다.
도 2는 일부 실시예에 따른 제1 반도체 소자를 나타낸다.
도 3은 일부 실시예에 따른 제1 반도체 소자 및 제2 반도체 소자의 배치를 나타낸다.
도 4는 일부 실시예에 따른 봉지재의 배치를 나타낸다.
도 5는 일부 실시예에 따른 재배선 층의 형성을 나타낸다.
도 6은 일부 실시예에 따른 캐리어 웨이퍼의 제거를 나타낸다.
도 7은 일부 실시예에 따른 개구의 형성을 나타낸다.
도 8a-8b는 일부 실시예에 따른 마킹 공정을 나타낸다.
도 9a-9b는 일부 실시예에 따른 마킹 공정을 이용하여 형성된 영숫자 부호를 나타낸다.
도 10은 일부 실시예에 따른 영숫자 부호 세트를 나타낸다.
도 11은 일부 실시예에 따른 감소된 크로스 마킹 공정을 나타낸다.
도 12는 일부 실시예에 따라 봉지재 위에 마크를 배치하는 것을 나타낸다.
도 13은 일부 실시예에 따른 워블 스캔(wobble scan)을 나타낸다.
도 14는 일부 실시예에 따라 워블 스캔을 이용하여 형성된 특정 예의 마킹을 나타낸다.
도 15는 일부 실시예에 따른 패키지 온 패키지(package on package)를 나타낸다.
도 16은 일부 실시예에 따른 패키지 온 패키지 구조체의 단편화를 나타낸다.
다음의 설명은 본 발명의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 발명을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 발명은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
이제 도 1을 참조하면, 제1 캐리어 기판(101)이 예시되며, 해당 제1 캐리어 기판(101) 위에 접착층(103), 중합체 층(105) 및 제1 시드층(107)이 제공된다. 제1 캐리어 기판(101)은 예컨대, 유리 또는 실리콘 산화물과 같은 실리콘계 재료 또는 알루미늄 산화물과 같은 다른 재료들, 이들 재료 중 임의의 것의 조합 등을 포함한다. 제1 캐리어 기판(101)은 제1 반도체 소자(201)와 제2 반도체 소자(301)(도 1에는 예시되어 있지 않지만 도 2-3과 관련하여 아래에 예시되고 논의됨)와 같은 반도체 소자의 부착을 수용하기 위해 평면형이다.
접착층(103)은 피복 구조체(예, 중합체 층(105))의 부착을 지원하기 위해 제1 캐리어 기판(101) 상에 배치된다. 소정의 실시예에서, 접착층(103)은 자외선 광에 노출시 그 접착성을 잃는 자외선 접착제를 포함할 수 있다. 그러나, 감압 접착제, 광 경화성 접착제, 에폭시, 이들의 조합 등과 같은 다른 종류의 접착제도 사용될 수 있다. 접착층(103)은 압력 하에서 쉽게 변형 가능한 반-액체 또는 겔 형태로 제1 캐리어 기판(101)에 배치될 수 있다.
중합체 층(105)은 접착층(103) 위에 배치되어, 예컨대, 일단 제1 반도체 소자(201)와 제2 반도체 소자(301)가 부착된 경우라면, 제1 반도체 소자(201)와 제2 반도체 소자(301)에 보호를 제공하도록 활용된다. 소정의 실시예에서, 중합체 층(105)은 폴리벤족사졸(PBO)일 수 있지만, 임의의 적절한 재료, 예컨대, 폴리이미드, 폴리이미드 파생물, SR(Solder Resistance), ABF(Ajinomoto build-up film) 등이 대안적으로 사용될 수 있다. 중합체 층(105)은 예컨대 스핀-코팅 공정을 이용하여 예컨대 약 5 ㎛와 같은 약 0.5 ㎛~약 10 ㎛의 제1 두께(T1)로 배치될 수 있지만, 임의의 적절한 방법과 두께가 대안적으로 사용될 수 있다.
제1 시드층(107)은 중합체 층(105) 위에 형성된다. 소정의 실시예에서, 제1 시드층(107)은 후속 처리 단계 중에 후막층의 형성을 지원하는 전도성 재료의 박막층이다. 제1 시드층(107)은 티타늄 층과 그 다음의 구리층을 포함할 수 있지만, 단일 구리층과 같이 임의의 다른 적절한 재료 또는 재료들의 조합도 사용될 수 있다. 제1 시드층(107)은 원하는 재료에 따라 스퍼터링, 증발, 또는 PECVD 공정과 같은 공정을 이용하여 형성될 수 있다.
도 1은 제1 시드층(107) 상의 포토레지스트(109)의 배치 및 패턴화도 나타낸다. 소정의 실시예에서, 포토레지스트(109)는 예컨대 스핀 코팅 기술을 이용하여 제1 시드층(107) 상에 약 10 ㎛~약 250 ㎛의 높이로 배치될 수 있다. 일단 배치되면, 포토레지스트(109)는 포토레지스트(109)를 패턴화된 에너지원(예, 패턴화된 광원)에 노광시켜 화학적 반응을 유도함으로써 패턴화된 광원에 노광된 포토레지스트(109)의 해당 부분에 물리적 변화를 야기하는 것에 의해 패턴화될 수 있다. 물리적 변화를 이용하고 원하는 패턴에 따라 포토레지스트(109)의 노광부 또는 포토레지스트(109)의 비-노광부를 선택적으로 제거하기 위해 노광된 포토레지스트(109)에 현상제가 도포된다.
소정의 실시예에서, 포토레지스트(109)에 형성된 패턴은 비아(111)를 위한 패턴이다. 비아(11)는 제1 반도체(201)와 제2 반도체(301)와 같은 후속으로 부착되는 소자의 다른 측면에 위치되도록 하는 배치로 형성된다. 그러나, 예컨대 제1 반도체 소자(201)와 제2 반도체 소자(301)가 비아(111)의 대향 측면에 배치되도록 위치되는 것에 의해 비아(111)의 패턴을 위한 임의의 적절한 배열이 대안적으로 적용될 수 있다.
소정의 실시예에서, 비아(111)는 포토레지스트(109) 내에 형성된다. 소정의 실시예에서, 비아(111)는 구리, 텅스텐, 다른 전도성 금속 등과 같은 일종 이상의 전도성 재료를 포함하며, 예컨대 전기 도금, 무전해 도금 등에 의해 형성될 수 있다. 소정의 실시예에서, 제1 시드층(107)과 포토레지스트(109)가 전기 도금액에 담궈지거나 침지되는 전기 도금 공정이 이용된다. 제1 시드층(107)의 표면은 제1 시드층(107)이 전기 도금 공정에서 음극으로서 기능하도록 외부 DC 전원의 음극 측에 전기적으로 연결된다. 도금액 내에서는 구리 양극과 같은 고체 전도성 양극도 담궈져서 전원의 양극 측에 부착된다. 양극으로부터의 원자가 도금액 내로 용출되고, 도금액으로부터 음극, 예컨대 제1 시드층(107)이 용출된 원자를 취함으로써 포토레지스트(109)의 개구 내의 제1 시드층(107)의 노출된 전도성 영역이 도금된다.
일단 비아(111)가 포토레지스트(109)와 제1 시드층(107)을 이용하여 형성되면, 포토레지스트(109)는 적절한 제거 공정(도 1에는 예시되지 않지만 아래의 도 3에 볼 수 있음)을 이용하여 제거될 수 있다. 소정의 실시예에서, 포토레지스트(109)가 열분해를 겪으면서 제거될 수 있을 때까지 포토레지스트(109)의 온도가 증가될 수 있는 플라즈마 애싱(ashing) 공정을 이용하여 포토레지스트(109)를 제거할 수 있다. 그러나, 습식 스트리핑과 같은 임의의 다른 적절한 공정이 대안적으로 적용될 수 있다. 포토레지스트(109)의 제거는 제1 시드층(107)의 기저부를 노출시킬 수 있다.
일단 노출되면, 제1 시드층(107)의 노출된 부분의 제거가 수행될 수 있다(도 1에는 예시되지 않지만 아래의 도 3에서 볼 수 있음). 소정의 실시예에서, 제1 시드층(107)의 노출된 부분(예, 비아(111)에 의해 피복되지 않은 부분)은 예컨대 습식 또는 건식 식각 공정에 의해 제거될 수 있다. 예를 들면, 건식 식각 공정의 경우, 비아(111)를 마스크로서 사용하여 제1 시드층(107)을 향하여 반응 물질이 유도될 수 있다. 다른 실시예에서, 제1 시드층(107)의 노출된 부분을 제거하기 위해 식각제가 제1 시드층(107)으로 분사되거나 접촉되게 할 수 있다. 제1 시드층(107)의 노출된 부분이 식각 제거된 후, 중합체 층(105)의 일부가 비아(111) 사이에 노출된다.
도 2는 비아(111)(도 2에는 예시되지 않지만 도 3과 관련하여 아래에 예시되고 설명됨) 내의 중합체 층(105)에 부착될 제1 반도체 소자(201)를 나타낸다. 소정의 실시예에서, 제1 반도체 층(201)은 제1 기판(203), 제1 능동 소자(개별 예시되지 않음), 제1 배선층(205), 제1 접촉 패드(207), 제1 패시베이션 층(211) 및 제1 외부 접속부(209)를 포함한다. 제1 기판(203)은 도핑되거나 도핑되지 않은 벌크형 실리콘 또는 실리콘-온-인슐레이터(SOI) 기판의 능동층을 포함할 수 있다. 일반적으로, SOI 기판은 실리콘, 게르마늄, 실리콘 게르마늄, SOI, 실리콘 게르마늄 온 인슐레이터(SGOI) 또는 이들의 조합과 같은 반도체 재료의 층을 포함한다. 사용될 수 있는 다른 기판은 다층 기판, 경사 기판 또는 하이브리드 배향 기판을 포함한다.
제1 능동 소자는 제1 반도체 소자(201)를 위한 설계의 원하는 구조적 및 기능적 요건을 발생시키는데 사용될 수 있는 캐패시터, 저항기, 인덕터 등과 같은 광범위한 능동 소자 및 수동 소자를 포함한다. 제1 능동 소자는 임의의 적절한 방법을 이용하여 제1 기판(203)의 내부 또는 상부에 형성된다.
제1 배선(205)은 제1 기판(203)과 제1 능동 소자 위에 형성되며, 다양한 능동 소자들을 연결하여 기능성 회로를 형성하도록 설계된다. 소정의 실시예에서, 제1 배선(205)은 유전 재료와 전도성 재료가 교대로 배열된 층으로 형성되며, 임의의 적절한 공정(예, 증착, 다마신, 듀얼 다마신 등)을 통해 형성될 수 있다. 소정의 실시예에서, 적어도 하나의 층간절연막 층(ILD)에 의해 제1 기판(203)으로부터 분리된 4개 배선층이 존재할 수 있지만, 제1 배선층(205)의 정확한 개수는 제1 반도체 소자(201)의 설계에 따른다.
제1 접촉 패드(207)는 제1 배선층(205) 위에 그것과 전기적으로 접촉되게 형성될 수 있다. 제1 접촉 패드(207)는 알루미늄을 포함할 수 있지만, 구리와 같은 다른 재료가 대안적으로 사용될 수 있다. 제1 접촉 패드(207)는 재료의 층(도시 생략)을 형성하는 스퍼터링과 같은 증착 공정을 이용하여 형성될 수 있고, 해당 재료의 층의 일부가 적절한 공정(예, 포토리소그래픽 마스킹 및 식각)을 통해 제거됨으로써 제1 접촉 패드(207)를 형성할 수 있다. 그러나, 임의의 다른 적절한 공정을 이용하여 제1 접촉 패드(207)를 형성할 수 있다.
제1 패시베이션 층(211)은 제1 기판(203) 상에서 제1 배선(205)과 제1 접촉 패드(207) 위에 형성될 수 있다. 제1 패시베이션 층(211)은 실리콘 산화물, 실리콘 질화물, 탄소 도핑된 산화물 등의 저-k 유전체, 다공질의 탄소 도핑된 실리콘 이산화물 등의 극저-k 유전체, 이들의 조합 등과 같은 일종 이상의 적절한 유전 재료로 형성될 수 있다. 제1 패시베이션 층(211)은 화학적 기상 증착(CVD)과 같은 공정을 통해 형성될 수 있지만, 임의의 적절한 공정이 적용될 수 있다.
제1 외부 접속부(209)는 제1 접촉 패드(207)와 예컨대 재배선층(501)(도 2에는 예시되지 않지만 도 5와 관련하여 아래에 예시되고 설명됨) 사이의 접촉을 위한 전도성 영역을 제공하도록 형성될 수 있다. 소정의 실시예에서, 제1 외부 접속부(209)는 전도성 필라일 수 있고, 초기에 제1 패시베이션 층(211) 위에 포토레지스트(도시 생략)를 약 5 ㎛ ~약 20 ㎛의 두께로 형성하는 것에 의해 형성될 수 있다. 포토레지스트는 전도성 필라가 연장하게 되는 제1 패시베이션 층(211)의 부분들을 노출시키도록 패턴화될 수 있다. 일단 패턴화되면, 포토레지스트는 마스크로서 사용되어 제1 패시베이션 층(211)의 원하는 부분을 제거함으로써 제1 외부 접속부(209)가 접촉하게 될 하부의 제1 접촉 패드(207)의 해당 부분을 노출시킬 수 있다.
제1 외부 접속부(209)는 제1 패시베이션 층(211)과 포토레지스트의 개구 내에 형성될 수 있다. 제1 외부 접속부(209)는 구리와 같은 전도성 재료로 형성될 수 있지만, 니켈, 금 또는 금속 합금, 이들의 조합 등과 같은 다른 전도성 재료도 사용될 수 있다. 추가로, 제1 외부 접속부(209)는 해당 제1 외부 접속부(209)가 형성되기 원하는 제1 접촉 패드(207)의 전도성 부분을 통해 전류가 통전되고 제1 접촉 패드(207)가 전해액 내에 담궈지는 전기 도금과 같은 공정을 이용하여 형성될 수 있다. 전해액과 전류는 개구 내에 예컨대 구리를 석출시켜 포토레지스트와 제1 패시베이션 층(211)의 개구를 충전 및/또는 과충전시킴으로써 제1 외부 접속부(209)를 형성한다. 제1 패시베이션 층(211)의 개구 외부의 여분의 전도성 재료와 포토레지스트는 이후 예컨대 애싱 공정, 화학적 기계적 연마(CMP) 공정, 이들의 조합 등을 이용하여 제거될 수 있다.
그러나, 당업자가 알고 있는 바와 같이, 제1 외부 접속부(209)를 형성하는 전술한 공정은 일개 설명에 불과하고 실시예들이 해당 적시된 공정에 한정하는 것을 의미하지 않는다. 정확히는, 제1 외부 접속부(209)를 형성하기 위한 임의의 적절한 공정이 대안적으로 활용될 수 있으므로 전술한 공정은 단지 예시적인 것으로 의도된 것이다. 모든 적절한 공정은 전적으로 본 발명의 실시예의 범위 내에 포함되는 것으로 의도된 것이다.
제1 반도체 소자(201)를 중합체 층(105)에 부착하는 것을 지원하기 위해 제1 기판(203)의 반대측에 다이 부착 필름(DAF)(217)이 배치될 수 있다. 소정의 실시예에서, 다이 부착 필름(217)은 에폭시 수지, 페놀 수지, 아크릴 고무, 실리카 필러 또는 이들의 조합이며, 라미네이션 기법을 이용하여 부착된다. 그러나, 임의의 다른 적절한 대안적인 재료 및 형성 방법이 대안적으로 적용될 수 있다.
도 3은 제2 반도체 소자(301)의 배치와 함께 중합체 층(105)에 대한 제1 반도체 소자(201)의 배치를 나타낸다. 소정의 실시예에서, 제2 반도체 소자(301)는 제2 기판(303), 제2 능동 소자(개별 도시되지 않음), 제2 배선층(305), 제2 접촉 패드(307), 제2 패시베이션 층(311) 및 제2 외부 접속부(309)를 포함할 수 있다. 소정의 실시예에서, 제2 기판(303), 제2 능동 소자, 제2 배선층(305), 제2 접촉 패드(307), 제2 패시베이션 층(311) 및 제2 외부 접속부(309)는, 비록 다를 수도 있지만, 제1 기판(203), 제1 능동 소자, 제1 배선층(205), 제1 접촉 패드(207), 제1 패시베이션 층(211) 및 제1 외부 접속부(209)와 유사할 수 있다.
소정의 실시예에서, 제1 반도체 소자(201)와 제2 반도체 소자(301)는 예컨대 집어서 배치하는 공정(pick and place process)을 이용하여 중합체 층(105)에 배치될 수 있다. 그러나, 제1 반도체 소자(201)와 제2 반도체 소자(301)를 배치하는 임의의 다른 방법도 적용될 수 있다.
도 4는 비아(111), 제1 반도체 소자(201) 및 제2 반도체 소자(301)의 봉지(encapsulation)를 나타낸다. 봉지는 상형부와 해당 상형부로부터 분리 가능한 하형부를 포함할 수 있는 몰딩 장치(도 4에 개별 도시되지 않음)에서 수행될 수 있다. 상형부가 하형부에 인접하게 하강되면, 제1 캐리어 기판(101), 비아(111), 제1 반도체 소자(201) 및 제2 반도체 소자(301)를ㅇ 위한 성형 공간이 형성될 수 있다.
봉지 공정 중, 상형부가 하형부에 인접하게 배치됨으로써 제1 캐리어 기판(101), 비아(111), 제1 반도체 소자(201) 및 제2 반도체 소자(301)가 성형 공간 내에 밀폐될 수 있다. 일단 밀폐되면, 상형부와 하형부는 성형 공간으로부터 가스의 유입과 유출을 제어하기 위해 기밀한 밀봉부를 형성할 수 있다. 일단 밀봉되면, 성형 공간 내에 봉지재(401)가 배치될 수 있다. 봉지재(401)는 폴리이미드, PPS, PEEK, PES, 열저항 결정 수지, 이들의 조합 등과 같은 성형 화합물 수지일 수 있다. 봉지재(401)는 상형부와 하형부의 정렬 이전에 성형 공간 내에 배치될 수 있거나, 이외에 사출 포트를 통해 성형 공간 내로 사출될 수 있다.
일단 봉지재(401)가 제1 캐리어 기판(101), 비아(111), 제1 반도체 소자(201) 및 제2 반도체 소자(301)를 봉지하도록 성형 공간 내에 배치된 경우, 봉지재(401)는 해당 봉지재(401)를 최적으로 보호하도록 강화시키기 위해 경화될 수 있다. 정확한 경화 공정은 적어도 부분적으로 봉지재(401)용으로 선택된 특정 재료에 의존하지만, 성형 화합물이 봉지재(401)로서 선택된 실시예에서, 경화는 예컨대 봉지재(401)를 약 60초~약 3000초 동안 약 100℃~약 130℃로 가열하는 공정을 통해 일어날 수 있다. 추가로, 경화 공정을 더 잘 제어하기 위해 봉지재(401) 내에 개시제(initiator) 및/또는 촉매가 함유될 수 있다.
그러나, 당업자가 알 수 있는 바와 같이, 전술한 경화 공정은 단지 예시적인 공정이고, 본 실시예들을 한정하는 것을 의미하지 않는다. 조사와 같은 다른 경화 공정 또는 심지어 봉지재(401)가 상온에서 경화되도록 하는 것도 대안적으로 이용될 수 있다. 임의의 적절한 경화 공정이 이용될 수 있고, 모든 이러한 공정은 전적으로 여기 논의되는 실시예의 범위 내에 포함되는 것으로 의도된 것이다.
도 4는 추가의 처리를 위해 비아(111), 제1 반도체 소자(201) 및 제2 반도체 소자(301)를 노출시키기 위한 봉지재(401)의 박피화(thinning)도 나타낸다. 박피화는 예컨대, 비아(111), 제1 외부 접속부(209)(제1 반도체 소자(201) 상에 존재)와 제2 외부 접속부(309)(제2 반도체 소자(301) 상에 존재)가 노출될 때까지 화학적 식각제와 연마제를 사용하여 봉지재(401)와 반응하여 봉지재를 연삭 제거하는 기계적 연삭 또는 화학적 기계적 연마(CMP) 공정을 이용하여 수행될 수 있다. 이로써, 제1 반도체 소자(201), 제2 반도체 소자(301) 및 비아(111)는 봉지재(401)와도 평면을 이루는 평면을 가질 수 있다.
비아(111), 제1 반도체 소자(201) 및 제2 반도체 소자(301)가 노출되도록 봉지재(401)를 박피화하는 것에 의해, 비아(111)와 제1 반도체 소자(201) 사이에 위치된 봉지재(401)의 제1 영역(403)이 형성된다. 소정의 실시예에서, 봉지재(401)의 제1 영역(403)은 예컨대, 약 850 ㎛인 약 150 ㎛~약 1600 ㎛의 제1 폭(W1)을 가질 수 있다. 그러나, 임의의 적합한 치수가 적용될 수 있다.
그러나, 전술한 CMP 공정이 하나의 예시적인 실시예로서 제공되지만, 여러 실시예에 한정되는 것으로 의도된 것이 아니다. 봉지재(401), 제1 반도체 소자(201) 및 제2 반도체 소자(301)를 박피화하고 비아(111)를 노출시키기 위해 임의의 다른 적절한 제거 공정이 대안적으로 사용될 수 있다. 예를 들면, 일련의 화학적 식각제가 활용될 수 있다. 이 공정과 임의의 다른 적절한 공정은 봉지재(401), 제1 반도체 소자(201) 및 제2 반도체 소자(301)를 박피화하는데 대안적으로 활용될 수 있고, 모든 이러한 공정은 전적으로 실시예의 범위 내에 포함되는 것으로 의도된 것이다.
선택적으로, 원하는 경우, 비아(111)는 봉지재(401) 내에 리세스로 형성될 수 있다. 소정의 실시예에서, 리세스 형성은 비아(111)가 리세스로 형성되도록 실질적으로 주변 봉지재(401)를 제거하지 않고 비아(111)의 노출면을 선택적으로 제거하는 습식 또는 건식 식각 공정 등의 식각 공정을 이용하여 수행될 수 있다. 소정의 실시예에서, 리세스 형성은 비아(111)가 예컨대 약 0.1 ㎛인 약 0.05 ㎛~약 2 ㎛의 리세스로 형성되도록 수행될 수 있다.
도 5는 제1 반도체 소자(201), 제2 반도체 소자(301), 비아(111) 및 제3 외부 접속부(505)를 상호 연결하기 위한 재배선 층(RDL)(501)의 형성을 나타낸다. 제1 반도체 소자(201)와 제2 반도체 소자(301)를 상호 연결하기 위해 RDL(501)을 사용하는 것에 의해, 제1 반도체 소자(201)와 제2 반도체 소자(301)는 1000보다 큰 핀 카운트를 가질 수 있다.
소정의 실시예에서, RDL(501)은 먼저 CVD 또는 스퍼터링과 같은 적절한 형성 공정을 통해 티타늄 구리 합금의 제2 시드층(도시 생략)을 형성하는 것에 의해 형성될 수 있다. 이후 제2 시드층을 피복하기 위해 포토레지스트(도시 생략)가 형성될 수 있고, 해당 포토레지스트는 RDL(501)이 위치되기 원하는 곳에 위치된 제2 시드층의 해당 부분을 노출시키기 위해 패턴화될 수 있다.
일단 포토레지스트가 형성되어 패턴화되면, 구리와 같은 전도성 재료가 도금과 같은 증착 공정을 통해 제2 시드층 위에 형성될 수 있다. 그러나, 전술한 재료와 방법은 전도성 재료의 형성에 적합하지만, 이들 재료는 단지 예시적인 것이다. AlCu 또는 Au와 같은 임의의 다른 적절한 재료와 CVD 또는 PVD와 같은 임의의 다른 적절한 형성 공정이 RDL(501)의 형성에 대안적으로 사용될 수 있다.
일단 전도성 재료가 형성되면, 포토레지스트는 애싱과 같은 적절한 제거 공정을 통해 제거될 수 있다. 추가로, 포토레지스트의 제거 후에, 포토레지스트에 의해 피복됐던 제2 시드층의 해당 부분들은 예컨대 전도성 재료를 마스크로서 사용하는 적절한 식각 공정을 통해 제거될 수 있다.
도 5는 RDL(501)과 그외의 하부 구조체에 대해 보호와 단절을 제공하기 위해 RDL(501) 위에 제3 패시베이션 층(503)을 형성하는 것도 나타내고 있다. 소정의 실시예에서, 제3 패시베이션 층(503)은 폴리벤족사졸(PBO)일 수 있지만, 폴리이미드 또는 폴리이미드 파생물과 같은 임의의 적절한 재료가 대안적으로 활용될 수 있다. 제3 패시베이션 층(503)은 임의의 적절한 방법이 대안적으로 이용될 수 있지만, 예컨대 스핀-코팅 공정을 이용하여 배치될 수 있다.
소정의 실시예에서, 제3 패시베이션 층(503)으로부터 중합체 층(105)까지의 구조체의 두께는 약 200 ㎛ 이하일 수 있다. 이 두께를 가능한 작게 하는 것에 의해, 전체 구조체는 여전히 원하는 기능성을 유지하면서 휴대 전화기 등과 같은 다양한 소형 크기의 용례에 활용될 수 있다. 그러나, 당업자가 알 수 있는 바와 같이, 구조체의 정확한 두께는 적어도 부분적으로 장치에 대한 전체적인 설계에 의존할 수 있으며, 이로써 임의의 적절한 두께가 대안적으로 활용될 수 있다.
추가로, 도 5에는 오직 하나의 RDL(501)만이 예시되어 있지만, 이는 명확성을 위해 의도된 것으로 실시예를 한정하고자 의도된 것이 아니다. 엄밀하게, 3개의 RDL(501) 층과 같이 임의의 적절한 개수의 전도성 층 및 패시베이션 층이 RDL(501)을 형성하도록 전술한 공정을 반복하는 것에 의해 형성될 수 있다. 임의의 적절한 개수의 층이 활용될 수 있다.
도 5는 RDL(501)과 전기적 접촉이 이루어지도록 제3 외부 접속부(505)를 형성하는 것도 나타내고 있다. 소정의 실시예에서, 제3 패시베이션 층(503)이 형성된 후, 하부의 RDL(501)의 적어도 일부를 노출시키도록 제3 패시베이션 층(503)의 일부를 제거하는 것에 의해 제3 패시베이션 층(503)을 통해 개구가 형성될 수 있다. 개구는 RDL(501)과 제3 외부 접속부(505) 간의 접촉을 허용한다. 개구는 적절한 포토리소그래피 마스크 및 식각 공정을 이용하여 형성될 수 있지만, RDL(501)의 일부를 노출시키는 임의의 적절한 공정이 이용될 수 있다.
소정의 실시예에서, 제3 외부 접속부(505)는 제3 패시베이션 층(503)을 통해 RDL(501) 상에 배치될 수 있으며, 임의의 적절한 재료가 대안적으로 사용될 수 있지만 땜납과 같은 공정 재료(eutectic material)를 포함하는 볼 그리드 어레이(BGA)일 수 있다. 선택적으로, 제3 외부 접속부(505)와 RDL(501) 사이에 언더범프 배선(별도로 도시되지 않음)이 사용될 수 있다. 제3 외부 접속부(505)가 땜납 볼인 소정의 실시예에서, 제3 외부 접속부(505)는 직접 볼 드롭 공정과 같은 볼 드롭 방법을 이용하여 형성될 수 있다. 대안적으로, 땜납 볼은 먼저 증발, 전기 도금, 인쇄, 땜납 트랜스퍼와 같은 임의의 적절한 방법을 통해 주석층을 형성한 후 재료를 원하는 범프 형태로 형성하기 위해 리플로(reflow)를 수행하는 것에 의해 형성될 수 있다. 일단 제3 외부 접속부(505)가 형성되면, 구조체가 추가의 처리에 적합한지를 확인하기 위해 검사가 수행될 수 있다.
도 6은 제1 반도체 소자(201)와 제2 반도체 소자(301)로부터 제1 캐리어 기판(101)을 분리하는 것을 나타낸다. 소정의 실시예에서, 제3 외부 접속부(505)와 그에 따라 제1 반도체 소자(201)와 제2 반도체 소자(301)를 포함하는 구조체는 링 구조체(601)에 부착될 수 있다. 링 구조체(601)는 분리 공정 도중과 이후에 구조체에 대한 지지와 안정성을 제공하도록 의도된 금속 링일 수 있다. 소정의 실시예에서, 제3 외부 접속부(505), 제1 반도체 소자(201) 및 제2 반도체 소자(301)는 임의의 다른 적절한 접착제 또는 부착부가 대안적으로 사용될 수 있지만, 예컨대 자외선 테이프(603)를 사용하여 링 구조체에 부착된다.
일단 제3 외부 접속부(505)와 그에 따라 제1 반도체 소자(201)와 제2 반도체 소자(301)를 포함하는 구조체가 링 구조체(601)에 부착되면, 제1 캐리어 기판(101)은 예컨대 접착층(103)의 접착 특성을 변화시키는 열 공정을 이용하여 제1 반도체 소자(201)와 제2 반도체 소자(301)를 포함하는 구조체로부터 분리될 수 있다. 특정 실시예에서, 자외선(UV) 레이저, 이산화탄소(CO2) 레이저, 또는 적외선(IR) 레이저와 같은 에너지원을 활용하여 접착층(103)이 그 접착 특성의 적어도 일부를 잃을 때까지 접착층(103)을 조사하고 가열한다. 일단 수행되면, 제1 캐리어 기판(101)과 접착층(103)은 제3 외부 접속부(505), 제1 반도체 소자(201) 및 제2 반도체 소자(301)를 포함하는 구조체로부터 물리적으로 분리되어 제거될 수 있다.
도 7은 비아(111)(관련된 제1 시드층(107)과 함께)를 노출시키기 위한 중합체 층(105)의 패턴화를 나타낸다. 소정의 실시예에서, 중합체 층(105)은 예컨대 레이저 천공법을 이용하여 패턴화될 수 있다. 이러한 방법에서, 광-열 변환(LTHC) 층 또는 hogomax 층과 같은 보호층(도 7에 별도로 도시되지 않음)이 먼저 중합체 층(105) 위에 증착된다. 일단 보호층이 형성되면, 하부의 비아(111)를 노출시키기 위해 제거되기 원하는 중합체 층(105)의 해당 부분 측으로 레이저가 유도된다. 레이저 천공 공정 중, 천공 에너지는 0.1 mJ~dir 30 mJ의 범위에 있을 수 있고, 천공 각도는 중합체 층(105)의 법선에 대해 약 0도(중합체 층(105)에 수직) 내지 약 85도의 범위에 있다. 소정의 실시예에서, 소정의 실시예에서, 패턴화는 비아(111) 위에 예컨대 200 ㎛와 같이 약 100 ㎛~약 300 ㎛의 폭을 갖는 제1 개구(703)를 형성하도록 수행될 수 있다. 일단 제1 개구(703)가 레이저 천공법으로 형성되면, 제1 개구(703)는 임의의 레이저 천공 잔류물을 제거하도록 세정될 수 있다.
다른 실시예에서, 중합체 층(105)은 먼저 중합체 층(105)에 포토레지스트(도 7에 개별 도시되지 않음)를 도포한 후 해당 포토레지스트를 패턴화된 에너지원(예, 패턴화된 광원)에 노출시켜 화학적 반응을 유도함으로써 패턴화된 광원에 노출된 포토레지스트의 해당 부분에 물리적 변화를 유도하는 것에 의해 패턴화될 수 있다. 이후, 원하는 패턴에 따라 물리적 변화를 이용하고 포토레지스트의 노출된 부분 또는 노출되지 않은 부분을 선택적으로 제거하도록 노출된 포토레지스트에 현상제가 도포되고, 예컨대 건식 식각 공정으로 하부의 중합체 층(105)의 노출된 부분이 제거된다. 그러나, 중합체 층(105)의 패턴화를 위한 임의의 다른 적절한 방법이 이용될 수 있다.
도 8a는 원하는 식별 마크(805)(도 8a의 단면도에서는 단지 제2 개구(802)로 보임)로 중합체 층(105)을 마킹하는데 활용되는 마킹 공정(도 8a에서 801로 표시된 점선 실린더로 표현됨)의 단면도를 나타낸다. 소정의 실시예에서, 마킹 공정은 중합체 층(105)을 예컨대, 마크로서 하나 이상의 영숫자로써 예컨대, 실행 넘버, 제조자 식별자, 제조 일자, 이들의 조합 등을 마킹하는데 이용되는 레이저 마킹 공정일 수 있다. 그러나, 임의의 다른 적절한 소정의 식별 또는 정보 마크(805)도 사용될 수 있다.
소정의 실시예에서, 마킹 공정(801)은 중합체 층(105) 내에 제2 개구(802)(커프(kerf)로도 알려짐)를 형성하는데 활용되며, 여기서 제2 개구(802) 중 각각 하나의 개구가 다른 제2 개구(802) 중 하나 이상의 개구와 함께 사용되는 경우, 제2 개구(802)의 조합은 집합적으로, 예컨대 위에서 아래로 볼 때 원하는 마크(805)를 형성한다. 그러나, 제2 개구(802)가 중합체 층(105) 내로 너무 깊이 또는 심지어 중합체 층(105)을 관통하여 연장되면, 하부의 제1 반도체 층(201)과 제2 반도체 층(301)의 노출부로부터 결함이 생길 가능성이 있거나 또는 제2 개구(802)가 중합체 층(105) 전체를 관통하도록 연장되지 않는 경우라도, RDL(501)에 손상을 입히거나 제1 반도체 소자(201)와 제2 반도체 소자(301)의 전체 기능에 손상을 입힐 수 있는 유도 열 스폿 효과에 기인하여 손상이 생길 가능성이 존재한다.
도 8b는 마킹 공정(801) 중의 이러한 문제를 완화시키거나 제거하는데 이용될 수 있는 마킹 공정(801)의 일 실시예의 상하면도를 나타낸다. 명확성을 위해, 도 8b는 마킹 공정(801)이 레이저 마킹 공정인 실시예에서의 하나의 제1 라인(807)의 형성을 나타내지만, 제1 라인(807)은 마크(805)에 대한 임의의 원하는 형태를 형성하기 위해 다른 라인(예, 도 8b에 예시되지 않지만 도 9a와 관련하여 아래에 추가로 예시 및 설명되는 제2 라인(901)과 제3 라인(903))과 함께 사용될 수 있다. 소정의 실시예에서, 레이저 마킹 공정은 일련의 레이저 펄스(이 중에서 2개가 도 8b에서 8041과 8042로 표시된 점선 실린더로 표현되고, 나머지는 명확성을 위해 제거됨)로 중합체 층(105)을 조사함으로써 제2 개구(도 8a 참조)를 형성하는 것에 의해 수행될 수 있으며, 여기서 일련의 레이저 빔 펄스(804) 각각은 레이저 빔 펄스 노출부(각각은 도 8b에서 8091, 8092, 809n-1, 809n 등로 표시된 점선 원으로 표현됨)를 형성한다.
예를 들면, 레이저 마킹 공정을 시작하기 위해, 마킹되기 원하는 중합체 층(105)의 부분은 제1 라인(807)의 원하는 도트 폭(Wd)과 같은 예컨대 약 50 ㎛ 등의 약 20 ㎛~약 120 ㎛의 제1 직경(D1)을 갖는 레이저 펄스 중 제1 펄스(8041)로 조사될 수 있다. 추가로, 레이저 빔 펄스 중 제1 펄스(8041)는 예컨대 약 1.5×10-2 J/mm2 등의 약 1.0×10-3 J/mm2과~약 5.0×10-2 J/mm2의 에너지 밀도를 가질 수 있다. 일단 중합체 층(105)이 조사되면, 레이저 빔 펄스 중 제1 펄스(8041)는 레이저 빔을 펄스화하고 중합체 층(105) 위에 제1 레이저 빔 노출부(8091)를 형성하기 위해 예컨대, 약 2.8×10-5 초일 수 있는 약 1.0×10-5 초~약 8.0×10-5 초의 시간 동안 유지될 수 있다. 레이저 빔 펄스 중 제1 레이저 빔 펄스(8041) 중에, 중합체 층(105)의 일부가 제거되어 제1 레이저 빔 펄스 노출부 중 제1 노출부(8091)를 형성한다.
일단 제1 레이저 빔 펄스 노출부 중 제1 노출부(8091)가 형성되면, 레이저 빔 펄스 중 제1 펄스(8041)가 중단된다. 이때, 레이저 빔은 레이저 빔 펄스 중 제2 펄스(8042)로 중합체 층(105)을 조사함으로써 제1 레이저 빔 펄스 노출부(8091)와 중첩되는 제2 레이저 빔 펄스 노출부(8092)를 형성하는 위치로 이동될 수 있다. 소정의 실시예에서, 제2 레이저 빔 펄스 노출부(8092)는 예컨대 약 5.7 ㎛일 수 있는 약 2 ㎛~ 약 70 ㎛의 제1 피치(P1) 만큼 제1 레이저 빔 펄스 노출부(8091)로부터 편이되어 있다. 레이저 빔 펄스 중 제2 펄스(8042)는 해당 레이저 빔 펄스 중 제2 펄스(8042)에 대한 임의의 다른 적절한 파라미터가 활용될 수 있지만 예컨대 제1 직경(D1)을 갖는 것에 의해 레이저 빔 펄스 중 제1 펄스(8041)와 유사할 수 있다.
제1 레이저 빔 펄스 노출부(8091)와 중첩되는 제2 레이저 빔 펄스 노출부(8092)를 형성한 후, 레이저 빔 펄스 중 제2 펄스(8042)가 중단된다. 이때, 레이저 빔은 제1 레이저 빔 펄스 노출부(8091)와 제2 레이저 빔 노출부(8092) 모두와 중첩되는 제3 레이저 빔 펄스 노출부(8093)를 형성하기 위해 중합체 층(105)의 다른 부분을 조사하는 위치로 이동될 수 있다. 중합체 층(105) 내에 중첩되지만 편이된 레이저 빔 펄스 노출부(809)를 형성하기 위해 오프셋 레이저 빔 펄스(804)를 사용하는 이 공정은 제3 라인(807)을 형성하기 위해 계속될 수 있는데, 여기서 제1 라인(807)의 원하는 길이는 원하는 개수의 레이저 빔 펄스 노출부(809)를 형성하는데 사용되는 레이저 빔 펄스(804)의 개수에 의해 결정된다.
그러나, 레이저 빔 펄스 노출부(809)를 중첩시키는 것에 의해(예, 제1 레이저 빔 노출부(8091)가 적어도 제2 레이저 빔 노출부(8092)와 제3 레이저 빔 노출부(8093)에 의해 중첩됨), 레이저 빔 펄스(804) 중 다중 펄스에 의해 조사된 레이저 빔 펄스 노출부(809)의 여러 부분이 존재하게 되며, 각각의 노출에 의해 중합체 층(105)으로부터 추가의 재료가 제거되어 동일한 레이저 빔 펄스 노출부(809)(예, 제1 레이저 빔 펄스 노출부(8091) 내에서도 다른 커프 깊이가 얻어진다. 예를 들면, 완전히 노출된 레이저 빔 펄스 노출부(811)(제1 라인(807)의 내부에 위치되지만, 최대 중첩도가 얻어지도록 제1 라인(807)의 말단에는 존재하지 않는 노출부)를 살펴보면, 예컨대 약 376%일 수 있는 약 100%~약 400%의 범위의 완전 노출된 레이저 빔 펄스 노출부(811) 내의 총 누적 중첩도가 얻어질 수 있다.
그러나, 레이저 빔 펄스 노출부(809) 각각이 인접하는 레이저 빔 펄스 노출부(809)에 의해 중첩되는 경우, 레이저 빔 펄스(804) 각각은 중합체 층(105)으로부터 추가의 재료를 제거할 것이다. 예를 들면, 제1 통과시의 레이저 빔 펄스(804)에 의한 제1 라인(807)의 마킹시, 개별 레이저 빔 펄스 노출부(809)는 개별 레이저 빔 펄스 노출부(809) 내에 다른 깊이를 가질 수 있지만, 레이저 빔 펄스 노출부(809)는 대략적으로 예컨대 약 7.52 ㎛미만일 수 있는 약 2 ㎛~약 10 ㎛의 범위에 있는 것에 의해 중합체 층(105)의 제1 깊이(T1)(도 1 참조)보다 작은 가장 깊은 제1 깊이(D1)를 갖도록 형성될 수 있다.
추가로, 개별 레이저 빔 펄스 노출부(809) 간의 중첩을 돕기 위해, 소정의 실시예에서, 제1 라인(807)의 제1 부분과 해당 제1 라인(807)의 제1 부분에 대한 소정의 각도로 있는 제1 라인(807)의 제2 부분 사이에 추가적인 중첩이 생기지 않도록 경로 각도는 낮게 유지되어야 한다. 예를 들면, 소정의 실시예에서, 마킹 경로는 약 30°미만일 수 있는 약 20°~약 90°의 제1 각도(α1)를 갖도록 유지될 수 있다. 그러나, 임의의 적절한 제1 각도(α1)가 적용될 수 있다.
도 9a는 마킹 공정(801)에 의해 야기되는 결함을 줄이거나 제거하는데 적용될 수 있는 하나의 실시예를 나타낸다. 본 실시예에서, 중합체 층(105) 내에 문자 "Q"를 집합적으로 형성하기 위해 제1 라인(807)(곡선부를 갖는 것으로 예시됨)이 제2 라인(901) 및 제3 라인(903)과 함께 사용된다. 소정의 실시예에서, 제2 라인(901)과 제3 라인(903)은 제1 라인(807)과 유사한 공정을 이용하여 형성될 수 있다. 예를 들면, 일련의 레이저 빔 펄스(804)를 사용하여 중합체 층(105) 내에 중첩되는 레이저 빔 펄스 노출부(809)를 형성할 수 있으며, 여기서 레이저 빔 펄스 노출부(809)의 조합은 집합적으로 제2 라인(901)을 형성하고 그리고 별도로 제3 라인(903)을 형성한다.
그러나, 개별 라인의 형성(도 8b와 관련하여 전술됨) 중에 이미 제거된 재료 이외에 중합체 층(105)의 재료의 어떤 추가적인 제거를 방지하기 위해, 마크(805)(예, 문자 "Q")는 해당 마크(805)가 교차되지 않게 형성되도록 1회 미만의 중첩 카운트(또는 한 점을 지나는 통과 회수)가 존재하도록 형성된다. 예를 들면, 제1 라인(807)은 해당 제1 라인(807)이 제2 라인(901) 또는 제3 라인(903)을 교차하거나 중첩되지 않도록 형성될 수 있다. 유사하게, 제2 라인(901)은 해당 제2 라인(901)이 제1 라인(807) 또는 제3 라인(903)을 교차하거나 중첩되지 않도록 형성된다.
이러한 방지 과정은 분리 영역(902)(제1 라인의 종축이 제2 라인의 종축과 교차됨)을 형성하는데, 여기서 원하는 문자를 형성하는데 사용되는 라인[예, 문자 "Q"를 형성하는 제1 라인(807), 제2 라인(901) 및 제3 라인(903)]은 집합적으로 불연속적인 형태를 형성한다. 이러한 불연속적인 형태를 형성하는 것에 의해, 라인들이 사전에 교차됨으로써 원치 않는 조절 불가한 커프 깊이를 야기할 수 있는 섹션들이 방지될 수 있으며, 분리 영역(902) 내의 제1 깊이(D1)는 분리 영역(902) 외부의 제1 깊이(D1)와 동일하다(반면, 그전에는 그 깊이들이 레이저 빔이 여러 차례 통과될 때 서로 상이하였다). 이로써, 마크(805)의 형성 중에 생기는 결함이 극소화될 수 있다. 소정의 실시예에서, 라인 사이(예, 제2 라인(901)과 제3 라인(903) 사이)의 분리는 약 25 ㎛일 수 있는 약 10 ㎛~약 50 ㎛의 제1 거리(D1)일 수 있다.
도 9b는 도 9a와 관련하여 상기 예시된 "Q"와 유사한 마크(805)를 형성하는데 사용될 수 있는 추가의 실시예의 다른 영숫자를 나타낸다. 특히, 도 9b는 비-교차(cross-free) 방법 및 설계로 형성되는 소문자 "r"(905), "a"(907) 및 "g"(909)를 나타낸다. 볼 수 있는 바와 같이, 이들 문자 각각은 라인이 교차될 수 있는 영역에 분리 영역(902)을 갖도록 설계되고 형성된다.
도 10은 비-교차 마킹 공정(801)으로 활용될 수 있는 추가의 실시예의 영숫자를 나타낸다. 영문자 대문자 및 소문자의 이러한 집합에서, 모든 문자가 분리 영역(902)을 갖는 것은 아니지만(예, 문자 "L"), 개별 문자 중 일부(예, 문자 "F") 내에 분리 영역(902)이 존재함을 볼 수 있다. 이들 분리 영역(902) 각각에서, 레이저 마킹 공정은 라인 간에 분리부를 형성함으로써 교차 라인의 형성 중에 중합체 층(105)으로부터 추가의 재료가 추가적으로 제거되는 것을 방지하거나 완화한다.
라인 간의 중첩을 제거하는 것에 의해, 더 조절 가능한 커프 깊이가 얻어질 수 있고, 조절 불가한 마킹 공정 중에 중합체 층(105)이 박피화될 때 생겨서 RDL(501), 제1 반도체 소자(201) 및 제2 반도체 소자(301)를 손상시킬 수 있는 열 스폿 효과로부터 얻어지는 패키지 다이 손상이 감소되거나 제거될 수 있다. 이로써, 효과적인 열 제어를 유지하면서 보다 얇은 중합체 층(105)이 사용될 수 있고, 제조된 소자의 전체 수율을 향상시키면서 전체 형상 계수(form factor) 감소가 달성될 수 있다.
예를 들면, 특정 실시예에서, 개별 레이저 빔 펄스 노출부(809)(도 8b 참조) 내의 제1 깊이(D1)는 약 7.455 ㎛의 평균과 약 1.16 ㎛의 편차를 가지고 6.87 ㎛~8.03 ㎛에서 변할 수 있다. 이것은 깊이가 14.757 ㎛의 평균과 2.67 ㎛의 편차를 가지고 13.25 ㎛~15.92 ㎛에서 변할 수 있는 다중 통과 방식의 비-교차 방법의 경우보다 낮다. 다시 말해, 비-교차 방법을 이용하는 것에 의해, 제1 깊이(D1)는 예컨대 약 7.52 ㎛인 레이저 빔의 1회 통과시의 깊이인 반면, 예컨대 2인 중첩 카운트로 레이저 빔이 2회 통과되는 것과 같이 레이저 빔의 다중 통과시의 경우, 15.8 ㎛의 깊이를 가질 수 있다. 마킹 깊이를 감소시키는 것에 의해, 중합체 층(105)으로부터 추가의 재료가 원치 않게 제거되는 것 때문에 생길 수 있는 결함이 감소되거나 제거될 수 있다.
도 11은 원하는 식별 마크(805) 내의 라인들이 감소된 중첩 카운트(예, 2 미만의 중첩 카운트)를 가질 수 있지만, 해당 라인들은 여전히 1보다 큰 중첩 카운트를 가질 수 있는 다른 실시예를 나타낸다. 본 실시예에서, 개별 라인들이 교차되지 않는 비-교차 문자를 갖기보다는 문자 내의 개별 라인들이 예컨대 제1 라인(807)과 제4 라인(1101) 간의 교차 영역에서 약 2 미만의 중첩 카운트를 가질 수 있다. 소정의 실시예에서, 제4 라인(1101)은 도 8b와 관련하여 전술한 것과 유사한 공정을 이용하여 형성될 수 있다. 예를 들면, 일련의 레이저 빔 펄스(804)(도 11에 개별 도시되지 않음)를 사용하여 제4 라인(1101) 내에서 서로 중첩되는 레이저 빔 펄스 노출부(809)를 형성함으로써 중합체 층(105)으로부터 재료를 제거하여 제4 라인(1101)을 형성하지만, 임의의 적절한 방법이 활용될 수 있다.
그러나, 본 실시예에서, 제1 라인(807)과 제4 라인(1101)을 서로 교차되지 않게 유지하는 대신에(그리고 1 미만의 중첩 카운트를 가지는 대신에), 제1 라인(807)과 제4 라인(1101) 간에 부분적 교차가 이루어지도록 할 수 있는데, 여기서 레이저 빔 펄스 노출부(809)는 부분적으로 제4 라인(1101) 내로 연장될 수 있다. 그러나, 제1 라인(807)이 제4 라인(1101) 내부로 끝까지 연장되는 대신에(제1 라인(807)으로부터의 레이저 빔 펄스 노출부(809) 중 하나가 제4 라인(1101)에 의해 완전히 중첩되어 2의 중첩 카운트를 갖는 대신에), 제1 라인(807)은 해당 제1 라인(807)이 약 2 미만의 중첩 카운트를 갖도록 제4 라인(1101) 내로 부분적으로 연장될 수 있다.
본 실시예에서, 교차되는 레이저 빔 펄스 노출부(8094)(도 11에서 음영 영역으로 강조됨)는 제1 라인(807)의 일부이지만, 또한 제4 라인(1101) 내로 적어도 부분적으로 연장된다. 그러나, 제1 라인(807)과 제4 라인(1101) 간의 교차를 제한하는 것에 의해, 중첩도가 작게 유지될 수 있고 결함이 최소화될 수 있다. 소정의 실시예에서, 교차되는 레이저 빔 펄스 노출부(8094)에 대한 중첩 카운트는 2 미만이고 약 564%일 수 있는 약 376%~752%의 누적 중첩 비율(제1 라인(807)과 제4 라인(1101) 양자로부터 중첩되는 레이저 빔 펄스 노출부(809) 간의 비율)을 가진다.
이러한 방지는 교차 영역 외부와 다른 교차 영역 내의 깊이를 갖도록 중합체 층(105) 내에 제1 깊이(D1)(도 8a 참조)를 형성한다(중합체 층(105)의 재료가 레이저 빔에 추가로 노출되었기 때문에). 이로써, 소정의 실시예에서, 교차되는 레이저 빔 펄스 노출부(8094) 내의 제1 깊이(D1)는 예컨대 약 14 ㎛일 수 있는 약 5 ㎛~ 약 18 ㎛의 범위일 수 있다. 그러나, 임의의 적절한 깊이가 적용될 수 있다.
추가로, 도 11에 예시된 실시예에서, 개별 레이저 빔 펄스 노출부(809) 간의 중첩을 돕기 위해, 소정의 실시예에서, 제1 라인(807)의 제1 부분과 제1 라인(807)의 제2 부분 사이에 추가적인 중첩이 생기지 않도록 경로 각도는 낮게 유지되어야 한다. 예를 들면, 소정의 실시예에서, 마킹 경로는 약 88°미만일 수 있는 약 20°~약 90°의 제2 각도(α2)를 갖도록 유지될 수 있다. 그러나, 임의의 적절한 제2 각도(α2)가 적용될 수 있다.
교차 라인(예, 제1 라인(807)과 제4 라인(1101)) 간의 중첩도를 제한하는 것에 의해, 마킹 공정(801)에 기인하여 생길 수 있는 결함은 교차 라인을 완전히 분리하지 않고 감소될 수 있다. 이로써, 결함은 마크(805)를 형성하는데 사용된 라인 사이에 여전히 교차부를 형성하면서 감소되거나 완화될 수 있다.
도 12는 마크(805) 중 하나 이상이 제1 반도체 소자(201)와 제2 반도체 소자(301) 위의 중합체 층(105) 상에 형성되는 대신에 봉지재(401)의 제1 영역(403) 위의 중합체 층(105) 내에 형성되는 또 다른 실시예를 나타낸다. 제1 반도체 소자(201)와 제2 반도체 소자(301) 위가 아닌 봉지재(401)의 제1 영역(403) 위의 중합체 층(105) 내에 마크(805)를 형성하는 것에 의해, 레이저 빔 펄스(804)의 유해한 효과는 제1 반도체 소자(201)와 제2 반도체 소자(301)로부터 멀리 주로 봉지재(401)로 제한될 것이다. 이로써, 제1 반도체 소자(201)와 제2 반도체 소자(301)는 레이저 빔 펄스(804)에 의해 야기되는 결함이 감소된 경우를 가질 수 있다.
소정의 실시예에서, 마크(805)는 봉지재(401)의 제1 영역(403) 위에 형성되며 봉지재(401)의 제1 영역(403) 너머로 연장되지 않는다. 이로써, 봉지재(401)의 제1 영역(403)이 제1 폭(W1)(도 4와 관련하여 전술됨)을 갖는 실시예에서, 마크(805)는 임의의 적절한 치수가 대안적으로 적용될 수 있지만, 예컨대 약 450 ㎛일 수 있는 약 100 ㎛~약 850 ㎛의 범위에 있는 것에 의해 제1 폭(W1)보다 작은 제2 폭(W2)를 가진다.
마크(805)가 팬 아웃(fan out) 영역 위에 존재하도록 마크(805)를 제1 반도체 소자(201) 또는 제2 반도체 소자(301) 위로 연장되지 않고 봉지재(401) 위에 형성하는 것에 의해, 마킹 공정(801) 중 잘못 조절된 커프 깊이로 인해 생길 수 있는 임의의 결함이 완화될 수 있다. 추가로, 임의의 후면 유도된 열 스폿 효과 또는 다른 손상도 감소되거나 제거될 수 있다. 모든 이러한 개선 사항들은 제조된 소자의 수율 및 효율을 증가시키는 데 도움이 된다.
도 13은 제1 라인(807)을 형성하기 위해 워블(wobble) 마킹 공정(1300)을 이용하고 1 또는 2보다 큰 중첩 카운트에 적용되거나 그렇지 않을 수 있는 다른 실시예를 나타낸다. 본 실시예에서, (도 8b와 관련하여 전술한 바와 같이) 제1 라인(807)의 도트 폭(Wd)과 동일한 제1 직경(D1)을 갖고 있는 레이저 빔 펄스(804)를 사용하는 대신에, 제1 직경(D1)과 유사할 수 있는 제2 직경(D2)의 일련의 워블 레이저 빔 펄스(1301)(도 13에는 명확성을 위해 그 중 제1 펄스만이 도시됨)를 활용하여 제1 라인(807)의 제1 측면(1305)으로부터 제1 라인(807)의 제2 측면(1308)까지 연장되는 윤곽(1303)을 형성하는데, 여기서 윤곽(1303)은 도트 폭(Wd)을 가로질러 연장되어 제1 라인(807)을 형성하게 된다. 소정의 실시예에서, 워블 레이저 빔 펄스(1301)는 예컨대 약 50 ㎛일 수 있는 약 20 ㎛~약 120 ㎛의 범위에 있을 수 있는 제2 직경(D2)을 가진다. 추가로, 워블 레이저 빔 펄스(1301)는 예컨대, 약 1.5×10-2 J/mm2 등의 약 1.0×10-3 J/mm2과~약 5.0×10-2 J/mm2의 에너지 밀도를 가질 수 있고, 중합체 층(105)은 예컨대 약 2.8×10-5 초일 수 있는 약 1.0×10-5 초~약 8.0×10-5 초의 시간 동안 노출된다.
워블 마킹 공정(1300)을 이용하여 제1 라인(807)을 형성하기 위해, 제1 라인(807)이 형성되기 원하는 곳에 스캔 궤적 경로(1307)가 먼저 생성될 수 있다. 스캔 궤적 경로(1307)는 중합체 층(105) 내에 물리적으로 형성되지 않지만, 스캔 궤적 경로(1307)는 일련의 워블 스캔 레이저 빔 펄스 노출부(도 13에 1309로 표시된 점선 원으로 표현됨)를 배치하기 위해 레이저 제어 장치에 의해 사용될 수 있다.
스캔 궤적 경로(1307)를 개시하기 위해, 도트 폭(Wd)이 식별되고, 제1 라인(807)의 제1 측면(1305)을 나타내는 라인과 제1 라인(807)의 제2 측면(1308)을 나타내는 라인이 식별된다. 소정의 실시예에서, 워블 마킹 공정(1300)에서 제1 라인(807)의 도트 폭(Wd)은 예컨대 약 150 ㎛일 수 있는 약 200 ㎛~약 80 ㎛의 범위에 있다. 그러나, 도트 폭(Wd)에 대해 임의의 적절한 길이가 적용될 수 있다.
일단 도트 폭(Wd)이 식별되고 제1 라인(807)의 제1 측면(1305)과 제1 라인(807)의 제2 측면(1308)이 식별되면, 스캔 궤적 경로(1307)가 식별될 수 있다. 소정의 실시예에서, 중심선(1311)(제1 라인(807)의 제1 측면(1305)과 제2 측면(1308) 사이의 라인), 제1 라인(807)의 제1 측면(1305) 및 제2 측면(1308)과 관련하여 일련의 포인트(1313)(도 13에서 1-38의 순서로 표시됨)가 배치될 수 있다. 일련의 포인트(1313)의 정확한 위치는 예컨대 하드 드라이브 또는 다른 메모리 소자와 같은 컴퓨터 판독 가능 매체에 저장될 수 있다. 일단 일련의 포인트(1313)가 배치되면, 스캔 궤적 경로(1307)의 개별 호(arc)들이 포인트 사이의 순서로 연장되어(예, 포인트 "1"에서 포인트 "2"로, 그리고 포인트 "2"에서 포인트 "3"으로) 워블 레이저 빔 펄스(1301)에 대비하여 스캔 궤적 경로(1307)를 형성할 수 있다.
종합적으로, 스캔 궤적 경로(1307)의 개별 호들은 집합적으로 제1 라인(807)의 제1 측면(1305)으로부터 제1 라인(807)의 제2 측면(1308)까지 중심선(1311)을 통해 "요동되는(wobble)" 원형 경로를 형성할 수 있다. 소정의 실시예에서, 스캔 궤적 경로(1307)(적어도 제1의 완전 회전을 이룬 후)는 중심선(1311)을 횡단한 후 다시 중심선(1311)을 횡단하기 전에 더 많이는 아니더라도 적어도 한 번 스스로 교차될 것이다. 특정 실시예에서, 스캔 궤적 경로(1307)가 포인트 간을 이동시 스캔 궤적 경로(1307)의 중심선(1311)과의 교차는 약 100 ㎛일 수 있는 약 50 ㎛~약 200 ㎛의 범위의 교차 거리(Dc)일 수 있다.
그러나, 스캔 궤적 경로(1307)는 중심선(1311)과의 교차 간 거리를 비교적 일정한 거리로 유지할 수 있지만, 일정한 거리는 실시예들에 대해 한정하고자 의도된 것이 아니다. 엄밀히, 교차 거리(Dc)는 스캔 궤적 경로(1307)가 제1 라인(807)을 따른 교차 거리가 변동되는 거리를 가질 수 있도록 스캔 궤적 경로(1307)를 따라 가변적일 수 있다. 스캔 궤적 경로(1307)를 따른 임의의 포인트에서의 교차 거리(Dc)에 대해 임의의 적절한 길이가 적용될 수 있다.
일단 스캔 궤적 경로(1307)가 결정되면, 스캔 궤적 경로(1307)를 따라 일련의 워블 레이저 빔 펄스 노출부(1309)(도 13에는 오직 소수의 노출부만 예시됨)를 형성하도록 일련의 워블 레이저 빔 펄스(1301)가 사용될 수 있으며, 일련의 워블 레이저 빔 펄스 노출부 각각은 노출부들이 #1, #2, #3, 등의 표시를 따른 마킹 궤적을 따르므로 개별 포인트(예, 포인트 "1", 포인트 "2", 포인트 "3" 등)에 대응한다. 소정의 실시예에서, 워블 레이저 빔 펄스 노출부(1309)는 제1 라인(807)에 대한 윤곽(1303)을 형성하기 위해 적어도 부분적으로 서로 중첩되게 형성된다. 예를 들면, 제2 워블 레이저 빔 펄스 노출부(13092)(포인트 "2"에서의 노출부)는 예컨대 약 50 ㎛일 수 있는 약 5 ㎛~약 100 ㎛의 범위의 편차만큼 제1 워블 레이저 빔 펄스 노출부(13091)(포인트 "1"에서의 노출부)로부터 편이될 수 있다. 그러나, 제2 워블 레이저 빔 펄스 노출부(13092)와 제1 워블 레이저 빔 펄스 노출부(13091) 사이에 임의의 적절한 편차가 적용될 수 있다.
스캔 궤적 경로(1307)를 따라 일련의 워블 레이저 빔 펄스 노출부(1309)를 형성하는 데 일련의 워블 레이저 빔 펄스(1301)가 사용된다. 일련의 워블 레이저 빔 펄스 노출부(1309)가 형성될 때, 윤곽(1303)은 제1 라인(807)을 형성할 것이다. 스캔 궤적 경로(1307)와 해당 스캔 궤적 경로(1307)를 따른 워블 레이저 빔 펄스 노출부(1309)의 형성을 계속하는 것에 의해, 제1 라인(807)이 임의의 원하는 길이 또는 형태로 형성될 수 있다.
추가로, 일단 제1 라인(807)이 형성되면, 다른 라인과 결합하여 임의의 원하는 문자를 형성한다. 그러나, 워블 레이저 빔 펄스 노출부(1309)를 사용하여 제1 라인(807)을 형성하는 것에 의해, 중합체 층(105)으로부터 제거되는 전체 재료량은 제1 라인(807) 내로부터 감소된다. 이로써, 야기되는 결함이 더 적어질 수 있다.
도 14는 워블 마킹 공정(1300)(도 13 참조)으로 형성되는 제1 라인(807)을 사용하여 형성되는 마크(805)를 예시한다. 예시된 바와 같이, 워블 마킹 공정(1300)을 사용하여 형성되는 윤곽(1303)은 문자 "T", "S", "M", "C"와 같은 문자를 형성하는데 사용될 수 있다. 그러나, 워블 레이저 빔 펄스(1301)를 사용하는 것에 의해, 문자는 완전치 않고 오히려 워블 레이저 빔 펄스 노출부(1309)(도 14에는 개별 도시되지 않음)를 사용하여 윤곽으로 나타내지며, 각각의 라인(예, 제1 라인(807))마다 중합체 층(105)의 작은 부분이 제거된다. 이러한 감소는 레이저 마킹 공정에 의해 야기되는 결함을 완화시키거나 제거하는데 도움이 된다.
추가로, 원하는 경우, 워블 마킹 공정(1300)을 이용하여 형성되는 제1 라인(807)은 단독으로 또는 도 8a-12와 관련하여 전술한 다른 공정과 조합으로 사용될 수 있다. 예를 들면, 워블 마킹 공정(1300)은 전술한 바와 같이 비-교차 문자에 활용되는 라인을 형성하거나 감소된 중첩 카운트로 교차되는 라인을 형성하는데 이용될 수 있다. 추가로, 워블 마킹 공정(1300)을 이용하여 형성되는 라인들은 제1 반도체 소자(201)와 제2 반도체 소자(301) 위로 연장되지 않고 봉지재(401)의 제1 영역(403) 위에 형성될 수 있다. 여기 설명되는 공정들의 모든 적절한 조합들은 전적으로 실시예의 범위 내에 포함되는 것으로 의도된 것이다.
도 15는 일단 마크(805)가 중합체 층(105) 내에 형성되면, 구조체가 제1 패키지에 접합되어 제1 집적 팬아웃(fan out) 패키지-온-패키지(InFO-POP) 구조체(1600)(도 16 참조)를 형성할 수 있다. 도 15는 제1 패키지(1500)에 후면 볼 패드(1501)가 접합되는 것을 예시한다. 소정의 실시예에서, 후면 볼 패드(1501)는 노출된 비아(111)를 보호하는데 사용될 수 있고, 땜납 페이스트 또는 산소 땜납 보호물(OSP)과 같은 전도성 재료를 포함할 수 있지만, 임의의 적절한 재료가 대안적으로 사용될 수 있다. 소정의 실시예에서, 후면 볼 패드(1501)는 스텐실을 사용하여 부착될 수 있지만, 임의의 적절한 부착 방법이 대안적으로 활용될 수 있으며, 부착 후 리플로우 됨으로써 범프 형상을 형성할 수 있다.
제1 패키지(1500)는 제3 기판(1503), 제3 반도체 소자(1505), 제4 반도체 소자(1507)(제3 반도체 소자(1505)에 접합됨), 제3 접촉 패드(1509), 제2 봉지재(1511) 및 제4 외부 접속부(1513)를 포함할 수 있다. 소정의 실시예에서, 제3 기판(1503)은 제3 반도체 소자(1505)와 제4 반도체 소자(1507)를 후면 볼 패드(1501)에 연결하는 내부 배선을 포함하는 예컨대 패키징 기판일 수 있다.
대안적으로, 제3 기판(1503)은 제3 반도체 소자(1505)와 제4 반도체 소자(1507)를 후면 볼 패드(1501)에 연결하는 중간 기판으로서 사용되는 인터포저(interposer)일 수 있다. 본 실시예에서, 제3 기판(1503)은 예컨대, 도핑되거나 도핑되지 않은 실리콘 기판 또는 실리콘-온-인슐레이터(SOI)의 능동층일 수 있다. 그러나, 제3 기판(1503)은 대안적으로 유리 기판, 세라믹 기판, 중합체 기판 또는 적절한 보호 및/또는 배선 기능성을 제공할 수 있는 임의의 적절한 기판일 수 있다. 이들 재료와 임의의 다른 적절한 재료가 대안적으로 제3 기판(1503) 용으로 사용될 수 있다.
제3 반도체 소자(1505)는 로직 다이, 중앙 처리 유닛(CPU) 다이, 메모리 다이(예, DRAM 다이), 이들의 조합 등과 같이 의도된 목적으로 설계된 반도체 소자일 수 있다. 소정의 실시예에서, 제3 반도체 소자(1505)는 특정 기능성을 위해 바람직한 트랜지스터, 캐패시터, 인던터, 저항기, 제1 배선층(도시 생략) 등과 같은 집적 회로 소자를 내부에 포함한다. 소정의 실시예에서, 제3 반도체 소자(1505)는 제1 반도체 소자(201)와 함께 또는 동시에 동작하도록 설계 및 제조된다.
제4 반도체 소자(1507)는 제3 반도체 소자(1505)와 유사할 수 있다. 예를 들면, 제4 반도체 소자(1507)는 의도된 목적(예, DRAM 다이)으로 설계되고 원하는 기능성을 위한 집적 회로 소자를 포함하는 반도체 소자일 수 있다. 소정의 실시예에서, 제4 반도체 소자(1507)는 제1 반도체 소자(201) 및/또는 제3 반도체 소자(1505)와 함께 또는 동시에 동작하도록 설계된다.
제4 반도체 소자(1507)는 제3 반도체 소자(1505)에 접합될 수 있다. 소정의 실시예에서, 제4 반도체 소자(1507)는 예컨대 접착제를 사용하는 것에 의해 제3 반도체 소자(1505)에 오직 물리적으로만 접합된다. 본 실시예에서, 제4 반도체 소자(1507)와 제3 반도체 소자(1505)는 예컨대 와이어 본드(1517)를 사용하여 제3 기판(1503)에 전기적으로 연결될 수 있지만, 임의의 적절한 전기적 본딩도 대안적으로 적용될 수 있다.
대안적으로, 제4 반도체 소자(1507)는 제3 반도체 소자(1505)에 물리적 및 전기적으로 접합될 수 있다. 본 실시예에서, 제4 반도체 소자(1507)는 해당 제4 반도체 소자(1507)를 제3 반도체 소자(1505)와 상호 연결하기 위해 제3 반도체 소자(1505) 상의 제5 외부 접속부(도 15에 별도로 예시되지 않음)와 연결되는 제4 외부 접속부(역시 도 15에 별도로 예시되지 않음)를 포함할 수 있다.
제3 접촉 패드(1509)는 제3 기판(1503) 상에 형성되어 제3 반도체 소자(1505)와 예컨대 제4 외부 접속부(1513) 간에 전기적 연결을 제공할 수 있다. 소정의 실시예에서, 제3 접촉 패드(1509)는 제3 기판(1503) 내의 전기적 경로(예, 관통 기판 비아(1515)) 위에 전기적으로 접촉되게 형성될 수 있다. 제3 접촉 패드(1509)는 알루미늄을 포함할 수 있지만, 구리와 같은 다른 재료로 대안적으로 사용될 수 있다. 제3 접촉 패드(1509)는 스퍼터링과 같은 증착 공정을 이용하여 형성되어 재료층(도시 생략)을 형성할 수 있고, 재료층의 일부는 이후 적절한 공정(예, 포토리소그래피 마스킹 및 식각)을 통해 제거됨으로써 제3 접촉 패드(1509)를 형성할 수 있다. 그러나, 제3 접촉 패드(1509)를 형성하기 위해 임의의 다른 적절한 공정이 적용될 수 있다.
제2 봉지재(1511)는 제3 반도체 소자(1505), 제4 반도체 소자(1507) 및 제3 기판(1503)을 봉지하고 보호하는데 사용될 수 있다. 소정의 실시예에서, 제2 봉지재(1511)는 성형 화합물일 수 있고, 성형 장치(도 15에 예시되지 않음)를 사용하여 배치될 수 있다. 예를 들면, 제3 기판(1503), 제3 반도체 소자(1505) 및 제4 반도체 소자(1507)는 성형 장치의 공동 내에 배치될 수 있는데, 공동은 기밀하게 밀봉될 수 있다. 제2 봉지재(1511)는 공동이 기밀하게 밀봉되기 전에 공동 내에 배치되거나 사출 포트를 통해 공동 내로 사출될 수 있다. 소정의 실시예에서, 제2 봉지재(1511)는 폴리이미드, PPS, PEEK, PES, 열 저항 결정 수지, 이들의 조합 등과 같은 성형 화합물 수지일 수 있다.
일단 제2 봉지재(1511)가 제3 기판(1503), 제3 반도체 소자(1505) 및 제4 반도체 소자(1507) 주변의 영역을 봉지하도록 공동 내에 배치되면, 제2 봉지재(1511)는 최적의 보호를 위해 제2 봉지재(1511)를 강화시키기 위해 경화될 수 있다. 정확한 경화 공정은 적어도 부분적으로 제2 봉지재(1511)용으로 선택된 특정 재료에 의존하지만, 성형 화합물이 제2 봉지재(1511)로서 선택된 실시예에서, 경화는 예컨대 제2 봉지재(1511)를 약 60초~약 3000초 동안 약 100℃~약 130℃로 가열하는 공정을 통해 일어날 수 있다. 추가로, 경화 공정을 더 잘 제어하기 위해 제2 봉지재(15111) 내에 개시제 및/또는 촉매가 함유될 수 있다.
그러나, 당업자가 알 수 있는 바와 같이, 전술한 경화 공정은 단지 예시적인 공정이고, 본 실시예들을 한정하는 것을 의미하지 않는다. 조사와 같은 다른 경화 공정 또는 심지어 제2 봉지재(1511)가 상온에서 경화되도록 하는 것도 대안적으로 이용될 수 있다. 임의의 적절한 경화 공정이 이용될 수 있고, 모든 이러한 공정은 전적으로 여기 논의되는 실시예의 범위 내에 포함되는 것으로 의도된 것이다.
소정의 실시예에서, 제4 외부 접속부(1513)는 제3 기판(1503)과 예컨대 후면 볼 패드(1501) 간에 외부 연결을 제공하도록 형성될 수 있다. 제4 외부 접속부(1513)는 마이크로범프 또는 C4(controlled collapse chip connection) 범프와 같은 접촉 범프일 수 있고, 주석과 같은 재료 또는 은 또는 구리와 같은 다른 적절한 재료를 포함할 수 있다. 제4 외부 접속부(1513)가 주석 땜납 범프인 실시예에서, 제4 외부 접속부(1513)는 먼저 증발, 전기 도금, 인쇄, 땜납 트랜스퍼, 볼 배치 등과 같은 임의의 적절한 방법을 통해 주석층을 형성하는 것에 의해 형성될 수 있다. 일단 주석층이 구조체 상에 형성되면, 재료를 원하는 범프 형태로 형성하기 위해 리플로(reflow)가 수행된다.
일단 제4 외부 접속부(1513)가 형성되면, 제4 외부 접속부(1513)는 후면 볼 패드(1501)와 정렬되어 그것과 물리적으로 접촉되게 배치된 후 접합이 수행된다. 예를 들면, 제4 외부 접속부(1513)가 땜납 범프인 실시예에서, 접합 공정은 제4 외부 접속부(1513)의 온도가 제4 외부 접속부(1513)가 액화되어 유동되는 온도까지 상승됨으로써, 일단 제4 외부 접속부(1513)가 재고화되면, 제1 패키지(1500)를 후면 볼 패드(1501)에 접합하게 되는 리플로 공정을 포함할 수 있다.
도 15는 후면 볼 패드(1501)에 제2 패키지(1519)가 접합되는 것을 추가로 예시한다. 소정의 실시예에서, 제2 패키지(1519)는 제1 패키지(1500)와 유사할 수 있고, 유사한 공정을 이용하여 후면 볼 패드(1501)에 접합될 수 있다. 그러나, 제2 패키지(1519)는 제1 패키지(1500)와 다를 수도 있다.
도 16은 제3 외부 접속부(505)를 링 구조체(601)로부터 분리하고 해당 구조체를 단편화하여(singulation) 제1 집적 팬아웃 패키지-온-패키지(InFO-POP)를 형성하는 것을 예시한다. 소정의 실시예에서, 제3 외부 접속부(505)는 먼저 예컨대 제2 자외선 테이프를 사용하여 제1 패키지(1500)와 제2 패키지(1519)를 제2 링 구조체에 접합하는 것에 의해 링 구조체(601)로부터 분리될 수 있다. 일단 접합되면, 자외선 테이프(603)는 자외선 조사를 받을 수 있고, 일단 자외선 테이프(603)가 그 접착성을 잃으면, 제3 외부 접속부(505)는 링 구조체(601)로부터 물리적으로 분리될 수 있다.
일단 분리되면, 제1 InFO-POP 구조체(1600)를 형성하기 위한 구조체의 단편화가 수행된다. 소정의 실시예에서, 단편화는 비아(111) 사이의 중합체 층(105)과 봉지재(401)를 통해 슬라이스 절단함으로써 다른 부분으로부터 한 부분을 분리하여 제1 반도체 소자(201)를 갖는 제1 InFO-POP 구조체(1600)를 형성하도록 소잉 블래이드(도시 생략)를 사용하는 것에 의해 수행될 수 있다. 그러나, 당업자가 인지할 수 있는 바와 같이, 제1 InFO-POP 구조체(1600)를 단편화하기 위해 소잉 블래이드를 사용하는 것은 단지 하나의 예시적인 실시예이고 한정하고자 의도된 것이 아니다. 제1 InFO-POP 구조체(1600)를 분리하기 위해 1회 이상의 식각을 활용하는 것과 같이 제1 InFO-POP 구조체(1600)를 단편화하기 위한 다른 방법이 대안적으로 활용될 수 있다. 제1 InFO-POP 구조체(1600)를 단편화하기 위해 이들 방법과 임의의 다른 적절한 방법이 대안적으로 활용될 수 있다.
소정의 실시예에 따라 제공되는 반도체 소자는 봉지재를 포함하는 반도체 소자와 봉지재를 통해 연장되고 반도체 소자로부터 측방으로 분리되는 비아를 포함한다. 봉지재와 비아 위에 보호층이 제공된다. 보호층 내에는 비-교차 문자를 포함하는 마킹이 제공된다.
다른 실시예에 따라 제공되는 반도체 소자는 반도체 다이와 해당 반도체 다이로부터 측방으로 분리된 전도성 비아를 포함한다. 반도체 다이와 전도성 비아 사이에 봉지재가 위치되며, 봉지재 위에 보호 재료가 제공된다. 보호 재료 내에는 2 미만의 중첩 카운트를 갖는 마킹 문자가 제공된다.
또 다른 실시예에 따른 반도체 소자는 전도성 비아로부터 측방으로 분리된 반도체 다이와 반도체 다이 및 전도성 비아 모두를 봉지하는 봉지재를 포함한다. 반도체 다이, 봉지재 및 전도성 비아 위에 재료층이 제공된다. 재료층 내에 문자가 마킹되며, 문자는 각각 약 100 ㎛ 미만의 직경을 가지고 각각 해당 문자의 윤곽을 나타내는 원형 궤적 경로를 따라 정렬되는 복수의 레이저 펄스 노출 영역을 포함한다.
이상의 설명은 당업자가 본 발명의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 발명을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 등가의 구성이 본 발명의 취지 및 범위를 벗어나지 않으며 그리고 본 발명의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.

Claims (10)

  1. 반도체 패키지로서,
    봉지재를 포함하는 반도체 소자;
    상기 봉지재를 통해 연장되고 상기 반도체 소자로부터 측방으로 분리되는 비아;
    상기 봉지재와 상기 비아 위의 보호층;
    상기 보호층 내에 제공되고, 비-교차 문자를 포함하는 마킹
    을 포함하고,
    상기 마킹은, 상기 반도체 소자와 상기 비아 사이의 상기 봉지재의 일부 위에 직접 배치되고, 상기 반도체 소자 또는 상기 비아 중 어느 것 위로도 연장되지 않는 것이고,
    상기 보호층은 단일층이며 상기 봉지재 및 상기 반도체 소자와 직접 접촉하는 것인, 반도체 패키지.
  2. 제1항에 있어서,
    상기 마킹은 복수의 중첩 레이저 펄스 노출 영역을 포함하는 것인, 반도체 패키지.
  3. 제2항에 있어서,
    상기 복수의 중첩 레이저 펄스 노출 영역 중 제1 레이저 펄스 노출 영역은 400% 미만의 중첩 비율을 가지며,
    상기 복수의 중첩 레이저 펄스 노출 영역 중 상기 제1 레이저 펄스 노출 영역은,
    제1 측면 상에 상기 복수의 중첩 레이저 펄스 노출 영역 중 상기 제1 레이저 펄스 노출 영역과 중첩되는 제1의 복수의 중첩 레이저 펄스 노출 영역과,
    상기 제1 측면과 다른 제2 측면 상에 상기 복수의 중첩 레이저 펄스 노출 영역 중 상기 제1 레이저 펄스 노출 영역과 중첩되는 제2의 복수의 중첩 레이저 펄스 노출 영역을 갖는 것인, 반도체 패키지.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 마킹은 영숫자 문자(alphanumeric character)를 포함하는 것인, 반도체 패키지.
  7. 반도체 패키지로서,
    반도체 다이;
    상기 반도체 다이로부터 측방으로 분리되는 전도성 비아;
    상기 반도체 다이와 상기 전도성 비아 사이에 위치된 봉지재;
    상기 봉지재 위의 보호 재료; 및
    상기 보호 재료 내에 제공되고, 2 미만의 중첩 카운트를 갖는 마킹 문자
    를 포함하고,
    상기 마킹 문자는, 상기 반도체 다이와 상기 비아 사이의 상기 봉지재의 일부 위에 직접 배치되고, 상기 반도체 다이 또는 상기 비아 중 어느 것 위로도 연장되지 않는 것이고
    상기 보호 재료는 단일층이며 상기 봉지재 및 상기 반도체 다이와 직접 접촉하는 것인, 반도체 패키지.
  8. 제7항에 있어서,
    상기 전도성 비아와 전기적으로 연결되게 형성된 재배선층을 더 포함하는, 반도체 패키지.
  9. 반도체 패키지로서,
    전도성 비아로부터 측방으로 분리되는 반도체 다이;
    상기 반도체 다이 및 상기 전도성 비아 모두를 봉지하는 봉지재;
    상기 반도체 다이, 상기 봉지재 및 상기 전도성 비아 위의 재료층; 및
    상기 재료층 내에 마킹된 문자
    를 포함하며,
    상기 문자는 각각 100 ㎛ 미만의 직경을 가지고 각각 상기 문자의 윤곽을 나타내는 원형 궤적 경로를 따라 정렬되는 복수의 레이저 펄스 노출 영역을 포함하고,
    상기 문자는, 상기 반도체 다이와 상기 비아 사이의 상기 봉지재의 일부 위에 직접 배치되고, 상기 반도체 다이 또는 상기 비아 중 어느 것 위로도 연장되지 않는 것이고,
    상기 재료층은 단일층이며 상기 봉지재 및 상기 반도체 다이와 직접 접촉하는 것인, 반도체 패키지.
  10. 제9항에 있어서,
    상기 봉지재는 제1 상부면을 가지며, 상기 비아는 제2 상부면을 가지며, 상기 제1 상부면은 상기 제2 상부면과 동평면인 것인, 반도체 패키지.
KR1020150183231A 2015-09-18 2015-12-21 반도체 소자 및 그 제조 방법 KR101831036B1 (ko)

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US14/857,939 2015-09-18
US14/857,939 US9728508B2 (en) 2015-09-18 2015-09-18 Semiconductor device and method of manufacture

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