TW201721814A - 半導體裝置及製造方法 - Google Patents

半導體裝置及製造方法 Download PDF

Info

Publication number
TW201721814A
TW201721814A TW105121362A TW105121362A TW201721814A TW 201721814 A TW201721814 A TW 201721814A TW 105121362 A TW105121362 A TW 105121362A TW 105121362 A TW105121362 A TW 105121362A TW 201721814 A TW201721814 A TW 201721814A
Authority
TW
Taiwan
Prior art keywords
semiconductor device
laser beam
line
layer
beam pulse
Prior art date
Application number
TW105121362A
Other languages
English (en)
Other versions
TWI620285B (zh
Inventor
林俊成
余振華
蔡柏豪
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201721814A publication Critical patent/TW201721814A/zh
Application granted granted Critical
Publication of TWI620285B publication Critical patent/TWI620285B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54406—Marks applied to semiconductor devices or parts comprising alphanumeric information
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54433—Marks applied to semiconductor devices or parts containing identification or tracking information
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/54486—Located on package parts, e.g. encapsulation, leads, package substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/214—Connecting portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1076—Shape of the containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/37—Effects of the manufacturing process
    • H01L2924/37001—Yield

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Optics & Photonics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)

Abstract

本發明揭示一種半導體裝置，其包含一半導體裝置、與該半導體側向分離開之一導電通路、該半導體裝置與該導電通路之間的一封裝材料，及一標記。該標記由為無交叉字元否則具有小於2之一重疊計數之字元形成。在另一實施例中，該標記使用一擺動掃描方法形成。藉由形成如所描述之標記，可減少或消除來自標記製程之缺陷。

Description

半導體裝置及製造方法
半導體行業歸因於多種電子組件(例如，電晶體、二極體、電阻器、電容器等)之整合密度之持續改良而已經歷快速增長。整合密度之此改良大部分來自最小特徵大小之反覆減小(例如，使半導體製程節點朝向次20nm節點減小)，此情形允許更多組件整合於給定區域中。由於對小型化、較高速度及較大頻寬以及較低功率消耗及潛時之需求新近已增長，因此對半導體晶粒之更小且更具創造性封裝技術的需要已增長。
隨著半導體技術進一步發展，經堆疊並接合之半導體裝置已顯現為有效替代例以進一步減小半導體裝置之實體大小。在堆疊式半導體裝置中，諸如邏輯、記憶體、處理器電路及其類似者之主動電路至少部分製造於單獨的基板上，且接著實體且電地接合在一起以便形成功能裝置。此接合製程利用複雜技術，且需要改良。
101‧‧‧第一載體基板
103‧‧‧黏接層
105‧‧‧聚合物層
107‧‧‧第一晶種層
109‧‧‧光阻
111‧‧‧通路
201‧‧‧第一半導體裝置
203‧‧‧第一基板
205‧‧‧第一金屬化層
207‧‧‧第一接觸襯墊
209‧‧‧第一外部連接器
211‧‧‧第一鈍化層
217‧‧‧晶粒附接膜(DAF)
301‧‧‧第二半導體裝置
303‧‧‧第二基板
305‧‧‧第二金屬化層
307‧‧‧第二接觸襯墊
309‧‧‧第二外部連接器
311‧‧‧第二鈍化層
401‧‧‧封裝材料
403‧‧‧第一區
501‧‧‧重佈層
503‧‧‧第三鈍化層
505‧‧‧第三外部連接器
601‧‧‧環狀結構
603‧‧‧紫外線膠帶
703‧‧‧第一開口
801‧‧‧虛線圓柱/標記製程
802‧‧‧第二開口
8041‧‧‧虛線圓柱/第一雷射光束脈衝
8042‧‧‧虛線圓柱/第二雷射光束脈衝
805‧‧‧標記
807‧‧‧第一線
8091‧‧‧虛線圓/第一雷射光束脈衝曝光
8092‧‧‧虛線圓/第二雷射光束脈衝曝光
8093‧‧‧虛線圓/第三雷射光束脈衝曝光
8094‧‧‧相交雷射光束脈衝曝光
809n-1‧‧‧虛線圓/雷射光束脈衝曝光
809n‧‧‧虛線圓/雷射光束脈衝曝光
811‧‧‧充分曝光之雷射光束脈衝曝光
901‧‧‧第二線
902‧‧‧分離區
903‧‧‧第三線
905‧‧‧小寫字母「r」
907‧‧‧小寫字母「a」
909‧‧‧小寫字母「g」
1101‧‧‧第四線
1300‧‧‧擺動標記製程
1301‧‧‧擺動雷射光束脈衝
1303‧‧‧輪廓
1305‧‧‧第一側
1307‧‧‧掃描跡線路徑
1308‧‧‧第二側
13091‧‧‧第一擺動雷射光束脈衝曝光
13092‧‧‧第二擺動雷射光束脈衝曝光
1311‧‧‧中心線
1313‧‧‧點
1500‧‧‧第一封裝
1501‧‧‧背側球襯墊
1503‧‧‧第三基板
1505‧‧‧第三半導體裝置
1507‧‧‧第四半導體裝置
1509‧‧‧第三接觸襯墊
1511‧‧‧第二封裝材料
1513‧‧‧第四外部連接件
1515‧‧‧基板通路
1517‧‧‧導線接合件
1519‧‧‧第二封裝
1600‧‧‧第一整合式扇出疊層封裝(InFO-POP)結構
D1‧‧‧第一直徑/第一深度/第一距離
D2‧‧‧第二直徑
DC‧‧‧交叉距離
P1‧‧‧第一間距
T1‧‧‧第一厚度
W1‧‧‧第一寬度
W2‧‧‧第二寬度
Wd‧‧‧點寬度
當結合附圖研讀以下實施方式時，可最好地理解本揭露之態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。實際上，為論述清楚起見，可任意增加或減小各種特徵之尺寸。
圖1說明根據一些實施例之貫穿通路之形成。
圖2說明根據一些實施例之第一半導體裝置。
圖3說明根據一些實施例之第一半導體裝置及第二半導體裝置的置放。
圖4說明根據一些實施例之封裝材料的置放。
圖5說明根據一些實施例之重佈層的形成。
圖6說明根據一些實施例之載體晶圓之移除。
圖7說明根據一些實施例之開口之形成。
圖8A至圖8B說明根據一些實施例之標記製程。
圖9A至圖9B說明使用根據一些實施例之標記製程形成之文數字字元。
圖10說明根據一些實施例之文數字字元之集合。
圖11說明根據一些實施例之減小之交叉標記製程。
圖12說明根據一些實施例之在封裝材料上方置放標記。
圖13說明根據一些實施例之擺動掃描。
圖14說明使用根據一些實施例之擺動掃描形成之標記之特定實例。
圖15說明根據一些實施例之疊層封裝。
圖16說明根據一些實施例之疊層封裝結構之單粒化。
以下揭露內容提供用於實施本發明之不同特徵之許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等組件及配置僅為實例且並不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或上之形成可包括第一特徵及第二特徵直接接觸地形成之實施例，且亦可包括額外特徵可在第一特徵與第二特徵之間形成使得第一特徵及第二特徵可不直接接觸之實施例。另外，本揭露可在各種實例中重複參考數字及/或字母。此重複係出於簡化及清楚之目的且本身並不指示所論述之各種實施例及/或組態之 間的關係。
此外，為易於描述，本文中可使用諸如「在...下方」、「在...之下」、「下部」、「在...上方」、「上部」及其類似者之空間相對術語，以描述如諸圖中所說明之一個元件或特徵相對於另一元件或特徵的關係。除諸圖中所描繪之定向以外，空間相對術語亦意欲涵蓋裝置在使用或操作中之不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用之空間相對描述詞可同樣相應地進行解釋。
現參看圖1，展示第一載體基板101與第一載體基板101上方之黏接層103、聚合物層105及第一晶種層107。舉例而言，第一載體基板101包含矽基材料(諸如，玻璃或氧化矽)或其他材料(諸如，氧化鋁)、此等材料中之任何者的組合或其類似者。第一載體基板101為平面的，以便容納諸如第一半導體裝置201及第二半導體裝置301(未在圖1中說明，但在下文關於圖2至圖3加以說明及論述)之半導體裝置的附接。
黏接層103置放於第一載體基板101上，以便輔助上覆結構(例如，聚合物層105)之黏接。在一實施例中，黏接層103可包含紫外線膠，該膠在曝光於紫外光時失去其黏性性質。然而，亦可使用其他類型之黏接劑，諸如壓敏黏接劑、輻射可固化黏接劑、環氧樹脂、此等各者之組合或其類似者。黏接層103可以在壓力下可易於變形之半液體或凝膠形式置放於第一載體基板101上。
聚合物層105係置放於黏接層103上方且經利用以便一旦第一半導體裝置201及第二半導體裝置301已被附接便提供對(例如)第一半導體裝置201及第二半導體裝置301之保護。在一實施例中，聚合物層105可為聚苯并噁唑(PBO)，儘管可替代地利用任何合適材料，諸如聚醯亞胺、聚醯亞胺衍生物、抗焊劑(SR)、味之素(Ajinomoto)累積膜 (ABF)或類似者。可使用(例如)旋塗製程將聚合物層105置放達介於約0.5μm與約10μm之間(諸如約5μm)的第一厚度T1，但可替代地使用任何合適方法及厚度。
第一晶種層107形成於聚合物層105上方。在一實施例中，第一晶種層107為輔助在後續處理步驟期間形成較厚層之薄導電材料層。第一晶種層107可包含鈦層繼之以銅層，但亦可使用任何其他合適材料或材料之組合，諸如單一銅層。取決於所要材料，可使用諸如濺鍍、蒸鍍或PECVD製程之製程產生第一晶種層107。
圖1亦說明光阻109在第一晶種層107上方之置放及圖案化。在一實施例中，光阻109可使用(例如)旋塗技術置放於第一晶種層107上達介於約50μm與約250μm之間的高度。一旦處於適當位置，光阻109便可接著藉由以下步驟來圖案化：使光阻109曝光於經圖案化能量源(例如，經圖案化光源)以便誘發化學反應，藉此誘發光阻109之曝光於經圖案化光源之彼等部分的實體改變。接著將顯影劑塗覆至所曝光光阻109以利用該等實體改變，且取決於所要圖案而選擇性地移除光阻109之所曝光部分或光阻109之未曝光部分。
在一實施例中，形成至光阻109中之圖案為用於通路111之圖案。通路111以此置放方式形成以便位於隨後附接之裝置(諸如，第一半導體裝置201及第二半導體裝置301)的不同側上。然而，可替代地利用用於通路111之圖案的任何合適配置，諸如藉由進行定位以使得第一半導體裝置201及第二半導體裝置置放於通路111之對置側上。
在一實施例中，通路111形成於光阻109內。在一實施例中，通路111包含一或多種導電材料，諸如銅、鎢、其他導電金屬或其類似者，且可(例如)由電鍍、無電極電鍍或其類似者形成。在一實施例中，使用電鍍製程，其中第一晶種層107及光阻109浸沒或浸潤於電鍍溶液中。第一晶種層107之表面電連接至外部DC電源供應器之負極 側，以使得第一晶種層107充當電鍍製程中之陰極。固體導電陽極(諸如，銅陽極)亦浸潤於該溶液中且附接至電源供應器之正極側。來自陽極之原子溶解於該溶液中，陰極(例如，第一晶種層107)自溶液獲取溶解的原子，藉此鍍敷第一晶種層107之在光阻109之開口內的所暴露導電區域。
一旦已使用光阻109及第一晶種層107形成通路111，便可使用合適之移除製程移除光阻109(未在圖1中說明，但見於以下圖3中)。在一實施例中，可使用電漿灰化製程以移除光阻109，藉由該製程，可升高光阻109之溫度，直至光阻109經歷熱分解且可被移除。然而，可替代地利用任何其他合適製程，諸如濕式剝離。光阻109之移除可暴露第一晶種層107之下伏部分。
一旦經暴露，便可執行第一晶種層107之所暴露部分的移除(未在圖1中說明，但見於以下圖3中)。在一實施例中，第一晶種層107之所暴露部分(例如，未被通路111覆蓋之彼等部分)可由(例如)濕式或乾式蝕刻製程來移除。舉例而言，在乾式蝕刻製程中，可使用通路111作為遮罩而將反應物導向第一晶種層107。在另一實施例中，可將蝕刻劑噴塗成或以其他方式置成與第一晶種層107接觸，以便移除第一晶種層107之所暴露部分。在第一晶種層107之所暴露部分已蝕刻掉之後，聚合物層105之一部分在通路111之間暴露。
圖2說明將在通路111內附接至聚合物層105(此未在圖2中說明，但下文關於圖3說明及描述)的第一半導體裝置201。在一實施例中，第一半導體裝置201包含第一基板203、第一主動裝置(未個別地說明)、第一金屬化層205、第一接觸襯墊207、第一鈍化層211及第一外部連接器209。第一基板203可包含塊狀矽(摻雜或未摻雜)或絕緣體上矽(SOI)基板之主動層。通常，SOI基板包含諸如矽、鍺、矽鍺、SOI、絕緣體上矽鍺(SGOI)或其組合之半導體材料的層。可使用之其 他基板包含多層基板、梯度基板或混合定向基板。
第一主動裝置包含可用以產生第一半導體裝置201之設計之所要結構及功能要求的廣泛多種主動裝置及被動裝置，諸如電容器、電阻器、電感器及其類似者。可使用任何合適方法在第一基板203內或在其上形成第一主動裝置。
第一金屬化層205形成於第一基板203及第一主動裝置上方，且經設計以連接各種主動裝置以形成功能電路。在一實施例中，第一金屬化層205係由介電質及導電材料之交替層形成，且可經由任何合適製程(諸如，沈積、鑲嵌、雙鑲嵌等)形成。在一實施例中，可存在藉由至少一層間介電層(ILD)與第一基板203分離之四個金屬化層，但第一金屬化層205之精確數目取決於第一半導體裝置201之設計。
第一接觸襯墊207可形成於第一金屬化層205上方且與其電接觸。第一接觸襯墊207可包含鋁，但可替代地使用諸如銅之其他材料。可使用諸如濺鍍之沈積製程以形成材料層(未圖示)且可接著經由合適製程(諸如，光微影遮蔽及蝕刻)移除該材料層之部分以形成第一接觸襯墊207而形成第一接觸襯墊207。然而，任何其他合適製程可用以形成第一接觸襯墊207。
第一鈍化層211可於第一金屬化層205及第一接觸襯墊207上方形成於第一基板203上。第一鈍化層211可由諸如以下各者之一或多種合適介電材料製成：氧化矽、氮化矽、低介電係數介電質(諸如，經碳摻雜之氧化物)、極低介電係數介電質(諸如，經多孔碳摻雜之二氧化矽)、此等材料之組合或其類似者。第一鈍化層211可經由諸如化學氣相沈積(CVD)之製程形成，儘管可利用任何合適製程。
第一外部連接器209可經形成以提供用於第一接觸襯墊207與(例如)重佈層501(未在圖2中說明，但下文關於圖5說明及描述)之間的接觸的導電區。在一實施例中，第一外部連接器209可為導電柱，且可 藉由初始地在第一鈍化層211上方形成光阻(未圖示)達介於約5μm與約20μm之間的厚度來形成。光阻可經圖案化以暴露第一鈍化層211之部分，導電柱將延伸穿過該等部分。一旦經圖案化，光阻便可接著用作遮罩以移除第一鈍化層211之所要部分，藉此暴露下伏第一接觸襯墊207的將接觸第一外部連接器209之彼等部分。
第一外部連接器209可形成於第一鈍化層211及光阻兩者之開口內。第一外部連接器209可由諸如銅之導電材料形成，但亦可使用其他導電材料，諸如鎳、金，或金屬合金、此等材料之組合或其類似者。另外，可使用諸如電鍍之製程形成第一外部連接器209，在該電鍍中，電流流經第一接觸襯墊207之需要形成第一外部連接器209的導電部分，且第一接觸襯墊207浸潤於溶液中。溶液及電流沈積(例如)銅於開口內以便填充及/或過量填充光阻及第一鈍化層211之開口，藉此形成第一外部連接器209。可接著使用(例如)灰化製程、化學機械拋光(CMP)製程、此等製程之組合或其類似者移除在第一鈍化層211之開口外部的過量導電材料及光阻。
然而，如一般熟習此項技術者將認識到，用以形成第一外部連接器209之上述製程僅為一個此描述，且並不意謂將實施例限於此準確製程。確切而言，所描述製程意欲僅為說明性的，此係因為可替代地利用用於形成第一外部連接器209之任何合適製程。所有合適製程全部意欲包括於本發明實施例之範疇內。
晶粒附接膜(DAF)217可置放於第一基板203之對置側上以便輔助第一半導體裝置201至聚合物層105之附接。在一實施例中，晶粒附接膜217為環氧樹脂、酚樹脂、丙烯酸橡膠、二氧化矽填充劑或其組合，且係使用層壓技術來應用。然而，可替代地利用任何其他合適之替代材料及形成方法。
圖3說明第一半導體裝置201至聚合物層105上之置放連同第二半 導體裝置301之置放。在一實施例中，第二半導體裝置301可包含第二基板303、第二主動裝置(未個別地說明)、第二金屬化層305、第二接觸襯墊307、第二鈍化層311及第二外部連接器309。在一實施例中，第二基板303、第二主動裝置、第二金屬化層305、第二接觸襯墊307、第二鈍化層311及第二外部連接器309可類似於第一基板203、第一主動裝置、第一金屬化層205、第一接觸襯墊207、第一鈍化層211及第一外部連接器209，但其亦可為不同的。
在一實施例中，可使用(例如)抓放製程將第一半導體裝置201及第二半導體裝置301置放於聚合物層105上。然而，亦可利用置放第一半導體裝置201及第二半導體裝置301之任何其他方法。
圖4說明通路111、第一半導體裝置201及第二半導體裝置301之封裝。該封裝可在成型裝置(在圖4中未個別地說明)中執行，該成型裝置可包含頂部成型部分及可與頂部成型部分分離之底部成型部分。當將頂部成型部分降低以鄰近於底部成型部分時，可形成用於第一載體基板101、通路111、第一半導體裝置201及第二半導體裝置301之成型空腔。
在封裝製程期間，可將頂部成型部分置放成鄰近於底部成型部分，藉此將第一載體基板101、通路111、第一半導體裝置201及第二半導體裝置301圍封於成型空腔內。一旦經圍封，頂部成型部分及底部成型部分便可形成氣密密封，以便控制氣體之流入及氣體自成型空腔之流出。一旦經密封，封裝材料401可置放於成型空腔內。封裝材料401可為模塑料樹脂，諸如聚醯亞胺、PPS、PEEK、PES、耐熱晶體樹脂、此等材料之組合，或其類似者。可在頂部成型部分與底部成型部分對準之前將封裝材料401置放於成型空腔內，或可經由注入口將其注入至成型空腔中。
一旦封裝材料401已置放於成型空腔中使得封裝材料401封裝第 一載體基板101、通路111、第一半導體裝置201及第二半導體裝置301，封裝材料401便可固化以便使封裝材料401硬化以達成最佳保護。雖然準確固化製程至少部分取決於經選擇用於封裝材料401之特定材料，但在模塑料經選擇作為封裝材料401之實施例中，固化可經由諸如將封裝材料401加熱至介於約100℃與約130℃之間歷時約60秒至約3000秒之製程而發生。另外，引發劑及/或催化劑可包括於封裝材料401內以更好地控制固化製程。
然而，如一般熟習此項技術者將認識到，上文所描述之固化製程僅為例示性製程，且並不意謂限制當前實施例。可替代地使用其他固化製程，諸如照射或甚至允許封裝材料401在環境溫度下硬化。可使用任何合適固化製程，且所有此類製程全部意欲包括於本文中所論述之實施例的範疇內。
圖4亦說明封裝材料401之薄化以便暴露通路111、第一半導體裝置201及第二半導體裝置301以供進一步處理。薄化可(例如)使用機械研磨或化學機械拋光(CMP)製程執行，藉此利用化學蝕刻劑及研磨劑與封裝材料401、第一半導體裝置201及第二半導體裝置301反應且研磨掉封裝材料401、第一半導體裝置201及第二半導體裝置301，直至通路111、第一外部連接器209(在第一半導體裝置201上)及第二外部連接器309(在第二半導體裝置301上)已被暴露。因此，第一半導體裝置201、第二半導體裝置301及通路111可具有亦與封裝材料401成平面之平坦表面。
藉由薄化封裝材料401使得通路111、第一半導體裝置201及第二半導體裝置301被暴露，存在封裝材料401之位於通路111與第一半導體裝置201之間的第一區403。在一實施例中，封裝材料401之第一區403可具有介於約150μm與約1600μm之間的諸如約850μm的第一寬度W1。然而，可利用任何合適尺寸。
然而，雖然上文所描述之CMP製程被呈現為一個說明性實施例，但其不意欲限於該等實施例。可替代地使用任何其他合適移除製程以薄化封裝材料401、第一半導體裝置201及第二半導體裝置301且暴露通路111。舉例而言，可利用一系列化學蝕刻。此製程及任何其他合適製程可替代地用以薄化封裝材料401、第一半導體裝置201及第二半導體裝置301，且所有此等製程全部意欲包括於實施例之範疇內。
視情況在必要時，通路111可凹入於封裝材料401內。在一實施例中，凹入可使用諸如濕式或乾式蝕刻製程之蝕刻製程執行，該濕式或乾式蝕刻製程選擇性地移除通路111之暴露表面而不實質上移除周圍封裝材料401，使得通路111為凹入的。在一實施例中，凹入可經執行，使得通路111的凹入介於約0.05μm與約2μm之間，諸如約0.1μm。
圖5說明形成重佈層(RDL)501以便互連第一半導體裝置201、第二半導體裝置301、通路111及第三外部連接器505。藉由使用RDL 501來互連第一半導體裝置201與第二半導體裝置301，第一半導體裝置201與第二半導體裝置301可具有大於1000之接腳計數。
在一實施例中，RDL 501可藉由初始地經由諸如CVD或濺鍍之合適形成製程形成鈦銅合金之第二晶種層(未圖示)來形成。光阻(亦未圖示)可接著經形成以覆蓋第二晶種層，且光阻可接著經圖案化以暴露第二晶種層之位於希望有RDL 501之處的彼等部分。
一旦光阻已被形成及圖案化，諸如銅之導電材料便可經由諸如鍍敷之沈積製程形成於第二晶種層上。然而，雖然所論述之材料及方法適合於形成導電材料，但此等材料僅為例示性的。諸如AlCu或Au之任何其他合適材料及諸如CVD或PVD之任何其他合適形成製程可替代地用以形成RDL 501。
一旦已形成導電材料，便可經由諸如灰化之合適移除製程移除光阻。另外，在移除光阻之後，第二晶種層之由光阻覆蓋之彼等部分可經由(例如)使用導電材料作為遮罩之合適蝕刻製程來移除。
圖5亦說明在RDL 501上方形成第三鈍化層503以便為RDL 501及其他下伏結構提供保護及隔離。在一實施例中，第三鈍化層503可為聚苯并噁唑(PBO)，但可替代地利用任何合適材料，諸如聚醯亞胺或聚醯亞胺衍生物。第三鈍化層503可使用(例如)旋塗製程來置放，儘管可替代地使用任何合適方法。
在一實施例中，結構之自第三鈍化層503至聚合物層105之厚度可小於或等於約200μm。藉由使得此厚度儘可能小，整體結構可利用於諸如蜂巢式電話及其類似者之各種小型應用中，同時仍維持所要功能性。然而，如一般熟習此項技術者將認識到，結構之精確厚度可至少部分取決於單元之總體設計，且因此可替代地利用任何合適厚度。
另外，雖然在圖5中僅說明單一RDL 501，但此情形意欲為了清楚且並不意欲限制實施例。確切而言，可藉由重複上述製程以形成RDL 501來形成諸如三個RDL 501層之任何合適數目個導電層及鈍化層。可利用任何合適數目個層。
圖5進一步說明形成第三外部連接器505以與RDL 501電接觸。在一實施例中，在第三鈍化層503已形成之後，可藉由移除第三鈍化層503之數個部分以暴露下伏RDL 501之至少一部分而穿過第三鈍化層503製作開口。開口允許RDL 501與第三外部連接器505之間的接觸。可使用合適光微影遮罩及蝕刻製程形成開口，但可使用用以暴露RDL 501之部分的任何合適製程。
在一實施例中，第三外部連接器505可經由第三鈍化層503置放於RDL 501上，且可為包含諸如焊料之共晶材料之球狀柵格陣列(BGA)，儘管可替代地使用任何合適材料。視需要，凸塊下金屬化(未 分離地說明)可用於第三外部連接器505與RDL 501之間。在第三外部連接器505為焊球之實施例中，第三外部連接器505可使用諸如直接植球製程之植球方法來形成。替代地，焊球可藉由以下操作形成：最初經由諸如蒸鍍、電鍍、印刷、焊料轉移之任何合適方法形成錫層，且接著執行回焊以便使材料塑形為所要凸塊形狀。一旦已形成了第三外部連接器505，便可執行測試以確保結構適合於進一步處理。
圖6說明第一載體基板101自第一半導體裝置201及第二半導體裝置301之脫接。在一實施例中，第三外部連接器505且因此包括第一半導體裝置201及第二半導體裝置301之結構可附接至環狀結構601。環狀結構601可為意欲在脫接製程期間及之後向結構提供支撐及穩定性之金屬環。在一實施例中，第三外部連接器505、第一半導體裝置201及第二半導體裝置301使用(例如)紫外線膠帶603附接至環狀結構，但可替代地使用任何其他合適黏接劑或附接方式。
一旦第三外部連接器505且因此包括第一半導體裝置201及第二半導體裝置301之結構附接至環狀結構601，便可使用(例如)熱製程以變更黏接層103之黏性性質而使第一載體基板101自包括第一半導體裝置201及第二半導體裝置301之結構脫接。在特定實施例中，諸如紫外線(UV)雷射、二氧化碳(CO2)雷射或紅外線(IR)雷射之能量源用以照射並加熱黏接層103，直至黏接層103喪失其至少一些黏性性質。一旦經執行，第一載體基板101及黏接層103便可與包含第三外部連接器505、第一半導體裝置201及第二半導體裝置301之結構實體分離，並自該結構移除。
圖7說明聚合物層105之圖案化以便暴露通路111(連同關聯之第一晶種層107)。在一實施例中，聚合物層105可使用(例如)雷射鑽孔方法來圖案化。在此方法中，諸如光熱轉換(LTHC)層或水溶性保護膜(hogomax)層(圖7中未分離地說明)之保護層首先沈積於聚合物層105上 方。一旦受到保護，便將雷射導向聚合物層105之希望被移除之彼等部分以便暴露下伏通路111。在雷射鑽孔製程中，鑽孔能量可係在自0.1mJ至約30mJ之範圍內，且相對於聚合物層105之法線之鑽孔角度為約0度(垂直於聚合物層105)至約85度。在一實施例中，圖案化可經形成以在通路111上方形成第一開口703以具有介於約100μm與約300μm之間的諸如約200μm的寬度。一旦已用雷射鑽孔方法形成了第一開口703，第一開口703便可經清潔以移除任何雷射鑽孔殘餘物。
在另一實施例中，聚合物層105可藉由以下操作圖案化：最初將光阻(圖7中未分離地說明)塗覆至聚合物層105，且接著將光阻曝光至經圖案化能量源(例如，經圖案化光源)以便誘發化學反應，藉此在光阻之曝光至經圖案化光源之彼等部分中誘發實體改變。顯影劑接著塗覆至經曝光光阻以利用該等實體改變並取決於所要圖案而選擇性地移除光阻之經曝光部分或光阻之未曝光部分，且聚合物層105之下伏曝光部分係用(例如)乾式蝕刻製程移除。然而，可利用用於圖案化聚合物層105之任何其他合適方法。
圖8A說明一標記製程(在圖8A中由標識為801之虛線圓柱表示)的剖面圖，該標記製程用於用所要識別標記805(該標記805在圖8A之此剖面圖中僅顯現為第二開口802)對聚合物層105進行標記。在一實施例中，標記製程可為(例如)雷射標記製程，其用以用(例如)序列號、製造商識別符、製造日期、此等之組合或其類似者對聚合物層105進行標記，其中一或多個文數字字元作為標記805。然而，可使用任何其他合適之所要識別或資訊標記805。
在一實施例中，標記製程801用以在聚合物層105內形成第二開口802(亦稱作切口)，其中在第二開口802中之每一者與其他第二開口802中之一或多者進行組合時，第二開口802之組合在(例如)俯視圖中共同形成所要標記805。然而，若第二開口802過多地延伸至聚合物層 105中或甚至延伸穿過聚合物層105，則存在如下可能性：可由於暴露下伏第一半導體裝置201及第二半導體裝置301而發生缺陷；或即使第二開口802並不完全延伸穿過聚合物層105，仍可歸因於誘發之熱點效應而發生損害，此情形可進一步損害RDL 501或第一半導體裝置201及第二半導體裝置301的總體功能。
圖8B說明可用以減輕或消除標記製程801期間之此等問題的標記製程801之一個實施例的俯視圖。為了清楚，圖8B說明在標記製程801為雷射標記製程之一實施例中形成單一第一線807，但第一線807可連同其他線(諸如在圖8B中未說明但下文關於圖9A進一步說明並描述之第二線901及第三線903)一起利用以便形成標記805之任何所要形狀。在一實施例中，雷射標記製程可藉由用一系列雷射脈衝(該等雷射脈衝中之兩者在圖8B中由標識為8041及8042之虛線圓柱表示，且其剩餘部分為了清楚已被移除)照射聚合物層105以形成第二開口(參見圖8A)來執行，其中該系列雷射光束脈衝804中之每一者形成雷射光束脈衝曝光(該等雷射光束脈衝之每一者在圖8B中由標識為8091、8092、809n-1、809n等之虛線圓表示)。
舉例而言，為了開始雷射標記製程，可用雷射光束脈衝中具有介於約20μm與約120μm之間(諸如約50μm)之第一直徑D1的第一脈衝8041照射聚合物層105之希望進行標記之部分，該第一直徑D1等於第一線807之所要點寬度Wd。另外，雷射光束脈衝中之第一脈衝8041可具有介於約1.0×10-3J/mm2與約5.0×10-2J/mm2之間的諸如約1.5×10-2J/mm2的能量密度。一旦已照射了聚合物層105，雷射光束脈衝中之第一脈衝8041便可維持介於約1.0×10-5秒與約8.0×10-5秒之間的時間，諸如約2.8×10-5秒，以便使雷射光束脈動並在聚合物層105上形成第一雷射光束脈衝曝光8091。在雷射光束脈衝中之此第一脈衝8041期間，聚合物層105之一部分經移除以形成第一雷射光束脈衝曝光中的第一個 8091。
一旦已形成了第一雷射光束脈衝曝光中之第一個8091，便停止雷射光束脈衝中之第一脈衝8041。同時，雷射光束可移動至適當位置以用雷射光束脈衝中之第二脈衝8042照射聚合物層105以便形成第二雷射光束脈衝曝光8092，其與第一雷射光束脈衝曝光8091重疊。在一實施例中，第二雷射光束脈衝曝光8092自第一雷射光束脈衝曝光8091偏移介於約2μm與約70μm(諸如約5.7μm)之第一間距P1。雷射光束脈衝中之第二脈衝8042可諸如藉由具有第一直徑D1而類似於雷射光束脈衝中之第一脈衝8041，但可利用用於雷射光束脈衝中之第二脈衝8042的任何其他合適參數。
在形成與第一雷射光束脈衝曝光8091重疊之第二雷射光束脈衝曝光8092之後，停止雷射光束脈衝中之第二脈衝8042。同時，雷射光束可移動至適當位置以照射聚合物層105之另一部分以便形成第三雷射光束脈衝曝光8093，其與第一雷射光束脈衝曝光8091及第二雷射光束脈衝曝光8092兩者重疊。此種使用偏移雷射光束脈衝804在聚合物層105內形成重疊但經偏移雷射光束脈衝曝光809之製程可繼續以形成第一線807，其中第一線807之所要長度由用以形成所要數目個雷射光束脈衝曝光809之雷射光束脈衝804之數目來判定。
然而，藉由使雷射光束脈衝曝光809重疊(例如，第一雷射光束脈衝曝光8091由至少第二雷射光束脈衝曝光8092及第三雷射光束脈衝曝光8093重疊)，將存在已由雷射光束脈衝804中之多個脈衝照射的雷射光束脈衝曝光809之部分，其中每一曝光自聚合物層105移除額外材料且甚至在同一雷射光束脈衝曝光809(例如，第一雷射光束脈衝曝光8091)內引起不同切口深度。舉例而言，查看充分曝光之雷射光束脈衝曝光811(位於第一線807內部且並非處於第一線807之終端處，使得存在最大重疊量的雷射光束脈衝曝光)，在充分曝光雷射光束脈衝曝 光811內可存在介於約100%與約400%(諸如約376%)的總累積重疊。
然而，當雷射光束脈衝曝光809中之每一者與相鄰雷射光束脈衝曝光809重疊時，雷射光束脈衝804中之每一者將自聚合物層105移除額外材料。舉例而言，在以第一編次雷射光束脈衝804製造第一線807時，雖然個別雷射光束脈衝曝光809可在個別雷射光束脈衝曝光809內具有不同深度，但雷射光束脈衝曝光809可大體經形成以具有小於聚合物層105之第一厚度T1(參見圖1)的最深之第一深度D1，諸如介於約2μm與約10μm之間，諸如小於約7.52μm。
另外，為了幫助雷射光束脈衝曝光809中之個別曝光之間的重疊，在一實施例中，路徑角度應維持為低，使得額外重疊並不發生於第一線807之第一部分與第一線807之與第一線807之第一部分成一角度的第二部分之間。舉例而言，在一實施例中，標記路徑可經維持以具有介於約20°與約90°之間，諸如小於約30°的第一角度α1。然而，可使用任何合適之第一角度α1。
圖9A說明可用以減少或消除由標記製程801引起之缺陷之一個實施例。在此實施例中，連同第二線901及第三線903一起使用第一線807(以彎曲部分說明)以共同在聚合物層105內形成字母「Q」。在一實施例中，第二線901及第三線903可使用與第一線807類似之製程形成。舉例而言，一系列雷射光束脈衝804可用以在聚合物層105內形成重疊的雷射光束脈衝曝光809，其中雷射光束脈衝曝光809之組合共同形成第二線901且分別地形成第三線903。
然而，為了防止聚合物層105之材料受到任何額外移除而超出在形成個別線期間已移除之材料(上文關於圖8B所論述)，形成標記805(例如，字元「Q」)，使得存在小於1之重疊計數(或一點上之遍次的數目)，使得標記805經形成而無交叉。舉例而言，第一線807可經形成，使得第一線807並不與第二線901或第三線903相交或重疊。類似 地，第二線901經形成，使得第二線901並不與第一線807或第三線903相交或重疊。
此防止會產生分離區902(其中第一線之縱向軸線與第二線之縱向軸線相交)，其中用以形成所要字元之線(例如，形成字母「Q」的第一線807、第二線901及第三線903)共同形成不連續形狀。藉由形成此不連續形狀，可防止線本來會相交且引起非所要且不可控制切口深度之區段，且分離區902內之第一深度D1與分離區902外部之第一深度D1相同(而先前該等深度在存在多個遍次之雷射光束時係不同的)。因此，在標記805之形成期間可出現較少缺陷。在一實施例中，線之間(例如，第一線901與第三線903之間)的間隔可為介於約10μm與約50μm之間，諸如約25μm的第一距離D1。
圖9B說明可用以形成類似於上文關於圖9A說明之「Q」的標記805之其他文數字字元之額外實施例。詳言之，圖9B說明以無交叉方法及設計形成之小寫字母「r」905、「a」907及「g」909。如可看出，此等字母中之每一者在線原本會相交之彼等區域中經設計並形成有分離區902。
圖10說明可用於無交叉標記製程801之文數字字元之額外實施例。在文數字大寫及小寫字元之此集合中，在個別字母中之一些(例如，字母「T」)內可看到分離區902，儘管並非每一字母皆具有分離區902(例如，字母「L」)。在此等分離區902中之每一者中，雷射標記製程形成線之間的間隔，以便防止或減輕在形成相交線期間額外自聚合物層105移除額外材料的情況。
藉由消除線之間的重疊，可獲得受控程度更高之切口深度，且當聚合物層105在非受控標記製程期間變得更薄時可發生並損害RDL 501、第一半導體裝置201及第二半導體裝置301的源於熱點效應之封裝晶粒損害可得以減少或消除。因此，可使用更薄之聚合物層105同 時維持有效熱控制，且可達成總尺寸架構減小同時亦改良所製造裝置之總體良率。
舉例而言，在特定實施例中，雷射光束脈衝曝光809中之個別者內的第一深度D1(參看圖8B)可在6.87μm與8.03μm之間發生變化，其中平均值為約7.455μm且偏差為約1.16μm。此相較於多遍次有交叉方法較低，在多遍次有交叉方法中，深度可自13.25μm至15.92μm，其中平均值為14.757μm且偏差為2.67μm。在另一描述中，藉由使用無交叉方法，第一深度D1為單一編次雷射光束之深度，諸如約7.52μm，而多遍次雷射光束(諸如具有為2之重疊計數之兩遍次雷射光束)可具有15.8μm之深度。藉由減小標記深度，可因為非所要地自聚合物層105移除額外材料而發生的缺陷可得以減少或消除。
圖11說明其中所要識別標記805內之線可具有減小之重疊計數(例如，小於2之重疊計數)但其中線可仍具有大於1之重疊計數的另一實施例。在此實施例中，並非具有個別線不相交之無交叉字元，字元內之個別線在(例如)第一線807與第四線1101之間的相交區域中可具有小於約2之重疊計數。在一實施例中，可使用類似於上文關於圖8B描述之製程的製程來形成第四線1101。舉例而言，一系列雷射光束脈衝804(在圖11中未分離地說明)用以形成雷射光束脈衝曝光809，其在第四線1101內彼此重疊以自聚合物層105移除材料並形成第四線1101，儘管可利用任何合適方法。
然而，在此實施例中，並非使線第一線807與第四線1101彼此不相交(且具有小於1之重疊計數)，而是可進行第一線807與第四線1101之間的部分相交，其中雷射光束脈衝曝光809可部分延伸至第四線1101中。然而，並非第一線807一直延伸至第四線1101中(其中來自第一線807之雷射光束脈衝曝光809中之一者由第四線1101完全重疊，藉此具有為2之重疊計數)，而是第一線807可部分延伸至第四線1101 中，使得第一線807具有小於約2之重疊計數。
在此實施例中，相交雷射光束脈衝曝光8094(在圖11中由陰影區突出顯示)為第一線807之部分，而且至少部分延伸至第四線1101中。然而，藉由限制第一線807與第四線1101之相交，重疊量可保持為小的且可使缺陷最小化。在一實施例中，相交雷射光束脈衝曝光8094之重疊計數小於2且具有大於約376%且小於約752%(諸如約564%)的累積重疊百分數(在來自第一線807與第四線1101兩者的重疊雷射光束脈衝曝光809之間)。
此防止亦在聚合物層105內形成第一深度D1(參見圖8A)，而在相交區內具有相較於相交區外部的不同深度(此係由於已存在聚合物層105之材料至雷射光束的額外曝光)。因此，在實施例中，相交雷射光束脈衝曝光8094內之第一深度D1可介於約5μm與約18μm之間，諸如約14μm。然而，可使用任何合適深度。
另外，在說明於圖11中之實施例中，為了幫助雷射光束脈衝曝光809中之個別曝光之間的重疊，在一實施例中，路徑角度應維持為低，使得額外重疊不發生於第一線807之第一部分與第一線807的第二部分之間。舉例而言，在一實施例中，標記路徑可經維持以具有介於約20°與約90°之間的第二角度α2，諸如小於約88°。然而，可使用任何合適之第二角度α2。
藉由限制相交線(例如，第一線807與第四線1101)之間的重疊量，可歸因於標記製程801發生之缺陷可在不完全分離相交線的情況下得以減小。因此，缺陷可被減少或減輕，同時仍形成用以形成標記805之線之間的相交。
圖12說明標記805中之一或多者(使用本文中所描述之方法中之任一者形成)形成於封裝材料401之第一區403上方的聚合物層105內，而非形成於第一半導體裝置201及第二半導體裝置301上方的聚合物層 105內。藉由在封裝材料401之第一區403上方的聚合物層105內而非在第一半導體裝置201及第二半導體裝置301上方的聚合物層105內形成標記805，雷射光束脈衝804之有害效應將主要被限於封裝材料401且遠離第一半導體裝置201及第二半導體裝置301。因此，第一半導體裝置201及第二半導體裝置301可具有減少的由雷射光束脈衝804引起之缺陷。
在一實施例中，標記805形成於封裝材料401之第一區403上方，且並不延伸超出封裝材料401之第一區403。因此，在封裝材料401之第一區403具有第一寬度W1(如上文關於圖4所描述)之實施例中，標記805諸如藉由介於約100μm與約850μm之間(諸如約450μm)而具有小於第一寬度W1的第二寬度W2，但可替代地利用任何合適尺寸。
藉由在封裝材料401上方形成標記805且不在第一半導體裝置201或第二半導體裝置301上方延伸，使得標記805係在扇出區域上方，可因為標記製程801期間之不良控制切口深度而發生的任何損害可得以減輕。另外，可減少或消除任何背側誘發熱點效應或其他損害。所有此等改良有助於增加所製造裝置之良率及效率。
圖13說明使用擺動標記製程1300以形成第一線807且可能或可能不使用大於1或2之重疊計數之另一實施例。在此實施例中，並非使用具有等於第一線807之點寬度Wd(如上文關於圖8B所描述)之第一直徑D1的雷射光束脈衝804，利用具有可類似於第一直徑D1之第二直徑D2之一系列擺動雷射光束脈衝1301(為了清楚，圖13中僅說明其中第一者)以形成輪廓1303，該輪廓自第一線807之第一側1305延伸至第一線807之第二側1308，其中輪廓1303將延伸越過點寬度Wd以形成第一線807。在一實施例中，擺動雷射光束脈衝1301具有第二直徑D2，該第二直徑可介於約20μm與約120μm之間，諸如約50μm。另外，擺動雷射光束脈衝1301可具有介於約1.0×10-3J/mm2與約5.0×10-2J/mm2之 間之能量密度，諸如約1.5×10-2J/mm2，且聚合物層105經曝光歷時介於約1.0×10-5秒與約8.0×10-5秒之間的時段，諸如約2.8x10-5秒。
為了使用擺動標記製程1300形成第一線807，可最初地在希望形成第一線807之處產生掃描跡線路徑1307。雖然掃描跡線路徑1307並未實體地形成於聚合物層105內，但掃描跡線路徑1307可由雷射控制機器使用以置放一系列擺動掃描雷射光束脈衝曝光(在圖13中由標識為1309之虛線圓表示)。
為了開始掃描跡線路徑1307，識別點寬度Wd，且識別表示第一線807之第一側1305之線及表示第一線807之第二側1308的線。在一實施例中，擺動標記製程1300中第一線807之點寬度Wd介於約200μm與約80μm之間，諸如約150μm。然而，可利用用於點寬度Wd之任何合適長度。
一旦已識別出點寬度Wd，且第一線807之第一側1305及第一線807之第二側1308已被識別出，便可識別掃描跡線路徑1307。在一實施例中，可相對於第一線807之中心線1311(第一線807之第一側1305與第二側1308之間)、第一側1305及第二側1308置放一系列點1313(在圖13中以自1至38之次序標識)。該系列點1313之精確位置可儲存於(例如)諸如硬碟機或其他記憶體裝置之電腦可讀儲存媒體中。一旦已置放了該系列點1313，便可形成掃描跡線路徑1307之個別圓弧以在點之間按次序(例如，自點「1」至點「2」且自點「2」至點「3」)延伸，且形成掃描跡線路徑1307以為擺動雷射光束脈衝1301做好準備。
總體上，掃描跡線路徑1307之個別圓弧可共同形成環形路徑，該環形路徑自第一線807之第一側1305穿過中心線1311「擺動」至第一線807之第二側1308。在一實施例中，掃描跡線路徑1307(在進行至少第一完全旋轉之後)將在與中心線1311交叉之後與自身交叉至少 一次(若不多於一次)，之後才再次與中心線1311交叉。在特定實施例中，隨著掃描跡線路徑1307在點之間移動，掃描跡線路徑1307與中心線1311的相交可具有介於約50μm與約200μm之間(諸如約100μm)的交叉距離Dc。
然而，雖然掃描跡線路徑1307可在與中心線1311之相交之間維持相對恆定距離，但恆定距離並不意欲限制實施例。確切而言，交叉距離Dc可為沿著掃描跡線路徑1307可變的，使得掃描跡線路徑1307可沿著第一線807具有變化之相交距離。任何合適長度可用於沿著掃描跡線路徑1307之任何點處的交叉距離Dc。
一旦已判定出了掃描跡線路徑1313，該系列擺動雷射光束脈衝1301便可用以沿著掃描跡線路徑1307形成該系列擺動雷射光束脈衝曝光1309(在圖13中僅說明少量擺動雷射光束脈衝曝光)，其中該系列擺動雷射光束脈衝曝光中之個別擺動雷射光束脈衝曝光與點中之各別點(例如，點「1」、點「2」、點「3」等)對應，此係由於曝光遵循沿著標識#1、#2、#3等的標記軌跡。在一實施例中，擺動雷射光束脈衝曝光1309至少部分彼此重疊地形成，以便形成第一線807之輪廓1303。舉例而言，第二擺動雷射光束脈衝曝光13092(點「2」處)可自第一擺動雷射光束脈衝曝光13091(點「1」處)偏移介於約5μm與約100μm之間的偏移量，諸如約50μm。然而，可使用第二擺動雷射光束脈衝曝光13092與第一擺動雷射光束脈衝曝光13091之間的任何合適偏移。
該系列擺動雷射光束脈衝1301用以沿著掃描跡線路徑1307形成該系列擺動雷射光束脈衝曝光1309。隨著形成該系列擺動雷射光束脈衝曝光1309，輪廓1303將產生第一線807。藉由繼續掃描跡線路徑1307且沿著掃描跡線路徑1307形成擺動雷射光束脈衝曝光1309，可製得呈任何所要長度或形狀之第一線807。
另外，一旦形成了第一線807，便可組合該第一線與其他線以形 成任何所要字元。然而，藉由使用擺動雷射光束脈衝曝光1309形成第一線807，自第一線807內自聚合物層105移除之材料的總量減少。因此，可引起較少缺陷。
圖14說明使用第一線807形成之標記805，該第一線用擺動標記製程1300(參見圖13)形成。如所說明，使用擺動標記製程1300形成之輪廓1303可用以形成字元，諸如字母「T」、「S」、「M」及「C」。然而，藉由使用擺動雷射光束脈衝1301，字母並非為實心，而是確切而言使用擺動雷射光束脈衝曝光1309(在圖14中未個別地說明)描畫輪廓，且針對每一線(例如，第一線807)移除聚合物層105之較小部分。此減少有助於減輕或消除由雷射標記製程引起之缺陷。
另外，視需要，使用擺動標記製程1300形成之第一線807可單獨使用或與上文關於圖8A至圖12描述之其他製程組合。舉例而言，擺動標記製程1300可用以製得在如上文所描述之無交叉字元中利用的線，或可用以製得以減小之重疊計數相交的線。另外，使用擺動標記製程1300形成之線可形成於封裝材料401之第一區403上方而不在第一半導體裝置201及第二半導體裝置301上方延伸。本文中所描述之製程的所有合適組合全部意欲包括於實施例之範疇內。
圖15說明，一旦標記805已形成於聚合物層105內，結構便可接合至第二封裝以形成第一整合式扇出疊層封裝(InFO-POP)結構1600(參見圖16)。圖15說明將背側球襯墊1501接合至第一封裝1500。在一實施例中，背側球襯墊1501可用以保護暴露的通路111且包含諸如焊料膏之導電材料或氧焊料保護(OSP)，但可替代地利用任何合適材料。在一實施例中，可使用模板塗覆背側球襯墊1501(但可替代地利用任何合適塗覆方法)，且接著回焊背側球襯墊以便形成凸塊形狀。
第一封裝1500可包含第三基板1503、第三半導體裝置1505、第四半導體裝置1507(接合至第三半導體裝置1505)、第三接觸襯墊 1509、第二封裝材料1511及第四外部連接件1513。在一實施例中，第三基板1503可為(例如)封裝基板，其包含內部互連件(例如，穿過基板通路1515)以將第三半導體裝置1505及第四半導體裝置1507連接至背側球襯墊1501。
替代地，第三基板1503可為插入件，其用作中間基板以將第三半導體裝置1505及第四半導體裝置1507連接至背側球襯墊1501。在此實施例中，第三基板1503可為(例如)矽基板(摻雜或未摻雜)或絕緣體上矽(SOI)基板之主動層。然而，第三基板1503可替代地為玻璃基板、陶瓷基板、聚合物基板，或可提供合適保護及/或互連功能性之任何其他基板。此等及任何其他合適材料可替代地用於第三基板1503。
第三半導體裝置1505可為經設計以用於所欲目的之半導體裝置，諸如為邏輯晶粒、中央處理單元(CPU)晶粒、記憶體晶粒(例如，DRAM晶粒)、此等晶粒之組合或其類似者。在一實施例中，第三半導體裝置1505按特定功能性的需要在其中包含積體電路裝置，諸如電晶體、電容器、電感器、電阻器、第一金屬化層(未圖示)及其類似者。在一實施例中，第三半導體裝置1505經設計及製造以結合第一半導體裝置201或與該第一半導體裝置並行地起作用。
第四半導體裝置1507可類似於第三半導體裝置1505。舉例而言，第四半導體裝置1507可為經設計以用於所欲目的(例如，DRAM晶粒)且包含用於所要功能性之積體電路裝置的半導體裝置。在一實施例中，第四半導體裝置1507經設計以結合第一半導體裝置201及/或第三半導體裝置1505或與該第一半導體裝置及/或第三半導體裝置並行地起作用。
第四半導體裝置1507可接合至第三半導體裝置1505。在一實施例中，第四半導體裝置1507僅與第三半導體裝置1505實體地接合，諸 如藉由使用黏接劑實體地接合。在此實施例中，可使用(例如)導線接合件1517將第四半導體裝置1507及第三半導體裝置1505電連接至第三基板1503，但可替代地利用任何合適電接合件。
替代地，第四半導體裝置1507可實體且電地接合至第三半導體裝置1505。在此實施例中，第四半導體裝置1507可包含第四外部連接件(在圖15中未分離地說明)，其與第三半導體裝置1505上之第五外部連接件(在圖15中亦未分離地說明)連接，以便將第四半導體裝置1507與第三半導體裝置1505互連。
第三接觸襯墊1509可形成於第三基板1503上以形成第三半導體裝置1505與(例如)第四外部連接件1513之間的電連接。在一實施例中，第三接觸襯墊1509可形成於第三基板1503內之電佈線(諸如，穿過基板通路1515)上方且與其電接觸。第三接觸襯墊1509可包含鋁，但可替代地使用諸如銅之其他材料。可使用諸如濺鍍之沈積製程以形成材料層(未圖示)且可接著經由合適製程(諸如，光微影遮罩及蝕刻)移除該材料層之部分以形成第三接觸襯墊1509而形成第三接觸襯墊1509。然而，任何其他合適製程可用以形成第三接觸襯墊1509。
第二封裝材料1511可用以封裝及保護第三半導體裝置1505、第四半導體裝置1507及第三基板1503。在一實施例中，第二封裝材料1511可為模塑料，且可使用成型裝置(在圖15中未說明)加以放置。舉例而言，第三基板1503、第三半導體裝置1505及第四半導體裝置1507可置放於成型裝置之空腔內，且該空腔可經氣密密封。第二封裝材料1511可在空腔經氣密密封之前置放於空腔內，或可經由注入口注入至空腔中。在一實施例中，第二封裝材料1511可為模塑料樹脂，諸如聚醯亞胺、PPS、PEEK、PES、耐熱晶體樹脂、此等材料之組合或其類似者。
一旦第二封裝材料1511已置放於空腔中使得第二封裝材料1511封 裝第三基板1503、第三半導體裝置1505及第四半導體裝置1507周圍之區，第二封裝材料1511便可固化以便使第二封裝材料1511硬化以達成最佳保護。雖然實際之固化製程至少部分取決於為第二封裝材料1511選擇之特定材料，但在選擇模塑料作為第二封裝材料1511之實施例中，固化可經由諸如將第二封裝材料1511加熱至約100℃至約130℃之間持續約60秒至約3000秒的製程而發生。另外，引發劑及/或催化劑可包括於第二封裝材料1511內以較好地控制固化製程。
然而，如一般熟習此項技術者將認識到，上文所描述之固化製程僅為例示性製程，且並不意謂限制當前實施例。可替代地使用其他固化製程，諸如照射或甚至允許第二封裝材料1511在環境溫度下硬化。可使用任何合適固化製程，且所有此類製程全部意欲包括於本文中所論述之實施例的範疇內。
在一實施例中，第四外部連接件1513可經形成以提供第三基板1503與(例如)背側球襯墊1501之間的外部連接。第四外部連接件1513可為接觸凸塊，諸如微凸塊或受控崩潰晶片連接(C4)凸塊，且可包含諸如錫之材料或諸如銀或銅之其他合適材料。在第四外部連接件1513為錫焊料凸塊之實施例中，可藉由初始地經由諸如蒸鍍、電鍍、印刷、焊料轉移、球置放等之任何合適方法形成錫層而形成第四外部連接件1513。一旦錫層已形成於結構上，便可執行回焊以便將材料塑形成所要凸塊形狀。
一旦已形成第四外部連接件1513，便使第四外部連接件1513與背側球襯墊1501對準且與其實體接觸，且執行接合。舉例而言，在第四外部連接件1513為焊料凸塊之實施例中，接合製程可包含回焊製程，藉助該製程，使第四外部連接件1513之溫度升高至第四外部連接件1513將液化及流動的點，藉此一旦第四外部連接件1513重新凝固便將第一封裝1500接合至背側球襯墊1501。
圖15另外說明將第二封裝1519接合至背側球襯墊1501。在一實施例中，第二封裝1519可類似於第一封裝1500，且可利用類似製程接合至背側球襯墊1501。然而，第二封裝1519亦可不同於第一封裝1500。
圖16說明將第三外部連接器505自環狀結構601脫接及將結構單粒化以形成第一整合式扇出疊層封裝(InFO-POP)結構1600。在一實施例中，第三外部連接器505可藉由以下步驟自環狀結構601脫接：最初使用(例如)第二紫外線膠帶將第一封裝1500及第二封裝1519接合至第二環狀結構。一旦經接合，便可用紫外輻射照射紫外線膠帶603，且一旦紫外線膠帶603已失去其黏接性，第三外部連接器505便可與環狀結構601實體地分離。
一旦經脫接，便可執行結構之單粒化以形成第一InFO-POP結構1600。在一實施例中，單粒化可藉由以下步驟執行：使用鋸刀(未圖示)割穿通路111之間的封裝材料401及聚合物層105，藉此使一個區段與另一區段分離以形成具有第一半導體裝置201之第一InFO-POP結構1600。然而，如一般熟習此項技術者將認識到，利用鋸刀以使第一InFO-POP結構1600單粒化僅為一個說明性實施例，且不意欲為限制性的。可替代地利用用於將第一InFO-POP結構1600單粒化之替代方法，諸如利用一或多次蝕刻以分離第一InFO-POP結構1600。此等方法及任何其他合適方法可替代地用以將第一InFO-POP結構1600單粒化。
根據一實施例，本發明提供一種半導體裝置，其包含具有封裝材料之半導體裝置，及延伸穿過封裝材料並與半導體裝置側向地分離開之通路。一保護層係在該封裝材料及該通路上方。一標記係在保護層內，該標記包含一無交叉字元。
根據另一實施例，提供一種半導體裝置，其包含半導體晶粒及 與半導體晶粒側向地分離開之導電通路。封裝材料位於半導體晶粒與導電通路之間，且保護材料係在封裝材料上方。一標記字元係在該保護材料內，其中該標記字元具有小於2之重疊計數。
根據又一實施例，本發明提供一種半導體裝置，其包含與導電通路側向地分離開之半導體晶粒及封裝材料，該封裝材料封裝半導體晶粒及導電通路兩者。一材料層係在該半導體晶粒、該封裝材料及該導電通路上方。一字元被標記至該材料層中，其中該字元包含複數個雷射脈衝曝光區，該等雷射曝光區中之每一者具有小於約100μm之一直徑，且其每一者沿著一環形跡線路徑對準，該環形跡線路徑描畫該字元之輪廓。
前文概述若干實施例之特徵，使得熟習此項技術者可更好地理解本揭露之態樣。熟習此項技術者應理解，其可易於使用本揭露作為設計或修改用於實現本文中所介紹之實施例的相同目的及/或達成相同優點的其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不脫離本揭露之精神及範疇，且他們可在不脫離本揭露之精神及範疇的情況下在本文中進行各種改變、替代及更改。
105‧‧‧聚合物層
111‧‧‧通路
201‧‧‧第一半導體裝置
501‧‧‧重佈層
805‧‧‧標記
1500‧‧‧第一封裝
1501‧‧‧背側球襯墊
1503‧‧‧第三基板
1505‧‧‧第三半導體裝置
1507‧‧‧第四半導體裝置
1509‧‧‧第三接觸襯墊
1511‧‧‧第二封裝材料
1513‧‧‧第四外部連接件
1515‧‧‧基板通路
1517‧‧‧導線接合件
1600‧‧‧第一整合式扇出疊層封裝(InFO-POP)結構

Claims (10)

  1. 一種半導體裝置，其包含：具有一封裝材料之一半導體裝置；一通路，其延伸穿過該封裝材料且與該半導體裝置側向地分離開；該封裝材料及該通路上方之一保護層；該保護層內之一標記，該標記包含一無交叉字元。
  2. 如請求項1之半導體裝置，其中該標記包含複數個重疊雷射脈衝曝光區。
  3. 如請求項1之半導體裝置，其中該複數個雷射脈衝曝光區中之一第一曝光區具有小於400%之一重疊百分數，其中該複數個雷射曝光區中之該第一曝光區具有在一第一側上與該複數個雷射脈衝曝光區中之該第一曝光區重疊之第一多個重疊雷射脈衝曝光區，及在一第二側上與該複數個雷射脈衝曝光區中之該第一曝光區重疊之第二多個重疊雷射脈衝曝光區，該第二側不同於該第一側。
  4. 如請求項1之半導體裝置，其中該標記係直接在介於該半導體裝置與該通路之間的該封裝材料之一部分上方。
  5. 如請求項4之半導體裝置，其中該標記並不在該半導體裝置或該通路上方延伸。
  6. 如請求項1之半導體裝置，其中該標記包含一文數字字元。
  7. 如請求項6之半導體裝置，其中該標記包含字母「Q」。
  8. 一種半導體裝置，其包含：一半導體晶粒；與該半導體晶粒側向地分離開之一導電通路； 位於該半導體晶粒與該導電通路之間的一封裝材料；該封裝材料上方之一保護材料；及該保護材料內之一標記字元，其中該標記字元具有小於2之一重疊計數。
  9. 如請求項8之半導體裝置，其中該標記字元具有小於1之一重疊計數。
  10. 一種半導體裝置，其包含：與一導電通路側向地分離開之一半導體晶粒；封裝該半導體晶粒及該導電通路兩者之一封裝材料；該半導體晶粒、該封裝材料及該導電通路上方之一材料層；標記至該材料層中之一字元，其中該字元包含複數個雷射脈衝曝光區，該等雷射脈衝曝光區中之每一者具有小於約100μm之一直徑，且其每一者沿著一圓形跡線路徑對準，該圓形跡線路徑描畫該字元之輪廓。
TW105121362A 2015-09-18 2016-07-06 半導體裝置及製造方法 TWI620285B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/857,939 2015-09-18
US14/857,939 US9728508B2 (en) 2015-09-18 2015-09-18 Semiconductor device and method of manufacture

Publications (2)

Publication Number Publication Date
TW201721814A true TW201721814A (zh) 2017-06-16
TWI620285B TWI620285B (zh) 2018-04-01

Family

ID=58224465

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105121362A TWI620285B (zh) 2015-09-18 2016-07-06 半導體裝置及製造方法

Country Status (5)

Country Link
US (6) US9728508B2 (zh)
KR (1) KR101831036B1 (zh)
CN (1) CN106549005B (zh)
DE (1) DE102015116231B4 (zh)
TW (1) TWI620285B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9728508B2 (en) * 2015-09-18 2017-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
JP2018006391A (ja) * 2016-06-28 2018-01-11 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6980421B2 (ja) * 2017-06-16 2021-12-15 株式会社ディスコ ウエーハの加工方法
US10269589B2 (en) 2017-06-30 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a release film as isolation film in package
DE102017121289B4 (de) * 2017-06-30 2019-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren und Package mit einer Ablöseschicht als Trennschicht
US10535644B1 (en) * 2018-06-29 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Manufacturing method of package on package structure
KR102543185B1 (ko) 2018-10-08 2023-06-14 삼성전자주식회사 반도체 패키지
KR20220027333A (ko) * 2020-08-26 2022-03-08 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
KR20230024170A (ko) 2021-08-11 2023-02-20 에스케이하이닉스 주식회사 반도체 패키지
CN114487788A (zh) * 2022-04-02 2022-05-13 中国电子产品可靠性与环境试验研究所（（工业和信息化部电子第五研究所）（中国赛宝实验室）） 封装器件的失效定位方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02133185A (ja) 1988-11-10 1990-05-22 Mitsubishi Electric Corp 半導体装置のレーザマーキング方法
JP3365363B2 (ja) 1999-08-27 2003-01-08 日本電気株式会社 レーザマーキング装置及びその加工方法
SG106050A1 (en) 2000-03-13 2004-09-30 Megic Corp Method of manufacture and identification of semiconductor chip marked for identification with internal marking indicia and protection thereof by non-black layer and device produced thereby
DE10244205A1 (de) * 2002-09-23 2004-03-25 Robert Bosch Gmbh Verfahren und Einrichtung zur Verhinderung der Kollision von Fahrzeugen
JP2005203695A (ja) * 2004-01-19 2005-07-28 Casio Micronics Co Ltd 半導体装置およびその製造方法
US7358980B2 (en) * 2005-01-24 2008-04-15 Hewlett-Packard Development Company, L.P. Imaging device and methods
TWI296820B (en) * 2005-07-29 2008-05-11 Chipmos Technologies Inc Laser mark on an ic component
US7749882B2 (en) 2006-08-23 2010-07-06 Micron Technology, Inc. Packaged microelectronic devices and methods for manufacturing packaged microelectronic devices
JP5228471B2 (ja) * 2006-12-26 2013-07-03 株式会社リコー 画像処理方法及び画像処理装置
US8143731B2 (en) * 2009-07-14 2012-03-27 Nanya Technology Corp. Integrated alignment and overlay mark
US8722507B2 (en) * 2011-01-06 2014-05-13 Hitachi Metals, Ltd. Method for forming identification marks on silicon carbide single crystal substrate, and silicon carbide single crystal substrate
WO2014066251A1 (en) 2012-10-22 2014-05-01 Electro Scientific Industries, Inc. Method and apparatus for marking an article
US9953907B2 (en) 2013-01-29 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. PoP device
US9337073B2 (en) * 2013-03-12 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. 3D shielding case and methods for forming the same
US9461025B2 (en) * 2013-03-12 2016-10-04 Taiwan Semiconductor Manfacturing Company, Ltd. Electric magnetic shielding structure in packages
US9099481B2 (en) * 2013-03-15 2015-08-04 Semiconductor Components Industries, Llc Methods of laser marking semiconductor substrates
US9406588B2 (en) * 2013-11-11 2016-08-02 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package and manufacturing method thereof
US9343434B2 (en) * 2014-02-27 2016-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Laser marking in packages
JP2015176907A (ja) * 2014-03-13 2015-10-05 ルネサスエレクトロニクス株式会社 半導体装置
US9929126B2 (en) * 2014-04-03 2018-03-27 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with metal line crack prevention design
US9666522B2 (en) * 2014-05-29 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Alignment mark design for packages
US9613912B2 (en) * 2014-12-16 2017-04-04 Deca Technologies Inc. Method of marking a semiconductor package
DE102015101838A1 (de) * 2015-02-09 2016-08-11 Jenlab Gmbh Verfahren und Vorrichtung zur Reprogrammierung von lebenden Zellen
KR20170019023A (ko) * 2015-08-10 2017-02-21 에스케이하이닉스 주식회사 전자기 간섭 차폐부를 갖는 반도체 패키지 및 제조 방법
US9728508B2 (en) * 2015-09-18 2017-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture

Also Published As

Publication number Publication date
US11393770B2 (en) 2022-07-19
CN106549005A (zh) 2017-03-29
DE102015116231B4 (de) 2019-08-14
US20170338185A1 (en) 2017-11-23
US20210043581A1 (en) 2021-02-11
KR20170034286A (ko) 2017-03-28
CN106549005B (zh) 2020-07-10
US20170084543A1 (en) 2017-03-23
US9728508B2 (en) 2017-08-08
US20190348370A1 (en) 2019-11-14
US10818607B2 (en) 2020-10-27
US11854998B2 (en) 2023-12-26
US20220328421A1 (en) 2022-10-13
US20240096816A1 (en) 2024-03-21
KR101831036B1 (ko) 2018-02-21
TWI620285B (zh) 2018-04-01
DE102015116231A1 (de) 2017-03-23
US10361161B2 (en) 2019-07-23

Similar Documents

Publication Publication Date Title
US11393783B2 (en) Dummy structure of stacked and bonded semiconductor device
CN110137151B (zh) 半导体器件和制造方法
US11854998B2 (en) Semiconductor device and method of manufacture
US10833030B2 (en) Semiconductor device and method of manufacture
US9859258B2 (en) Semiconductor device and method of manufacture
TWI585920B (zh) 半導體裝置及製造方法
TWI603452B (zh) 半導體裝置及其製造方法
US10163807B2 (en) Alignment pattern for package singulation
US20210098397A1 (en) Semiconductor Device and Method
TW201545305A (zh) 用於封裝的對準標記設計
US11164814B2 (en) Package structure and method of manufacturing the same
US11749594B2 (en) Semiconductor structure and manufacturing method thereof
TW201924015A (zh) 半導體元件及其製造方法
US11205615B2 (en) Semiconductor device and method of manufacture