JP2018006391A - 半導体装置およびその製造方法 - Google Patents

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protective film
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矢島　明
Akira Yajima
明 矢島
山田　義明
Yoshiaki Yamada
義明 山田
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
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Abstract

【課題】半導体装置の信頼性を向上する。
【解決手段】半導体装置は、半導体基板１と、半導体基板１上に形成され、上面および下面を有する導体層ＲＭと、導体層ＲＭの上面に形成され、上面、下面および側壁を有する導体柱ＣＰと、導体層ＲＭの上面を覆い、導体柱ＣＰの上面および側壁を露出する開口１６ａを有する保護膜１６と、導体柱ＣＰの側壁を覆う保護膜ＳＷと、を有する。そして、平面視にて、保護膜１６の開口１６ａは、導体柱ＣＰの上面よりも広く、導体柱ＣＰの上面の全域を露出している。
【選択図】図１６

Description

本発明は、半導体装置およびその製造方法に関し、例えば、再配線（再配置配線）を有する半導体チップを含む半導体装置およびその製造方法に適用して有効な技術に関する。
米国特許第８４４１１２４号明細書（特許文献１）には、ＵＢＭ層の上に形成されたＣｕピラーの酸化防止およびＵＢＭ層のアンダーカット防止のために、Ｃｕピラーの側壁上に保護膜を形成するとともに、ＵＢＭ層の幅をＣｕピラーの幅よりも大きくすることが開示されている。
米国特許第８４４１１２４号明細書
本願発明者が検討している半導体チップのバンプ電極は、以下のように形成される。
半導体基板上の配線層で形成されたパッド電極上に、シード膜を形成した後、シード膜上にバンプ電極を形成する領域を開口するレジスト膜を形成して、めっき法により、Ｃｕメッキ膜からなる円柱形状のポスト電極（導体柱、Ｃｕピラー）を形成し、レジスト膜を除去した後に、ポスト電極の外側に延びたシード膜をエッチング除去する。次に、ポスト電極上に球状の半田ボールを供給し、バンプ電極形成用リフローを施すことで、半田ボールを溶融し、ポスト電極の上面に半田ボール電極を形成して、半導体チップのバンプ電極が完成する。
さらに、配線基板の端子上にプレ半田（迎え半田）を設けた後、半導体チップを配線基板上に搭載する。プレ半田を介して、バンプ電極が、配線基板の端子上に配置された状態で、実装用のリフロー（熱処理）を施すことにより、バンプ電極が端子に接合して、バンプ電極を有する半導体チップを含む半導体装置が完成する。
本願発明者は、上記の半導体装置の検討段階において、以下の課題を認識するに至った。
シリコン等からなる半導体チップは、ガラスエポキシ樹脂で形成された配線基板上に搭載されているが、半導体装置の設置環境または半導体チップの動作時の発熱により、両者間を接続しているバンプ電極に応力が加わり、後述する半導体チップの表面保護膜又は層間絶縁膜等にクラックが発生している。特に、層間絶縁膜として低誘電率のＬｏｗ−ｋ材を用いた場合には、その脆弱性の為にクラック発生の確率が高い。
本発明者の検討によれば、実装用のリフローを施すと、半田ボールまたはプレ半田またはその両者を構成する半田（特に、錫（Ｓｎ））が、ポスト電極の側壁に流れ出し、半導体チップのパッド電極に達することが判明した。錫（Ｓｎ）は、銅（Ｃｕ）よりも硬度が高く、ポスト電極の側壁に流れ出した半田は、部分的に側壁に存在する為、パッド電極に対して局所的に応力が集中する現象が発生し、半導体チップの表面保護膜又は層間絶縁膜等にクラックが発生し、耐湿性が低下する、または、配線が断線するなどの問題が発生することが分かった。
つまり、バンプ電極を有する半導体装置において、信頼性の向上または性能の向上が求められている。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態における半導体装置は、半導体基板と、半導体基板上に形成され、第１上面および第１下面を有する導体層と、導体層の第１上面に形成され、第２上面、第２下面および側壁を有する導体柱と、導体層の第１上面を覆い、導体柱の第２上面および側壁を露出する開口を有する絶縁膜と、導体柱の側壁を覆う保護膜と、を有する。そして、平面視にて、絶縁膜の開口は、導体柱の第２上面よりも広く、第２上面の全域を露出している。
一実施の形態によれば、半導体装置の信頼性を向上することができる。
実施の形態における半導体装置の上面図である。 実施の形態における半導体装置の側面図である。 実施の形態における半導体装置の下面図である。 実施の形態における半導体装置の部分断面図である。 本実施の形態の半導体チップの平面図である。 図５のＡ部の拡大平面図である。 本実施の形態の半導体装置の製造工程の一部を示すプロセスフロー図である。 本実施の形態の半導体装置の製造工程中の要部断面図である。 図８に続く、半導体装置の製造工程中の要部断面図である。 図９に続く、半導体装置の製造工程中の要部断面図である。 図１０に続く、半導体装置の製造工程中の要部断面図である。 図１１に続く、半導体装置の製造工程中の要部断面図である。 図１２に続く、半導体装置の製造工程中の要部断面図である。 本実施の形態の半導体装置の製造工程中の一工程の詳細を示すプロセスフロー図である。 図１３に続く、半導体装置の製造工程中の要部断面図である。 図１５に続く、半導体装置の製造工程中の要部断面図である。 図１６に続く、半導体装置の製造工程中の要部断面図である。 図１７に続く、半導体装置の製造工程中の要部断面図である。 図１８に続く、半導体装置の製造工程中の要部断面図である。 変形例１の半導体装置の製造工程の一部を示すプロセスフロー図である。 変形例１の半導体装置の製造工程中の要部断面図である。 変形例２の半導体装置の製造工程の一部を示すプロセスフロー図である。 変形例２の半導体装置の製造工程中の要部断面図である。 変形例２の半導体装置の製造工程中の要部断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
（実施の形態）
＜半導体装置の構造＞
図１は、本実施の形態における半導体装置の上面図である。図２は、本実施の形態における半導体装置の側面図である。図３は、本実施の形態における半導体装置の下面図である。図４は、本実施の形態における半導体装置の部分断面図である。図５は、本実施の形態の半導体チップの平面図である。図６は、図５のＡ部の拡大平面図である。図１６は、図６のＡ−Ａ線に沿う断面図である。
図１に示すように、本実施の形態における半導体装置ＳＡは、矩形（例えば、正方形）の配線基板ＷＢを有し、この配線基板ＷＢの中央部に封止材（アンダーフィル）ＵＦを介して、矩形（例えば、長方形）の半導体チップＣＨＰが搭載されている。図１に示すように、半導体チップＣＨＰのサイズは、配線基板ＷＢのサイズよりも小さくなっている。
次に、図２に示すように、本実施の形態における半導体装置ＳＡは、配線基板ＷＢを有し、この配線基板ＷＢの裏面（下面）に複数の基板用半田ボールＳＢが形成されている。一方、配線基板ＷＢの表面（主面、上面）には、半導体チップＣＨＰが搭載されており、この半導体チップＣＨＰには、複数のバンプ電極ＢＥ２が形成されている。このバンプ電極ＢＥ２の高さは、例えば、４０μｍ〜２００μｍ程度である。そして、これらのバンプ電極ＢＥ２によって、半導体チップＣＨＰと配線基板ＷＢが電気的に接続される。なお、図２に示すように、バンプ電極ＢＥ２が存在することによって生じる半導体チップＣＨＰと配線基板ＷＢとの間の隙間には、封止材ＵＦが充填されている。封止材ＵＦは、半導体チップＣＨＰの主面、配線基板ＷＢの表面、および、バンプ電極ＢＥ２の側面（表面）に接触している。
続いて、図３に示すように、配線基板ＷＢの裏面には、複数の基板用半田ボールＳＢがアレイ状に配置されている。図３では、例えば、配線基板ＷＢの外周部（外縁部）に沿って、４列で基板用半田ボールＳＢが配置されている例が示されている。これらの基板用半田ボールＳＢは、半導体装置ＳＡを外部機器と接続するための外部接続端子として機能する。すなわち、基板用半田ボールＳＢは、半導体装置ＳＡを、例えば、マザーボードに代表される回路基板に搭載する際に使用される。基板用半田ボールＳＢは、配線基板ＷＢの裏面の前面にわたって、マトリックス状に配置することも出来る。
図４は、本実施の形態における半導体装置ＳＡの部分断面図である。配線基板ＷＢは、多層配線構造をしているが、図４では、コア層ＣＬと、コア層ＣＬの表面側の配線ＷＬ１と裏面側の配線ＷＬ２を、それぞれ一層のみ示している。コア層ＣＬの表面側に形成された配線ＷＬ１は、その上面および側面をソルダレジスト膜ＳＲ１で被覆されている。配線ＷＬ１の一部に形成された端子ＴＡは、ソルダレジスト膜ＳＲ１に設けられた開口部で、ソルダレジスト膜ＳＲ１から露出しており、その開口部で、バンプ電極ＢＥ２が端子ＴＡに接続されている。コア層ＣＬの裏面側に形成された配線ＷＬ２は、その上面および側面をソルダレジスト膜ＳＲ２で被覆されている。配線ＷＬ２の一部に形成されたランドＬＮＤは、ソルダレジスト膜ＳＲ２に設けられた開口部で、ソルダレジスト膜ＳＲ２から露出しており、その開口部で、基板用半田ボールＳＢがランドＬＮＤに接続されている。表面の配線ＷＬ１は、コア層ＣＬを貫通するヴィア内に設けられた配線ＷＬ３によって、裏面の配線ＷＬ２と接続されている。ソルダレジスト膜ＳＲ１およびＳＲ２は、絶縁性の樹脂からなる絶縁膜であり、コア層ＣＬは、例えば、ガラスエポキシ樹脂などを絶縁層とする樹脂基板からなる。
配線基板ＷＢ上には、半導体チップＣＨＰが搭載されており、半導体チップＣＨＰの主面に形成された導体層（再配線、再配置配線）ＲＭに接続しているバンプ電極ＢＥ２は、ソルダレジスト膜ＳＲ１から露出した端子ＴＡと接続されている。そして、半導体チップＣＨＰと配線基板ＷＢとの隙間には封止材ＵＦが充填されている。つまり、半導体チップＣＨＰの主面が配線基板ＷＢの表面と対向するように、半導体チップＣＨＰは、バンプ電極ＢＥ２を介して、配線基板ＷＢの表面上に搭載されている。そして、半導体チップＣＨＰの主面と配線基板ＷＢの表面との間は、封止材ＵＦで完全に埋められており、複数のバンプ電極ＢＥ２間も封止材ＵＦで完全に埋められている。つまり、バンプ電極ＢＥ２の側壁（側面、表面）は、全周囲において、封止材ＵＦに接触している。封止材ＵＦは、たとえば、バンプ電極ＢＥ２と端子ＴＡの接合部にかかる応力を緩和するために設けられており、たとえば、エポキシ樹脂などの絶縁性樹脂膜からなる。バンプ電極ＢＥ２は、半導体チップＣＨＰが配線基板ＷＢに接続された状態におけるバンプ電極を表している。一方、図５および図６で示すように、半導体チップＣＨＰを配線基板ＷＢに接続する前に、半導体チップＣＨＰの主面に形成されたバンプ電極は、バンプ電極ＢＥ１としている。バンプ電極ＢＥ１とＢＥ２は、平面視にて、対応した位置にある。
図５に示す半導体チップＣＨＰの主面には、その周縁部に１列にパッド電極ＰＡが配置されている。長方形からなる主面の２つの長辺および２つの短辺の夫々に沿って、パッド電極ＰＡが１列に配置されており、環状のパッド電極ＰＡの列が構成されている。そして、環状のパッド電極ＰＡの列の内側には、複数のバンプ電極ＢＥ１がＸ方向およびＹ方向に行列状に配置され、全体でバンプ電極ＢＥ１の群を構成している。その各々が円形を有する複数のバンプ電極ＢＥ１は、Ｘ方向またはＹ方向において、それぞれ等しいピッチで配置されている。図５の丸印は、すべてバンプ電極ＢＥ１である。パッド電極ＰＡは、各辺に沿って２列に、または、２列の千鳥配置に、配置することも出来る。半導体チップＣＨＰは、正方形としても良い。
各々のパッド電極ＰＡとバンプ電極ＢＥ１とは、図示しない導体層ＲＭで接続されており、導体層ＲＭは、半導体チップＣＨＰの周縁部から中央部に向かって延在している。つまり、導体層ＲＭを用いて、半導体チップＣＨＰの周縁部に配置されたパッド電極ＰＡを、半導体チップＣＨＰの中央部にエリア配置されたバンプ電極ＢＥ１に再配置している。隣接するバンプ電極ＢＥ１のピッチは、隣接するパッド電極ＰＡのピッチよりも大となっている。ここで、隣接するバンプ電極ＢＥ１のピッチおよび隣接するパッド電極ＰＡのピッチとは、それぞれ最小のものを対象としている。半導体チップＣＨＰの外部接続端子として機能するバンプ電極ＢＥ１のピッチを、パッド電極ＰＡのピッチよりも拡げることにより、前述の配線基板ＷＢとの接続を容易にしている。
図６は、図５のＡ部のパッド電極ＰＡとバンプ電極ＢＥ１を示している。図６に示すように、パッド電極ＰＡは、導体層ＲＭを介してバンプ電極ＢＥ１に接続されている。バンプ電極ＢＥ１は、導体柱ＣＰおよび半田ボール電極ＳＢＣを有している。
導体層ＲＭは、パッド電極との接続部である第１領域Ｐ１、バンプ電極との接続部である第３領域Ｐ３、および、第１領域Ｐ１および第３領域Ｐ３を連結する第２領域Ｐ２で構成されている。
導体層ＲＭの一端である第１領域Ｐ１では、導体層ＲＭは、正方形の開口１０ａおよび１１ａを介してパッド電極ＰＡに接続されている。後述するが、断面視にて、パッド電極ＰＡと導体層ＰＭとの間には、表面保護膜１０および保護膜１１が介在しており、開口１０ａは表面保護膜１０に形成され、開口１１ａは保護膜１１に形成されている。第１領域Ｐ１において、導体層ＲＭの一端は、正方形となっており、その一辺は、開口１０ａおよび１１ａの一辺よりも大きい。また、導体層ＲＭの一端ならびに開口１０ａおよび１１ａは、円形としても良いが、導体層ＲＭの一端の直径は、開口１０ａおよび１１ａの直径よりも大きいことが肝要である。
導体層ＲＭの他端である第３領域Ｐ３では、導体層ＲＭには、保護膜１６の開口１６ａ内にバンプ電極ＢＥ１が接続されている。後述するが、断面視にて、導体層ＲＭは、保護膜１６で覆われているが、その一部は、開口１６ａを介して保護膜１６から露出している。そして、開口１６ａ内において、導体層ＲＭ上に導体柱ＣＰが配置されている。
図６に示すように、第３領域Ｐ３では、導体層は、直径（φ３）の円形となっており、保護膜１６の開口１６ａは、直径（φ２）の円形、導体柱ＣＰは、直径（φ１）の円形となっている。そして、直径（φ３）＞直径（φ２）＞直径（φ１）の関係にすることが肝要である。導体柱ＣＰの側壁上には全周にわたって膜厚（ｔ）の保護膜ＳＷが形成されており、後述するが、保護膜ＳＷは、導体柱ＣＰの高さ方向でも全域にわたって、導体柱ＣＰの側壁上に形成されている。導体柱ＣＰの側壁上に保護膜ＳＷを形成するためには、直径（φ２）＞直径（φ１）とすることが肝要であり、さらには、直径（φ２）＞直径（φ１）＋ｔの関係にすることが肝要である。つまり、図６に示すように、平面視にて、導体柱ＣＰおよび保護膜ＳＷの全域は、開口１６ａの内部に位置しており、保護膜１６から完全に露出している。
また、第３領域Ｐ３において、導体層ＲＭの外周は、全周にわたって保護膜１６で覆われていることが望ましく、直径（φ３）＞直径（φ２）の関係とすることが肝要である。そして、直径（φ３）＞直径（φ２）の関係を維持するためには、保護膜１６の加工マージン等を加味して、導体層ＲＭの直径（φ３）を、導体柱ＣＰの直径（φ１）より１０μｍ以上大きくすることが望ましい。
以上から、例えば、φ１＝７０μｍ、φ２＝７６μｍ、φ３＝８０μｍとすることができる。
また、導体柱ＣＰ上に配置された球形の半田ボール電極ＳＢＣの直径は、導体柱ＣＰの直径（φ１）よりも大きく、開口１６ａの直径（φ２）よりも小としているが、開口１６ａの直径（φ２）または導体層ＲＭの直径（φ１）よりも大きくしても良い。
第１領域Ｐ１および第３領域Ｐ３を連結する第２領域Ｐ２では、導体層ＲＭの幅（図６のＹ方向）は、第１領域Ｐ１および第３領域Ｐ３の導体層ＲＭの幅（図６のＹ方向）よりも狭い。第２領域Ｐ２と第３領域Ｐ３の境界で、第２領域Ｐ２から第３領域Ｐ３に向けて、徐々にまたは階段状に、導体層ＲＭの幅（図６のＹ方向）を増加させても良い。
前述のように、導体層ＲＭは、保護膜１６で覆われているが、図６では、導体層ＲＭを実線で示している。
次に、図１６を用いて、本実施の形態の半導体装置の断面構造を説明する。図１６は、図６のＡ−Ａ線に沿う断面図を示している。
図１６に示すように、半導体基板１上にパッド電極ＰＡが形成されており、半導体基板１およびパッド電極ＰＡ上には表面保護膜１０および保護膜１１が形成されている。表面保護膜１０および保護膜１１は、パッド電極ＰＡの一部を露出する開口１０ａおよび１１ａを有している。開口１１ａは、開口１０ａよりも大径であり、開口１０ａの全域を開口している。
パッド電極ＰＡは、例えば、アルミニウム膜、アルミニウム合金膜（ＡｌＳｉ膜、ＡｌＣｕ膜またはＡｌＳｉＣｕ膜等）または銅膜からなる導体膜で構成されている。パッド電極ＰＡをアルミニウム膜またはアルミニウム合金膜で形成する場合、アルミニウム膜またはアルミニウム合金膜の上下に金属バリア膜を設けても良い。例えば、パッド電極ＰＡは、下層から、Ｔｉ膜／ＴｉＮ膜／ＡｌＣｕ膜／ＴｉＮ膜の積層構造とすることができる。また、パッド電極ＰＡを銅膜で形成する場合、銅膜の下に金属バリア膜、銅膜の上に酸化防止用の金属バリア膜を設けても良い。例えば、パッド電極ＰＡは、下層からＴａＮ膜／Ｃｕ膜／Ｎｉ膜の積層構造とすることができる。
表面保護膜１０は、無機絶縁膜からなり、たとえば、酸化シリコン膜、窒化シリコン膜、または、両者の積層膜等で構成されている。因みに、積層膜の場合、下層から酸化シリコン膜、窒化シリコン膜の順に積層されている。表面保護膜１０の膜厚は、例えば、１μｍ以下とするのが好適である。
保護膜１１は、有機絶縁膜からなり、例えば、膜厚が３〜５μｍ程度のポリイミド膜で構成されている。保護膜１１は、バンプ電極ＢＥ１および導体層ＲＭに加わった応力が表面保護膜１０、半導体チップＣＨＰ等に伝播するのを防止する応力緩和機能を備えている。
図１６に示すように、表面保護膜１０および保護膜１１上には、導体層ＲＭが形成されており、導体層ＲＭは、表面保護膜１０および保護膜１１の開口１０ａおよび１１ａを介してパッド電極ＰＡに接触し、接続されている。つまり、表面保護膜１０および保護膜１１の開口１０ａおよび１１ａ内で、導体層ＲＭの下面が、パッド電極ＰＡの上面と接触している。導体層ＲＭは、シード層１２、メッキ膜１４および１５の積層膜で構成されており、メッキ膜１４および１５は、平面視で等しい形状を有する。シード層１２も、平面視でメッキ膜１４および１５とほぼ等しい形状を有するが、後述するように、シード層１２の端部は、メッキ膜１４の端部からわずかに内側（パッド電極ＰＡ側）に後退した形状を有する。つまり、シード層１２には、メッキ膜１４に対してアンダーカットが入っている。図示していないが、シード層１２は、パッド電極ＰＡと導体層ＲＭの反応を防止するバリア層と電解メッキの際のメッキシード層との積層構造となっている。バリア層は、例えば、下から順に、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜およびチタン（Ｔｉ）膜の積層膜で構成され、それらの膜厚は、順に、１０ｎｍ、５０ｎｍおよび１０ｎｍとする。メッキシード層は、バリア層上に形成されており、銅膜からなり、その膜厚は１００〜５００ｎｍとする。メッキ膜１４は、銅膜からなり、その膜厚は５〜２０μｍ程度、メッキ膜１５は、ニッケル膜からなり、その膜厚は、２〜３μｍとする。また、シード層１２を構成するバリア層として、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、チタンタングステン（ＴｉＷ）膜、クロム（Ｃｒ）膜、タンタル（Ｔａ）膜、タングステン（Ｗ）膜、窒化タングステン（ＷＮ）膜、高融点金属膜、貴金属膜（Ｐｄ、Ｒｕ、Ｐｔ、Ｎｉなど）を用いても良い。
導体層ＲＭは、非常に低抵抗の配線であり、パッド電極ＰＡの膜厚よりも厚い（大きい）膜厚を有している。そして、導体層ＲＭの膜厚は、パッド電極ＰＡの膜厚の５〜１０倍またはそれ以上であることが好適である。
また、図１６に示すように、導体層ＲＭは、その上面（主面）および側壁（側面）を保護膜１６で覆われている。保護膜１６には、導体層ＲＭの上面の一部を露出する開口１６ａが形成されている。保護膜１６は、導体層ＲＭの上面および側壁を覆っており、導体層ＲＭの肩部などが露出しないことが重要であり、有機絶縁膜、例えば、ポリイミド膜で構成され、その膜厚は５〜８μｍとする。開口１６ａの直径（φ２）は、保護膜１６から露出した導体層ＲＭの上面の長さである。
保護膜１６に設けられた開口１６ａ内において、導体層ＲＭには導体柱ＣＰが接続されており、導体柱ＣＰの下面の全域は、導体層ＲＭの上面（ニッケルメッキ膜１５）に接触している。つまり、開口１６ａは、導体柱ＣＰの上面および側壁（側面）を、完全に露出している。開口１６ａ内において、導体柱ＣＰの周囲には、導体柱ＣＰの全周にわたって、保護膜１６から露出した導体層ＲＭの上面が存在する。導体柱ＣＰは、銅メッキ膜で構成されており、その膜厚は、２０μｍ程度である。
図１６および図６に示すように、導体柱ＣＰの側壁上には保護膜ＳＷが形成されており、保護膜ＳＷは、導体柱ＣＰの側壁を完全に覆っている。つまり、平面視にて円形の導体柱ＣＰの高さ方向および円周方向において、側壁の全域を覆っている。保護膜ＳＷは、銅（Ｃｕ）を含有する有機膜であり、その膜厚は、１００ｎｍ程度である。また、保護膜ＳＷは、銅（Ｃｕ）、炭素（Ｃ）、窒素（Ｎ）、水素（Ｈ）および酸素（Ｏ）を含んでいる。保護膜ＳＷは、イミドとＣｕ２Ｏの混合層である。保護膜ＳＷは、例えば、半田ボール電極ＳＢＣまたは後述するプレ半田１９に含まれる半田（例えば、Ｓｎ）が導体柱ＣＰの側壁に付着するのを防止する機能を有する。
図１６に示すように、導体柱ＣＰの上面には、バリア層ＢＦを介して半田ボール電極ＳＢＣが形成されている。半田ボール電極ＳＢＣは、たとえば、３元系の錫（Ｓｎ）−銀（Ａｇ）−銅（Ｃｕ）からなる鉛フリー半田材である。具体的には、Ｓｎ−１．０Ａｇ−０．５Ｃｕの組成比を有する半田材を用いることができる。また、半田材には、適宜、組成比の変更や、ビスマス（Ｂｉ）又はその他の添加剤を含有させても良い。
また、バリア層ＢＦは、金（Ａｕ）、銀（Ａｇ）、パラジウム（Ｐｄ）等の貴金属で構成する。つまり、導体柱ＣＰの上面は、貴金属からなるバリア層ＢＦで覆われている。導体柱ＣＰの上面を貴金属からなるバリア層ＢＦで覆っておくことで、導体柱ＣＰの側壁に保護膜ＳＷを形成する際に、導体柱ＣＰの上面に保護膜ＳＷが形成されるのを防止することができる。バリア層ＢＦとして、貴金属に代えて、例えば、Ｐｄ合金、Ａｕ合金、Ａｇ合金等の貴金属合金を用いることができる。また、半田ボール電極ＳＢＣまたは後述するプレ半田１９に含まれる半田（例えば、Ｓｎ）が導体柱ＣＰに拡散するのを防止する為に、バリア層ＢＦを、拡散防止膜と、貴金属または貴金属合金膜との積層構造とするのが好適である。拡散防止膜は、貴金属または貴金属合金膜と導体柱ＣＰの間に介在させるのが好適である。拡散防止膜としては、ニッケル（Ｎｉ）、ニッケル合金を用いることができる。
また、図１６に示すように、バンプ電極ＢＥ１は、導体柱ＣＰ、バリア層ＢＦ、および、半田ボール電極ＳＢＣで構成されている。
＜半導体装置の製造方法＞
次に、図７〜図１９を用いて、本実施の形態の半導体装置の製造方法を説明する。図７および図１４は、本実施の形態の半導体装置の製造工程中の一工程の詳細を示すプロセスフロー図である。図８〜図１３および図１５〜図１９は、本実施の形態の半導体装置の製造工程中の要部断面図である。
図８に示すように、表面にパッド電極ＰＡが形成された半導体チップＣＨＰを用意（準備）する（図７のステップＳ１）。
図８に示すように、例えばｐ型の単結晶シリコンからなる半導体基板１にはｐ型ウエル２Ｐ、ｎ型ウエル２Ｎおよび素子分離溝３が形成されており、素子分離溝３の内部には、例えば酸化シリコン膜からなる素子分離膜３ａが埋め込まれている。
上記ｐ型ウエル２Ｐ内にはｎチャネル型ＭＩＳトランジスタ（Ｑｎ）が形成されている。ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）は、素子分離溝３で規定された活性領域に形成され、ｐ型ウエル２Ｐ内に形成されたソース領域ｎｓおよびドレイン領域ｎｄと、ｐ型ウエル２Ｐ上にゲート絶縁膜ｎｉを介して形成されたゲート電極ｎｇとを有している。また、上記ｎ型ウエル２Ｎ内にはｐチャネル型ＭＩＳトランジスタ（Ｑｐ）が形成されており、ｐチャネル型ＭＩＳトランジスタ（Ｑｐ）は、ソース領域ｐｓおよびドレイン領域ｐｄと、ｎ型ウエル２Ｎ上にゲート絶縁膜ｐｉを介して形成されたゲート電極ｐｇとを有している。
上記ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）およびｐチャネル型ＭＩＳトランジスタ（Ｑｐ）の上部には、半導体素子間を接続する金属膜からなる配線が形成されている。半導体素子間を接続する配線は、一般に３層〜１０層程度の多層配線構造を有しているが、図８には、多層配線の一例として、銅合金を主体とする金属膜で構成された２層の配線層（第１層Ｃｕ配線５、第２層Ｃｕ配線７）とＡｌ合金を主体とする金属膜で構成された１層の配線層（第３層Ａｌ配線９）が示されている。配線層とは、各配線層で形成された複数の配線を纏めて表す場合に使用する。配線層の膜厚は、第２層の配線層は第１層の配線層より厚く、第３層の配線層は第２層の配線層よりも厚い。
ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）およびｐチャネル型ＭＩＳトランジスタ（Ｑｐ）と第１層Ｃｕ配線５との間、第１層Ｃｕ配線５と第２層Ｃｕ配線７との間、および、第２層Ｃｕ配線７と第３層Ａｌ配線９との間には、それぞれ酸化シリコン膜などからなる層間絶縁膜４、６、８と、３層の配線間を電気的に接続するプラグｐ１、ｐ２、ｐ３が形成されている。
上記層間絶縁膜４は、例えば半導体素子を覆うように、半導体基板１上に形成され、第１層Ｃｕ配線５は、この層間絶縁膜４上の絶縁膜５ａ内に形成される。第１層Ｃｕ配線５は、例えば層間絶縁膜４に形成されたプラグｐ１を介して半導体素子であるｎチャネル型ＭＩＳトランジスタ（Ｑｎ）のソース領域ｎｓ、ドレイン領域ｎｄ、ゲート電極ｎｇに電気的に接続される。また、第１層Ｃｕ配線５は、層間絶縁膜４に形成されたプラグｐ１を介して半導体素子であるｐチャネル型ＭＩＳトランジスタ（Ｑｐ）のソース領域ｐｓ、ドレイン領域ｐｄ、ゲート電極ｐｇに電気的に接続される。ゲート電極ｎｇ、ｐｇと第１層Ｃｕ配線５との接続は図示していない。プラグｐ１、ｐ２、ｐ３は金属膜、例えばＷ（タングステン）膜で構成される。第１層Ｃｕ配線５は、絶縁膜５ａの配線溝にダマシン法で形成されており、第１層Ｃｕ配線５は、バリア導体膜と、その上層の銅を主体とする導体膜の積層構造で構成されている。バリア導体膜は、タンタル（Ｔａ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、マンガン（Ｍｎ）およびこれらの窒化物や窒化珪化物、または、これらの積層膜から構成されている。銅を主体とする導体膜は、銅（Ｃｕ）または銅合金（銅（Ｃｕ）とアルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）、Ｉｎ（インジウム）、ランタノイド系金属、または、アクチノイド系金属などの合金）から形成される。
第２層Ｃｕ配線７は、例えば層間絶縁膜６に形成されたプラグｐ２を介して第１層Ｃｕ配線５に電気的に接続される。第３層Ａｌ配線９は、例えば層間絶縁膜８に形成されたプラグｐ３を介して第２層Ｃｕ配線７に電気的に接続される。プラグｐ３は金属膜、例えばＷ（タングステン）膜で構成される。
第２層Ｃｕ配線７は、プラグｐ２と一体に層間絶縁膜６に形成されており、第２層Ｃｕ配線７およびプラグｐ２は、バリア導体膜と、その上層の銅を主体とする導体膜の積層構造で構成されている。そして、バリア導体膜と銅を主体とする導体膜は、第１層Ｃｕ配線５と同様の材料からなる。
また、第１層Ｃｕ配線５と層間絶縁膜６との間、および、第２層Ｃｕ配線７と層間絶縁膜８との間には、層間絶縁膜６または８への銅の拡散を防止するバリア絶縁膜を設けるのが好適であり、バリア絶縁膜は、ＳｉＣＮ膜またはＳｉＣＮとＳｉＣＯ膜との積層膜を用いることができる。
また、第３層Ａｌ配線９は、アルミニウム合金膜（例えば、ＳｉおよびＣｕを添加したＡｌ膜）からなるが、Ｃｕ配線としても良い。
また、層間絶縁膜４は、酸化シリコン膜（ＳｉＯ２）からなるが、炭素を含む酸化シリコン膜（ＳｉＯＣ膜）、窒素と炭素を含む酸化シリコン膜（ＳｉＣＯＮ膜）、フッ素を含む酸化シリコン膜（ＳｉＯＦ膜）の単層膜または積層膜で構成してよいことは勿論である。
多層配線の最上層の配線層である上記第３層Ａｌ配線９の上部には、ファイナルパッシベーション膜として、例えば酸化シリコン膜、窒化シリコン膜などの単層膜、あるいはこれらの２層膜からなる表面保護膜（保護膜、絶縁膜）１０が形成されている。そして、この表面保護膜１０に形成されたパッド開口（開口）１０ａの底部に露出した最上層の配線層である第３層Ａｌ配線９は、パッド電極（パッド、電極パッド）ＰＡを構成している。
次に、図９に示すように、表面保護膜１０上に保護膜（有機絶縁膜）１１を形成する（図７のステップＳ２）。なお、図９以降では、パッド電極ＰＡより下の配線層、トランジスタ等は省略している。保護膜１１として感光性ポリイミド樹脂を用いる。表面保護膜１０上の感光性ポリイミドを塗布、露光および現像して開口１０ａおよびパッド電極ＰＡを露出させた後、キュア（熱処理）を行い硬化させる。つまり、感光性ポリイミド樹脂膜をパターニングすることにより、開口１０ａおよびパッド電極ＰＡより大きい開口１１ａを有する保護膜１１を形成する。平面視において、開口１０ａおよび１１ａは、正方形である。なお、開口１０ａおよび１１ａは、円形としても良い。
次に、図１０に示すように、保護膜１１上にシード層１２を形成する（図７のステップＳ３）。シード層１２は、バリア層と、バリア層上のメッキシード膜との積層構造からなる。バリア層は、たとえば、チタン膜（Ｔｉ膜）、窒化チタン膜（ＴｉＮ膜）、および、チタン膜（Ｔｉ膜）をスパッタ法またはＣＶＤ（Chemical Vapor Deposition）法で形成し、その膜厚は１０ｎｍ、５０ｎｍ、１０ｎｍとし、メッキシード膜は、たとえば、銅（Ｃｕ）膜をスパッタ法で形成し、その膜厚は２００ｎｍとする。シード層１２は、パッド電極ＰＡの上面に接触し、開口１０ａおよび１１ａを構成する表面保護膜１０の側壁および保護膜１１の側壁、ならびに、表面保護膜１０の上面および保護膜１１の上面に形成される。
次に、図１０に示すように、シード層１２上にマスク層（絶縁膜、有機絶縁膜）１３ａを形成する（図７のステップＳ４）。マスク層１３ａとして、液状レジストまたはドライフィルムレジストを用いることができ、その膜厚は、たとえば、１０〜３０μｍとする。マスク層１３ａは開口１３ａａを有しており、マスク層１３ａの開口１３ａａは、開口１１ａおよび１０ａを内包する。マスク層１３ａから露出された開口１３ａａの内部に導体層ＲＭが形成される。
次に、図１０に示すように、メッキ膜１４および１５を形成する（図７のステップＳ５）。電解メッキ法により、マスク層１３ａの開口１３ａａ内に、メッキ膜１４および１５を形成する。この電解メッキ工程で、シード層１２は、シード層として機能する。メッキ膜１４は、銅（Ｃｕ）メッキ膜とし、メッキ膜１５は、ニッケル（Ｎｉ）メッキ膜とする。第１メッキ膜１４は、開口１０ａおよび１１ａを完全に埋める。メッキ膜１５形成後にマスク層１３ａを除去する。
次に、図１１に示すように、導体層ＲＭ上にマスク層（絶縁膜、有機絶縁膜）１３ｂを形成する（図７のステップＳ６）。マスク層１３ｂとして、液状レジストまたはドライフィルムレジストを用いることができ、その膜厚は、たとえば、３０〜４０μｍとする。マスク層１３ｂは開口１３ｂｂを有しており、マスク層１３ｂの開口１３ｂｂは、開口１１ａおよび１０ａを内包する。
次に、図１１に示すように、導体柱ＣＰおよびバリア層ＢＦを形成する（図７のステップＳ７）。電解メッキ法により、開口１３ｂｂの内部である、マスク層１３ｂから露出した導体層ＲＭの上面の一部分に、導体柱ＣＰ用の銅（Ｃｕ）メッキ膜、ならびに、バリア層ＢＦ用のニッケル（Ｎｉ）メッキ膜およびパラジウム（Ｐｄ）メッキ膜を順次形成する。この電解メッキ工程で、シード層１２は、シード層として機能する。バリア層ＢＦ用のメッキ膜を形成後に、マスク層１３ｂを除去する。
次に、図１２に示すように、シード層１２を除去する（図７のステップＳ８）。前述のマスク層１３ｂを除去して露出されたシード層１２に、たとえば、ウェットエッチング処理を施し、メッキ膜１４および１５から露出した領域のシード層１２を除去する。こうして、メッキ膜１５、メッキ膜１４およびシード層１２で構成された導体層ＲＭが形成される。この工程では、メッキ膜１４および１５から露出した領域のシード層１２を完全に除去する為にオーバーエッチが必要となる。その為、シード層１２にはアンダーカットＵＣが形成されてしまう。つまり、シード層１２の端部は、メッキ膜１４および１５の端部から内側方向（パッド電極ＰＡの方向）に後退するため、保護膜１１上にメッキ膜１４および１５の庇が形成される。シード層１２のアンダーカットＵＣは、導体層ＲＭの全周にわたって形成される。
次に、図１３に示すように、保護膜１６を形成する（図７のステップＳ９）。なお、この工程の詳細は、図１４のプロセスフロー図を用いて説明する。図１３に示すように、保護膜１６は、導体層ＲＭの上面および側壁を覆っている。保護膜１６は、導体層ＲＭの上面の一部分を露出する開口１６ａを有している。また、保護膜１６の形成工程において、導体柱ＣＰの側壁上に保護膜ＳＷが形成される。導体柱ＣＰの上面は、バリア層ＢＦで覆われているため、導体柱ＣＰの上面（バリア層ＢＦの上面）には、保護膜ＳＷは形成されない。
まず、導体層ＲＭおよび導体柱ＣＰを覆うように、半導体基板１上に感光性ポリイミドワニスを塗布する（図１４のステップＳ９ａ）。そして、感光性ポリイミドワニス層を形成する。感光性ポリイミドワニスは、ポリイミドの前駆体であるポリアミック酸溶液である。
次に、感光性ポリイミドワニス層にプリベーク工程を実施する（図１４のステップＳ９ｂ）。プリベークは、９０〜１００℃、２７０〜３００秒の熱処理を行う。
次に、感光性ポリイミドワニス層に露光工程を実施する（図１４のステップＳ９ｃ）。例えば、図１３の開口１６ａに対応する領域に光を照射する露光工程を行う。
次に、感光性ポリイミドワニス層にポストベーク工程を実施する（図１４のステップＳ９ｄ）。ポストベークは、１００〜１１０℃、６０〜７０秒の熱処理を行う。
次に、感光性ポリイミドワニス層に現像工程を実施する（図１４のステップＳ９ｅ）。現像工程では、露光領域の感光性ポリイミドワニスが除去される。
次に、感光性ポリイミドワニス層に硬化ベーク工程を実施する（図１４のステップＳ９ｆ）。硬化ベークは、３４０〜３５０℃、１８０〜２００秒の熱処理を行う。
こうして、ポリイミドからなる開口１６ａを有する保護膜１６を形成する。なお、感光性ポリイミドワニスに含まれるカルボキシル基の作用により、プリベークおよびポストベークの工程で、導体柱ＣＰの銅がイオン化して、感光性ポリイミドワニスに溶出することで、ポリアミック酸との錯体（Ｃｕカルボキシレート錯体）が形成される。現像工程では、Ｃｕカルボキシレート錯体は、導体柱ＣＰの側壁上に残存している。そして、硬化ベーク工程における脱水作用で、イミドとＣｕ２Ｏに分解し変質した混合層が形成され、保護膜ＳＷとなる。
なお、保護膜ＳＷは、硬化ベークの後にＯ２アッシングを実施しても除去されずに残り、後述する半田リフローの工程で、半田（Ｓｎ）と導体柱ＣＰを構成する銅との反応を阻害することが確認されている。
また、保護膜１６の形成工程で、導体柱ＣＰの上面は、ポリアミック酸には無反応な貴金属からなるバリア層ＢＦで覆われているため、導体柱ＣＰの上面には、保護膜ＳＷは形成されない。これは、バリア層により、プリベークおよびポストベークの工程における銅の溶出を防止しているためである。
次に、図１５に示すように、プローブ検査を実施する（図７のステップＳ１０）。導体柱ＣＰ上に形成されたバリア層ＢＦにプローブ針ＰＢを当て、半導体装置に要求される電気特性を検査する。また、半田ボール電極ＳＢＣを形成する前に、プローブ検査を実施するため、例えば、２５０〜３００℃の高温環境下で長時間ベークを実施するメモリ保持テストなども可能となる。
次に、図１６に示すように、半田ボール電極ＳＢＣを形成する（図７のステップＳ１１）。バリア層ＢＦ上に球状の半田ボールを供給した後、例えば、２７５℃のリフロー処理（熱処理）を施すことにより、半田ボールを溶融し、導体柱ＣＰ上にバリア層ＢＦを介して半田ボール電極ＳＢＣを形成する。こうして、導体柱ＣＰ、バリア層ＢＦ、および、半田ボール電極ＳＢＣからなるバンプ電極ＢＥ１を形成する。
次に、図１７および図１８に示すように基板実装を実施する（図７のステップＳ１２）。まず、図１７に示すように、半導体チップＣＨＰの主面に形成されたバンプ電極ＢＥ１が、配線基板ＷＢの表面に形成された端子ＴＡと対向するように、配線基板ＷＢ上に半導体チップＣＨＰを配置する。配線基板ＷＢの端子ＴＡの表面には、プレ半田１９が形成されている。プレ半田１９としても、３元系の錫（Ｓｎ）−銀（Ａｇ）−銅（Ｃｕ）からなる鉛フリー半田材を用いることができる。そして、端子ＴＡ上のプレ半田１９とバンプ電極ＢＥ１とを接触させる。
次に、図１８に半導体チップＣＨＰおよび配線基板ＷＢに、例えば、２７０〜２８０℃のリフローを施し、バンプ電極ＢＥ１およびプレ半田１９を溶融させて半田層２０を形成する。こうして導体柱ＣＰ、バリア層ＢＦおよび半田層２０で構成されるバンプ電極ＢＥ２を形成し、このバンプ電極ＢＥ２で導体層ＲＭと端子ＴＡとを接続する。つまり、バンプ電極ＢＥ２で半導体チップＣＨＰを配線基板ＷＢに接続する。
導体柱ＣＰの側壁が保護膜ＳＷで覆われているため、半田層２０が導体柱ＣＰの側壁に回り込むのを防止することができる。また、半田濡れ（導体柱ＣＰの銅（Ｃｕ）と半田が合金を形成すること）を防止することができる。
次に、図１９に示すように、封止材ＵＦを充填する（図７のステップＳ１３）。半導体チップＣＨＰの主面と配線基板ＷＢの表面との間であって、複数のバンプ電極ＢＥ２の間に封止材ＵＦを流し込み、その後、熱処理を加えて溶剤をとばすことで、半導体チップＣＨＰと配線基板ＷＢとの間を封止材ＵＦで埋める。封止材ＵＦは、半導体チップＣＨＰの保護膜１６の全表面および開口１６ａから露出した導体層ＲＭ、ならびに、配線基板ＷＢのソルダレジスト膜ＳＲ１の全表面と接触している。そして、封止材ＵＦは、バンプ電極ＢＥ２の全周囲に接触して、バンプ電極ＢＥ２を包み込むように覆っている。ただし、導体柱ＣＰの全周は、保護膜ＳＷを介して、封止材ＵＦで覆われている。導体柱ＣＰの周囲では、保護膜ＳＷが封止材ＵＦと接触している。つまり、封止材ＵＦは、バンプ電極ＢＥ２の側面を、完全に覆っている。封止材ＵＦは、半導体チップＣＨＰ、配線基板ＷＢおよびバンプ電極ＢＥ２で形成された空間を、隙間またはボイドがないように埋めている。
ここで、導体柱ＣＰの側壁が、有機膜からなる保護膜ＳＷで覆われているため、導体柱ＣＰと封止材ＵＦとの接着性を向上させることができる。
上記の製法を経て、本実施の形態の半導体装置ＳＡが完成する。
＜本実施の形態の半導体装置およびその製造方法の特徴＞
導体柱ＣＰの側壁が保護膜ＳＷで覆われているため、導体柱ＣＰの上部に形成された半田ボールＳＢＣまたは半田材２０が、導体柱ＣＰの側壁に回り込むのを防止できる。また、導体柱ＣＰの側壁の半田濡れを防止できる。従って、導体柱ＣＰの側壁に対する半田の回り込みに起因する半導体チップの表面保護膜又は層間絶縁膜等にクラック並びに配線の断線を防止できる。
導体柱ＣＰが、パッド電極ＰＡよりも膜厚の厚い導体層ＲＭ上に形成されており、導体柱ＣＰの下面の全域が導体層ＲＭ上に位置しているため、バンプ電極ＢＥ２が受ける応力を、導体層ＲＭで緩和することができる。
また、導体柱ＣＰの下面全域が、導体層ＲＭの上面に接触しているため、導体柱ＣＰと導体層ＲＭ間の接触抵抗を低減できる。
また、導体柱ＣＰの下面全域が、導体層ＲＭの上面に接触しており、界面にシード層が形成されていない。シード層１２は、導体層ＲＭの下に形成されている。その為、導体層ＲＭと導体柱ＣＰの界面にシード層が有った場合に発生する問題点である、「シード層のアンダーカットに起因する導体柱ＣＰの幅（径）の減縮」を防止できる。
さらに、導体層ＲＭと表面保護膜１０の間にポリイミド膜からなる保護膜１１が介在しており、平面視にて、導体柱ＣＰの全域が保護膜１１上に位置しているため、バンプ電極ＢＥ２が受ける応力が、保護膜１１で緩和される。
導体柱ＣＰの側壁が保護膜ＳＷで覆われており、その周囲を封止材ＵＦで覆われている。つまり、導体柱ＣＰと封止材ＵＦとの間に有機膜からなる保護膜ＳＷが介在しているため、導体柱ＣＰと封止材ＵＦとの接着力を向上でき、導体柱ＣＰと封止材ＵＦの界面の剥がれを低減できる。
導体層ＲＭの上面および側壁が有機膜からなる保護膜１６で覆われているため、封止材ＵＦとの接着性が向上し、導体層ＲＭと封止材ＵＦの界面の剥がれを低減できる。
導体柱ＣＰの上面は、貴金属からなるバリア層ＢＦで覆われているため、銅（Ｃｕ）を含む有機膜からなる保護膜ＳＷが形成されず、半田ボール電極ＳＢＣまたは半田材２０の濡れ性が向上する。
また、バリア層ＢＦは、半田の拡散を防止する層を含んでいるため、導体柱ＣＰと半田ボール電極ＳＢＣまたは半田材２０との接着強度を向上できる。
保護膜１６の形成工程で、導体柱ＣＰの側壁に保護膜ＳＷを形成するため、製造工程数の削減が可能となり、半導体装置のコスト低減が可能である。
導体柱ＣＰの形成後で、半田ボール電極ＳＢＣの形成前に、プローブ検査を実施するため、半田の溶融温度以上の高温プローブ検査が可能となる。また、導体柱ＣＰの上面または導体柱ＣＰ上のバリア層ＢＦにプローブ針を当ててプローブ検査を実施する。つまり、半田ボール電極ＳＢＣにプローブ針を当てないので、半導体チップＣＨＰの面内における半田ボール電極ＳＢＣの高さバラツキに起因する半導体チップＣＨＰと配線基板ＷＢ間の接続不良を防止できる。半田ボール電極ＳＢＣにプローブ針を当てると、半田ボール電極ＳＢＣが傷付いたり、変形するため、複数の半田ボール電極ＳＢＣ間に高さバラツキが発生して、基板実装工程において、接続不良が発生するという問題が発生する。
また、保護膜１６の形成工程で、導体層ＲＭの端部（第３領域Ｐ３）において、円形の導体層ＲＭの直径（φ３）を導体柱ＣＰの直径（φ１）よりも１０μｍ以上大きくしたことで、開口１６ａの加工マージンを充分に確保できる。つまり、平面視にて、導体柱ＣＰを完全に露出する為に、導体柱ＣＰよりも大きい直径（φ２）を有する開口１６ａを形成したとしても、保護膜１６で導体層ＲＭの端部および側壁を覆うことができる。別表現をすれば、平面視にて、導体柱ＣＰは、導電層ＲＭの端部から５μｍ以上内側に配置されている。
なお、上記実施の形態では、導体柱ＣＰがパッド電極ＰＡから離れた位置に形成されているが、パッド電極ＰＡに重なる位置に、導体柱ＣＰを形成してもよい。つまり、パッド電極ＰＡに重なるように導体層ＲＭを設け、導体層ＲＭに重なるように導体柱ＣＰを配置しても良い。
＜変形例１＞
変形例１は、上記実施の形態の変形例であり、バリア層に代えて金属層を形成し、プローブ検査後に熱処理工程を実施するものである。上記実施の形態と共通する工程および構成には同様の符号を付している。
図２０は、変形例１の半導体装置の製造工程の一部を示すプロセスフロー図である。図２１は、変形例１の半導体装置の製造工程中の要部断面図である。
図２０に示すステップＳ１〜Ｓ６を実施した後、図２０のステップＳ７１を実施する。図２１に示すように、電解メッキ法により、開口１３ｂｂの内部である、マスク層１３ｂから露出した導体層ＲＭの上面の一部分に、導体柱ＣＰ用の銅（Ｃｕ）メッキ膜、ならびに、錫（Ｓｎ）メッキ膜からなる金属層ＭＬ１１および銀（Ａｇ）メッキ膜からなる金属層ＭＬ１２を順次形成する。
図２０のステップＳ８およびＳ９を実施した後、プローブ検査（ステップＳ１０）では、導体柱ＣＰの上に形成された金属層ＭＬ１１およびＭＬ１２にプローブ針を当てて、プローブ検査を実施する。
次に、熱処理工程を実施する（図２０のステップＳ１１１）。熱処理温度は、例えば、２００℃以下で実施し、この熱処理によって、導体柱ＣＰ上にはＣｕ３Ｓｎからなる第１合金層およびＡｇ３Ｓｎからなる第２合金層が形成される。
次に、図２０のステップＳ１２およびＳ１３を実施して変形例１の半導体装置が完成する。
基板実装（ステップＳ１２）の前に、熱処理工程（ステップＳ１１１）を実施して導体柱ＣＰの上面に合金層を形成したことで、表面の耐酸化性および耐熱性が向上する為、配線基板ＷＢ側のプレ半田に対する濡れ性、および半田接続後の良好な半田バリア層として接続部の高耐熱性に優れた構造を得ることができ、車載製品で要求される２００℃長期保存耐性の試験においても安定した構造とすることができる。
＜変形例２＞
変形例２は、上記実施の形態の変形例であり、バリア層に代えて金属層を形成し、プローブ検査後に熱処理工程を実施するものである。上記実施の形態と共通する工程および構成には同様の符号を付している。
図２２は、変形例２の半導体装置の製造工程の一部を示すプロセスフロー図である。図２３および２４は、変形例２の半導体装置の製造工程中の要部断面図である。
図２２に示すステップＳ１〜Ｓ６を実施した後、図２２のステップＳ７２を実施する。図２３に示すように、電解メッキ法により、開口１３ｂｂの内部である、マスク層１３ｂから露出した導体層ＲＭの上面の一部分に、導体柱ＣＰ用の銅（Ｃｕ）メッキ膜、ならびに、ニッケル（Ｎｉ）メッキ膜からなる金属層ＭＬ２１、錫銅合金（Ｓｎ０．５Ｃｕ）メッキ膜からなる金属層Ｍ２２、および銀（Ａｇ）メッキ膜からなる金属層ＭＬ２３を順次形成する。
図２２のステップＳ８およびＳ９を実施した後、プローブ検査（ステップＳ１０）では、導体柱ＣＰの上に形成された金属層ＭＬ２３にプローブ針を当てて、プローブ検査を実施する。
次に、熱処理工程を実施する（図２２のステップＳ１１２）。熱処理温度は、例えば、３００℃以上で実施する。この熱処理によって、図２４に示すように、導体柱ＣＰ上に、金属層ＭＬ２１を介して半田ボール電極ＳＢＣ１を形成する。半田ボール電極ＳＢＣ１は、金属層ＭＬ２２およびＭＬ２３の合金層でありその組成は、ＳｎＸＡｇ０．５Ｃｕとなる。プローブ検査に対し平坦面で実施後に熱処理工程でバンプ構造にすることで基板側のプレ半田との間の実装の安定化、容易化に寄与することができる。さらに、はんだ工程を新たに追加することなく、両工程において適切な表面構造で対応させることができる。
次に、図２２のステップＳ１２およびＳ１３を実施して変形例２の半導体装置が完成する。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１ 半導体基板
２Ｐ ｐ型ウエル
２Ｎ ｎ型ウエル
３ 素子分離溝
３ａ 素子分離膜
４、６、８ 層間絶縁膜
５ 第１層Ｃｕ配線
５ａ 絶縁膜
７ 第２層Ｃｕ配線
９ 第３層Ａｌ配線
１０ 表面保護膜
１０ａ 開口
１１ 保護膜
１１ａ 開口
１２ シード層
１３ａ、１３ｂ マスク層
１３ａａ、１３ｂｂ 開口
１４、１５ メッキ膜
１６ 保護膜
１６ａ 開口
１９ プレ半田（迎え半田）
２０ 半田層
ＢＥ１、ＢＥ２ バンプ電極
ＢＦ バリア層
ＣＨＰ 半導体チップ
ＣＬ コア層
ＣＰ 導体柱
ＬＮＤ ランド
ＭＬ１１、ＭＬ１２ 金属層
ＭＬ２１、ＭＬ２２、ＭＬ２３ 金属層
ｐ１、ｐ２、ｐ３ プラグ
ＰＡ パッド電極
ＰＢ プローブ針
Ｑｎ ｎチャネル型ＭＩＳトランジスタ
Ｑｐ ｐチャネル型ＭＩＳトランジスタ
ＲＭ 導体層（再配線）
ＳＡ 半導体装置
ＳＢ 基板用半田ボール
ＳＢＣ、ＳＢＣ１ 半田ボール電極
ＳＲ１、ＳＲ２ ソルダレジスト膜
ＳＷ 保護膜
ＴＡ 端子
ＵＣ アンダーカット
ＵＦ 封止材（アンダーフィル）
ＷＢ 配線基板
ＷＬ１、ＷＬ２、ＷＬ３ 配線

Claims (15)

  1. 半導体基板と、
    前記半導体基板上に形成され、第１上面および第１下面を有する導体層と、
    前記導体層の前記第１上面に形成され、第２上面、第２下面および側壁を有する導体柱と、
    前記導体層の前記第１上面を覆い、前記導体柱の前記第２上面および前記側壁を露出する開口を有する第１絶縁膜と、
    前記導体柱の前記側壁を覆う保護膜と、
    を有し、
    平面視にて、前記開口は、前記第２上面よりも広く、前記第２上面の全域を露出する、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記導体柱は、銅を主体とする金属膜であり、
    前記保護膜は、銅を含有する有機膜からなる、半導体装置。
  3. 請求項１に記載の半導体装置において、
    さらに、
    前記半導体基板の上であって、かつ、前記導体層の下に形成されたパッド電極、
    を有し、
    前記導体層の前記第１下面は、前記パッド電極に接続されている、半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記導体層は、シード層と、前記シード層上に形成された銅メッキ膜と、からなる、半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記シード層の端部は、前記銅メッキ膜の端部から後退している、半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記導体柱の前記第２下面は、その全域で、前記導体層の前記第１上面に接触している、半導体装置。
  7. 請求項６に記載の半導体装置において、
    さらに、
    平面視にて、前記導体柱の全域と重なるように、前記導体層の下に形成された第２絶縁膜、
    を有する、半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記第１絶縁膜および前記第２絶縁膜は、ポリイミド膜からなる、半導体装置。
  9. 請求項１に記載の半導体装置において、
    さらに、
    前記導体柱の前記第２上面を覆うバリア層、
    を有し、
    前記バリア層は、貴金属膜からなる、半導体装置。
  10. （ａ）半導体基板上に、シード層を形成する工程、
    （ｂ）前記シード層上に、第１開口を有する第１マスク層を形成する工程、
    （ｃ）前記第１開口内に、第１メッキ膜を形成する工程、
    （ｄ）前記第１メッキ膜の上面を覆い、前記第１メッキ膜の上面の一部を露出する第２開口を有する第２マスク層を形成する工程、
    （ｅ）前記第２開口内に、第２メッキ膜を形成する工程、
    （ｆ）前記第２マスク層を除去した後、前記第１メッキ膜から露出した前記シード層を除去する工程、
    （ｇ）前記第２メッキ膜の上面および側壁を露出する第３開口を有し、前記第１メッキ膜を覆う絶縁膜と、前記第２メッキ膜の側壁を覆う保護膜と、を形成する工程、
    を有する、半導体装置の製造方法。
  11. 請求項１０に記載の半導体装置の製造方法において、
    前記（ｇ）工程は、
    （ｇ１）前記第１メッキ膜および前記第２メッキ膜を覆うように、感光性ポリイミドワニス層を形成する工程、
    （ｇ２）前記感光性ポリイミドワニス層に第１ベークを実施する工程、
    （ｇ３）前記感光性ポリイミドワニス層に露光処理を実施する工程、
    （ｇ４）前記感光性ポリイミドワニス層に現像処理を実施する工程、
    （ｇ５）前記感光性ポリイミドワニス層に前記第１ベークよりも高温の第２ベークを実施する工程、
    を有し、前記絶縁膜および前記保護膜は、前記（ｇ１）〜（ｇ５）工程により形成される、半導体装置の製造方法。
  12. 請求項１０に記載の半導体装置の製造方法において、
    前記第２メッキ膜は、銅膜からなる、半導体装置の製造方法。
  13. 請求項１０に記載の半導体装置の製造方法において、
    前記第２メッキ膜は、銅膜と、前記銅膜上のバリア層と、からなる、半導体装置の製造方法。
  14. 請求項１３に記載の半導体装置の製造方法において、
    前記バリア層は、貴金属膜からなる、半導体装置の製造方法。
  15. 請求項１３に記載の半導体装置の製造方法において、
    前記（ｇ）工程後に、さらに、
    （ｈ）前記バリア層にプローブ針を当てて、検査をする工程、
    （ｉ）前記バリア層上に半田層を形成する工程、
    を有する、半導体装置の製造方法。
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