DE102017121289B4 - Verfahren und Package mit einer Ablöseschicht als Trennschicht - Google Patents

Verfahren und Package mit einer Ablöseschicht als Trennschicht Download PDF

Info

Publication number
DE102017121289B4
DE102017121289B4 DE102017121289.2A DE102017121289A DE102017121289B4 DE 102017121289 B4 DE102017121289 B4 DE 102017121289B4 DE 102017121289 A DE102017121289 A DE 102017121289A DE 102017121289 B4 DE102017121289 B4 DE 102017121289B4
Authority
DE
Germany
Prior art keywords
coating material
layer
lthc coating
release layer
lthc
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102017121289.2A
Other languages
English (en)
Other versions
DE102017121289A1 (de
Inventor
Hsien-Ju Tsou
Chih-Wei Wu
Pu Wang
Szu-Wei Lu
Ying-Ching Shih
Jing-Cheng Lin
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US15/696,886 external-priority patent/US10269589B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102017121289A1 publication Critical patent/DE102017121289A1/de
Application granted granted Critical
Publication of DE102017121289B4 publication Critical patent/DE102017121289B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68318—Auxiliary support including means facilitating the separation of a device or wafer from the auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1432—Central processing unit [CPU]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

Verfahren mit den folgenden Schritten:Herstellen einer Ablöseschicht (22) über einem Träger (20);Herstellen einer Metallsäule (32) auf der Ablöseschicht (22);Verkapseln der Metallsäule (32) in einem Verkapselungsmaterial (48);Durchführen einer Planarisierung an dem Verkapselungsmaterial (48), um die Metallsäule (32) freizulegen;Herstellen einer Umverteilungsstruktur (54; 58; 64) über dem Verkapselungsmaterial (48) und der Metallsäule (32);Zersetzen eines ersten Teils der Ablöseschicht (22), um einen zweiten Teil der Ablöseschicht (22) von dem Träger (20) zu trennen, wobei der erste Teil der Ablöseschicht (22) und der zweite Teil der Ablöseschicht (22) aus einem LTHC-Material bestehen; undHerstellen einer Öffnung (72) in der Ablöseschicht (22), um die Metallsäule (32) freizulegen.

Description

  • Hintergrund
  • US 2017/0032977 A1 beschreibt eine Umverteilungsstruktur und ein Verfahren mit einem Träger und einer Ablöseschicht, bestehend aus einem LTHC als erstem Teil und einer dielektrischen Schicht als zweitem Teil, wobei auf der Ablöseschicht eine Metallsäule gebildet wird, die mit Material verkapselt wird. Über dem Verkapselungsmaterial wird eine Umverteilungsstruktur gebildet. Durch Zersetzen des ersten Teils der Ablöseschicht wird der zweite Teil von dem Träger getrennt.
  • Die US 2017/0084543 A1 beschreibt das Laser-Markieren von Halbleiterbauteilen und zeigt ebenfalls eine Ablöseschicht auf einem Träger mit Metallsäulen und einer Umverteilungsstruktur.
  • Mit der Entwicklung von Halbleiter-Technologien werden Halbleiter-Chips/-Dies immer kleiner. Inzwischen müssen mehr Funktionen in die Halbleiter-Dies integriert werden. Daher müssen die Halbleiter-Dies immer größere Anzahlen von E/A-Pads haben, die in kleinere Flächen gepackt werden, und die Dichte der E/A-Pads nimmt im Laufe der Zeit schnell zu. Dadurch wird die Verkappung der Halbleiter-Dies schwieriger, was die Ausbeute der Verkappung beeinträchtigt.
  • Herkömmliche Verkappungstechnologien können in zwei Kategorien unterteilt werden. In der ersten Kategorie werden Dies auf einem Wafer verkappt, bevor sie zersägt werden. Diese Verkappungstechnologie hat einige Vorzüge, wie etwa einen größeren Durchsatz und niedrigere Kosten. Außerdem wird weniger Unterfüllungs- oder Formmasse benötigt. Diese Verkappungstechnologie hat aber auch Nachteile. Da die Größen der Dies immer kleiner werden, können die jeweiligen Packages nur Fan-in-Packages sein, bei denen die E/A-Pads jedes Dies auf einen Bereich direkt über der Oberfläche des jeweiligen Dies begrenzt sind. Bei den begrenzten Flächen der Dies ist die Anzahl der E/A-Pads auf Grund der Begrenzung des Abstands der E/A-Pads begrenzt. Wenn der Abstand der Pads verkleinert werden soll, können Lötbrücken entstehen. Und wenn die Kugeln eine feste Größe haben müssen, wird wiederum die Anzahl der Lotkugeln begrenzt, die auf der Oberfläche eines Dies verkappt werden können.
  • In der anderen Verkappungskategorie werden die Dies von den Wafern abgesägt, bevor sie verkappt werden. Ein Vorzug dieser Verkappungstechnologie ist die Möglichkeit, Fan-out-Packages herzustellen, was bedeutet, dass die E/A-Pads auf einem Die auf eine größere Fläche als die des Dies umverteilt werden können, und somit die Anzahl von E/A-Pads, die auf der Oberfläche der Dies verkappt werden, erhöht werden kann. Ein weiterer Vorzug dieser Verkappungstechnologie ist, dass erwiesenermaßen gute Dies verkappt werden und fehlerhafte Dies verworfen werden und daher Kosten und Aufwand nicht für die fehlerhaften Dies verschwendet werden.
  • Die Erfindung sieht ein Verfahren gemäß Anspruch 1, ein Verfahren gemäß Anspruch 8 und ein Package gemäß Anspruch 15 vor. Ausgestaltungen sind in den abhängigen Ansprüchen angegeben.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • Die 1 bis 18 zeigen Schnittansichten von Zwischenstufen bei der Herstellung eines Packages gemäß einigen Ausführungsformen.
    • Die 19A und 19B zeigen eine Draufsicht bzw. eine Schnittansicht eines Teils einer Ablöseschicht in einem Package gemäß einigen Ausführungsformen.
    • 19C zeigt eine vergrößerte Darstellung eines Teils der Ablöseschicht gemäß einigen Ausführungsformen.
    • 20 zeigt einen Prozessablauf für die Herstellung eines Packages gemäß einigen Ausführungsformen.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so ausgebildet werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Es werden ein integriertes Fan-out-Package (InFO-Package) und ein Verfahren zu dessen Herstellung gemäß verschiedenen beispielhaften Ausführungsformen bereitgestellt. Bei einigen Ausführungsformen werden die Zwischenstufen bei der Herstellung des InFO-Packages erläutert. Es werden einige Abwandlungen einiger Ausführungsformen erörtert. In allen verschiedenen Darstellungen und erläuternden Ausführungsformen werden ähnliche Bezugssymbole zum Bezeichnen von ähnlichen Elementen verwendet.
  • Die 1 bis 18 zeigen Schnittansichten von Zwischenstufen bei der Herstellung eines Packages gemäß einigen Ausführungsformen. Die in den 1 bis 18 gezeigten Schritte sind auch in einem Prozessablauf 400 schematisch angegeben, der in 20 gezeigt ist.
  • In 1 wird ein Träger 20 bereitgestellt, und auf den Träger 20 wird eine Ablöseschicht 22 aufgebracht. Der entsprechende Schritt ist als Schritt 402 in dem Prozessablauf angegeben, der in 20 gezeigt ist. Der Träger 20 besteht aus einem transparenten Material und kann ein Glasträger, ein Keramikträger, ein organischer Träger oder dergleichen sein. Der Träger 20 kann in der Draufsicht eine runde Form haben und kann die Größe eines Siliziumwafers haben. Der Träger 20 kann zum Beispiel einen Durchmesser von 8 in., 12 in. oder dergleichen haben. Die Ablöseschicht 22 ist in physischem Kontakt mit der Oberseite des Trägers 20. Die Ablöseschicht 22 kann aus einem LTHC-Beschichtungsmaterial (LTHC: Licht-Wärme-Umwandlung) bestehen. Die Ablöseschicht 22 kann durch Beschichtung auf den Träger 20 aufgebracht werden. Bei einigen Ausführungsformen der vorliegenden Erfindung kann das LTHC-Beschichtungsmaterial durch die Wärme von Licht oder einer Bestrahlung (wie etwa mit einem Laser) zersetzt werden, und dadurch kann der Träger 20 von der darauf hergestellten Struktur abgelöst werden. Bei einigen Ausführungsformen der vorliegenden Erfindung umfasst das LTHC-Beschichtungsmaterial 22 Carbon-Black (Kohlenstoffteilchen), ein Lösungsmittel, einen Silizium-Füllstoff und/oder ein Epoxidharz. Das Epoxidharz kann ein Polyimid oder ein anderes Polymer, wie etwa Acrylharz, sein. Das in dem LTHC-Beschichtungsmaterial enthaltene Polyimid ist von dem üblichen Polyimid verschieden, das für die Fotolithografie verwendet wird, da es nicht mehr lichtempfindlich ist und nicht durch Belichtung und Entwicklung entfernt werden kann. Die Dicke des LTHC-Beschichtungsmaterials 22 kann bei einigen Ausführungsformen der vorliegenden Erfindung in dem Bereich von etwa 1 µm bis etwa 2 µm liegen. Es dürfte wohlverstanden sein, dass die Werte, die in der gesamten Beschreibung der vorliegenden Erfindung angegeben sind, nur Beispiele sind und zu anderen Werten geändert werden können. Das LTHC-Beschichtungsmaterial 22 kann in einer fließfähigen Form aufgebracht werden und dann zum Beispiel bei UV-Licht gehärtet werden. Das LTHC-Beschichtungsmaterial 22 ist ein homogenes Material, und das gesamte LTHC-Beschichtungsmaterial 22 hat die gleiche Zusammensetzung.
  • Die 2 bis 4 zeigen die Herstellung von Metallsäulen 32. Der entsprechende Schritt ist als Schritt 404 in dem Prozessablauf angegeben, der in 20 gezeigt ist. In der gesamten Beschreibung werden die Metallsäulen 32 alternativ als Durchkontaktierungen 32 bezeichnet, da die Metallsäulen 32 durch das später aufgebrachte Verkapselungsmaterial hindurchgehen.
  • In 2 wird eine Metall-Seed-Schicht 24 zum Beispiel durch physikalische Aufdampfung (PVD) hergestellt. Bei einigen Ausführungsformen der vorliegenden Erfindung wird keine dielektrische Schicht zwischen dem LTHC-Beschichtungsmaterial 22 und der Metall-Seed-Schicht 24 hergestellt, und daher ist die Metall-Seed-Schicht 24 in physischem Kontakt mit dem LTHC-Beschichtungsmaterial 22. Zum Beispiel befindet sich keine Polymerschicht, wie etwa eine Polyimidschicht, eine Polybenzoxazol(PBO)-Schicht oder eine Benzocyclobuten(BCB)-Schicht, zwischen der Metall-Seed-Schicht 24 und dem LTHC-Beschichtungsmaterial 22. Bei einigen Ausführungsformen der vorliegenden Erfindung umfasst die Metall-Seed-Schicht 24 eine Titanschicht und eine Kupferschicht über der Titanschicht. Bei alternativen Ausführungsformen der vorliegenden Erfindung umfasst die Metall-Seed-Schicht 24 eine Kupferschicht, die das LTHC-Beschichtungsmaterial 22 kontaktiert.
  • Wie außerdem in 2 gezeigt ist, wird ein Fotoresist 26 über der Metall-Seed-Schicht 24 hergestellt. Dann wird das Fotoresist 26 unter Verwendung einer fotolithografischen Maske (nicht dargestellt) belichtet. Durch eine nachfolgende Entwicklung entstehen Öffnungen 28 in dem Fotoresist 26. Einige Teile der Metall-Seed-Schicht 24 werden durch die Öffnungen 28 freigelegt.
  • Wie in 3 gezeigt ist, werden dann die Metallsäulen 32 durch Plattieren eines Metallmaterials in den Öffnungen 28 hergestellt. Die Metallsäulen 32 werden alternativ als Durchkontaktierungen oder Form-Durchkontaktierungen bezeichnet, da sie durch das später hergestellte Verkapselungsmaterial (das eine Formmasse sein kann) in dem fertigen Package hindurchgehen. Das plattierte Metallmaterial kann Kupfer oder eine Kupferlegierung sein. Die Oberseiten der Metallsäulen 32 sind niedriger als die Oberseite des Fotoresists 26, sodass die Formen der Metallsäulen 32 von den Öffnungen 28 begrenzt werden. Die Metallsäulen 32 können im Wesentlichen vertikale und gerade Kanten haben. Alternativ können die Metallsäulen 32 in einer Schnittansicht die Form einer Sanduhr haben, wobei die mittleren Teile der Metallsäulen 32 schmaler als die jeweiligen oberen und unteren Teile sind.
  • In nachfolgenden Schritten wird das Fotoresist 26 entfernt, und dadurch werden die darunter befindlichen Teile der Metall-Seed-Schicht 24 freigelegt. Dann werden die freigelegten Teile der Metall-Seed-Schicht 24 in einem Ätzschritt, zum Beispiel in einem anisotropen oder einem isotropen Ätzschritt, entfernt. Die Ränder der verbliebenen Metall-Seed-Schicht 24 enden dadurch mit den jeweiligen darüber befindlichen Teilen der Metallsäulen 32. Die resultierenden Metallsäulen 32 sind in 4 gezeigt. In der gesamten Beschreibung werden die verbliebenen Teile der Metall-Seed-Schicht 24 als Teile der Metallsäulen 32 angesehen, und sie werden nicht getrennt dargestellt. Die Draufsicht-Formen der Metallsäulen 32 umfassen unter anderem Kreise, Rechtecke, Sechsecke, Achtecke und dergleichen. Nach der Herstellung der Metallsäulen 32 kann das LTHC-Beschichtungsmaterial 22 freiliegen.
  • 5 zeigt die Platzierung/Befestigung eines Bauelement-Dies 36. Der entsprechende Schritt ist als Schritt 406 in dem Prozessablauf angegeben, der in 20 gezeigt ist. Der Bauelement-Die 36 wird an dem LTHC-Beschichtungsmaterial 22 mit einer Die-Befestigungsschicht (die attach film; DAF) 38 befestigt, die eine Haftschicht ist, die an dem Bauelement-Die 36 befestigt wird, bevor der Bauelement-Die 36 auf dem LTHC-Beschichtungsmaterial 22 platziert wird. Daher bilden die DAF 38 und der Bauelement-Die 36 zusammen eine Einheit, bevor sie an dem LTHC-Beschichtungsmaterial 22 angebracht werden. Der Bauelement-Die 36 kann ein Halbleitersubstrat umfassen, das eine Rückseite (die nach unten zeigende Seite) hat, die in physischem Kontakt mit der DAF 38 ist. Der Bauelement-Die 36 kann integrierte Schaltkreiselemente (wie etwa aktive Bauelemente, die zum Beispiel Transistoren umfassen; nicht dargestellt) auf der Vorderseite (der nach oben zeigenden Seite) des Halbleitersubstrats haben. Bei einigen Ausführungsformen der vorliegenden Erfindung ist der Bauelement-Die 36 ein Logik-Die, der ein CPU-Die (CPU: zentrale Verarbeitungseinheit), ein GPU-Die (GPU: grafische Verarbeitungseinheit, ein Mobilanwendungs-Die, ein MCU-Die (MCU: Microcontroller-Einheit), ein Eingabe-Ausgabe(EA)-Die, ein Baseband(BB)-Die oder ein Anwendungsprozessor(AP)-Die sein kann. Da der Träger 20 auf dem Wafer-Niveau ist, werden mehrere identische Bauelement-Dies 36 über dem LTHC-Beschichtungsmaterial 22 platziert, obwohl nur ein Bauelement-Die 36 dargestellt ist, und sie können in einer Matrix aus mehreren Zeilen und mehreren Spalten angeordnet werden.
  • Bei einigen beispielhaften Ausführungsformen werden Metallsäulen 42 (wie etwa Kupfersäulen) als Teile des Bauelement-Dies 36 vorgefertigt, und die Metallsäulen 42 werden mit den integrierten Schaltkreiselementen, wie etwa Transistoren (nicht dargestellt), in dem Bauelement-Die 36 elektrisch verbunden. Bei einigen Ausführungsformen der vorliegenden Erfindung füllt ein dielektrisches Material, wie etwa ein Polymer, die Spalte zwischen benachbarten Metallsäulen 42, sodass eine obere dielektrische Schicht 44 entsteht. Die obere dielektrische Schicht 44 kann auch einen Teil umfassen, der die Metallsäulen 42 bedeckt und schützt. Die Polymerschicht 44 kann bei einigen Ausführungsformen der vorliegenden Erfindung aus PBO oder Polyimid bestehen.
  • Dann werden der Bauelement-Die 36 und die Metallsäulen 32 in einem Verkapselungsmaterial 48 eingekapselt, wie in 6 gezeigt ist. Der entsprechende Schritt ist als Schritt 408 in dem Prozessablauf angegeben, der in 20 gezeigt ist. Das Verkapselungsmaterial 48 füllt die Spalte zwischen benachbarten Durchkontaktierungen 32 und die Spalte zwischen den Durchkontaktierungen 32 und dem Bauelement-Die 36. Das Verkapselungsmaterial 48 kann eine Formmasse, eine Formunterfüllung, ein Epoxidharz und/oder ein Harz sein. Die Oberseite des Verkapselungsmaterials 48 ist höher als die oberen Enden der Metallsäulen 42. Wenn das Verkapselungsmaterial 48 aus einer Formmasse besteht, kann es ein Grundmaterial, das ein Polymer, ein Harz, ein Epoxidharz oder dergleichen sein kann, und Füllstoffteilchen (nicht dargestellt, siehe 19C) in dem Grundmaterial umfassen. Die Füllstoffteilchen können dielektrische Teilchen aus SiO2, Al2O3, Siliziumdioxid oder dergleichen sein, und sie können kugelförmig sein. Außerdem können die kugelförmigen Füllstoffteilchen mehrere unterschiedliche Durchmesser haben. Die Füllstoffteilchen und das Grundmaterial in der Formmasse können in physischem Kontakt mit dem LTHC-Beschichtungsmaterial 22 sein, wie ebenfalls schematisch in 19C dargestellt ist.
  • In einem nachfolgenden Schritt, der in 7 gezeigt ist, wird ein Planarisierungsprozess, wie etwa eine chemisch-mechanische Polierung (CMP) oder ein mechanischer Schleifprozess, durchgeführt, um das Verkapselungsmaterial 48 und die dielektrische Schicht 44 zu dünnen, bis die Durchkontaktierungen 32 und die Metallsäulen 42 vollständig freiliegen. Der entsprechende Schritt ist ebenfalls als Schritt 408 in dem Prozessablauf angegeben, der in 20 gezeigt ist. Durch den Planarisierungsprozess sind die oberen Enden der Durchkontaktierungen 32 im Wesentlichen auf gleicher Höhe (koplanar) mit den Oberseiten der Metallsäulen 42 und im Wesentlichen koplanar mit der Oberseite des Verkapselungsmaterials 48.
  • Die 8 bis 12 zeigen die Herstellung einer vorderseitigen Umverteilungsstruktur. Die 8 und 9 zeigen die Herstellung einer ersten Schicht von Umverteilungsleitungen (redistribution lines; RDLs) und die jeweilige dielektrische Schicht. In 8 wird eine dielektrische Schicht 50 hergestellt. Der entsprechende Schritt ist als Schritt 410 in dem Prozessablauf angegeben, der in 20 gezeigt ist. Bei einigen Ausführungsformen der vorliegenden Erfindung besteht die dielektrische Schicht 50 aus einem Polymer, wie etwa PBO, Polyimid oder dergleichen. Das Herstellungsverfahren umfasst das Aufbringen der dielektrischen Schicht 50 in einer fließfähigen Form und das anschließende Härten der dielektrischen Schicht 50. Bei alternativen Ausführungsformen der vorliegenden Erfindung besteht die dielektrische Schicht 50 aus einem anorganischen dielektrischen Material, wie etwa Siliziumnitrid, Siliziumoxid oder dergleichen. Das Herstellungsverfahren kann chemische Aufdampfung (CVD), Atomlagenabscheidung (ALD), Plasma-unterstützte chemische Aufdampfung (PECVD) oder andere geeignete Abscheidungsverfahren umfassen. Dann werden Öffnungen 52 zum Beispiel mit einem fotolithografischen Prozess hergestellt. Bei einigen Ausführungsformen, bei denen die dielektrische Schicht 50 aus einem lichtempfindlichen Material, wie etwa PBO oder Polyimid, besteht, umfasst die Herstellung der Öffnungen 52 eine Belichtung unter Verwendung einer lithografischen Maske (nicht dargestellt) und einen Entwicklungsprozess. Die Durchkontaktierungen 32 und die Metallsäulen 42 werden durch die Öffnungen 52 freigelegt.
  • Dann werden in 9 RDLs 54 über der dielektrischen Schicht 50 hergestellt. Der entsprechende Schritt ist als Schritt 412 in dem Prozessablauf angegeben, der in 20 gezeigt ist. Die RDLs 54 umfassen Durchkontaktierungen 54A, die in der dielektrischen Schicht 50 zum Verbinden mit den Metallsäulen 42 und den Durchkontaktierungen 32 hergestellt werden, und Metallleiterbahnen (Metallleitungen) 54B über der dielektrischen Schicht 50. Bei einigen Ausführungsformen der vorliegenden Erfindung werden die RDLs 54 (die 54A und 54B umfassen) in einem Plattierungsprozess hergestellt, der das Abscheiden einer Metall-Seed-Schicht (nicht dargestellt), das Herstellen und Strukturieren eines Fotoresists (nicht dargestellt) über der Metall-Seed-Schicht und das Plattieren eines Metallmaterials, wie etwa Kupfer und/oder Aluminium, über der Metall-Seed-Schicht umfasst. Die Metall-Seed-Schicht und das plattierte Metallmaterial können aus dem gleichen Material oder aus verschiedenen Materialien bestehen. Das strukturierte Fotoresist wird dann entfernt, und anschließend werden die Teile der Metall-Seed-Schicht entfernt, die zuvor von dem strukturierten Fotoresist bedeckt gewesen sind. Obwohl es nicht dargestellt ist, können die Oberseiten der Teile der RDLs 54, die aus den Öffnungen 52 aufgewachsen wurden, tiefer als der Teil der RDLs 54 ausgespart werden, der sich direkt über der dielektrischen Schicht 50 befindet.
  • In 10 wird bei einigen Ausführungsformen der vorliegenden Erfindung eine dielektrische Schicht 60 über der in 9 gezeigten Struktur hergestellt, und anschließend werden Öffnungen in der dielektrischen Schicht 60 hergestellt. Einige Teile der RDLs 54 werden somit durch die Öffnungen freigelegt. Die dielektrische Schicht 60 kann unter Verwendung der gleichen Gruppe von in Frage kommenden Materialien wie für die dielektrische Schicht 50 hergestellt werden, die PBO, Polyimid, BCB oder andere organische oder anorganische Materialien umfassen können. Dann werden RDLs 58 hergestellt. Der entsprechende Schritt ist als Schritt 414 in dem Prozessablauf angegeben, der in 20 gezeigt ist. Die RDLs 58 umfassen ebenfalls Durchkontaktierungsteile, die in die Öffnungen in der dielektrischen Schicht 60 hinein reichen, um die RDLs 54 zu kontaktieren, und Metallleitungsteile direkt über der dielektrischen Schicht 60. Die Herstellung der RDLs 58 kann in der gleichen Weise wie die Herstellung der RDLs 54 erfolgen und umfasst das Herstellen einer Seed-Schicht, das Herstellen einer strukturierten Maske, das Plattieren der RDLs 58 und das anschließende Entfernen der strukturierten Maske und unerwünschter Teile der Seed-Schicht.
  • 11 zeigt die Herstellung einer dielektrischen Schicht 62 und von RDLs 64 über der dielektrischen Schicht 60 und den RDLs 58. Der entsprechende Schritt ist als Schritt 416 in dem Prozessablauf angegeben, der in 20 gezeigt ist. Die dielektrische Schicht 62 kann unter Verwendung der gleichen Gruppe von in Frage kommenden Materialien wie für die Herstellung der dielektrischen Schichten 50 und 60 hergestellt werden. Die RDLs 64 können aus einem Metall oder einer Metalllegierung hergestellt werden, wie etwa Aluminium, Kupfer, Wolfram oder Legierungen davon. Bei den dargestellten beispielhaften Ausführungsformen werden zwar drei Schichten von RDLs (54, 58 und 64) hergestellt, aber es dürfte wohlverstanden sein, dass das Package jede Anzahl von RDL-Schichten, wie etwa eine Schicht, zwei Schichten oder mehr als drei Schichten, haben kann.
  • 12 zeigt die Herstellung einer dielektrischen Schicht 66, von Metallisierungen unter dem Kontakthügel (UBMs) 68 und von elektrischen Verbindungselementen 70 gemäß einigen beispielhaften Ausführungsformen. Die dielektrische Schicht 66 kann unter Verwendung der gleichen Gruppe von in Frage kommenden Materialien wie für die Herstellung der dielektrischen Schichten 50, 60, 62 und 66 hergestellt werden. Zum Beispiel kann die dielektrische Schicht 66 unter Verwendung von PBO, Polyimid oder PCB hergestellt werden. In der dielektrischen Schicht 66 werden Öffnungen hergestellt, um die darunter befindlichen Metallpads freizulegen, die bei den erläuternden beispielhaften Ausführungsformen Teile der RDLs 64 sind. Bei einigen Ausführungsformen der vorliegenden Erfindung werden die UBMs 68 so hergestellt, dass sie in die Öffnungen in der dielektrischen Schicht 66 hinein reichen, um die Metallpads in den RDLs 64 zu kontaktieren. Die UBMs 68 können aus Nickel, Kupfer, Titan oder Mehrfachschichten davon bestehen. Bei einigen beispielhaften Ausführungsformen umfassen die UBMs 68 eine Titanschicht und eine Kupferschicht über der Titanschicht.
  • Dann werden die elektrischen Verbindungselemente 70 hergestellt. Der entsprechende Schritt ist als Schritt 418 in dem Prozessablauf angegeben, der in 20 gezeigt ist. Die Herstellung der elektrischen Verbindungselemente 70 kann das Platzieren von Lotkugeln auf den freigelegten Teilen der UBMs 68 und das anschließende Aufschmelzen der Lotkugeln umfassen, und somit sind die elektrischen Verbindungselemente 70 Lötbereiche. Bei alternativen Ausführungsformen der vorliegenden Erfindung umfasst die Herstellung der elektrischen Verbindungselemente 70 das Durchführen einer Plattierung, um Lötschichten über den UBMs 68 herzustellen, und das anschließende Aufschmelzen der Lötschichten. Die elektrischen Verbindungselemente 70 können auch lotfreie Metallsäulen, oder Metallsäulen und Lotkappen über den lotfreien Metallsäulen umfassen, die ebenfalls durch Plattierung hergestellt werden können. In der gesamten Beschreibung werden die Struktur, die die Ablöseschicht 22 umfasst, und die darüber befindliche Struktur gemeinsam als Package 100 bezeichnet, das ein Verbundwafer ist (und nachstehend auch als Verbundwafer 100 bezeichnet wird), der eine Vielzahl von Bauelement-Dies 36 umfasst.
  • In 13 wird dann der Verbundwafer 100 auf einem Band 74 platziert, das an einem Rahmen 76 befestigt ist. Bei einigen Ausführungsformen der vorliegenden Erfindung sind die elektrischen Verbindungselemente 70 in Kontakt mit dem Band 74. Dann wird Licht 78 (oder eine andere Art von Strahlungsquelle, die Wärme überträgt) auf das LTHC-Beschichtungsmaterial 22 projiziert, und das Licht 78 geht durch den transparenten Träger 20 hindurch. Bei einigen beispielhaften Ausführungsformen der vorliegenden Erfindung ist das Licht 78 ein Laserstrahl, mit dem eine Vorwärts- und Rückwärts-Abtastung an dem LTHC-Beschichtungsmaterial 22 durchgeführt werden kann, wobei jede Abtastung an einem nicht-abgetasteten Teil des LTHC-Beschichtungsmaterials 22 durchgeführt wird. Bei alternativen Ausführungsformen wird das gesamte LTHC-Beschichtungsmaterial 22 gleichzeitig nur einmal belichtet, statt es vorwärts und rückwärts abzutasten. In Abhängigkeit von dem Material, aus dem das LTHC-Beschichtungsmaterial 22 besteht, kann auch UV-Licht zum Projizieren auf das LTHC-Beschichtungsmaterial 22 verwendet werden.
  • Durch die Belichtung (wie etwa die Laserabtastung) kann der Träger 20 von dem LTHC-Beschichtungsmaterial 22 abgehoben werden, und somit wird der Verbundwafer 100 von dem Träger 20 abgelöst (demontiert). Der entsprechende Schritt ist als Schritt 420 in dem Prozessablauf angegeben, der in 20 gezeigt ist. Der resultierende Verbundwafer 100 ist in 14 gezeigt. Während der Belichtung wird ein oberer Teil des LTHC-Beschichtungsmaterials 22 in Reaktion auf die Wärme zersetzt, die durch die Belichtung eingebracht wird. Der zersetzte Teil ist in 14 durch Strichlinien dargestellt. Der zersetzte Teil ist der Teil (der dargestellte obere Teil), der zuvor in Kontakt mit dem Träger 20 war und der Wärme des Lichts ausgesetzt wird. Der untere Teil des LTHC-Beschichtungsmaterials 22 erhält hingegen kein Licht, oder die Wärme des empfangenen Lichts ist nicht ausreichend. Daher wird der untere Teil des LTHC-Beschichtungsmaterials 22 nicht zersetzt und er bleibt zurück, nachdem der Träger 20 abgehoben worden ist. Bei einigen beispielhaften Ausführungsformen der vorliegenden Erfindung liegt eine Gesamtdicke T1 des LTHC-Beschichtungsmaterials 22 vor der Zersetzung in dem Bereich von etwa 1 µm bis etwa 2 µm. Eine Dicke T2 des zersetzten Teils des LTHC-Beschichtungsmaterials 22 kann bei einigen beispielhaften Ausführungsformen in dem Bereich von etwa 0,3 µm bis etwa 1µm liegen. Außerdem kann das Verhältnis der Dicke T2 des zersetzten Teils zu der Gesamtdicke T1 des LTHC-Beschichtungsmaterials 22 in dem Bereich von etwa 0,3 bis etwa 0,5 liegen.
  • Die Dicke T2 des zersetzten Teils des LTHC-Beschichtungsmaterials 22 wird von dem Energieniveau des Lichts 78, der Dauer der Belichtung und der Frequenz des Lichts beeinflusst. Je höher die Energie des Lichts 78 ist, umso größer ist die Dicke T2. Die Energie des Lichts 78 kann entsprechend eingestellt werden. Bei der gewählten Energie wird der obere Teil des gesamten LTHC-Beschichtungsmaterials 22 zersetzt, und es bleibt kein Teil des Trägers 20 an dem LTHC-Beschichtungsmaterial 22 durch einen nicht-zersetzten Teil haften. Der verbliebene nicht-zersetzte Teil des LTHC-Beschichtungsmaterials 22 kann jedoch eine Schutzschicht ohne eine Öffnung zum Freilegen der darunter befindlichen Durchkontaktierungen 32, des Verkapselungsmaterials 48 und der DAF 38 sein. Bei einigen beispielhaften Ausführungsformen der vorliegenden Erfindung hat das verbliebene LTHC-Beschichtungsmaterial 22 eine Dicke T3, die in dem Bereich von etwa 0,7 µm bis etwa 1,7 µm liegen kann.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung kann die Oberseite des LTHC-Beschichtungsmaterials 22 koplanar sein, um die Spezifikation des Herstellungsprozesses für das Package einzuhalten. Daher wird keine Planarisierung der Oberseite des LTHC-Beschichtungsmaterials 22 durchgeführt. Wenn jedoch nach dem Abheben des Trägers 20 das LTHC-Beschichtungsmaterial 22 eine Rauheit hat, die höher als die maximal zulässige Rauheit ist, die in der Spezifikation festgelegt ist, und die hohe Rauheit zu einem Ausbeuteverlust führen kann, kann eine chemisch-mechanische Polierung (CMP) oder ein mechanischer Schleifprozess durchgeführt werden, um die Oberseite des LTHC-Beschichtungsmaterials 22 zu ebnen. Durch die Planarisierung wird ein Oberseitenteil des LTHC-Beschichtungsmaterials 22 entfernt, während ein unterer Schutzteil intakt bleibt.
  • In 15 werden Öffnungen 72 in dem LTHC-Beschichtungsmaterial 22 hergestellt, und dadurch werden die Durchkontaktierungen 32 freigelegt. Der entsprechende Schritt ist als Schritt 422 in dem Prozessablauf angegeben, der in 20 gezeigt ist. Bei einigen Ausführungsformen der vorliegenden Erfindung werden die Öffnungen 72 durch Laserbohren hergestellt, und dabei werden einige Teile des LTHC-Beschichtungsmaterials 22 direkt über den Durchkontaktierungen 32 durch den Laser verbrannt und zersetzt. Bei alternativen Ausführungsformen der vorliegenden Erfindung werden die Öffnungen 72 durch Ätzen in einem lithografischen Prozess hergestellt.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung liegen die Titanschichten 24A nach dem Laserbohren frei. Die Titanschichten 24A sind die verbliebenen Teile der Metall-Seed-Schicht 24, die in 3 gezeigt ist. Anschließend wird eine Ätzung durchgeführt, um die Titanschichten zu entfernen, die in 15 als Schichten 24A dargestellt sind. Da Titan einen höheren elektrischen Widerstand als Kupfer hat, werden durch die Entfernung der Titanschichten die Kupferteile der Durchkontaktierungen 32 freigelegt, die einen niedrigeren Widerstand als die Titanschichten haben. Somit kann eine elektrische Verbindung mit den Durchkontaktierungen 32 mit einem niedrigeren Widerstand hergestellt werden. Bei einigen Ausführungsformen der vorliegenden Erfindung wird die Ätzung der Titanschicht durch Nassätzung unter Verwendung von Fluorwasserstoffsäure(HF)-Lösung, Phosphorsäure oder eines Gemisches aus HF und Phosphorsäure durchgeführt. Die Ätzung kann auch durch Trockenätzung erfolgen.
  • Bei der Ätzung der Titanschichten 24A wird das LTHC-Beschichtungsmaterial 22 nicht geätzt. Daher werden das Material für das LTHC-Beschichtungsmaterial 22 und das Ätzmittel für die Titanschichten 24A so gewählt, dass das Ätzmittel zwar die Titanschichten 24A ätzen kann, aber nicht das LTHC-Beschichtungsmaterial 22 angreift.
  • Der Verbundwafer 100 umfasst eine Vielzahl von Packages 100' (siehe 16), die miteinander identisch sind, wobei die Packages 100' jeweils eine Vielzahl von Durchkontaktierungen 32 und einen Bauelement-Die 36 aufweisen. Das LTHC-Beschichtungsmaterial 22 erstreckt sich über das gesamte Package 100 auf Waferebene. 16 zeigt das Bonden einer Vielzahl von Packages 200 (wobei nur ein Package 200 dargestellt ist) an das Package 100', sodass eine Vielzahl von identischen Package-auf-Package(PoP)-Strukturen/-Packages 300 entsteht. Der entsprechende Schritt ist als Schritt 424 in dem Prozessablauf angegeben, der in 20 gezeigt ist. Die Bondung wird durch Lötbereiche 80 durchgeführt, die die Durchkontaktierungen 32 mit Metallpads 206 in dem darüber befindlichen Package 200 verbinden. Bei einigen Ausführungsformen der vorliegenden Erfindung umfasst das Package 200 ein Package-Substrat 204 und einen oder mehrere Bauelement-Dies 202, die Speicher-Dies sein können, wie etwa SRAM-Dies (SRAM: statischer Direktzugriffsspeicher), DRAM-Dies (DRAM: dynamischer Direktzugriffsspeicher) oder dergleichen. In dem Spalt zwischen den Packages 200 und den darunter befindlichen Packages 100' wird eine Unterfüllung 208 abgeschieden und gehärtet.
  • Bei alternativen Ausführungsformen der vorliegenden Erfindung werden rückseitige RDLs (nicht dargestellt) hergestellt, und das Package 200 wird über die rückseitigen RDLs in der rückseitigen Umverteilungsstruktur gebondet, statt das Package 200 an den Verbundwafer 100 direkt durch die Öffnungen 72 (15) zu bonden. Die rückseitigen RDLs umfassen somit Durchkontaktierungen (nicht dargestellt), die in das LTHC-Beschichtungsmaterial 22 hinein reichen, und Metallleitungen (nicht dargestellt) über dem LTHC-Beschichtungsmaterial 22. Die rückseitigen RDLs werden so bezeichnet, weil sie auf der Rückseite des Bauelement-Dies 36 hergestellt werden. Um die rückseitigen RDLs herzustellen, kann statt eines Bands ein Träger unter dem Verbundwafer 100 als eine Unterlage bei der Herstellung der rückseitigen RDLs platziert werden. Dadurch werden bei der Herstellung der rückseitigen RDLs die elektrischen Verbindungselemente 70 über eine Haftschicht (nicht dargestellt) an den Träger angeklebt.
  • In 17 wird dann ein Vereinzelungsprozess (Die-Zersägungsprozess) durchgeführt, um den Verbundwafer 100 in einzelne Packages 300 zu zertrennen, die miteinander identisch sind. Die Vereinzelung kann auf dem Band 74 erfolgen. Die Vereinzelung kann dadurch erfolgen, dass ein Messer verwendet wird, oder dass ein Laser zum Vornuten verwendet wird, sodass Nuten entstehen, und der Wafer dann mit einem Messer an den Nuten durchtrennt wird.
  • 18 zeigt das Bonden der vereinzelten Packages 300 an eine Package-Komponente 86 durch Lötbereiche 70. Bei einigen Ausführungsformen der vorliegenden Erfindung ist die Package-Komponente 86 ein Package-Substrat, das ein kernloses Substrat oder ein Substrat mit einem Kern sein kann. Bei anderen Ausführungsformen der vorliegenden Erfindung ist die Package-Komponente 86 eine Leiterplatte oder ein Package. Die Lötbereiche 70 können an Bondpads 88 in der Package-Komponente 86 gebondet werden.
  • 19A zeigt eine Draufsicht einiger Teile eines beispielhaften Packages 300, wobei nur die Durchkontaktierungen 32, das LTHC-Beschichtungsmaterial 22 und der Bauelement-Die 36 dargestellt sind, während andere Strukturelemente der Einfachheit halber nicht dargestellt sind. Bei einigen Ausführungsformen der vorliegenden Erfindung erfolgt die Zersetzung des LTHC-Beschichtungsmaterials 22 durch einen Laser, der die Form eines Laserstrahls hat. Der Laserstrahl ist schmaler als das Package 300 und nimmt eine Vielzahl von Laserstrahl-Abtastwegen, um das gesamte Package 300 (und den in 13 gezeigten Verbundwafer 100) zu überstreichen. Die Abtastwege des Laserstrahls können sich geringfügig überdecken, um eine vollständige Überstreichung des LTHC-Beschichtungsmaterials 22 sicherzustellen, ohne dass unerwünscht einige Teile nicht abgetastet werden. Die sich überdeckenden Teile werden gegenüber den sich nicht überdeckenden Teilen doppelt abgetastet. Bei einigen Ausführungsformen der vorliegenden Erfindung ist die Dicke des zersetzten LTHC-Beschichtungsmaterials 22 in den doppelt abgetasteten Bereichen größer als die Dicke des zersetzten LTHC-Beschichtungsmaterials 22 in den einfach abgetasteten Bereichen. Das führt dazu, dass die Oberseite des LTHC-Beschichtungsmaterials 22 einige Teile hat, die tiefer als andere Teile ausgespart sind. Zum Beispiel zeigt 19A schematisch Teile 22A und Teile 22B, die tiefer als die Teile 22A ausgespart sind. Die Teile 22A und 22B sind abwechselnd angeordnet, wobei die Teile 22A einfach abgetastete Teile sind und die Teile 22B doppelt abgetastete Teile sind. Darüber hinaus können die Teile 22A und 22B in der Draufsicht im Wesentlichen gerade sein.
  • 19B zeigt eine Schnittansicht des LTHC-Beschichtungsmaterials 22 gemäß einigen beispielhaften Ausführungsformen der vorliegenden Erfindung. Die Schnittansicht wird von der Ebene erhalten, die die Linie 19B - 19B von 19A enthält. Die Teile 22A und 22B sind ebenfalls dargestellt. Auch Dicken T3A der Teile 22A und T3B der Teile 22B sind dargestellt. Die Dicke T3A ist größer als die Dicke T3B. Bei einigen Ausführungsformen der vorliegenden Erfindung ist die Differenz (T3A - T3B) größer als etwa 0,1 µm, und sie kann in dem Bereich von etwa 0,1 µm bis etwa 0,5 µm liegen. Somit hat bei dem Package 300 das LTHC-Beschichtungsmaterial 22 Teile mit abwechselnden Dicken. Die Teile 22A können eine im Wesentlichen gleichbleibende Breite haben, und die Teile 22B können ebenfalls eine im Wesentlichen gleichbleibende Breite haben, wobei die Breite der Teile 22A größer als die Breite der Teile 22B sein kann.
  • Die Teile 22B (und gegebenenfalls auch die Teile 22A) können in der Schnittansicht gekümpelt sein, wobei der mittlere Bereich eines Teils 22B (oder eines Teils 22A) tiefer als die Randbereiche des Teils 22B bzw. 22A ausgespart ist. Außerdem können die gekümpelten Formen gekrümmt sein.
  • 19C zeigt eine vergrößerte Darstellung eines Bereichs 84 von 17. Wie in 19C gezeigt ist, umfasst das Verkapselungsmaterial 48 ein Grundmaterial 48A und Füllstoffteilchen 48B in dem Grundmaterial 48A. Da das Verkapselungsmaterial 48 auf dem LTHC-Beschichtungsmaterial 22 (das in 6 gezeigt ist) verkapselt wird und an dem Teil des Verkapselungsmaterials 48, der das LTHC-Beschichtungsmaterial 22 kontaktiert, keine Planarisierung durchgeführt wird, werden die kugelförmigen Teilchen 48B, die in Kontakt mit dem LTHC-Beschichtungsmaterial 22 sind, abgerundet, wobei die abgerundeten Oberflächen in Kontakt mit dem LTHC-Beschichtungsmaterial 22 sind. Darüber hinaus werden an dieser Grenzfläche die kugelförmigen Teilchen 48B nicht teilweise entfernt, sodass sie planare Oberflächen haben, die mit der dargestellten Oberseite des Grundmaterials 48A koplanar sind. Im Gegensatz dazu sind die Teile des Verkapselungsmaterials 48, die in Kontakt mit der dielektrischen Schicht 50 sind, in dem in 7 gezeigten Schritt planarisiert worden. Daher werden die kugelförmigen Teilchen 48B, die in Kontakt mit der dielektrischen Schicht 50 sind, bei der Planarisierung teilweise zertrennt, und sie haben somit im Wesentlichen planare Unterseiten (statt abgerundete Unterseiten), die in Kontakt mit der dielektrischen Schicht 50 sind.
  • Bei den vorstehend erläuterten beispielhaften Ausführungsformen sind einige beispielhafte Verfahren und Strukturelemente gemäß einigen Ausführungsformen der vorliegenden Erfindung erörtert worden. Es können auch andere Verfahren und Strukturelemente verwendet werden. Zum Beispiel können Prüfstrukturen verwendet werden, um die Verifikationsprüfung der 3D-Verkappung oder von 3DIC-Bauelementen zu unterstützen. Die Prüfstrukturen können zum Beispiel in einer Umverteilungsschicht oder auf einem Substrat hergestellte Prüfpads umfassen, die die Prüfung der 3D-Verkappung oder der 3DIC-Bauelemente, die Verwendung von Sonden und/oder Sondenkarten, und dergleichen ermöglichen. Die Verifikationsprüfung kann an Zwischenstrukturen und an Endstrukturen durchgeführt werden. Darüber hinaus können die Strukturen und Verfahren, die hier beschrieben sind, in Zusammenhang mit Prüfungsmethodologien verwendet werden, die eine Zwischenverifikation von erwiesenermaßen guten Dies umfassen, um die Ausbeute zu erhöhen und die Kosten zu senken.
  • Die Ausführungsformen der vorliegenden Erfindung haben mehrere Vorzüge. Bei herkömmlichen Verfahren wird eine Pufferschicht (eine Polymerschicht) auf der LTHC-Beschichtung hergestellt, bevor die Seed-Schicht hergestellt wird, die zum Herstellen von Durchkontaktierungen verwendet wird. Dieses Verfahren ist auf Grund der Herstellung der Pufferschicht mit erhöhten Herstellungskosten verbunden. Wenn die Pufferschicht nicht hergestellt wird, um die Herstellungskosten zu senken, bleibt kein Rückstand der LTHC-Beschichtung zurück, da die LTHC-Beschichtung bei der Demontage des Trägers entfernt wird und eine Plasma-Reinigung zum Entfernen des Rückstands der LTHC-Beschichtung durchgeführt wird. Dadurch werden die Durchkontaktierungen und das Verkapselungsmaterial (Formmasse) dem Lot und der Unterfüllung ausgesetzt, und es ist keine Pufferschicht vorhanden, um das Lot / die Unterfüllung von den Durchkontaktierungen bzw. der Formmasse zu trennen. Durch die mechanische Spannung kommt es an der Grenzfläche zwischen dem Lot und der Unterfüllung zu einer Schichtablösung. Bei einigen Ausführungsformen der vorliegenden Erfindung wird die Pufferschicht nicht hergestellt, sodass die Herstellungskosten sinken. Ein Teil des LTHC-Beschichtungsmaterials bleibt jedoch in der Endstruktur zurück und fungiert als die Pufferschicht. Somit ist das Problem der Schichtablösung behoben.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung weist ein Verfahren die folgenden Schritte auf: Herstellen einer Ablöseschicht über einem Träger; Herstellen einer Metallsäule auf der Ablöseschicht; Verkapseln der Metallsäule in einem Verkapselungsmaterial; Durchführen einer Planarisierung an dem Verkapselungsmaterial, um die Metallsäule freizulegen; Herstellen einer Umverteilungsstruktur über dem Verkapselungsmaterial und der Metallsäule; Zersetzen eines ersten Teils der Ablöseschicht, um einen zweiten Teil der Ablöseschicht von dem Träger zu trennen; und Herstellen einer Öffnung in der Ablöseschicht, um die Metallsäule freizulegen. Bei einer Ausführungsform umfasst das Verfahren weiterhin das Bonden einer Package-Komponente über einen Lötbereich an die Metallsäule, wobei der Lötbereich in die Ablöseschicht hinein reicht, um die Metallsäule zu kontaktieren. Bei einer Ausführungsform erfolgt die Zersetzung des ersten Teils der Ablöseschicht durch Projizieren eines Laserstrahls auf die Ablöseschicht. Bei einer Ausführungsform weist die Ablöseschicht ein Polymer-Grundmaterial und Carbon-Black-Teilchen auf. Bei einer Ausführungsform umfasst das Verfahren nach der Herstellung der Öffnung in der Ablöseschicht weiterhin das Ätzen einer Titanschicht, wobei die Titanschicht ein Teil der Metallsäule ist und nach der Ätzung der Titanschicht die Ablöseschicht bestehen bleibt. Bei einer Ausführungsform trennt vor der Zersetzung der erste Teil der Ablöseschicht den zweiten Teil der Ablöseschicht von dem Träger, und der erste Teil der Ablöseschicht ist in physischem Kontakt mit dem Träger. Bei einer Ausführungsform hat der erste Teil der Ablöseschicht eine erste Dicke vor der Zersetzung, und die Ablöseschicht hat eine zweite Dicke vor der Zersetzung, und ein Verhältnis der ersten Dicke zu der zweiten Dicke liegt in dem Bereich von etwa 30 % bis etwa 50 %.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung weist ein Verfahren die folgenden Schritte auf: Aufbringen eines LTHC-Beschichtungsmaterials auf einen Träger; Herstellen einer Metall-Seed-Schicht in Kontakt mit dem LTHC-Beschichtungsmaterial; Herstellen eines strukturierten Fotoresists über der Metall-Seed-Schicht, wobei ein Teil der Metall-Seed-Schicht durch eine Öffnung in dem strukturierten Fotoresist freigelegt wird; Plattieren einer Metallsäule über der Metall-Seed-Schicht; Entfernen des strukturierten Fotoresists; Ätzen der Metall-Seed-Schicht, um das LTHC-Beschichtungsmaterial freizulegen; Projizieren von Licht auf das LTHC-Beschichtungsmaterial, um einen ersten Teil des LTHC-Beschichtungsmaterials zu zersetzen, wobei ein zweiter Teil des LTHC-Beschichtungsmaterials zurückbleibt und der erste Teil des LTHC-Beschichtungsmaterials in Kontakt mit dem Träger ist; Abheben des Trägers; und Herstellen eines Lötbereichs, der durch den zweiten Teil des LTHC-Beschichtungsmaterials hindurchgeht. Bei einer Ausführungsform ist nach der Abhebung des Trägers der zweite Teil des LTHC-Beschichtungsmaterials eine Schutzschicht. Bei einer Ausführungsform umfasst das Verfahren weiterhin das Herstellen eine Öffnung in dem zweiten Teil des LTHC-Beschichtungsmaterials, wobei der Lötbereich in die Öffnung hinein reicht. Bei einer Ausführungsform wird die Öffnung durch Laserbohren hergestellt. Bei einer Ausführungsform umfasst die Projektion von Licht das Abtasten des gesamten LTHC-Beschichtungsmaterials mit einem Laserstrahl. Bei einer Ausführungsform umfasst das Verfahren weiterhin das Durchführen einer Planarisierung an dem zweiten Teil der LTHC-Beschichtung nach der Abhebung des Trägers. Bei einer Ausführungsform umfasst das Verfahren weiterhin das Ätzen eines Bereichs eines verbliebenen Teils der Metall-Seed-Schicht nach der Abhebung des Trägers und vor der Herstellung des Lötbereichs.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung weist ein Package Folgendes auf: ein Verkapselungsmaterial; eine Durchkontaktierung, die durch das Verkapselungsmaterial hindurchgeht; ein LTHC-Beschichtungsmaterial, das die Durchkontaktierung und das Verkapselungsmaterial kontaktiert; und ein leitendes Strukturelement, das durch das LTHC-Beschichtungsmaterial hindurchgeht. Bei einer Ausführungsform ist das LTHC-Beschichtungsmaterial so konfiguriert, dass es sich durch Wärme von Licht zersetzt. Bei einer Ausführungsform umfasst das leitende Strukturelement einen Lötbereich. Bei einer Ausführungsform weist das Package weiterhin einen Bauelement-Die und eine Die-Befestigungsschicht auf, die den Bauelement-Die an dem LTHC-Beschichtungsmaterial befestigt, wobei der Bauelement-Die und die Die-Befestigungsschicht mit dem Verkapselungsmaterial verkapselt sind. Bei einer Ausführungsform weist das LTHC-Beschichtungsmaterial ein Polymer und Carbon-Black-Teilchen auf. Bei einer Ausführungsform umfasst das LTHC-Beschichtungsmaterial eine erste Vielzahl von Teilen und eine zweite Vielzahl von Teilen, die abwechselnd angeordnet sind, wobei die erste Vielzahl von Teilen dünner als die zweite Vielzahl von Teilen ist.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung weist ein Verfahren die folgenden Schritte auf: Aufbringen eines LTHC-Beschichtungsmaterials auf einen Träger; Platzieren eines Bauelement-Dies und einer Die-Befestigungsschicht auf dem LTHC-Beschichtungsmaterial; Verkapseln des Bauelement-Dies und der Die-Befestigungsschicht in einem Verkapselungsmaterial; Projizieren von Licht, wobei das Licht durch den Träger hindurchgeht, um das LTHC-Beschichtungsmaterial zu erreichen, und wobei ein erster Teil des LTHC-Beschichtungsmaterials durch das Licht zersetzt wird und ein zweiter Teil des LTHC-Beschichtungsmaterials nach der Projektion des Lichts bestehen bleibt; und Abheben des Trägers von dem zweiten Teil des LTHC-Beschichtungsmaterials. Bei einer Ausführungsform ist die Die-Befestigungsschicht in direktem Kontakt mit dem LTHC-Beschichtungsmaterial. Bei einer Ausführungsform umfasst die Projektion von Licht das Projizieren eines Laserstrahls. Bei einer Ausführungsform erfolgt die Abtastung mit dem Laserstrahl so, dass er das gesamte LTHC-Beschichtungsmaterial überstreicht. Bei einer Ausführungsform umfasst das Verfahren weiterhin das Herstellen einer Öffnung in dem zweiten Teil des LTHC-Beschichtungsmaterials. Bei einer Ausführungsform umfasst die Herstellung der Öffnung das Durchführen einer Laserbohrung.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung weist ein Package Folgendes auf: einen Bauelement-Die; eine Die-Befestigungsschicht; ein LTHC-Beschichtungsmaterial, wobei die Die-Befestigungsschicht zwischen dem Bauelement-Die und dem LTHC-Beschichtungsmaterial angeordnet ist und mit diesen in Kontakt ist; einen Lötbereich, der durch das LTHC-Beschichtungsmaterial hindurchgeht; und eine Package-Komponente, die über dem Bauelement-Die angeordnet ist und mit dem Lötbereich verbunden ist. Bei einer Ausführungsform weist das LTHC-Beschichtungsmaterial ein Polymer und Carbon-Black-Teilchen auf.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung weist ein Package Folgendes auf: ein erstes Package mit einer Formmasse, einem LTHC-Beschichtungsmaterial über und in Kontakt mit der Formmasse, und einem Lötbereich, der durch das LTHC-Beschichtungsmaterial hindurchgeht; ein zweites Package, das über dem ersten Package angeordnet ist und über den Lötbereich an das erste Package gebondet ist; und eine Unterfüllung, die den Lötbereich umschließt und kontaktiert, wobei die Unterfüllung das LTHC-Beschichtungsmaterial kontaktiert. Bei einer Ausführungsform weist das LTHC-Beschichtungsmaterial erste Streifenteile und zweite Streifenteile auf, die abwechselnd angeordnet sind, wobei die ersten Streifenteile und die zweiten Streifenteile gekümpelte Oberseiten haben.

Claims (20)

  1. Verfahren mit den folgenden Schritten: Herstellen einer Ablöseschicht (22) über einem Träger (20); Herstellen einer Metallsäule (32) auf der Ablöseschicht (22); Verkapseln der Metallsäule (32) in einem Verkapselungsmaterial (48); Durchführen einer Planarisierung an dem Verkapselungsmaterial (48), um die Metallsäule (32) freizulegen; Herstellen einer Umverteilungsstruktur (54; 58; 64) über dem Verkapselungsmaterial (48) und der Metallsäule (32); Zersetzen eines ersten Teils der Ablöseschicht (22), um einen zweiten Teil der Ablöseschicht (22) von dem Träger (20) zu trennen, wobei der erste Teil der Ablöseschicht (22) und der zweite Teil der Ablöseschicht (22) aus einem LTHC-Material bestehen; und Herstellen einer Öffnung (72) in der Ablöseschicht (22), um die Metallsäule (32) freizulegen.
  2. Verfahren nach Anspruch 1, das weiterhin das Bonden einer Package-Komponente über einen Lötbereich (80) an die Metallsäule (32) umfasst, wobei der Lötbereich (80) in die Ablöseschicht (22) hinein reicht, um die Metallsäule (32) zu kontaktieren.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Zersetzen des ersten Teils der Ablöseschicht (22) durch Projizieren eines Laserstrahls auf die Ablöseschicht (22) erfolgt.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Ablöseschicht (22) ein Polymer-Grundmaterial und Carbon-Black-Teilchen aufweist.
  5. Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin Folgendes umfasst: Ätzen einer Titanschicht nach dem Herstellen der Öffnung (72) in der Ablöseschicht (22), wobei die Titanschicht ein Teil der Metallsäule (32) ist und die Ablöseschicht (22) nach dem Ätzen der Titanschicht bestehen bleibt.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei vor dem Zersetzen der erste Teil der Ablöseschicht (22) den zweiten Teil der Ablöseschicht (22) von dem Träger (20) trennt und der erste Teil der Ablöseschicht (22) in physischem Kontakt mit dem Träger (20) ist.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei der erste Teil der Ablöseschicht (22) eine erste Dicke vor dem Zersetzen hat und die Ablöseschicht (22) eine zweite Dicke vor dem Zersetzen hat und ein Verhältnis der ersten Dicke zu der zweiten Dicke in einem Bereich von etwa 30 % bis etwa 50 % liegt.
  8. Verfahren mit den folgenden Schritten: Aufbringen eines LTHC-Beschichtungsmaterials (22) (LTHC: Licht-Wärme-Umwandlung) auf einen Träger (20); Herstellen einer Metall-Seed-Schicht (24) in Kontakt mit dem LTHC-Beschichtungsmaterial (22); Herstellen eines strukturierten Fotoresists (26) über der Metall-Seed-Schicht (24), wobei ein Teil der Metall-Seed-Schicht (24) durch eine Öffnung (72) in dem strukturierten Fotoresist (26) freigelegt wird; Plattieren einer Metallsäule (32) über der Metall-Seed-Schicht (24); Entfernen des strukturierten Fotoresists (26); Ätzen der Metall-Seed-Schicht (24), um das LTHC-Beschichtungsmaterial (22) freizulegen; Projizieren von Licht (78) auf das LTHC-Beschichtungsmaterial (22), um einen ersten Teil des LTHC-Beschichtungsmaterials (22) zu zersetzen, wobei ein zweiter Teil des LTHC-Beschichtungsmaterials (22) bestehen bleibt und der erste Teil des LTHC-Beschichtungsmaterials (22) in Kontakt mit dem Träger (20) ist; Abheben des Trägers (20); und Herstellen eines Lötbereichs (80), der durch den zweiten Teil des LTHC-Beschichtungsmaterials (22) hindurchgeht.
  9. Verfahren nach Anspruch 8, wobei nach dem Abheben des Trägers (20) der zweite Teil des LTHC-Beschichtungsmaterials (22) eine Schutzschicht ist.
  10. Verfahren nach Anspruch 8 oder 9, das weiterhin das Herstellen einer Öffnung (72) in dem zweiten Teil des LTHC-Beschichtungsmaterials (22) umfasst, wobei der Lötbereich (80) in die Öffnung (72) hinein reicht.
  11. Verfahren nach Anspruch 10, wobei die Öffnung (72) durch Laserbohren hergestellt wird.
  12. Verfahren nach einem der Ansprüche 8 bis 11, wobei das Projizieren des Lichts (78) das Abtasten des gesamten LTHC-Beschichtungsmaterials (22) mit einem Laserstrahl umfasst.
  13. Verfahren nach einem der Ansprüche 8 bis 12, das weiterhin das Durchführen einer Planarisierung an dem zweiten Teil der LTHC-Beschichtung nach dem Abheben des Trägers (20) umfasst.
  14. Verfahren nach einem der Ansprüche 8 bis 13, das weiterhin das Ätzen eines Bereichs eines verbliebenen Teils der Metall-Seed-Schicht (24) nach dem Abheben des Trägers (20) und vor dem Herstellen des Lötbereichs (80) umfasst.
  15. Package mit: einem Verkapselungsmaterial (48); einer Durchkontaktierung (32), die durch das Verkapselungsmaterial (48) hindurchgeht; einem LTHC-Beschichtungsmaterial (22) (LTHC: Licht-Wärme-Umwandlung), das die Durchkontaktierung (32) und das Verkapselungsmaterial (48) kontaktiert; und einem leitfähigen Strukturelement (80), das durch das LTHC-Beschichtungsmaterial (22) hindurchgeht.
  16. Package nach Anspruch 15, wobei das LTHC-Beschichtungsmaterial (22) derart eingerichtet ist, dass es sich durch Wärme von Licht zersetzt.
  17. Package nach Anspruch 15 oder 16, wobei das leitfähige Strukturelement einen Lötbereich (80) aufweist.
  18. Package nach einem der Ansprüche 15 bis 17, das weiterhin Folgendes umfasst: einen Bauelement-Die (36); und eine Die-Befestigungsschicht (38), die den Bauelement-Die (36) an dem LTHC-Beschichtungsmaterial (22) befestigt, wobei der Bauelement-Die (36) und die Die-Befestigungsschicht (38) mit dem Verkapselungsmaterial (48) verkapselt sind.
  19. Package nach einem der Ansprüche 15 bis 18, wobei das LTHC-Beschichtungsmaterial (22) ein Polymer und Carbon-Black-Teilchen aufweist.
  20. Package nach einem der Ansprüche 15 bis 19, wobei das LTHC-Beschichtungsmaterial (22) eine erste Mehrzahl von Teilen und eine zweite Mehrzahl von Teilen, die abwechselnd angeordnet sind, umfasst und die erste Mehrzahl von Teilen dünner als die zweite Mehrzahl von Teilen ist.
DE102017121289.2A 2017-06-30 2017-09-14 Verfahren und Package mit einer Ablöseschicht als Trennschicht Active DE102017121289B4 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762527221P 2017-06-30 2017-06-30
US62/527,221 2017-06-30
US15/696,886 US10269589B2 (en) 2017-06-30 2017-09-06 Method of manufacturing a release film as isolation film in package
US15/696,886 2017-09-06

Publications (2)

Publication Number Publication Date
DE102017121289A1 DE102017121289A1 (de) 2019-01-03
DE102017121289B4 true DE102017121289B4 (de) 2019-06-13

Family

ID=64662087

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102017121289.2A Active DE102017121289B4 (de) 2017-06-30 2017-09-14 Verfahren und Package mit einer Ablöseschicht als Trennschicht

Country Status (1)

Country Link
DE (1) DE102017121289B4 (de)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170032977A1 (en) 2015-07-31 2017-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution lines having stacking vias
US20170084543A1 (en) 2015-09-18 2017-03-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device and Method of Manufacture

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170032977A1 (en) 2015-07-31 2017-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution lines having stacking vias
US20170084543A1 (en) 2015-09-18 2017-03-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device and Method of Manufacture

Also Published As

Publication number Publication date
DE102017121289A1 (de) 2019-01-03

Similar Documents

Publication Publication Date Title
DE102019105763B4 (de) Integriertes photonisches package undverfahren zu dessen herstellung
DE102016100378B4 (de) Verringerung einer rissbildung durch einstellen einer öffnungsgrösse in pop-packages
DE102017117808A1 (de) Leitungsführungsentwurf für Dummy-Metallkappe und Umverteilungsleitung
DE102016100274B4 (de) Verfahren und packages für struktur eines dreidimensionalen chip-stackings
DE102019103729B4 (de) Halbleiter-package und verfahren
DE102015108684B4 (de) Beseitigen von durch sägen hervorgerufenes ablösen durch ausbilden von gräben
DE102013104369B4 (de) Einbetten von Materialien mit niedrigem k-Wert in Antennen
DE102019117763B4 (de) Seitenwandschutz für metallkontakthügel
DE102020108542B4 (de) Package unter Verwendung von Verstärkungs-Patches und Verfahren zur Herstellung
DE102018130035B4 (de) Package und verfahren
DE102019116734A1 (de) Fan-out-package mit einem steuerbaren standoff-abstand
DE102018111574A1 (de) Ausrichten von kontaktierhügeln in einem fan-out-häusungsprozes
DE102019115275A1 (de) Halbleiter-Interconnect-Struktur und Verfahren
DE102019109592B4 (de) Die-stapel und deren ausbildungsverfahren
DE102015106723A1 (de) Struktur zur Chip-Sondierung
DE102019120381B4 (de) Integriertes schaltungs-package und verfahren
DE102018110840A1 (de) Prozesse zum verringern von leckstrom und zum verbessern der adhäsion
DE102018106672A1 (de) LTHC als Ladungssperre beim Info-Package-Ausbilden
DE102018117689A1 (de) Unterstützen von Info-Packages zum Reduzieren von Durchbiegung
DE102018110866A1 (de) Ausrichtungsmarke mit Gitterstrukturen und Verfahren zum Ausbilden von dieser
DE102019117892A1 (de) Cowos-strukturen und verfahren zu deren herstellung
DE102018125372B4 (de) Elektromagnetischer abschirmungsaufbau in einem info-package und verfahren zu dessen herstellung
DE102018126129A1 (de) Verfahren zum Bilden von Umverteilungsleitungen, und darauf gebildeter Aufbau
DE102015104507B4 (de) Integrierte Fan-Out-Struktur mit Öffnungen in einer Pufferschicht und deren Herstellungsverfahren
DE102018108932B4 (de) Package mit Info-Struktur und Verfahren zu dessen Ausbildung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final