DE102017117808A1 - Leitungsführungsentwurf für Dummy-Metallkappe und Umverteilungsleitung - Google Patents

Leitungsführungsentwurf für Dummy-Metallkappe und Umverteilungsleitung Download PDF

Info

Publication number
DE102017117808A1
DE102017117808A1 DE102017117808.2A DE102017117808A DE102017117808A1 DE 102017117808 A1 DE102017117808 A1 DE 102017117808A1 DE 102017117808 A DE102017117808 A DE 102017117808A DE 102017117808 A1 DE102017117808 A1 DE 102017117808A1
Authority
DE
Germany
Prior art keywords
dummy
metal cap
dielectric layer
package
dummy metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102017117808.2A
Other languages
English (en)
Inventor
Chen-Hua Yu
Hsien-Wei Chen
Meng-Tsan Lee
Tsung-Shu Lin
Wei-Cheng Wu
Chien-Chia Chiu
Chin-te Wang
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102017117808A1 publication Critical patent/DE102017117808A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/073—Apertured devices mounted on one or more rods passed through the apertures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68318—Auxiliary support including means facilitating the separation of a device or wafer from the auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Geometry (AREA)

Abstract

Ein Package weist Folgendes auf: eine erste dielektrische Schicht; einen Bauelement-Die, der über der ersten dielektrischen Schicht angeordnet ist und an dieser befestigt ist; eine aktive Durchkontaktierung und eine Dummy-Durchkontaktierung; und ein Verkapselungsmaterial, das den Bauelement-Die, die aktive Durchkontaktierung und die Dummy-Durchkontaktierung verkapselt. Das Package weist weiterhin eine zweite dielektrische Schicht auf, die über und in Kontakt mit dem Bauelement-Die, der aktiven Durchkontaktierung und der Dummy-Durchkontaktierung angeordnet ist. Eine aktive Metallkappe ist über und in Kontakt mit der zweiten dielektrischen Schicht angeordnet und ist mit der aktiven Durchkontaktierung elektrisch verbunden. Die aktive Metallkappe überdeckt die aktive Durchkontaktierung. Eine Dummy-Metallkappe ist über und in Kontakt mit der zweiten dielektrischen Schicht angeordnet. Die Dummy-Metallkappe überdeckt die Dummy-Durchkontaktierung. Die Dummy-Metallkappe ist durch einen Spalt in einen ersten Teil und einen zweiten Teil unterteilt. Eine Umverteilungsleitung führt durch den Spalt zwischen dem ersten und dem zweiten Teil der Dummy-Metallkappe.

Description

  • Hintergrund der Erfindung
  • Mit der Entwicklung von Halbleitertechnologien werden Halbleiter-Chips/-Dies immer kleiner. Inzwischen müssen mehr Funktionen in die Halbleiter-Dies integriert werden. Daher müssen die Halbleiter-Dies immer größere Anzahlen von E/A-Pads haben, die in kleinere Flächeneinheiten integriert werden, und die Dichte der E/A-Pads steigt im Laufe der Zeit schnell. Dadurch wird die Verkappung der Halbleiter-Dies schwieriger, was die Ausbeute der Verkappung beeinträchtigt.
  • Herkömmliche Verkappungstechnologien können in zwei Kategorien unterteilt werden. Bei der ersten Kategorie werden Dies auf einem Wafer verkappt, bevor sie zersägt werden. Diese Verkappungstechnologie hat mehrere Vorzüge, wie etwa einen größeren Durchsatz und niedrigere Kosten. Außerdem wird weniger Unterfüllungs- oder Formmasse benötigt. Diese Verkappungstechnologie hat aber auch Nachteile, da die Größen der Dies immer kleiner werden und die jeweiligen Packages nur Fan-in-Packages sein können, bei denen die E/A-Pads jedes Dies auf einen Bereich direkt über der Oberfläche des jeweiligen Dies beschränkt sind. Wenn die Bereiche der Dies beschränkt sind, wird die Anzahl der E/A-Pads durch die Beschränkung des Rasterabstands der E/A-Pads begrenzt. Wenn der Rasterabstand der Pads verringert werden soll, können Lötbrücken entstehen. Wenn eine feststehende Kugelgröße gefordert wird, müssen die Lotkugeln außerdem eine bestimmte Größe haben, wodurch wiederum die Anzahl von Lotkugeln begrenzt wird, die auf der Oberfläche eines Dies integriert werden können.
  • Bei der anderen Verkappungskategorie werden die Dies von den Wafern getrennt, bevor sie verkappt werden. Ein Vorzug dieser Verkappungstechnologie liegt darin, dass die Möglichkeit besteht, Fan-out-Packages herzustellen, was bedeutet, dass die E/A-Pads auf einem Die auf eine größere Fläche als die des Dies umverteilt werden können und somit die Anzahl der E/A-Pads, die auf den Oberflächen der Dies integriert sind, erhöht werden kann. Ein weiterer Vorzug dieser Verkappungstechnologie besteht darin, dass nur erwiesenermaßen gute Dies verkappt werden und fehlerhafte Dies verworfen werden und somit Kosten und Aufwand nicht für fehlerhafte Dies vergeudet werden.
  • Bei einem Fan-out-Package wird ein Bauelement-Die in einer Formmasse verkapselt, die dann planarisiert wird, um den Bauelement-Die freizulegen. Dann werden Umverteilungsleitungen hergestellt und mit dem Bauelement-Die verbunden. Das Fan-out-Package kann außerdem Durchkontaktierungen aufweisen, die durch die Formmasse hindurchgehen.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • Die 1 bis 14 sind Schnittansichten von Zwischenstufen bei der Herstellung eines Packages mit vorderseitigen Umverteilungsleitungen gemäß einigen Ausführungsformen.
    • Die 15 und 16 sind Schnittansichten von Zwischenstufen bei der Herstellung eines Packages mit vorderseitigen und rückseitigen Umverteilungsleitungen gemäß einigen Ausführungsformen.
    • 17 ist eine Draufsicht eines Packages gemäß einigen Ausführungsformen.
    • Die 18 bis 21 sind Draufsichten von Dummy-Metallkappen gemäß einigen Ausführungsformen.
    • 22 zeigt einen Prozessablauf zur Herstellung eines Packages gemäß einigen Ausführungsformen.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so ausgebildet werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden
  • Es werden ein Package und ein Verfahren zu dessen Herstellung gemäß verschiedenen beispielhaften Ausführungsformen zur Verfügung gestellt. Es werden die Zwischenstufen der Herstellung des Packages gemäß einigen Ausführungsformen erläutert. Außerdem werden einige Abwandlungen einiger Ausführungsformen erörtert. In allen verschiedenen Darstellungen und erläuternden Ausführungsformen werden ähnliche Bezugssymbole zum Bezeichnen von ähnlichen Elementen verwendet.
  • Die 1 bis 14 zeigen Schnittansichten von Zwischenstufen bei der Herstellung eines Packages gemäß einigen Ausführungsformen. Die Schritte, die in den 1 bis 14 gezeigt sind, sind auch in dem Prozessablauf 200 schematisch angegeben, der in 22 gezeigt ist.
  • 1 zeigt einen Träger 20 und eine Ablöseschicht 22, die auf dem Träger 20 aufgebracht ist. Der Träger 20 kann ein Glasträger, ein Keramikträger oder dergleichen sein. Der Träger 20 kann eine runde Draufsicht-Form haben und kann die Größe eines Siliziumwafers haben. Der Träger 20 kann zum Beispiel einen Durchmesser von 8 in., 12 in. oder dergleichen haben. Die Ablöseschicht 22 kann aus einem LTHC-Beschichtungsmaterial (LTHC: Licht-Wärme-Umwandlung) bestehen, das zusammen mit dem Träger 20 von darüber befindlichen Strukturen entfernt wird, die in späteren Schritten hergestellt werden. Bei einigen Ausführungsformen der vorliegenden Erfindung besteht die Ablöseschicht 22 aus einem durch Wärme ablösbaren Material auf Epoxidharz-Basis. Die Ablöseschicht 22 kann auf den Träger 20 aufgebracht werden.
  • Über der Ablöseschicht 22 wird eine dielektrische Schicht 28 hergestellt. die Unterseite der dielektrischen Schicht 28 kann in Kontakt mit der Oberseite der Ablöseschicht 22 sein. Bei einigen Ausführungsformen der vorliegenden Erfindung besteht die dielektrische Schicht 28 aus einem Polymer, das ein lichtempfindliches Material sein kann, wie etwa Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder dergleichen. Bei alternativen Ausführungsformen besteht die dielektrische Schicht 28 aus einem anorganischen dielektrischen Material, das ein Nitrid, wie etwa Siliziumnitrid, ein Oxid, wie etwa Siliziumoxid, Phosphorsilicatglas (PSG), Borsilicatglas (BSG), Borphosphorsilicatglas (BPSG) oder dergleichen sein kann.
  • Die 2 bis 4 zeigen die Herstellung von Metallsäulen 32A und 32B, die gemeinsam als Metallsäulen 32 bezeichnet werden. Der entsprechende Schritt ist als Schritt 202 in dem Prozessablauf angegeben, der in 22 gezeigt ist. In der gesamten Beschreibung werden die Metallsäulen 32 alternativ als Durchkontaktierungen 32 bezeichnet, da die Metallsäulen 32 durch das später verteilte Verkapselungsmaterial hindurchgehen.
  • In 2 wird eine Metall-Seed-Schicht 29 zum Beispiel durch physikalische Aufdampfung (PVD) hergestellt. Die Metall-Seed-Schicht 29 kann Kupfer aufweisen, oder sie kann bei einigen Ausführungsformen eine Titanschicht und eine Kupferschicht über der Titanschicht aufweisen. Über der Metall-Seed-Schicht 29 wird ein Fotoresist 30 hergestellt. Dann wird das Fotoresist 30 unter Verwendung einer fotolithografischen Maske (nicht dargestellt) belichtet. Nach einer anschließenden Entwicklung entstehen Öffnungen 31 in dem Fotoresist 30. Einige Teile der Metall-Seed-Schicht 29 werden durch die Öffnungen 31 freigelegt.
  • Wie in 3 gezeigt ist, werden dann die Durchkontaktierungen 32 (die 32A und 32B umfassen) durch Plattierung eines Metallmaterials in den Öffnungen 31 hergestellt. Das plattierte Metallmaterial kann Kupfer oder eine Kupferlegierung sein. In nachfolgenden Schritten wird das Fotoresist 30 entfernt, und dadurch werden die darunter befindlichen Teile der Metall-Seed-Schicht 29 freigelegt. Die freigelegten Teile der Metall-Seed-Schicht 29 werden dann in einem Ätzschritt entfernt. Die resultierenden Durchkontaktierungen 32 sind in 4 gezeigt. In der gesamten Beschreibung werden die verbliebenen Teile der Metall-Seed-Schicht 29 als Teile der Durchkontaktierungen 32 angesehen, und sie werden nicht einzeln dargestellt. Die Durchkontaktierungen 32 umfassen funktionelle (aktive) Durchkontaktierungen 32A und Dummy-Durchkontaktierungen 32B, deren Funktionen in nachfolgenden Absätzen erörtert werden.
  • 5 zeigt die Platzierung/Anordnung eines Bauelement-Dies 36. Der entsprechende Schritt ist als Schritt 204 in dem Prozessablauf angegeben, der in 22 gezeigt ist. Der Bauelement-Die 36 wird über eine Die-Befestigungsschicht (DAF) 38, die eine Haftschicht ist, an der dielektrischen Schicht 28 befestigt. Der Bauelement-Die 36 kann ein Halbleitersubstrat mit einer Rückseite (der Oberfläche, die nach unten zeigt) haben, die in physischem Kontakt mit der DAF 38 ist. Der Bauelement-Die 36 kann integrierte Schaltkreiselemente (wie etwa aktive Bauelemente, die zum Beispiel Transistoren umfassen; nicht dargestellt) auf der Vorderseite (der Oberfläche, die nach oben zeigt) des Halbleitersubstrats aufweisen. Der Bauelement-Die 36 kann ein Logik-Die sein, wie etwa ein CPU-Die (CPU: zentrale Verarbeitungseinheit), ein GPU-Die (GPU: grafische Verarbeitungseinheit), ein Mobilanwendungs-Die oder dergleichen.
  • Bei einigen beispielhaften Ausführungsformen werden Metallsäulen 42 (wie etwa Kupfersäulen) als Teile des Bauelement-Dies 36 vorgefertigt, wobei die Metallsäulen 42 mit den integrierten Schaltkreiselementen, wie etwa Transistoren (nicht dargestellt), in dem Bauelement-Die 36 elektrisch verbunden werden. Bei einigen Ausführungsformen der vorliegenden Erfindung füllt ein Polymer die Spalte zwischen benachbarten Metallsäulen 42, sodass eine obere dielektrische Schicht 44 entsteht. Die obere dielektrische Schicht 44 kann außerdem einen Teil aufweisen, der die Metallsäulen 42 bedeckt und schützt. Die Polymerschicht 44 kann bei einigen Ausführungsformen der vorliegenden Erfindung aus PBO oder Polyimid bestehen.
  • Dann werden der Bauelement-Die 36 und die Metallsäulen 32 mit einem Verkapselungsmaterial 48 verkapselt, wie in 6 gezeigt ist. Der entsprechende Schritt ist als Schritt 206 in dem Prozessablauf angegeben, der in 22 gezeigt ist. Das Verkapselungsmaterial 48 füllt die Spalte zwischen benachbarten Durchkontaktierungen 32 und die Spalte zwischen den Durchkontaktierungen 32 und dem Bauelement-Die 36. Das Verkapselungsmaterial 48 kann eine Formmasse, eine Formunterfüllung, ein Epoxidharz und/oder ein Harz sein. Die Oberseite des Verkapselungsmaterials 48 ist höher als die oberen Enden der Metallsäulen 42. Die Formmasse kann ein Grundmaterial, das ein Polymer, ein Harz, ein Epoxidharz oder dergleichen sein kann, und Füllstoffteilchen (nicht dargestellt) in dem Grundmaterial umfassen. Die Füllstoffteilchen können dielektrische Teilchen aus Si02, Al2O3, Siliziumdioxid oder dergleichen sein und können kugelförmig sein.
  • In einem nachfolgenden Schritt, der in 7 gezeigt ist, wird eine Planarisierung, wie etwa eine chemisch-mechanische Polierung (CMP) oder ein mechanischer Schleifprozess, durchgeführt, um das Verkapselungsmaterial 48 zu dünnen, bis die Durchkontaktierungen 32 und die Metallsäulen 42 freiliegen. Der entsprechende Schritt ist als Schritt 206 in dem Prozessablauf angegeben, der in 22 gezeigt ist. Durch die Planarisierung sind die oberen Enden der Durchkontaktierungen 32 im Wesentlichen auf gleicher Höhe (koplanar) mit den Oberseiten der Metallsäulen 42 und im Wesentlichen koplanar mit der Oberseite des Verkapselungsmaterials 48.
  • Die 8 und 9 zeigen die Herstellung einer ersten Schicht von vorderseitigen Umverteilungsschichten (RDLs) und der jeweiligen dielektrischen Schicht. In 8 wird eine dielektrische Schicht 50 hergestellt. Der entsprechende Schritt ist als Schritt 208 in dem Prozessablauf angegeben, der in 22 gezeigt ist. Bei einigen Ausführungsformen der vorliegenden Erfindung besteht die dielektrische Schicht 50 aus einem Polymer, wie etwa PBO, Polyimid oder dergleichen. Bei alternativen Ausführungsformen besteht die dielektrische Schicht 50 aus Siliziumnitrid, Siliziumoxid oder dergleichen. Dann werden Öffnungen 52 zum Beispiel mit einem fotolithografischen Prozess hergestellt. Die aktiven Durchkontaktierungen 32A und die Metallsäulen 42 werden durch die Öffnungen 52 freigelegt. Bei einigen Ausführungsformen der vorliegenden Erfindung werden die Dummy-Durchkontaktierungen 32B durch die Öffnungen 52 freigelegt. Bei alternativen Ausführungsformen der vorliegenden Erfindung werden die Öffnungen 52 nicht so hergestellt, dass einige oder alle Dummy-Durchkontaktierungen 32B freigelegt werden, und daher sind nach der Herstellung der Öffnungen 52 immer noch einige oder alle Dummy-Durchkontaktierungen 32B vollständig von der dielektrischen Schicht 50 bedeckt.
  • Dann werden in 6 Metall-Strukturelemente 56 (die 56A, 56B und 56C umfassen) über der dielektrischen Schicht 50 hergestellt. Die leitenden Strukturelemente 56 umfassen (aktive) Metallkappen 56A, Dummy-Metallkappen 56B und RDLs 56C über der dielektrischen Schicht 50, wobei die Strukturelemente 56A, 56B und 56C in der gleichen Metallschicht und auf dem gleichen Niveau angeordnet sind. Der entsprechende Schritt ist als Schritt 210 in dem Prozessablauf angegeben, der in 22 gezeigt ist. In der dielektrischen Schicht 50 werden Durchkontaktierungen 54A hergestellt, um die Metallsäulen 42 und die aktiven Durchkontaktierungen 32A mit den darüber befindlichen Metallkappen 56A und den RDLs 56C zu verbinden. Die RDLs 56C umfassen Metallleiterbahnen (Metallleitungen) über der dielektrischen Schicht 50. Bei einigen Ausführungsformen der vorliegenden Erfindung werden die Metall-Strukturelemente 56 und die Durchkontaktierungen 54 (die 54A und 54B umfassen) in einem Plattierungsprozess hergestellt, der das Abscheiden einer Seed-Schicht (nicht dargestellt), das Herstellen und Strukturieren eines Fotoresists (nicht dargestellt) über der Seed-Schicht und das Plattieren eines Metallmaterials, wie etwa Kupfer oder Aluminium, über der Seed-Schicht umfasst. Die Seed-Schicht und das plattierte Material können aus dem gleichen Material oder aus unterschiedlichen Materialien bestehen. Dann wird das strukturierte Fotoresist entfernt, und anschließend werden die Teile der Seed-Schicht, die vorher von dem strukturierten Fotoresist bedeckt waren, geätzt.
  • Die Metallkappen 56A überdecken die entsprechenden aktiven Durchkontaktierungen 32A, und die Dummy-Metallkappen 56B überdecken die entsprechenden Dummy-Durchkontaktierungen 32B. Die Metallkappen 56A und die Dummy-Metallkappen 56B sind größer als die Durchkontaktierungen 32, sodass sie vor der Spannung, die von den jeweiligen darunter befindlichen Durchkontaktierungen 32A und 32B verursacht werden, geschützt werden. Bei einigen Ausführungsformen, bei denen die Öffnungen 52 (8) so hergestellt werden, dass sie die Dummy-Durchkontaktierungen 32B freilegen, werden die Dummy-Durchkontaktierungen 54B in der dielektrischen Schicht 50 hergestellt, und sie verbinden einige oder alle Dummy-Metallkappen 56B physisch und elektrisch mit den Dummy-Durchkontaktierungen 32B. Bei alternativen Ausführungsformen wird keine Öffnung 52 (8) hergestellt, um die Dummy-Durchkontaktierungen 32B freizulegen, und die Dummy-Metallkappen 56B werden durch die dielektrische Schicht 50 von den darunter befindlichen Dummy-Durchkontaktierungen 32B getrennt. Die Dummy-Durchkontaktierungen 54B sind durch Strichlinien dargestellt, um anzugeben, dass sie hergestellt werden können oder auch nicht, und es können einige Dummy-Durchkontaktierungen 54B hergestellt werden, während andere nicht hergestellt werden.
  • Wie außerdem in 9 gezeigt ist, werden die Dummy-Metallkappen 56B in zwei (oder mehr) Teile unterteilt, wobei die RDLs 56C durch den Spalt/Zwischenraum zwischen den getrennten Teilen der Dummy-Metallkappen 56B führen. Die Metallkappen 56A und die Dummy-Metallkappen 56B können runde Draufsicht-Formen haben, wie in den 17 bis 21 gezeigt ist, sodass die mechanische Spannung, die von ihnen auf die umgebenden dielektrischen Strukturen aufgebracht wird, minimiert wird. Bei alternativen Ausführungsformen können die Metallkappen 56A und die Dummy-Metallkappen 56B andere polygonale Formen haben, wie etwa sechseckige Formen, achteckige Formen oder dergleichen. Die RDLs 56C können mit den Metallkappen 56A, den Durchkontaktierungen 54A, den Metallsäulen 42 und anderen leitenden Strukturelementen verbunden werden. Die RDLs 56C werden zum Führen von Spannungen, Signalen, Strömen und dergleichen verwendet.
  • In 10 wird bei einigen Ausführungsformen der vorliegenden Erfindung eine dielektrische Schicht 60 über der in 9 gezeigten Struktur hergestellt, und anschließend werden Öffnungen in der dielektrischen Schicht 60 hergestellt. Somit werden einige Teile der Metallkappen 56A und der RDLs 56C durch die Öffnungen freigelegt. Die dielektrische Schicht 60 kann unter Verwendung eines Materials hergestellt werden, das aus der gleichen Gruppe von in Frage kommenden Materialien wie für die Herstellung der dielektrischen Schicht 50 gewählt wird, wie etwa PBO, Polyimid oder BCB. Dann werden Metall-Strukturelemente (RDLs) 58 hergestellt, die 58A und eventuell 58B umfassen. Die RDLs 58A reichen in die Öffnungen in der dielektrischen Schicht 60 hinein, um die Metallkappen 56A und/oder die RDLs 56C zu kontaktieren.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung werden einige der RDLs 58 (die mit 58B bezeichnet sind und auch als Metallbrücken bezeichnet werden) so hergestellt, dass sie die getrennten Teile der Dummy-Metallkappen 56B miteinander verbinden. Dadurch bilden die getrennten Teile ein und derselben Dummy-Metallkappe 56B und die jeweiligen darüber befindlichen Metallbrücken 58B gemeinsam integrierte Metall-Strukturelemente. Daher können die Metallbrücken 58B die Integrität der Dummy-Metallkappen 56B verbessern, und somit wird der Spannungsschutzeffekt der Dummy-Metallkappen 56B verbessert.
  • Bei alternativen Ausführungsformen der vorliegenden Erfindung werden einige oder alle Metallbrücken 58B nicht hergestellt. Daher sind die getrennten Teile ein und derselben Dummy-Metallkappe 56B elektrisch voneinander getrennt, und kein Metall-Strukturelement verbindet sie miteinander. Die Metallbrücken 58B sind durch Strichlinien dargestellt, um anzugeben, dass einige oder alle Metallbrücken 58B hergestellt werden können oder auch nicht. Wenn eine Dummy-Metallkappe 56B keine darüber befindliche verbindende Metallbrücke hat, ist die gesamte Oberseite jedes der getrennten Teile der Dummy-Metallkappe 56B vollständig von der dielektrischen Schicht 60 bedeckt. Außerdem können ein oder mehrere der getrennten Teile einer Dummy-Metallkappe 56B vollständig von den dielektrischen Schichten 50 und 60 umschlossen sein.
  • 11 zeigt die Herstellung einer dielektrischen Schicht 62 und von RDLs 64. Die dielektrische Schicht 60 kann aus einem Material hergestellt werden, das aus der gleichen Gruppe von in Frage kommenden Materialien wie für die Herstellung der dielektrischen Schichten 50 und 60 gewählt wird. Die RDLs 64 können auch aus einem Metall, wie etwa Aluminium, Kupfer oder Wolfram, und/oder einer Legierung davon bestehen. Es dürfte wohlverstanden sein, dass die RDLs jede Anzahl von Schichten, wie etwa eine Schicht oder mehr als zwei Schichten, haben können, obwohl in den dargestellten beispielhaften Ausführungsformen drei RDLs (56, 58 und 64) hergestellt werden.
  • 12 zeigt die Herstellung einer dielektrischen Schicht 66, von Metallisierungen unter dem Kontakthügel (UBMs) 68 und von elektrischen Verbindungselementen 70 gemäß einigen beispielhaften Ausführungsformen. Der entsprechende Schritt ist als Schritt 214 in dem Prozessablauf angegeben, der in 22 gezeigt ist. Die dielektrische Schicht 66 kann aus einem Material hergestellt werden, das aus der gleichen Gruppe von in Frage kommenden Materialien wie für die Herstellung der dielektrischen Schichten 50 und 60 gewählt wird. Die dielektrische Schicht 66 kann zum Beispiel unter Verwendung von PBO, Polyimid oder BCB hergestellt werden. In der dielektrischen Schicht 66 werden Öffnungen hergestellt, um die darunter befindlichen Metallpads freizulegen, die Teile der RDLs 64 sind. Bei einigen Ausführungsformen der vorliegenden Erfindung werden die UBMs 68 so hergestellt, dass sie in die Öffnungen in der dielektrischen Schicht 66 hinein reichen, um die RDLs 64 zu kontaktieren. Die UBMs 68 können aus Nickel, Kupfer, Titan oder Mehrfachschichten davon bestehen.
  • Dann werden die elektrischen Verbindungselemente 70 hergestellt. Die Herstellung der elektrischen Verbindungselemente 70 kann das Platzieren von Lotkugeln auf den freigelegten Teilen der UBMs 68 und das anschließende Aufschmelzen der Lotkugeln umfassen. Bei alternativen Ausführungsformen der vorliegenden Erfindung umfasst die Herstellung der elektrischen Verbindungselemente 70 das Durchführen einer Plattierung, um Lotschichten über den UBMs 68 herzustellen, und das anschließende Aufschmelzen der Lotschichten. Die elektrischen Verbindungselemente 70 können auch Metallsäulen oder Metallsäulen und Lotkappen umfassen, die ebenfalls durch Plattierung hergestellt werden können. In der gesamten Beschreibung wird die Struktur, die die dielektrische Schicht 28 in Kombination mit der darüber befindlichen Struktur umfasst, als Package 100 bezeichnet, das ein Verbundwafer ist (und nachstehend auch als Verbundwafer 100 bezeichnet wird), der eine Vielzahl von Bauelement-Dies 36 umfasst.
  • Dann wird das Package 100 von dem Träger 20 zum Beispiel dadurch abgelöst, dass UV-Licht oder ein Laserstrahl auf die Ablöseschicht 22 projiziert wird, sodass sich die Ablöseschicht 22 durch die Wärme des UV-Lichts oder des Laserstrahls zersetzt. Dadurch wird das Package 100 von dem Träger 20 abgelöst. Das resultierende Package 100 ist in 13 gezeigt. Bei einigen Ausführungsformen der vorliegenden Erfindung bleibt bei dem resultierenden Package 100 die dielektrische Schicht 28 als ein unterer Teil des Packages 100 zurück, und sie schützt die Durchkontaktierungen 32. Dann wird eine Laserbohrung durchgeführt, um einige Teile der dielektrischen Schicht 28 zu entfernen, sodass Öffnungen 72 entstehen, um die aktiven Durchkontaktierungen 32A und die Dummy-Durchkontaktierungen 32B freizulegen. Dann wird eine Vereinzelung (Die-Zersägung) durchgeführt, um den Verbundwafer 100 in einzelne Packages 100' zu zertrennen. Der entsprechende Schritt ist als Schritt 218 in dem Prozessablauf angegeben, der in 22 gezeigt ist.
  • 14 zeigt das Bonden eines Packages 400 an das Package 100', sodass eine Package-auf-Package(PoP)-Struktur 300 (Package 300) entsteht. Der entsprechende Schritt ist als Schritt 220 in dem Prozessablauf angegeben, der in 22 gezeigt ist. Die Bondung wird durch die Lotbereiche 74 durchgeführt, die die Durchkontaktierungen 32A und 32B mit Metallpads 406 in dem darunter befindlichen Package 400 verbinden. Bei einigen Ausführungsformen der vorliegenden Erfindung weist das Package 400 ein Package-Substrat 404 und einen oder mehrere Bauelement-Dies 402 auf, die Speicher-Dies, wie etwa SRAM-Dies (SRAM: statischer Direktzugriffsspeicher), DRAM-Dies (DRAM: dynamischer Direktzugriffsspeicher) oder dergleichen, sein können.
  • Bei alternativen Ausführungsformen der vorliegenden Erfindung werden rückseitige RDLs auf der Rückseite des Bauelement-Dies 36 hergestellt, statt die Öffnungen 72 (13) in der dielektrischen Schicht 28 herzustellen und dann das Package 400 direkt an das Package 200' zu bonden. Um die rückseitigen RDLs herzustellen, wird zunächst eine Trägerumschaltung an der in 12 gezeigten Struktur durchgeführt, bei der die elektrischen Verbindungselemente 70 über eine Haftschicht 82 an einem Träger 80 (15) befestigt werden, bevor der Träger 20 abgelöst wird.
  • Dann wird der Träger 20 (12) von dem Verbundwafer 100 abgelöst, und die dielektrische Schicht 28 wird aufgedeckt. Anschließend werden Metall-Strukturelemente 26 (die Metallkappen 26A, Dummy-Metallkappen 26B und RDLs 26C umfassen) und Durchkontaktierungen 25/25B hergestellt. Die Herstellung kann in ähnlicher Weise wie die Herstellung der leitenden Strukturelemente 56 und der Durchkontaktierungen 54 erfolgen, und daher werden die Einzelheiten nicht wiederholt.
  • Dann werden eine dielektrische Schicht 24 und Metall-Strukturelemente 86A, 86B, 84A und 84B hergestellt, die in 15 gezeigt sind. Der entsprechende Schritt ist als Schritt 216 in dem Prozessablauf angegeben, der in 22 gezeigt ist. Die dielektrische Schicht 44 kann aus einem Material hergestellt werden, das aus der gleichen Gruppe von in Frage kommenden Materialien wie für die Herstellung der dielektrischen Schichten 50 und 60 gewählt wird. Die Metall-Strukturelemente 86A/84A (die Metallleiterbahnen 86A und Durchkontaktierungen 84A umfassen) können auch aus einem Metall, wie etwa Aluminium, Kupfer oder Wolfram, und/oder einer Legierung davon bestehen. Einige Durchkontaktierungen 84B1 sind durch Strichlinien dargestellt, um anzugeben, dass diese Durchkontaktierungen hergestellt werden können oder auch nicht, und Lotbereiche 74 ( 16) können mit einigen (jedoch nicht allen) getrennten Teilen in einer Dummy-Metallkappe 26B elektrisch verbunden werden, oder sie können über die Durchkontaktierungen 84B1 mit allen getrennten Teilen in einer Dummy-Metallkappe 56B verbunden werden. Eine dielektrische Schicht 85 kann hergestellt werden (oder auch nicht). Dann wird der Verbundwafer 100 von dem Träger 80 abgelöst, und eine Vereinzelung/Die-Zersägung wird durchgeführt, um den Verbundwafer 100 in einzelne Packages 100' zu zertrennen. Das resultierende Package 100' wird dann an das Package 400 gebondet, und das resultierende Package 300 ist in 16 gezeigt.
  • Bei einigen Ausführungsformen, die in den 14 und 16 gezeigt sind, sind die Dummy-Durchkontaktierungen 32B elektrisch floatend. Zum Beispiel können auf den Unterseiten der Dummy-Durchkontaktierungen 32B die Metallpads 406 in dem Package 400 Dummy-Pads sein, und sie werden nicht mit darunter befindlichen Metallleitungen und den Bauelement-Dies 402 elektrisch verbunden. Auf den Oberseiten der Dummy-Durchkontaktierungen 32A sind die gesamten Oberseiten der Dummy-Durchkontaktierungen 32B mit der dielektrischen Schicht 50 bedeckt, wenn die Durchkontaktierungen 54A nicht hergestellt werden. Die Dummy-Metallkappe 56B kann vollständig in den dielektrischen Schichten 50 und 60 eingebettet sein (wenn die Durchkontaktierungen 54B und die Metallbrücken 58B nicht hergestellt werden), oder sie kann ein integriertes Metall-Strukturelement entlang der Metallbrücke 58B bilden, das vollständig in den dielektrischen Schichten 50, 60 und 62 eingebettet ist (wenn die Durchkontaktierungen 54B nicht hergestellt werden). Das integrierte Strukturelement ist elektrisch floatend. Wenn die Durchkontaktierungen 54B hergestellt werden, um sie mit den Dummy-Durchkontaktierungen 32B zu verbinden, können jeweilige der Metallbrücken 58B, der Durchkontaktierungen 54B und der Dummy-Durchkontaktierungen 32B miteinander verbundene Metall-Strukturelemente bilden, die elektrisch floatend sein können.
  • Die Dummy-Durchkontaktierungen 32B können auch elektrisch geerdet werden oder mit einer oder mehreren nicht geerdeten Spannungen verbunden werden, und die elektrisch geerdeten oder nicht geerdeten Spannungen können von den Bauelement-Dies 402 bereitgestellt werden. Bei einigen Ausführungsformen sind die Durchkontaktierungen 32B noch immer Dummy-Durchkontaktierungen, da sie so konfiguriert sind, dass keine Ströme durchfließen können. Das kann dadurch erreicht werden, dass die Leiterbahnen an Metallbrücken 58B beendet werden, die nicht mit einem darüber befindlichen Metall-Strukturelement elektrisch verbunden sind. Die Leiterbahnen können auch an den Dummy-Metallkappen 56B beendet werden, wenn keine Metallbrücken 58B hergestellt werden. Die Leiterbahnen können auch an den oberen Enden der Dummy-Durchkontaktierungen 32B beendet werden, wenn keine Durchkontaktierungen 54B hergestellt werden.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung werden die leitenden Strukturelemente, die in einem Bereich 78 (16) dargestellt sind und Durchkontaktierungen 84B, Metallleiterbahnen/Pads 86B und den Lotbereich 70 umfassen, nicht hergestellt. Somit sind in einem Bereich 88 alle Metall-Strukturelemente zusammen vollständig in den dielektrischen Materialien 24, 28, 48, 50, 60 und 62 isoliert und sind elektrisch floatend. Alternativ werden die Durchkontaktierungen 25B nicht hergestellt, und somit sind die Strukturelemente 32B, 54B, 56B und/oder 58B vollständig in dielektrischen Materialien isoliert.
  • Bei alternativen Ausführungsformen der vorliegenden Erfindung kann eine Vielzahl von Durchkontaktierungen 84B hergestellt werden, die jeweils mit einem der getrennten Teile ein und derselben Dummy-Metallkappe 26B verbunden werden, und die Vielzahl von Durchkontaktierungen 84B kann mit ein und demselben Lotbereich 74 elektrisch verbunden werden. Bei diesen Ausführungsformen können die Dummy-Metallkappen 26B ebenfalls vollständig in den dielektrischen Schichten 24 und 28 isoliert werden, wenn die Durchkontaktierungen 84B nicht hergestellt werden.
  • 17 zeigt eine Draufsicht eines Teils des Packages 100', das in den 14 und 16 gezeigt ist, wobei der Bauelement-Die 36, die aktiven Durchkontaktierungen 32A und die Dummy-Durchkontaktierungen 32B dargestellt sind, während andere Strukturelemente nicht dargestellt sind. Es dürfte wohlverstanden sein, dass das dargestellte Layout der Durchkontaktierungen 32 lediglich ein Beispiel ist und dass die tatsächliche Anzahl und die tatsächlichen Positionen der Durchkontaktierungen 32A und 32B auf Grund der Durchbiegungssituation des Packages 100' festgelegt werden und so gewählt werden, dass die Durchbiegung des Packages 100' verringert wird. Die Schnittansichten des Packages 100', die in den 14 und 16 gezeigt sind, können von der Ebene erhalten werden, die die Linie A - A von 17 enthält.
  • 18 zeigt eine Draufsicht der aktiven Metallkappen 56A und der Dummy-Metallkappen 56B gemäß einigen Ausführungsformen. Die Dummy-Metallkappen 56B können in zwei Teile 56B1 und 56B2 unterteilt werden, damit die RDL 56C durch einen dazwischen befindlichen Spalt/Zwischenraum führen kann. Daher kann, obwohl die Dummy-Metallkappen 56B groß sind und eine ziemlich große Fläche einnehmen, der Spalt, der von den Dummy-Metallkappen 56B verwendet wird, immer noch zum Führen der RDLs 56C verwendet werden. Die Dummy-Metallkappe 56B auf der linken Seite von 18 zeigt ein Beispiel dafür, dass die RDL 56C durch die Mitte der Dummy-Metallkappe 56B verläuft. Daher wird keine Durchkontaktierung 54B (siehe 14 und 16) zum Verbinden mit der jeweiligen Dummy-Metallkappe 56B hergestellt. Die Dummy-Metallkappe 56B in der Mitte von 18 zeigt ein Beispiel dafür, dass die RDL 56C durch eine Stelle verläuft, die von der Mitte der Dummy-Metallkappe 56B entfernt ist. Daher kann die Durchkontaktierung 54B zum Verbinden mit der jeweiligen Dummy-Metallkappe 56B hergestellt werden (oder auch nicht). Die Metallkappe 56 auf der rechten Seite von 18 stellt eine aktive Metallkappe 56A dar. Alternativ stellt die Metallkappe 56 auf der rechten Seite von 18 eine Dummy-Metallkappe 56B dar, die nicht unterteilt ist und in Bereichen mit wenigen RDLs hergestellt werden kann.
  • 19 zeigt einige Ausführungsformen, bei denen mehr als eine RDL 56C durch eine Dummy-Metallkappe 56B führt. Die linke Dummy-Metallkappe 56B ist in drei Teile mit zwei Spalten dazwischen unterteilt, wobei die Spalte jeweils eine durchführende RDL 56C haben. Die rechte Dummy-Metallkappe 56B ist in zwei Teile unterteilt, wobei zwei (oder mehr) RDLs 56C durch den gleichen Spalt führen.
  • Die 20 und 21 zeigen einige Ausführungsformen, bei denen die RDLs 56C nicht geradlinig sind. Die RDLs 56C können zwei oder mehr Teile haben, die einen Winkel α von etwa 30 Grad bis etwa 150 Grad bilden. In den Beispielen, die in den 18 bis 21 gezeigt sind, sind die Metallbrücken 58B durch Strichlinien dargestellt, um anzugeben, dass sie optional hergestellt werden.
  • Hier sind einige beispielhafte Abmessungen angegeben. Es dürfte wohlverstanden sein, dass diese Abmessungen lediglich Beispiele sind. In den Figuren 19, 20 und 21 können eine Breite A der RDL 56C und Abstände B und C kleiner als etwa 30 µm sein (wobei 18 ähnliche Abmessungen hat). Ein Durchmesser D (oder eine Länge oder Breite) der Dummy-Metallkappe 56B kann in dem Bereich von etwa 140 µm bis etwa 230 µm liegen.
  • Ein Durchmesser E (oder eine Länge oder Breite) der Dummy-Durchkontaktierung 32B kann in dem Bereich von etwa 100 µm bis etwa 190 µm liegen. Ein Durchmesser F (oder eine Länge oder Breite) der Dummy-Durchkontaktierung 54B kann in dem Bereich von etwa 10 µm bis etwa 60 µm liegen.
  • Kommen wir wieder zu 16 zurück. Auf der Rückseite des Bauelement-Dies 36 werden die Dummy-Metallkappen 26B hergestellt, wobei die RDLs 26C durch die Dummy-Metallkappen 26B führen. Die Layouts der Dummy-Metallkappen 26B und der RDLs 26C und die jeweiligen Abmessungen können im Wesentlichen die Gleichen wie die sein, die in den 19 bis 21 gezeigt sind, und sie werden hier nicht wiederholt.
  • Die Ausführungsformen der vorliegenden Erfindung haben mehrere Vorzüge. Es werden Dummy-Durchkontaktierungen hergestellt, um eine zusätzliche Verankerungskraft zum Bonden an das Package 400 bereitzustellen und um die Durchbiegung der Packages zu verringern. Die Dummy-Durchkontaktierungen tragen jedoch eine Spannung in die RDL-Schichten ein. Um die von den Dummy-Durchkontaktierungen verursachte Spannung abzuschirmen, werden große Dummy-Metallkappen direkt über oder unter den Dummy-Durchkontaktierungen hergestellt. Die Dummy-Durchkontaktierungen nehmen eine große Chipfläche ein und beeinträchtigen die Leitungsführung der RDLs. Daher werden bei den Ausführungsformen der vorliegenden Erfindung die Dummy-Metallkappen in kleinere Teile unterteilt, und die RDLs werden durch die Spalte zwischen den kleineren Teilen geführt.
  • Gemäß einigen Ausführungsformen der vorliegenden Erfindung weist ein Package Folgendes auf: eine erste dielektrische Schicht; einen Bauelement-Die, der über der ersten dielektrischen Schicht angeordnet ist und an dieser befestigt ist; eine aktive Durchkontaktierung und eine Dummy-Durchkontaktierung; und ein Verkapselungsmaterial, das den Bauelement-Die, die aktive Durchkontaktierung und die Dummy-Durchkontaktierung verkapselt. Das Package weist weiterhin eine zweite dielektrische Schicht auf, die über und in Kontakt mit dem Bauelement-Die, der aktiven Durchkontaktierung und der Dummy-Durchkontaktierung angeordnet ist. Eine aktive Metallkappe ist über und in Kontakt mit der zweiten dielektrischen Schicht angeordnet und ist mit der aktiven Durchkontaktierung elektrisch verbunden. Die aktive Metallkappe überdeckt die aktive Durchkontaktierung. Eine Dummy-Metallkappe ist über und in Kontakt mit der zweiten dielektrischen Schicht angeordnet. Die Dummy-Metallkappe überdeckt die Dummy-Durchkontaktierung. Die Dummy-Metallkappe ist durch einen Spalt in einen ersten Teil und einen zweiten Teil unterteilt. Eine Umverteilungsleitung führt durch den Spalt zwischen dem ersten und dem zweiten Teil der Dummy-Metallkappe.
  • Gemäß einigen Ausführungsformen der vorliegenden Erfindung weist ein Package Folgendes auf: einen Bauelement-Die; eine Dummy-Durchkontaktierung; ein Verkapselungsmaterial, das den Bauelement-Die und die Dummy-Durchkontaktierung verkapselt; und eine erste dielektrische Schicht über und in Kontakt mit dem Bauelement-Die, der Dummy-Durchkontaktierung und dem Verkapselungsmaterial. Eine Dummy-Metallkappe ist über und in Kontakt mit der ersten dielektrischen Schicht angeordnet, wobei die Dummy-Metallkappe die Dummy-Durchkontaktierung überdeckt und über Ränder der Dummy-Durchkontaktierung hinaus reicht. Eine Umverteilungsleitung befindet sich auf dem gleichen Niveau wie die Dummy-Metallkappe. Die Umverteilungsleitung trennt die Dummy-Metallkappe in einen ersten Teil und einen zweiten Teil.
  • Gemäß einigen Ausführungsformen der vorliegenden Erfindung weist ein Verfahren die folgenden Schritte auf: Befestigen eines Bauelement-Dies an einer ersten dielektrischen Schicht; Herstellen einer aktiven Durchkontaktierung und einer Dummy-Durchkontaktierung über der ersten dielektrischen Schicht; Verkapseln des Bauelement-Dies, der aktiven Durchkontaktierung und der Dummy-Durchkontaktierung in einem Verkapselungsmaterial; Herstellen einer zweiten dielektrischen Schicht über dem Verkapselungsmaterial; und Abscheiden einer aktiven Metallkappe, einer Umverteilungsleitung und einer Dummy-Metallkappe in einem gemeinsamen Prozess. Die aktive Metallkappe und die Dummy-Metallkappe überdecken die aktive Durchkontaktierung bzw. die Dummy-Durchkontaktierung. Die Dummy-Metallkappe wird durch die Umverteilungsleitung in einen ersten Teil und einen zweiten Teil unterteilt.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen oder Beispielen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Package mit: einer ersten dielektrischen Schicht; einem Vorrichtungs-Die, der über der ersten dielektrischen Schicht angeordnet ist und an dieser befestigt ist; einer aktiven Durchkontaktierung und einer Dummy-Durchkontaktierung; einem Verkapselungsmaterial, das den Vorrichtungs-Die, die aktive Durchkontaktierung und die Dummy-Durchkontaktierung verkapselt; einer zweiten dielektrischen Schicht über und in Kontakt mit dem Vorrichtungs-Die, der aktiven Durchkontaktierung und der Dummy-Durchkontaktierung; einer aktiven Metallkappe, die über und in Kontakt mit der zweiten dielektrischen Schicht angeordnet ist und mit der aktiven Durchkontaktierung elektrisch verbunden ist, wobei die aktive Metallkappe die aktive Durchkontaktierung überdeckt; einer Dummy-Metallkappe über und in Kontakt mit der zweiten dielektrischen Schicht, wobei die Dummy-Metallkappe die Dummy-Durchkontaktierung überdeckt und die Dummy-Metallkappe durch einen ersten Spalt in einen ersten Teil und einen zweiten Teil unterteilt ist; und einer ersten Umverteilungsleitung, die durch den Spalt führt.
  2. Package nach Anspruch 1, wobei der erste Teil und der zweite Teil der Dummy-Durchkontaktierung gemeinsam eine im Wesentlichen runde Form, eine sechseckige Form oder ein achteckige Form bilden.
  3. Package nach Anspruch 1 oder 2, wobei der erste Teil und/oder der zweite Teil der Dummy-Durchkontaktierung elektrisch floatend sind.
  4. Package nach einem der vorhergehenden Ansprüche, das weiterhin eine Durchkontaktierung in der zweiten dielektrischen Schicht aufweist, wobei die Durchkontaktierung mit dem ersten Teil der Dummy-Metallkappe verbunden ist, und die Dummy-Durchkontaktierung und der erste Teil der Dummy-Metallkappe gemeinsam elektrisch floatend sind.
  5. Package nach einem der Ansprüche 1 bis 3, das weiterhin eine Durchkontaktierung in der zweiten dielektrischen Schicht aufweist, wobei die Durchkontaktierung mit dem ersten Teil der Dummy-Metallkappe verbunden ist, und die Dummy-Durchkontaktierung und der erste Teil der Dummy-Metallkappe gemeinsam mit einer Spannung verbunden sind und so konfiguriert sind, dass keine Ströme durchfließen können.
  6. Package nach einem der vorhergehenden Ansprüche, das weiterhin eine Metallbrücke aufweist, die den ersten Teil mit dem zweiten Teil der Dummy-Metallkappe verbindet.
  7. Package nach Anspruch 6, wobei die Metallbrücke und der erste und der zweite Teil der Dummy-Metallkappe gemeinsam elektrisch floatend sind.
  8. Package nach einem der vorhergehenden Ansprüche, das weiterhin eine zweite Umverteilungsleitung aufweist, die durch den ersten Spalt führt.
  9. Package nach einem der vorhergehenden Ansprüche, wobei die Dummy-Metallkappe durch einen zweiten Spalt zwischen dem zweiten Teil und einem dritten Teil der Dummy-Metallkappe in einen dritten Teil unterteilt wird, und das Package weiterhin eine zweite Umverteilungsleitung in dem zweiten Spalt aufweist.
  10. Package mit: einem Vorrichtungs-Die; einer Dummy-Durchkontaktierung; einem Verkapselungsmaterial, das den Vorrichtungs-Die und die Dummy-Durchkontaktierung verkapselt; einer ersten dielektrischen Schicht über und in Kontakt mit dem Vorrichtungs-Die, der Dummy-Durchkontaktierung und dem Verkapselungsmaterial; einer ersten Dummy-Metallkappe über und in Kontakt mit der ersten dielektrischen Schicht, wobei die erste Dummy-Metallkappe die Dummy-Durchkontaktierung überdeckt und über Ränder der Dummy-Durchkontaktierung hinaus reicht; und einer ersten Umverteilungsleitung auf dem gleichen Niveau wie die erste Dummy-Metallkappe, wobei die erste Umverteilungsleitung die erste Dummy-Metallkappe in einen ersten Teil und einen zweiten Teil trennt.
  11. Package nach Anspruch 10, wobei der erste und der zweite Teil der ersten Dummy-Metallkappe elektrisch voneinander getrennt sind.
  12. Package nach Anspruch 10 oder 11, das weiterhin eine Metallbrücke über der ersten Dummy-Metallkappe aufweist, wobei die Metallbrücke den ersten Teil mit dem zweiten Teil der ersten Dummy-Metallkappe verbindet.
  13. Package nach einem der Ansprüche 10 bis 12, das weiterhin eine Durchkontaktierung in der ersten dielektrischen Schicht aufweist, wobei die Durchkontaktierung den ersten Teil der ersten Dummy-Metallkappe mit der Dummy-Durchkontaktierung verbindet, und der zweite Teil der ersten Dummy-Metallkappe elektrisch floatend ist.
  14. Package nach einem der Ansprüche 10 bis 13, das weiterhin Folgendes aufweist: eine zweite dielektrische Schicht unter und in Kontakt mit der Dummy-Durchkontaktierung und dem Verkapselungsmaterial; eine zweite Dummy-Metallkappe unter und in Kontakt mit der zweiten dielektrischen Schicht, wobei die Dummy-Durchkontaktierung einen Teil der zweiten Dummy-Metallkappe überdeckt; und eine zweite Umverteilungsleitung auf dem gleichen Niveau wie die zweite Dummy-Metallkappe, wobei die zweite Umverteilungsleitung die zweite Dummy-Metallkappe in einen dritten Teil und einen vierten Teil unterteilt, die physisch voneinander getrennt sind.
  15. Package nach Anspruch 14, wobei der erste und der zweite Teil der zweiten Dummy-Metallkappe jeweils vollständig in dielektrischen Materialien eingebettet sind.
  16. Verfahren mit den folgenden Schritten: Befestigen eines Vorrichtungs-Dies an einer ersten dielektrischen Schicht; Herstellen einer aktiven Durchkontaktierung und einer Dummy-Durchkontaktierung über der ersten dielektrischen Schicht; Verkapseln des Vorrichtungs-Dies, der aktiven Durchkontaktierung und der Dummy-Durchkontaktierung in einem Verkapselungsmaterial; Herstellen einer zweiten dielektrischen Schicht über dem Verkapselungsmaterial; und Abscheiden einer aktiven Metallkappe, einer Umverteilungsleitung und einer Dummy-Metallkappe in einem gemeinsamen Prozess, wobei die aktive Metallkappe und die Dummy-Metallkappe die aktive Durchkontaktierung bzw. die Dummy-Durchkontaktierung überdecken, und die Dummy-Metallkappe durch die Umverteilungsleitung in einen ersten Teil und einen zweiten Teil unterteilt wird.
  17. Verfahren nach Anspruch 16, wobei der erste und der zweite Teil der Dummy-Metallkappe durch einen ersten Spalt bzw. einen zweiten Spalt von der Umverteilungsleitung getrennt werden, und das Verfahren weiterhin das Herstellen einer dritten dielektrischen Schicht umfasst, die den ersten Spalt und den zweiten Spalt füllt.
  18. Verfahren nach Anspruch 17, das weiterhin das Herstellen einer Vielzahl von leitenden Strukturelementen umfasst, die in die dritte dielektrischen Schicht hinein reichen, wobei der erste und der zweite Teil der Dummy-Metallkappe elektrisch floatend sind.
  19. Verfahren nach Anspruch 17, das weiterhin das Herstellen einer Vielzahl von leitenden Strukturelementen umfasst, die in die dritte dielektrische Schicht hinein reichen, wobei eine Metallbrücke in der Vielzahl von leitenden Strukturelementen den ersten Teil mit dem zweiten Teil der Dummy-Metallkappe verbindet, und die Metallbrücke elektrisch floatend ist.
  20. Verfahren nach einem der Ansprüche 16 bis 19, das weiterhin, in dem gemeinsamen Prozess, das Herstellen einer Durchkontaktierung umfasst, die den ersten Teil der Dummy-Metallkappe mit der Dummy-Durchkontaktierung verbindet, wobei sich die Durchkontaktierung in der zweiten dielektrischen Schicht befindet, und keine Durchkontaktierung in der zweiten dielektrischen Schicht mit dem zweiten Teil der Dummy-Metallkappe verbunden wird.
DE102017117808.2A 2017-02-07 2017-08-07 Leitungsführungsentwurf für Dummy-Metallkappe und Umverteilungsleitung Pending DE102017117808A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/426,757 2017-02-07
US15/426,757 US9972581B1 (en) 2017-02-07 2017-02-07 Routing design of dummy metal cap and redistribution line

Publications (1)

Publication Number Publication Date
DE102017117808A1 true DE102017117808A1 (de) 2018-08-09

Family

ID=62090771

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102017117808.2A Pending DE102017117808A1 (de) 2017-02-07 2017-08-07 Leitungsführungsentwurf für Dummy-Metallkappe und Umverteilungsleitung

Country Status (5)

Country Link
US (3) US9972581B1 (de)
KR (1) KR101897417B1 (de)
CN (1) CN108400122B (de)
DE (1) DE102017117808A1 (de)
TW (1) TWI663699B (de)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11031342B2 (en) 2017-11-15 2021-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method
US10510650B2 (en) 2018-02-02 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing semiconductor device packaging structure having through interposer vias and through substrate vias
US10700008B2 (en) * 2018-05-30 2020-06-30 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure having redistribution layer structures
KR102551747B1 (ko) * 2018-09-13 2023-07-06 삼성전자주식회사 반도체 패키지
US11069630B2 (en) * 2018-09-21 2021-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. Structures and methods for reducing thermal expansion mismatch during integrated circuit packaging
KR102538182B1 (ko) * 2018-11-01 2023-05-31 삼성전자주식회사 반도체 패키지
CN111952190B (zh) * 2019-05-16 2022-07-01 矽磐微电子(重庆)有限公司 半导体封装方法
GB2584106B (en) * 2019-05-21 2024-03-27 Pragmatic Printing Ltd Flexible electronic structure
CN112563229A (zh) * 2019-09-26 2021-03-26 台湾积体电路制造股份有限公司 半导体封装及其制造方法
US11195802B2 (en) * 2019-09-26 2021-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package including shielding plate in redistribution structure, semiconductor package including conductive via in redistribution structure, and manufacturing method thereof
KR20210073809A (ko) 2019-12-11 2021-06-21 삼성전자주식회사 반도체 패키지 및 그 제조방법
US11515224B2 (en) * 2020-01-17 2022-11-29 Taiwan Semiconductor Manufacturing Co., Ltd. Packages with enlarged through-vias in encapsulant
CN111883438B (zh) * 2020-07-03 2022-09-30 矽磐微电子(重庆)有限公司 半导体封装方法及半导体封装结构
US11682630B2 (en) 2020-07-31 2023-06-20 Samsung Electronics Co., Ltd. Semiconductor package
KR20220027333A (ko) 2020-08-26 2022-03-08 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
KR20220033655A (ko) 2020-09-09 2022-03-17 삼성전자주식회사 반도체 패키지
KR20220036598A (ko) 2020-09-16 2022-03-23 삼성전자주식회사 반도체 패키지 장치
US11935784B2 (en) 2021-06-11 2024-03-19 Sandisk Technologies Llc Three-dimensional memory device containing self-aligned bit line contacts and methods for forming the same
US20230011353A1 (en) * 2021-07-08 2023-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Chip package structure and method for forming the same
KR20240013370A (ko) * 2022-07-22 2024-01-30 엘지이노텍 주식회사 회로 기판 및 이를 포함하는 반도체 패키지

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8188590B2 (en) * 2006-03-30 2012-05-29 Stats Chippac Ltd. Integrated circuit package system with post-passivation interconnection and integration
US8759964B2 (en) 2007-07-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and fabrication methods
US20090184414A1 (en) * 2008-01-22 2009-07-23 Chang Jun Park Wafer level chip scale package having an enhanced heat exchange efficiency with an emf shield and a method for fabricating the same
US8039303B2 (en) * 2008-06-11 2011-10-18 Stats Chippac, Ltd. Method of forming stress relief layer between die and interconnect structure
US7838337B2 (en) * 2008-12-01 2010-11-23 Stats Chippac, Ltd. Semiconductor device and method of forming an interposer package with through silicon vias
TWI478313B (zh) * 2009-03-30 2015-03-21 Qualcomm Inc 使用頂部後護層技術及底部結構技術之積體電路晶片
CN102044521B (zh) * 2009-10-21 2012-12-19 日月光半导体制造股份有限公司 具有穿导孔的半导体组件及其制造方法及具有穿导孔的半导体组件的封装结构
US9985150B2 (en) 2010-04-07 2018-05-29 Shimadzu Corporation Radiation detector and method of manufacturing the same
US8174124B2 (en) * 2010-04-08 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy pattern in wafer backside routing
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
JP2011258687A (ja) * 2010-06-08 2011-12-22 Renesas Electronics Corp 半導体装置およびその製造方法
US8361842B2 (en) 2010-07-30 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded wafer-level bonding approaches
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8884431B2 (en) 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
US8941222B2 (en) * 2010-11-11 2015-01-27 Advanced Semiconductor Engineering Inc. Wafer level semiconductor package and manufacturing methods thereof
US8829676B2 (en) 2011-06-28 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for wafer level package
US9123763B2 (en) * 2011-10-12 2015-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package (PoP) structure having at least one package comprising one die being disposed in a core material between first and second surfaces of the core material
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US8680647B2 (en) 2011-12-29 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with passive devices and methods of forming the same
CN102569231A (zh) * 2011-12-31 2012-07-11 桂林电子科技大学 基于卷曲型铜布线的芯片级三维柔性封装结构
US9991190B2 (en) 2012-05-18 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with interposer frame
US8703542B2 (en) 2012-05-18 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level packaging mechanisms
DE112012006625B4 (de) * 2012-06-25 2023-09-28 Intel Corporation Mehrchiplagenhalbleiterstruktur mit vertikalem Zwischenseitenchip und Halbleiterpaket dafür
US8809996B2 (en) 2012-06-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package with passive devices and method of forming the same
KR101999262B1 (ko) * 2012-09-12 2019-07-12 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
US8785299B2 (en) 2012-11-30 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package with a fan-out structure and method of forming the same
US8803306B1 (en) 2013-01-18 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package structure and methods for forming the same
US8778738B1 (en) 2013-02-19 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging devices and methods
US9035461B2 (en) * 2013-01-30 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging methods
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
KR101488704B1 (ko) 2013-02-21 2015-02-04 (주)양지엔지니어링 배수로 덮개
US9406596B2 (en) * 2013-02-21 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Molding compound structure
US9048222B2 (en) * 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US8877554B2 (en) 2013-03-15 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices, methods of packaging semiconductor devices, and PoP devices
US9543373B2 (en) * 2013-10-23 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof
US9281297B2 (en) * 2014-03-07 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Solution for reducing poor contact in info packages
US9449914B2 (en) * 2014-07-17 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked integrated circuits with redistribution lines
US9601353B2 (en) * 2014-07-30 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with molding structures and methods of forming the same
US9318442B1 (en) * 2014-09-29 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out package with dummy vias
US10325853B2 (en) 2014-12-03 2019-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor packages having through package vias
US10872852B2 (en) * 2016-10-12 2020-12-22 Micron Technology, Inc. Wafer level package utilizing molded interposer

Also Published As

Publication number Publication date
KR101897417B1 (ko) 2018-09-10
TWI663699B (zh) 2019-06-21
US11031352B2 (en) 2021-06-08
US10354961B2 (en) 2019-07-16
CN108400122A (zh) 2018-08-14
TW201830639A (zh) 2018-08-16
US9972581B1 (en) 2018-05-15
CN108400122B (zh) 2020-01-03
US20190341360A1 (en) 2019-11-07
KR20180091684A (ko) 2018-08-16
US20180261557A1 (en) 2018-09-13

Similar Documents

Publication Publication Date Title
DE102017117808A1 (de) Leitungsführungsentwurf für Dummy-Metallkappe und Umverteilungsleitung
DE102015106576B4 (de) Halbleitervorrichtung mit ausgesparten rändern und herstellungsverfahren
DE102016100378B4 (de) Verringerung einer rissbildung durch einstellen einer öffnungsgrösse in pop-packages
DE102019130567B4 (de) Package mit brücken-die zum verbinden und verfahren zu dessen herstellung
DE102015106723B4 (de) Package mit einem Bauelementchip und Verfahren zur Herstellung eines Packages
DE102016015805B3 (de) Multi-stack-package-on-package-strukturen
DE102014112860B4 (de) Ringstrukturen in Vorrichtungs-Die und Verfahren
DE102019105763A1 (de) Integriertes photonisches package undverfahren zu dessen herstellung
DE102019117763B4 (de) Seitenwandschutz für metallkontakthügel
DE102018130035B4 (de) Package und verfahren
DE102019109592B4 (de) Die-stapel und deren ausbildungsverfahren
DE102020101431A1 (de) Halbleitervorrichtung und Herstellungsverfahren
DE102016101685A1 (de) Integriertes fan-out-gehäuse und verfahren zu seiner herstellung
DE102015113085A1 (de) Umverteilungsleitungen mit gestapelten Durchkontaktierungen
DE102015106740A1 (de) Nicht-vertikale durchkontaktierung in einem package
DE102018117689A1 (de) Unterstützen von Info-Packages zum Reduzieren von Durchbiegung
DE102018111574A1 (de) Ausrichten von kontaktierhügeln in einem fan-out-häusungsprozes
DE102020100946B4 (de) Getrenntes strom- und erdungsdesign zur ertragsverbesserung
DE102018110866A1 (de) Ausrichtungsmarke mit Gitterstrukturen und Verfahren zum Ausbilden von dieser
DE102020108542B4 (de) Package unter Verwendung von Verstärkungs-Patches und Verfahren zur Herstellung
DE102018106672A1 (de) LTHC als Ladungssperre beim Info-Package-Ausbilden
DE102010017371A1 (de) Teststrukturen und -verfahren für Halbleiterbauelemente
DE102016100523A1 (de) Multi-Stack-Package-on-Package-Strukturen
DE102018126129A1 (de) Verfahren zum Bilden von Umverteilungsleitungen, und darauf gebildeter Aufbau
DE102020124229A1 (de) Halbleitervorrichtung und verfahren

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication