DE102018110866A1 - Ausrichtungsmarke mit Gitterstrukturen und Verfahren zum Ausbilden von dieser - Google Patents

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Jhih-Yu Wang
Yung-Chi Chu
Sih-Hao Liao
Yu-Hsiang Hu
Hung-Jui Kuo
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
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Abstract

Ein Verfahren umfasst: Kapseln eines Vorrichtungs-Die in einem Kapselungsmaterial, Ausbilden einer ersten dielektrischen Schicht über dem Vorrichtungs-Die und dem Kapselungsmaterial, Ausbilden von ersten Umverteilungsleitungen, die sich in die erste dielektrische Schicht erstrecken, um mit dem Vorrichtungs-Die elektrisch gekoppelt zu werden, Ausbilden einer Ausrichtungsmarke über der ersten dielektrischen Schicht, wobei die Ausrichtungsmarke mehrere längliche Streifen umfasst, Ausbilden einer zweiten dielektrischen Schicht über den ersten Umverteilungsleitungen und der Ausrichtungsmarke, und Ausbilden von zweiten Umverteilungsleitungen, die sich in die zweite dielektrische Schicht erstrecken, um mit den ersten Umverteilungsleitungen elektrisch gekoppelt zu werden. Die zweiten Umverteilungsleitungen werden unter Verwendung der Ausrichtungsmarke zum Ausrichten ausgebildet.

Description

  • HINTERGRUND
  • Bei der Entwicklung von Halbleitertechnologien werden Halbleiter-Chips/Dies zunehmend kleiner. Inzwischen müssen mehr Funktionen in die Halbleiter-Dies integriert werden. Demzufolge müssen die Halbleiter-Dies zunehmend größere Zahlen von I/O-Pads aufweisen, die in kleinere Bereiche integriert werden, und die Dichte der I/O-Pads steigt schnell mit der Zeit. Folglich wird das Häusen der Halbleiter-Dies schwieriger, was die Ausbeute der Häusung negativ beeinflusst.
  • Herkömmliche Häusungstechnologien können in zwei Kategorien unterteilt werden. In der ersten Kategorie werden Dies auf einem Wafer gehäust, bevor sie durchgesägt werden. Diese Häusungstechnologie weist einige vorteilhafte Merkmale auf, wie z.B. einen größeren Durchsatz und niedrigere Kosten. Außerdem wird weniger Underfill und Moldmasse benötigt. Jedoch weist diese Häusungstechnologie auch Nachteile auf. Die Größen der Dies werden zunehmend kleiner, und die entsprechenden Gehäuse können lediglich Gehäuse des Fan-In-Typs sein, in denen die I/O-Pads jedes Dies auf ein Gebiet direkt über der Fläche des jeweiligen Dies beschränkt sind. Bei den begrenzten Flächen der Dies ist die Anzahl der I/O-Pads aufgrund der Beschränkungen des Abstands der I/O-Pads begrenzt. Wenn der Abstand der Pads reduziert werden soll, können Lotbrücken auftreten. Bei der Anforderung einer festen Kugelgröße müssen außerdem Lotkugeln eine bestimmte Größe aufweisen, was wiederum die Anzahl von Lotkugeln beschränkt, die in die Fläche eines Die integriert werden können.
  • In der anderen Häusungskategorie werden Dies vor der Häusung von Wafern gesägt. Ein vorteilhaftes Merkmal dieser Häusungstechnologie ist die Möglichkeit des Ausbildens von Fan-Out-Packages, was bedeutet, dass die I/O-Pads auf einem Die auf eine größere Fläche als der Die umverteilt werden können, und somit kann die Anzahl von I/O-Pads, die in die Flächen der Dies integriert werden, erhöht werden. Ein weiteres Merkmal dieser Häusungstechnologie besteht darin, dass „erwiesenermaßen fehlerfreie Dies“ (Known good dies) gehäust werden, und fehlerhafte Dies ausgesondert werden, weswegen Kosten und Aufwand nicht auf die fehlerhaften Dies verschwendet werden.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Figuren gelesen wird. Es ist zu beachten, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.
    • 1 bis 18 zeigen Zwischenstufen im Ausbilden eines Package gemäß einigen Ausführungsformen.
    • 19 und 20 zeigen Zwischenstufen im Ausbilden eines Package gemäß einigen Ausführungsformen.
    • 21 bis 27 zeigen die Querschnittsansichten von Zwischenstufen im Ausbilden eines Package gemäß einigen Ausführungsformen.
    • 28A, 28B, 28C und 28D zeigen die Draufsichten auf einige Ausrichtungsmarken gemäß einigen Ausführungsformen.
    • 29A-1 und 29A-2 zeigen jeweils eine Ausrichtungsmarke bzw. eine entsprechende Helligkeit-Kontrast-Signalintensität gemäß einigen Ausführungsformen.
    • 29B-1 und 29B-2 zeigen jeweils eine Ausrichtungsmarke bzw. die entsprechende Helligkeit-Kontrast-Signalintensität gemäß einigen Ausführungsformen.
    • 29C-1 und 29C-2 zeigen jeweils eine Ausrichtungsmarke mit einer umgekehrten Struktur bzw. die entsprechende Helligkeit-Kontrast-Signalintensität gemäß einigen Ausführungsformen.
    • 30 zeigt einen Prozessablauf zum Ausbilden eines Package gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiel, zum Implementieren verschiedener Merkmale der Erfindung bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich lediglich Beispiele und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
  • Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z.B. „darunter liegend“, „unter“, „unterer“, „darüber liegend“, „oberer“ und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden.
  • Ein integriertes Fan-Out-Package (InFO-Package), das Ausrichtungsmarken, welche Gitterstrukturen aufweisen, umfasst, und das Verfahren zum Ausbilden von diesem werden gemäß verschiedenen Ausführungsformen bereitgestellt. Die Zwischenstufen des Ausbildens des InFO-Package sind gemäß einigen Ausführungsformen dargestellt. Einige Abwandlungen einiger Ausführungsformen werden besprochen. In den verschiedenen Ansichten und Ausführungsbeispielen werden gleiche Bezugszeichen verwendet, um auf gleiche Elemente zu verweisen.
  • 1 bis 18 zeigen die Querschnittsansichten von Zwischenstufen im Ausbilden eines Package gemäß einigen Ausführungsformen. Die in 1 bis 18 gezeigten Schritte sind ebenfalls schematisch in dem in 30 gezeigten Prozessablauf 300 dargestellt.
  • Unter Bezugnahme auf 1 wird ein Träger 20 bereitgestellt, und ein Lösefilm 22 wird auf den Träger 20 aufgeschichtet. Der Träger 20 wird aus einem transparenten Material ausgebildet und kann ein Glasträger, ein Keramikträger, ein organischer Träger oder dergleichen sein. Der Träger 20 kann eine kreisförmige Form in einer Draufsicht aufweisen und kann eine Größe eines Siliziumwafers aufweisen. Der Lösefilm 22 steht mit der oberen Fläche des Trägers 20 in physischem Kontakt. Der Lösefilm 22 kann aus einem LTHC-Beschichtungsmaterial (Light-To-Heat-Conversion) ausgebildet werden. Der Lösefilm 22 kann mithilfe einer Beschichtung auf den Träger 20 aufgebracht werden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist das LTHC-Beschichtungsmaterial in der Lage, sich unter der Lichtwärme/Strahlung (wie z.B. eines Laserstrahls) zu zersetzen, und daher kann es den Träger 20 von der darauf ausgebildeten Struktur lösen.
  • Gemäß einigen Ausführungsformen wird, wie ebenfalls in 1 gezeigt, eine Polymerpufferschicht 24 auf dem LTHC-Beschichtungsmaterial 22 ausgebildet. Die Polymerpufferschicht 24 kann aus Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder einem anderen geeigneten Polymer gefertigt werden.
  • 2 bis 4 zeigen das Ausbilden von Metallpfosten 32. Der entsprechende Prozess ist als Prozess 302 in dem in 30 dargestellten Prozessablauf gezeigt. In der gesamten Beschreibung werden die Metallpfosten 32 alternativ als Durchkontaktierungen 32 bezeichnet, da die Metallpfosten 32 durch das anschließend verteilte Kapselungsmaterial hindurchführen.
  • Unter Bezugnahme auf 2 wird eine Metallkeimschicht 25 zum Beispiel mithilfe einer physikalischen Gasphasenabscheidung (PVD) ausgebildet. Die Metallkeimschicht 25 kann mit der Polymerpufferschicht 24 in physischem Kontakt stehen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst die Metallkeimschicht 25 eine Titanschicht und eine Kupferschicht über der Titanschicht. Gemäß einigen alternativen Ausführungsformen der vorliegenden Offenbarung umfasst die Metallkeimschicht 25 eine Kupferschicht, die die dielektrische Pufferschicht 24 kontaktiert.
  • Wie ebenfalls in 2 dargestellt, wird ein Fotolack 26 über der Metallkeimschicht 25 ausgebildet. Eine Lichtbelichtung wird dann an dem Fotolack 26 unter Verwendung einer fotolithografischen Maske (nicht dargestellt) durchgeführt. Nach einem anschließenden Entwickeln werden Öffnungen 28 in dem Fotolack 26 ausgebildet. Einige Abschnitte der Metallkeimschicht 25 werden durch die Öffnungen 28 freigelegt.
  • Als Nächstes werden, wie in 3 dargestellt, Metallpfosten 32 ausgebildet, indem ein Metallmaterial in den Öffnungen 28 plattiert wird. Das plattierte Metallmaterial kann Kupfer oder eine Kupferlegierung sein. Die oberen Flächen der Metallpfosten 32 sind niedriger als die obere Fläche des Fotolacks 26, so dass die Metallpfosten 32 durch die Öffnungen 28 begrenzt sind. Die Metallpfosten 32 können im Wesentlichen vertikale und gerade Ränder aufweisen. Alternativ können die Metallpfosten 32 eine Sanduhrform in einer Querschnittsansicht aufweisen, wobei die mittleren Abschnitte der Metallpfosten 32 schmaler sind als die entsprechenden oberen Abschnitte und unteren Abschnitte.
  • In anschließenden Schritten wird der Fotolack 26 entfernt und die darunterliegenden Abschnitte der Metallkeimschicht 25 werden freigelegt. Die freigelegten Abschnitte der Metallkeimschicht 25 werden dann in einem Ätzschritt, zum Beispiel in mehreren anisotropen und/oder isotropen Ätzschritten, entfernt. Die Ränder der verbleibenden Keimschicht 25 enden auf diese Weise zusammen mit den jeweiligen darüberliegenden Abschnitten der Metallpfosten 32. Die resultierenden Metallpfosten 32 sind in 4 dargestellt. In der gesamten Beschreibung werden die verbleibenden Abschnitte der Metallkeimschicht 25 als Teile der Metallpfosten 32 betrachtet und sind nicht separat dargestellt. Die Draufsichtsformen der Metallpfosten 32 umfassen kreisförmige Formen, Rechtecke, Sechsecke, Achtecke und dergleichen, sind aber nicht darauf beschränkt. Nach dem Ausbilden der Metallpfosten 32 wird die Polymerpufferschicht 24 freigelegt.
  • 5 zeigt die Anordnung/Anbringung des Vorrichtungs-Die 36. Der entsprechende Prozess ist als Prozess 304 in dem in 30 dargestellten Prozessablauf gezeigt. Der Vorrichtungs-Die 36 wird an der Polymerpufferschicht 24 über einen Die-Befestigungsfilm (Die Attach Film, DAF) 38, der ein Haftfilm ist, angebracht. Der DAF 38 kann auf dem Vorrichtungs-Die 36 vorbefestigt werden, bevor der Vorrichtungs-Die 36 auf der Polymerpufferschicht 24 angeordnet wird. Dementsprechend sind der DAF 38 und der Vorrichtungs-Die 36, bevor sie an der Polymerpufferschicht 24 angebracht werden, in Kombination einstückig. Der Vorrichtungs-Die 36 kann ein Halbleitersubstrat umfassen, das eine Rückfläche (die nach unten weisende Fläche) aufweist, die in physischem Kontakt mit dem DAF 38 steht. Der Vorrichtungs-Die 36 kann integrierte Schaltungsbauelemente (wie z.B. aktive Bauelemente, die zum Beispiel Transistoren (nicht dargestellt) umfassen) an der Vorderfläche (der nach oben weisenden Fläche) des Halbleitersubstrats umfassen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist der Vorrichtungs-Die 36 ein Logik-Die, der ein CPU-Die (zentrale Verarbeitungseinheit), ein GPU-Die (Grafikverarbeitungseinheit), ein Die einer mobilen Anwendung, ein MCU-Die (Mikrosteuereinheit) ein IO-Die (Eingabe-Ausgabe), ein BB-Die (BaseBand) oder ein AP-Die (Anwendungsprozessor) sein kann. Da der Träger 20 auf der Waferebene vorliegt, werden, obwohl ein Vorrichtungs-Die 36 dargestellt ist, mehrere identische Vorrichtungs-Dies 36 über der Polymerpufferschicht 24 angeordnet, und können als ein Array, das mehrere Zeilen und mehrere Spalten umfasst, bereitgestellt werden.
  • Gemäß einigen Ausführungsformen werden Metallsäulen 42 (wie z.B. Kupfersäulen) als Abschnitte des Vorrichtungs-Die 36 vorgeformt, und die Metallsäulen 42 werden mit den integrierten Schaltungsvorrichtungen, wie z.B. Transistoren (nicht dargestellt), in dem Vorrichtungs-Die 36 elektrisch gekoppelt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung füllt ein dielektrisches Material, wie z.B. ein Polymer, die Spalte zwischen benachbarten Metallsäulen 42, um eine obere dielektrische Schicht 44 auszubilden. Die obere dielektrische Schicht 44 kann auch einen Abschnitt umfassen, der die Metallsäulen 42 abdeckt und schützt. Die Polymerschicht 44 kann gemäß einigen Ausführungsformen der vorliegenden Offenbarung aus PBO oder Polyimid ausgebildet werden.
  • Als Nächstes werden der Vorrichtungs-Die 36 und die Metallpfosten 32 in einem Kapselungsmaterial 48 gekapselt, wie in 6 dargestellt. Der entsprechende Prozess ist als Prozess 306 in dem in 30 dargestellten Prozessablauf gezeigt. Das Kapselungsmaterial 48 füllt die Spalte zwischen benachbarten Metallpfosten 32 und die Spalte zwischen den Metallpfosten 32 und dem Vorrichtungs-Die 36. Das Kapselungsmaterial 48 kann eine Moldmasse, eine Formunterfüllung (Underfill), ein Epoxid und/oder ein Harz umfassen. Die obere Fläche des Kapselungsmaterials 48 ist höher als die oberen Enden der Metallsäulen 42. Wenn es aus einer Moldmasse gefertigt wird, kann das Kapselungsmaterial 48 ein Basismaterial, das ein Polymer, ein Harz, ein Epoxid oder dergleichen sein kann, und Füllpartikeln in dem Basismaterial umfassen. Die Füllpartikeln können dielektrische Partikeln aus SiO2, Al2O3, Silica oder dergleichen sein und können sphärische Formen aufweisen. Außerdem können die sphärischen Füllpartikeln mehrere verschiedene Durchmesser aufweisen. Sowohl die Füllpartikeln als auch das Basismaterial in dem Kapselungsmaterial 48 können mit der Polymerpufferschicht 24 in physischem Kontakt stehen.
  • In einem anschließenden Schritt wird ein Planarisierungsprozess, wie z.B. ein chemischmechanischer Polierprozess (CMP) oder ein mechanischer Schleifprozess, durchgeführt, um das Kapselungsmaterial 48 und die dielektrische Schicht 44 zu dünnen, bis die Metallpfosten 32 und die Metallsäulen 42 freigelegt werden. Der entsprechende Prozess ist auch als Prozess 306 in dem in 30 dargestellten Prozessablauf gezeigt. Aufgrund des Planarisierungsprozesses sind die oberen Enden der Metallpfosten 32 mit den oberen Flächen der Metallsäulen 42 im Wesentlichen komplanar und sie sind mit der oberen Fläche des Kapselungsmaterials 48 im Wesentlichen komplanar. Die Metallpfosten 32 werden in nachstehenden Abschnitten alternativ als Durchkontaktierungen 32 bezeichnet, da sie durch das Kapselungsmaterial 48 hindurchführen.
  • 7 bis 15 zeigen das Ausbilden einer Vorderseiten-Umverteilungsstruktur. 7 bis 10 zeigen das Ausbilden einer ersten Schicht von Umverteilungsleitungen (RDLs), einer Ausrichtungsmarke und der entsprechenden dielektrischen Schicht. Unter Bezugnahme auf 7 wird eine dielektrische Schicht 50 ausgebildet. Der entsprechende Prozess ist als Prozess 308 in dem in 30 dargestellten Prozessablauf gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die dielektrische Schicht 50 aus einem Polymer, wie z.B. PBO, Polyimid oder dergleichen, ausgebildet. Das Ausbildungsverfahren umfasst ein Aufschichten einer dielektrischen Schicht 50 in einer fließfähigen Form und anschließendes Aushärten der dielektrischen Schicht 50. Gemäß einigen alternativen Ausführungsformen der vorliegenden Offenbarung wird die dielektrische Schicht 50 aus einem anorganischen dielektrischen Material, wie z.B. Siliziumnitrid, Siliziumoxid oder dergleichen, ausgebildet. Das Ausbildungsverfahren kann ein Beschichten, eine chemische Gasphasenabscheidung (CVD), eine Atomlagenabscheidung (ALD), eine Plasma-unterstützte chemische Gasphasenabscheidung (PECVD) oder andere geeignete Abscheidungsverfahren umfassen. Durchkontaktierungsöffnungen 52 werden anschließend ausgebildet. Der entsprechende Prozess ist auch als Prozess 308 in dem in 30 dargestellten Prozessablauf gezeigt. Gemäß einigen Ausführungsformen, in denen die dielektrische Schicht 50 aus einem lichtempfindlichen Material, wie z.B. PBO oder Polyimid, ausgebildet wird, umfasst das Ausbilden der Öffnungen 52 eine Fotobelichtung unter Verwendung einer lithografischen Maske (nicht dargestellt) und einen Entwicklungsschritt. Die Durchkontaktierungen 32 und die Metallsäulen 42 werden über die Durchkontaktierungsöffnungen 52 freigelegt.
  • Als Nächstes wird unter Bezugnahme auf 8 eine Metallkeimschicht 54 abgeschieden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst die Metallkeimschicht 54 eine Titanschicht und eine Kupferschicht über der Titanschicht. Das Ausbildungsverfahren kann zum Beispiel eine PVD umfassen. Die Metallkeimschicht 54 erstreckt sich in die Öffnungen 52 und kontaktiert die Durchkontaktierungen 32 und die Metallsäulen 42.
  • 9 zeigt das Ausbilden und das Strukturieren des Fotolacks 56. Die Metallkeimschicht 54 weist einige Abschnitte auf, die zu den Öffnungen im Fotolack 56 freigelegt sind. Ein Plattierungsprozess wird dann durchgeführt, um Metallgebiete 58 auszubilden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfassen die Metallgebiete 58 Kupfer oder eine Kupferlegierung. Das Plattieren kann ein elektrochemisches Plattieren oder ein stromloses Plattieren umfassen.
  • In einem anschließenden Prozess wird der Fotolack 56 entfernt und die darunterliegenden Abschnitte der Metallkeimschicht 54 werden freigelegt. Ein oder mehrere Ätzprozesse werden dann durchgeführt, um die freigelegte Metallkeimschicht 54 zu entfernen. Gemäß einigen Ausführungsformen wird ein erster Ätzprozess durchgeführt, um die Kupferschicht in der Metallkeimschicht 54 zu ätzen, worauf ein zweiter Ätzprozess folgt, um die Titanschicht in der Metallkeimschicht 54 zu ätzen. Folglich werden RDLs 60 und die Ausrichtungsmarke 62 ausgebildet und die resultierende Struktur ist in 10 dargestellt. Der entsprechende Prozess ist als Prozess 310 in dem in 30 dargestellten Prozessablauf gezeigt. Jede von den RDLs 60 und der Ausrichtungsmarke umfasst einen verbleibenden Abschnitt der Metallkeimschicht 54 und einen Abschnitt der plattierten Metallgebiete 58.
  • Die RDLs 6o umfassen Durchkontaktierungen 60A, die in der dielektrischen Schicht 50 ausgebildet sind, um mit den Metallsäulen 42 oder den Durchkontaktierungen 32 verbunden zu werden, und Metallleiterbahnen (Metallleitungen) 60B über der dielektrischen Schicht 50. Obwohl nicht dargestellt, können die oberen Flächen der Abschnitte der Metallleiterbahnen 60B, die von den Öffnungen 52 aufgewachsen werden (8) niedriger ausgespart werden als die oberen Flächen der Abschnitte der Metallleiterbahnen 60B, die direkt über der dielektrischen Schicht 50 liegen.
  • Die Ausrichtungsmarke 62 umfasst mehrere Gitterstreifen 64, die in Kombination die Ausrichtungsmarke bilden. Die Gitterstreifen 64 definieren außerdem die Kontur der Ausrichtungsmarke 62 und die Form der Kontur kann zum Identifizieren der Ausrichtungsmarke 62 verwendet werden. Die mehreren Gitterstreifen 64 in der Ausrichtungsmarke 62 sind elektrisch potentialfrei. Außerdem kann jeder der Streifen 64 in der Ausrichtungsmarke 62 von anderen leitfähigen Merkmalen, mit der Ausnahme anderer Teile der Ausrichtungsmarke 62, vollständig isoliert sein. Alternativ ausgedrückt stehen die oberen Flächen, die unteren Flächen und die Seitenwände aller Gitterstreifen 64 entweder mit einem dielektrischen Material oder einem anderen Teil der Ausrichtungsmarke 62 in Kontakt. 28A, 28B, 28C und 28D zeigen die Draufsichten auf einige Beispiele der Ausrichtungsmarken 62, von denen jede mehrere längliche Metallstreifen 64 umfasst. Die länglichen Metallstreifen 64 können zueinander parallel sein, wobei jeder eine gleichmäßige Breite aufweist. Die länglichen Metallstreifen 64 können einen gleichmäßigen Pitch aufweisen, wobei Pitches P1 und P2 zum Beispiel einander gleich sind. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung können einige der länglichen Metallstreifen 64 zum Beispiel Pitches aufweisen, die von den Pitches anderer Metallstreifen 64 verschieden sind, wobei die Pitches P1 und P2 voneinander verschieden sind.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist die Breite W1 (und W2) der Metallstreifen 64 klein und kann nahe der zulässigen minimalen Breite der entsprechenden RDL sein (oder kann ausgebildet werden). Zum Beispiel kann die Breite W1 und/oder W2 zwischen der minimalen Breite und ungefähr 125 Prozent der minimalen Breite betragen. Die minimale Breite ist die Breite der Metallstreifen 64, die entweder die kleinste Breite der entsprechenden RDL ist, die unter Verwendung der jeweiligen Technologie ausgebildet werden kann, ohne ein Zuverlässigkeitsproblem, wie z.B. die Delaminierung zwischen den Metallstreifen 64 und der darunterliegenden dielektrischen Schicht 50 (11) und/oder die Delaminierung zwischen den Metallstreifen 64 und der darüber liegenden dielektrischen Schicht 66 (17), zu erleiden. Es versteht sich, dass die minimale Breite mit dem Prozess, dem Herstellungswerkzeug und dem Material der Metallstreifen 64 und der benachbarten dielektrischen Schichten im Zusammenhang steht. Zum Beispiel kann die minimale Breite der entsprechenden RDL auf die Prozessfaktoren, wie z.B. die Beschränkung des Fotolacks oder des lithografischen Prozesses, zurückgehen. Gemäß einigen Ausführungsformen wurde eine Delaminierung beobachtet, wenn die Breiten der Metallstreifen kleiner sind als ungefähr 4 µm. Dementsprechend sind die Breiten W3 und W4 größer als 4 µm. Gemäß einigen Ausführungsformen liegen Breiten W3 (und W4 ) im Bereich zwischen ungefähr 5 µm und ungefähr 10 µm. Gemäß einigen Ausführungsformen weisen mindestens einige der Metallstreifen 64 ein Verhältnis der Länge zur Breite auf, das größer als ungefähr 5 ist. Das Verhältnis der Länge zur Breite kann auch je nach der Größe der Ausrichtungsmarke 62 größer als ungefähr 10 oder größer sein, und je größer die Ausrichtungsmarke 62 ist, desto größer kann das Verhältnis der Länge zur Breite sein. Ein derartiges Gestalten der Streifen 64, dass sie länglich sind, ermöglicht, dass die Breiten der Streifen 64 ohne Bedenken hinsichtlich einer Delaminierung minimiert werden. Wenn andererseits sowohl die Länge als auch die Breite der Merkmale 64 in der Ausrichtungsmarke 62 einander nahe sind, müssen die Merkmale 64 größer gestaltet werden, um frei von einer Delaminierung zu sein. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung können Längen L1 und L2 der Ausrichtungsmarke 62 im Bereich zwischen 30 µm und ungefähr 120 µm liegen, und Breiten W1 und W2 der Ausrichtungsmarke 62 können im Bereich 20 µm und ungefähr 120 µm liegen.
  • Die Ausrichtungsmarke 62, wie in 28A dargestellt, weist eine Kontur mit einer charakteristischen Struktur auf, die die Form des Buchstabens „L“ in dem dargestellten Beispiel aufweist. Die charakteristische Struktur der Ausrichtungsmarke 62 kann andere Formen aufweisen, die Kreuze, Rechtecke, Quadrate oder dergleichen umfassen, und nicht darauf beschränkt sind. Die charakteristische Struktur der Ausrichtungsmarke 62 kann auch die Formen anderer Buchstaben aufweisen, wie z.B. des Buchstabens „H“, des Buchstabens „A“, des Buchstabens „C“ usw. Die charakteristische Struktur, die in 28A der Buchstabe „L“ ist, wird durch die Außenkontur der Metallstreifen 64 definiert. Die Gitterstreifen 64 selbst bilden jedoch direkt keine Linien in den Buchstaben. Wenn zum Beispiel der Buchstabe „H“ die charakteristische Struktur darstellt, kann jede der zweite vertikalen Linien und die horizontale Linie mehrere diskrete Gitterstreifen umfassen, da H zwei vertikale Linien und eine horizontale Linie umfasst, die die zwei vertikalen Linien verbindet.
  • 28B zeigt ein Beispiel einer Ausrichtungsmarke 62, die auch mehrere Metallstreifen 64 umfasst. Die charakteristische Struktur, welche in dem Beispiel in 28B der Buchstabe „L“ ist, wird durch einen Hohlraum in den Metallstreifen 64 definiert, wobei sich die Metallstreifen 64 nicht in den Hohlraum erstrecken. Alternativ ausgedrückt, weist die Ausrichtungsmarke, wie in 28B dargestellt, eine umgekehrte Struktur auf, da die charakteristische Struktur „L“ durch den Hohlraum in den Metallstreifen 64, und nicht die Metallstreifen 64, definiert ist.
  • 28C zeigt die Ausrichtungsmarke 62, in der die Metallstreifen 64 verbunden sind, so dass sie einen Ring bilden. Alternativ ausgedrückt ist die charakteristische Struktur in 28C (und 28B) eine Hohlstruktur, wobei die Gitterstreifen die Kontur auskleiden. In den dargestellten Ausführungsformen ist der Ring vollständig geschlossen. Gemäß anderen Ausführungsformen kann der Ring zum Beispiel teilweise geschlossen sein, wobei einer oder zwei der dargestellten Metallstreifen 64 in dem dargestellten Ring nicht ausgebildet sind. 28B zeigt die Ausrichtungsmarke 62, in der die Metallstreifen 64 verbunden sind, um zwei Ringe zu bilden, wobei der Außenring den Innenring umgibt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung können mehrere nebeneinander angeordnete Ringe vorhanden sein (wobei jeder dem ähnlich ist, der in 28C dargestellt ist), und die mehreren Ringe bilden in Kombination die Ausrichtungsmarke 62. Die mehreren Ringe können mit beliebigen Richtungen, Positionen in Bezug aufeinander angeordnet werden.
  • 29A-1, 29A-2, 29B-1, 29B-2, 29C-1 und 29C-2 zeigen einige Beispiele von Ausrichtungsmarken und die entsprechenden Signale, die von den Ausrichtungsmarken gemessen wurden. 29A-1, 29B-1 und 29C-1 sind Ausrichtungsmarken. 29A-2 ist die Helligkeit-Kontrast-Signalintensität, die von der in 29A-1 dargestellten Ausrichtungsmarke erzielt wurde. 29B-2 ist die Helligkeit-Kontrast-Signalintensität, die von der in 29B-1 dargestellten Ausrichtungsmarke erzielt wurde. 29C-2 ist die Helligkeit-Kontrast-Signalintensität, die von der in 29C-1 dargestellten Ausrichtungsmarke erzielt wurde. Die Helligkeit-Kontrast-Signalintensitätswerte repräsentieren den Kontrast der Helligkeit, wenn die Ausrichtungsmarken von links nach rechts an den Positionen der Linien 110 in 29A-1, 29B-1 und 29C-1 gerastert werden. Dementsprechend befinden sich die höchsten Peaks der Signalintensität an den Rändern von Ausrichtungsmarken.
  • Unter Bezugnahme auf 29C-1, die eine Bulk-Ausrichtungsmarke zeigt, sind zwei Ränder vorhanden, die durch die Linie 110 gekreuzt werden, wobei einer auf der linken und einer auf der rechten Seite liegt. Die Signalintensitätswerte der zwei Ränder sind in 29C-2 als Peaks 114 wiedergegeben. 29C-1 zeigt außerdem mehrere Körner 112 in Ausrichtungsmarken. Die Körner 112 können zum Beispiel die Körner aus Kupfer sein. Die Körner 112 und die umgebenden Teile der jeweiligen Ausrichtungsmarke weisen einen Unterschied in Helligkeit auf, was zum Kontrast der Helligkeit führt, weswegen Peaks 116 in 29C-2 erzeugt werden. Die Peaks 116 sind niedriger als die Peaks 114. Die Peaks 114 werden verwendet, um zu bestimmen, wo sich die Grenzen von Ausrichtungsmarken befinden, und die Peaks 116 wirken als das Rauschen, das die Bestimmung der Grenzen (daher des Bildes) der Ausrichtungsmarke negativ beeinflusst. Im Herstellungsprozess können dielektrische Schichten (wie z.B. Schichten 66, 72 und 76 in 17) vorhanden sein, die Ausrichtungsmarken abdecken, wodurch verursacht wird, dass das Bild von Ausrichtungsmarken unscharf wird. Der Unterschied zwischen den Höhen der Peaks 114 und der Peaks 116 wird daher reduziert. Außerdem können die Ausrichtungsmarken in bestimmten Prozessschritten, wie z.B. den in 22 dargestellten Schritten, beschädigt werden. Dies verursacht auch die Reduzierung des Unterschieds zwischen den Höhen der Peaks 114 und 116.
  • Unter Bezugnahme auf 29A-1 weisen die Metallstreifen 64 gemäß einigen Ausführungsformen der vorliegenden Offenbarung kleine Breiten auf, was bedeutet, dass die Körner in den Metallstreifen 64 innerhalb der schmalen Metallstreifen begrenzt sind. Die Rauigkeit der Metallstreifen 64 wird auf diese Weise reduziert, und die aus den Korngrenzen (und nicht den Rändern der Metallstreifen 64) resultierenden Peaks sind zumindest niedriger, und möglicherweise eliminiert. 29A-2 zeigt schematisch einen Teil der Signalintensität, die von der in 29A-1 dargestellten Ausrichtungsmarke 62 gemessen wurde. Es wird festgestellt, dass keine Peaks von Korngrenzen erzeugt werden, und daher sind die Signale, die von den Rändern der Metallstreifen resultieren, bedeutender und sind leichter zu erkennen. Dies führt zur Verbesserung im Abbilden von Ausrichtungsmarken, da die Ränder von Ausrichtungsmarken durch die Helligkeit-Kontrast-Signale identifiziert werden.
  • 29B-2 zeigt schematisch einen Teil der Helligkeit-Kontrast-Signalintensität, die von der in 29B-1 gezeigten Ausrichtungsmarke, die eine umgekehrte Struktur darstellt, gemessen wurde. Es wird festgestellt, dass von den Korngrenzen resultierenden Peaks ebenfalls nicht vorhanden sind, und daher sind die Signale, die von den Rändern der Metallstreifen resultieren, bedeutender und sind leichter zu erkennen.
  • Beim Vergleich der in 29A-2, 29B-2 und 29C-2 gezeigten Signale wird festgestellt, dass, auch wenn das Helligkeit-Kontrast-Signal aufgrund mehrerer darüber liegenden dielektrischen Schichten und/oder der Schäden der Ausrichtungsmarken weniger deutlich ist als das, was gezeigt ist, die in 29A-2 und 29B-2 gezeigten Helligkeit-Kontrast-Signale weiterhin leichter zu verwenden sind, um die Positionen der Ausrichtungsmarken zu bestimmen, als die in 29C-2 dargestellten Signale. Dementsprechend sind die Ausrichtungsmarken mit Gitterstrukturen gegenüber den Bulk-Ausrichtungsmarken wie jene, die in 29C-1 dargestellt ist, verbessert.
  • Für die leichte Identifizierung der Strukturen können die Ausrichtungsmarken 62 keine Gitterstruktur, die mehrere erste parallele Streifen und mehrere zweite parallele Streifen, die die mehreren ersten parallelen Streifen kreuzen und zu ihnen senkrecht sind, umfassen. Die Gitterstruktur gestaltet das Erkennen der Ausrichtungsmarken schwieriger.
  • Unter Bezugnahme auf 11 wird eine dielektrische Schicht 66 über der in 10 gezeigten Struktur ausgebildet. Der entsprechende Prozess ist als Prozess 312 in dem in 30 dargestellten Prozessablauf gezeigt. Durchkontaktierungsöffnungen 68 werden dann in der dielektrischen Schicht 66 ausgebildet. Der entsprechende Prozess ist als Prozess 314 in dem in 30 dargestellten Prozessablauf gezeigt. Die dielektrische Schicht 66 deckt die Ausrichtungsmarke 62 und die RDLs 60 ab. Einige Abschnitte der RDLs 60 sind über die Durchkontaktierungsöffnungen freigelegt. Die dielektrische Schicht 66 kann unter Verwendung eines Materials ausgebildet werden, das aus derselben Gruppe von in Frage kommenden Materialien wie beim Ausbilden der dielektrischen Schicht 50 ausgewählt wird, die PBO, Polyimid, BCB oder andere organische und anorganische Material umfassen kann.
  • Unter Bezugnahme auf 12 werden RDLs 70 ausgebildet. Der entsprechende Prozess ist auch als Prozess 314 in dem in 30 dargestellten Prozessablauf gezeigt. Der Prozess zum Ausbilden von RDLs 70 kann im Wesentlich gleich der Ausbildung von RDLs 60 sein. Die RDLs 70 umfassen außerdem Durchkontaktierungsabschnitte, die sich in die Durchkontaktierungsöffnungen in der dielektrischen Schicht 66 erstrecken, um die RDLs 60 zu kontaktieren, und Metallleiterbahnenabschnitte direkt über der dielektrischen Schicht 66. Das Ausbilden der RDLs 70 kann ein Ausbilden einer Metallkeimschicht, ein Ausbilden einer strukturierten Maske (wie z.B. eines Fotolacks), ein Plattieren von RDLs 70 und anschließendes Entfernen der strukturierten Maske und unerwünschter Abschnitte der Keimschicht umfassen.
  • Beim Ausbilden der Öffnungen 68 (11) und Ausbilden der RDLs 70 (12) wird die Ausrichtungsmarke 62 verwendet, um die Positionen der Öffnungen 68 und die Leiterbahnenabschnitte der RDLs 70 auf die gewünschten Positionen auszurichten. Beim Ausrichten wird zunächst die Ausrichtungsmarke 62 gefunden und anschließend werden die Positionen der Öffnungen 68 und der RDLs 70 auf der Grundlage der Position der Ausrichtungsmarke 62 bestimmt. Es versteht sich, dass mehrere Ausrichtungsmarken im Package vorhanden sein können, wobei sich jede auf einer Seite des jeweiligen Die befindet. Die Ausrichtungsmarke 62 wird von oben durch die transparente (oder zumindest teilweise transparente) dielektrische Schicht 66 gesehen. Durch Verwenden der Gitterstrukturen kann die Ausrichtungsmarke 62 deutlich sichtbar sein und die Genauigkeit der Ausrichtung wird verbessert.
  • 13 stellt das Ausbilden einer dielektrischen Schicht 72 über der dielektrischen Schicht 66 und den RDLs 70 dar. Der entsprechende Prozess ist als Prozess 316 in dem in 30 dargestellten Prozessablauf gezeigt. Als Nächstes werden Durchkontaktierungsöffnungen 73 in der dielektrischen Schicht 72 ausgebildet. Der entsprechende Prozess ist als Prozess 318 in dem in 30 dargestellten Prozessablauf gezeigt. Die dielektrische Schicht 72 kann aus einem Material ausgebildet werden, das aus derselben Gruppe von in Frage kommenden Materialien ausgewählt wird, wie beim Ausbilden der dielektrischen Schichten 50 und 66.
  • Unter Bezugnahme auf 14 werden RDLs 74 ausgebildet. Der entsprechende Prozess ist auch als Prozess 318 in dem in 30 dargestellten Prozessablauf gezeigt. Der Prozess zum Ausbilden von RDLs 74 kann im Wesentlich gleich der Ausbildung von RDLs 60 sein. Die RDLs 74 können aus einem Metall oder einer Metalllegierung ausbildet werden, das/die Aluminium, Kupfer, Wolfram oder Legierungen davon umfasst. Es versteht sich, dass das Package eine andere Anzahl von RDL-Schichten aufweisen kann, wie z.B. eine Schicht, zwei Schichten oder mehr als drei Schichten, obwohl in den dargestellten Beispielen von Ausführungsformen drei Schichten von RDLs (60, 70 und 74) ausgebildet werden.
  • Beim Ausbilden der RDLs 74 wird eine Ausrichtungsmarke 62 verwendet, um die Positionen der RDLs 74 (und die Positionen der entsprechenden Durchkontaktierungsabschnitte) auf die RDLs 70 auszurichten. Die Ausrichtungsmarke 62 wird von oben durch die transparenten (oder zumindest teilweise transparenten) dielektrischen Schichten 72 und 66 gesehen. Durch Verwenden der Gitterstrukturen kann die Ausrichtungsmarke 62 durch die dielektrischen Schichten 72 und 66 deutlich sichtbar sein (mit einem hohen Deutlichkeitsergebnis, das durch das zum Ausrichten verwendete Herstellungswerkzeug beurteilt wird) und die Genauigkeit der Ausrichtung wird verbessert. Als ein Vergleich ist es wahrscheinlicher, dass die Bestimmung der Ausrichtungsmarke fehlschlägt, wenn die Bulk-Struktur, wie z.B. jene, die in 29C-1 gezeigt wird, verwendet wird.
  • 15 zeigt das Ausbilden der dielektrischen Schicht 76. Die dielektrische Schicht 76 kann aus einem Material ausgebildet werden, das aus derselben Gruppe von in Frage kommenden Materialien ausgewählt wird, wie beim Ausbilden der dielektrischen Schichten 50, 66 und 72. Zum Beispiel kann die dielektrische Schicht 76 unter Verwendung von PBO, Polyimid oder BCB ausgebildet werden. Öffnungen 77 werden in der dielektrischen Schicht 76 ausgebildet, um die darunterliegenden Metallpads freizulegen, die Teile der RDLs 74 darstellen. Die Positionen der Öffnungen 77 können auch unter Verwendung der Ausrichtungsmarke 62, die durch die dielektrischen Schichten 76, 72 und 66 sichtbar ist, für ein Ausrichten bestimmt werden.
  • 16 zeigt das Ausbilden von UBMs 78 (Under-Bump Metallurgies) gemäß einigen Ausführungsformen. Der entsprechende Prozess ist als Prozess 320 in dem in 30 dargestellten Prozessablauf gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die UBMs 78 ausgebildet, so dass sie sich in die Öffnungen in der dielektrischen Schicht 76 erstrecken, um die Metallpads in den RDLs 74 zu kontaktieren. Die UMBs 78 können aus Nickel, Kupfer, Titan oder Mehrfachschichten davon ausgebildet werden. Gemäß einigen Ausführungsformen umfassen die UBMs 78 eine Titanschicht und eine Kupferschicht über der Titanschicht.
  • Elektrische Verbinder 80 werden dann gemäß einigen Ausführungsformen ausgebildet. Das Ausbilden der elektrischen Verbinder 80 kann ein Anordnen von Lotkugeln auf den freigelegten Abschnitten der UBMs 78 und anschließendes Aufschmelzen der Lotkugeln umfassen. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung umfasst das Ausbilden der elektrischen Verbinder 80 ein Durchführen eines Plattierungsschritts, um Lotschichten über den UBMs 78 auszubilden, und anschließendes Aufschmelzen der Lotschichten. Die elektrischen Verbinder 80 können auch Nicht-Lot-Metallsäulen oder Metallsäulen und Lot-Kappen über den Nicht-Lot-Metallsäulen umfassen, die ebenfalls mithilfe eines Plattierens ausgebildet werden können. In der gesamten Beschreibung wird die Struktur, die die dielektrische Pufferschicht 24 umfasst und die darüber liegende Struktur in Kombination als das Package 100 bezeichnet, das ein Verbundwafer ist (der nachstehend auch als Verbundwafer 100 bezeichnet wird), der mehrere Vorrichtungs-Dies 36 umfasst.
  • Als Nächstes wird der Verbundwafer 100 vom Träger 20 zum Beispiel durch Projizieren eines Laserstrahls auf den Lösefilm 22 entfernt. Der Lösefilm 22 wird unter der Wärme des Laserstrahls zersetzt. Der resultierende Verbundwafer 100 ist in 17 dargestellt. Als Nächstes werden Öffnungen 82 in der dielektrischen Pufferschicht 24 zum Beispiel mithilfe von Laserbohren ausgebildet. Wenn die Durchkontaktierungen 32 Titanschichten als ihre Unterseiten umfassen und die Titanschichten von der Metallkeimschicht 25 (2) stammen, kann die Titanschicht mithilfe von Ätzen entfernt werden, wodurch das Kupfer in den Durchkontaktierungen 32 freigelegt wird.
  • Der Verbundwafer 100 kann dann in einem Die-Sägeschritt vereinzelt werden. Der entsprechende Prozess ist als Prozess 322 in dem in 30 dargestellten Prozessablauf gezeigt. Zum Beispiel kann eine Klinge durch den Ritzrahmen 84 sägen, um den Wafer 100 in mehrere identische Packages 86 zu trennen, von denen jedes die gemäß einigen Beispielen dargestellte Struktur aufweist. Die Die-Säge kann durch einen Teil oder die gesamte Ausrichtungsmarke 62 verlaufen. Folglich können die resultierenden Packages 86 einen Teil der Ausrichtungsmarke 62 umfassen oder keinen Teil der Ausrichtungsmarke 62 umfassen, da die Ausrichtungsmarke 62 beim Die-Sägen durchgeschnitten wurde. Zum Beispiel kann das Package 86 in Abhängigkeit vom Sägen eine Gesamtheit eines oder mehrerer der Metallstreifen 64 (28A bis 28D) umfassen und/oder kann einen Teil eines oder mehrerer der Metallstreifen 64 umfassen. Zum Beispiel können in 28A bis 28C die linken Teile der Ausrichtungsmarke 62 abgesägt werden, während die rechten Teile der Ausrichtungsmarke 62 in dem endgültigen Package 86 verbleiben, oder umgekehrt. Es ist auch möglich, dass die oberen Teile der Ausrichtungsmarke 62 abgesägt werden, während die unteren Teile der Ausrichtungsmarke 62 in dem endgültigen Package 86 verbleiben, oder umgekehrt. Der abgesägte Prozentsatz der Ausrichtungsmarken 62 kann ein beliebiger Prozentsatz der dargestellten Abschnitte sein.
  • 18 stellt das Bonden des Package 86 an eine Package-Komponente 88 über Lötzinnbereiche 80 dar. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist die Package-Komponente 88 ein Package-Substrat, das ein kernloses Substrat oder ein Substrat, das einen Kern aufweist, sein kann. Gemäß anderen Ausführungsformen der vorliegenden Offenbarung ist die Package-Komponente 88 eine gedruckte Leiterplatte oder ein Package. Ein Underfill 90 kann zwischen dem Package 86 und der Package-Komponente 88 verteilt werden. Das Package 86 kann auch an ein Package 200 über Lötzinnbereiche 206 gebondet werden. Gemäß einigen Ausführungsformen umfasst das Package 200 Vorrichtungs-Dies 202 und ein Substrat 204. Die Dies 202 können Speicher-Dies sein, wie z.B. DRAM-Dies (dynamischer Direktzugriffspeicher). Ein Underfill 208 kann zwischen dem Package 86 und dem Package 200 verteilt werden. Das resultierende Package in 18 wird als Package 220 bezeichnet.
  • 19 bis 27 zeigen die Querschnittsansichten von Zwischenstufen im Ausbilden von Packages gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Wenn nicht anders angegeben, sind die Materialien und die Verfahren zum Ausbilden der Komponenten in diesen Ausführungsformen im Wesentlichen mit den gleichen Komponenten identisch, die mit gleichen Bezugszeichen in den in 1 bis 18 dargestellten Ausführungsformen gekennzeichnet sind. Die Einzelheiten hinsichtlich des Ausbildungsprozesses und der Materialien der Komponenten, die in 19 bis 27 dargestellt sind, können somit in der Besprechung der in 1 bis 18 dargestellten Ausführungsformen gefunden werden.
  • 19 und 20 zeigen einige Ausführungsformen. Diese Ausführungsformen sind den Ausführungsformen in 1 bis 18 ähnlich, mit der Ausnahme, dass die Abschnitte der dielektrischen Schichten 72 und 76 für eine deutlichere Sicht einer Ausrichtungsmarke geöffnet sind. Das resultierende Package 86 ist in 19 dargestellt. Der Prozess zum Ausbilden des Package 86 ist jenen ähnlich, die in 1 bis 18 dargestellt sind, mit der Ausnahme, dass eine Öffnung 94 ausgebildet wird, und die Öffnung 94 durch die dielektrischen Schichten 72 und 76 hindurchführt. Die Öffnung 94 umfasst zwei Abschnitte, wobei sich der erste Abschnitt in der dielektrischen Schicht 72 befindet und sich der zweite Abschnitt in der dielektrischen Schicht 76 befindet. Der erste Abschnitt der Öffnung 94 wird in demselben Prozess zum Ausbilden der Öffnungen 73 in 13 ausgebildet. Die lithografische Maske wird derart modifiziert, dass der untere Abschnitt der Öffnungen 94 ausgebildet wird, wenn die Öffnungen 73 ausgebildet werden. Der zweite Abschnitt der Öffnung 94 wird in demselben Prozess zum Ausbilden der Öffnungen 77 in 15 ausgebildet. Die lithografische Maske wird derart modifiziert, dass der obere Abschnitt der Öffnungen 94 ausgebildet wird, wenn die Öffnungen 77 ausgebildet werden. Da die dielektrische Schicht 76 in die Öffnung 94 eingefüllt wird, wenn der obere Abschnitt der Öffnung 94 ausgebildet wird, wird der Abschnitt der dielektrischen Schicht 76, der den unteren Abschnitt der Öffnung 94 füllt, auch entfernt.
  • 20 zeigt das Package 220, das das Package 86 und die an das Package 86 gebondeten Packages 88 und 200 umfasst. Der Underfill 90 erstreckt sich in den verbleibenden Eingang der Öffnung 94 (falls noch verbleibend).
  • 21 bis 27 stellen die Zwischenstufen im Ausbilden von Packages gemäß einigen Ausführungsformen dar. Diese Ausführungsformen sind den Ausführungsformen in 1 bis 18 ähnlich, mit der Ausnahme, dass die Abschnitte der dielektrischen Schichten 66, 72 und 76 direkt über der Ausrichtungsmarke 62 alle für eine deutlichere Sicht der Ausrichtungsmarke 62 geöffnet sind. Dementsprechend wird die Ausrichtungsmarke 62 freigelegt, wenn die Ausrichtungsmarke 62 zum Ausrichten der Ausbildung der RDLs 70, 74 und der UBMs 78 verwendet wird.
  • Die Anfangsprozesse gemäß diesen Ausführungsformen sind jenen ähnlich, die in 10 dargestellt sind. Als Nächstes wird unter Bezugnahme auf 21 ein Dielektrikum 66 ausgebildet, worauf das Ausbilden von Öffnungen 68 und 94 folgt. Die Ausrichtungsmarke 62 wird zur Öffnung 94 freigelegt. Außerdem wird auch die obere Fläche der dielektrischen Schicht 50 zur Öffnung 94 freigelegt.
  • 22 zeigt das Ausbilden einer Metallkeimschicht 70A, die gemäß einigen Ausführungsformen der vorliegenden Offenbarung eine Titanschicht und Kupferschicht über der Titanschicht umfassen kann. Die Metallkeimschicht 70A erstreckt sich in die Öffnungen 68 und 94. Als Nächstes wird unter Bezugnahme auf 23 ein Fotolack 124 ausgebildet und anschließend strukturiert. Eine Gesamtheit der Öffnung 94 wird durch den Fotolack 124 gefüllt.
  • Als Nächstes werden Metallgebiete 70B in die Öffnungen im Fotolack 124 plattiert, worauf das Entfernen des Fotolacks 124 folgt. Einige Abschnitte der Metallkeimschicht 70A werden dann freigelegt. Die freigelegten Abschnitte der Metallkeimschicht 70A werden dann geätzt, wodurch die darunterliegende Ausrichtungsmarke 62 enthüllt wird. Die RDLs 70 werden auch ausgebildet und umfassen die Metallkeimschicht 70A und die Metallgebiete 70B. Beim Ätzen der Metallkeimschicht 70A wird auch die Ausrichtungsmarke 62 Schäden ausgesetzt. Durch Verwenden der Gitterstrukturen kann jedoch die Ausrichtungsmarke 62 weiterhin, auch mit den Schäden, deutlich gesehen werden.
  • 25 zeigt das Ausbilden darüber liegender Strukturen, die jenen ähnlich sind, die in 16 dargestellt sind. Während des Ausbildens der RDLs 74 und der UBMs 78 kann eine Metallkeimschicht (nicht dargestellt) auch auf der Ausrichtungsmarke 62 ausgebildet und dann geätzt werden. Die Ausrichtungsmarke 62 erleidet auf diese Weise weitere Schäden. Durch Verwenden der Gitterstrukturen kann jedoch die Ausrichtungsmarke 62 weiterhin, auch mit den weiteren Schäden, deutlich gesehen werden. 26 zeigt den Abbau des Wafers 100 von dem jeweiligen Träger 20 (25) und das Sägen des Wafers 100 zu Packages 86. Das Sägen verläuft durch den Ritzrahmen 84 und ein Teil oder die gesamte Ausrichtungsmarke 62 wird entfernt, wie unter Bezugnahme auf 17 besprochen. 27 veranschaulicht das resultierende Package 220.
  • In den vorstehend dargestellten Beispielen der Ausführungsformen werden einige Beispiele von Prozessen und Merkmalen gemäß einigen Ausführungsformen der vorliegenden Offenbarung besprochen. Andere Merkmale und Prozesse können ebenfalls aufgenommen werden. Zum Beispiel können Teststrukturen aufgenommen werden, um den Verifizierungstest der 3D-Häusung oder der 3DIC-Vorrichtungen zu unterstützen. Die Teststrukturen können zum Beispiel Testpads umfassen, die in einer Umverteilungsschicht oder auf einem Substrat ausgebildet sind, was das Testen der 3D-Häusung oder 3DIC, die Verwendung von Nadeln und/oder Probecards und dergleichen ermöglicht. Das Verifizierungstesten kann an Zwischenstrukturen sowie der endgültigen Struktur durchgeführt werden. Außerdem können die hier offenbarten Strukturen und Verfahren in Verbindung mit Testmethodologien verwendet werden, die eine Zwischenverifikation von erwiesenermaßen fehlerfreien Chips (Known Good Dies) aufnimmt, um die Ausbeute zu erhöhen und Kosten zu senken.
  • Die Ausführungsformen der vorliegenden Offenbarung weisen einige vorteilhafte Merkmale auf. Durch Verwenden von Gitterstrukturen und Ausbilden von länglichen und schmaleren Streifen für Ausrichtungsmarken ist es leicht, die Ausrichtungsmarken zu erkennen. Das zum Ausrichten verwendete Herstellungswerkzeug kann Punkte für die beim Herstellen der Packages gesehenen Ausrichtungsmarken bereitstellen. Die Punkte liegen im Bereich zwischen o und 100, wobei die Punktzahl o bedeutet, dass keine Ausrichtungsmarke vorgefunden wurde, und die Punktzahl 100 ein perfektes Ausrichtungsmarkenbild bedeutet. Die Ausrichtungsmarkenbilder mit Punktzahlen über 70 sind akzeptabel. Die experimentellen Ergebnisse zeigten, dass wenn eine Bulk-Ausrichtungsmarke, wie in 29C-1 dargestellt, eine Punktzahl von 42 oder 50 aufweist, was nicht akzeptabel bedeutet, die in 29A-1 und 29B-1 gezeigte Ausrichtungsmarke weiterhin Punktzahlen von über 95 aufweist, wenn alle anderen Bedingungen gleich sind. Außerdem zeigten experimentelle Ergebnisse, dass auch wenn mehrere dielektrische Schichten über der Gitter-Ausrichtungsmarke vorhanden sind, die Punktzahlen weiterhin über 90 aufrechterhalten werden können.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren: Kapseln eines Vorrichtungs-Die in einem Kapselungsmaterial, Ausbilden einer ersten dielektrischen Schicht über dem Vorrichtungs-Die und dem Kapselungsmaterial, Ausbilden von ersten Umverteilungsleitungen, die sich in die erste dielektrische Schicht erstrecken, um mit dem Vorrichtungs-Die elektrisch gekoppelt zu werden, Ausbilden einer Ausrichtungsmarke über der ersten dielektrischen Schicht, wobei die Ausrichtungsmarke mehrere längliche Streifen umfasst, Ausbilden einer zweiten dielektrischen Schicht über den ersten Umverteilungsleitungen und der Ausrichtungsmarke, und Ausbilden von zweiten Umverteilungsleitungen, die sich in die zweite dielektrische Schicht erstrecken, um mit den ersten Umverteilungsleitungen elektrisch gekoppelt zu werden. Die zweiten Umverteilungsleitungen werden unter Verwendung der Ausrichtungsmarke zum Ausrichten ausgebildet. In einer Ausführungsform umfasst das Ausbilden der zweiten Umverteilungsleitungen ein Ausbilden von Durchkontaktierungsöffnungen in der zweiten dielektrischen Schicht, wobei Abschnitte der ersten Umverteilungsleitungen zu den Durchkontaktierungsöffnungen freigelegt werden, und die Durchkontaktierungsöffnungen unter Verwendung der Ausrichtungsmarke zum Ausrichten ausgebildet werden. In einer Ausführungsform sind die mehreren länglichen Streifen in der Ausrichtungsmarke zueinander parallel und voneinander physisch getrennt. In einer Ausführungsform werden die mehreren länglichen Streifen in der Ausrichtungsmarke miteinander verbunden, um einen Ring zu bilden. In einer Ausführungsform weisen die mehreren länglichen Streifen in der Ausrichtungsmarke jeweils ein Längen-/Breitenverhältnis auf, das größer als ungefähr 5 ist. In einer Ausführungsform weisen die mehreren länglichen Streifen in der Ausrichtungsmarke jeweils eine Breite nah einer minimalen Breite auf, die von einem Prozess zum Ausbilden der Ausrichtungsmarke zulässig ist. In einer Ausführungsform werden die ersten Umverteilungsleitungen und die Ausrichtungsmarke in einem gemeinsamen Ausbildungsprozess ausgebildet. In einer Ausführungsform wird die Ausrichtungsmarke in einem Ritzrahmen ausgebildet und das Verfahren umfasst ferner ein Schneiden durch den Ritzrahmen und die Ausrichtungsmarke.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren: Ausbilden einer Durchkontaktierung über einem Träger; Kapseln eines Vorrichtungs-Die und der Durchkontaktierung in einem Kapselungsmaterial; Ausbilden einer ersten dielektrischen Schicht über dem Vorrichtungs-Die, der Durchkontaktierung und dem Kapselungsmaterial und in Kontakt mit diesen; Ausbilden von ersten Durchkontaktierungsöffnungen in der ersten dielektrischen Schicht, um die Durchkontaktierung und leitfähige Merkmale des Vorrichtungs-Die zu enthüllen; Plattieren erster Umverteilungsleitungen und einer Ausrichtungsmarke, wobei die ersten Umverteilungsleitungen erste Durchkontaktierungsabschnitte umfassen, die sich in die ersten Durchkontaktierungsöffnungen erstrecken, und die Ausrichtungsmarke mehrere erste längliche Streifen umfasst, die zueinander parallel sind; Ausbilden einer zweiten dielektrischen Schicht über der ersten dielektrischen Schicht, wobei die Ausrichtungsmarke und erste Leiterbahnenabschnitte der ersten Umverteilungsleitungen in die zweite dielektrische Schicht eingebettet werden; Ausbilden von zweiten Durchkontaktierungsöffnungen in der zweiten dielektrischen Schicht, um die ersten Umverteilungsleitungen zu enthüllen, wobei die zweiten Durchkontaktierungsöffnungen unter Verwendung der Ausrichtungsmarke zum Ausrichten ausgebildet werden; und Plattieren von zweiten Umverteilungsleitungen, die zweite Durchkontaktierungsabschnitte, die sich in die zweiten Durchkontaktierungsöffnungen erstrecken, und zweite Leiterbahnenabschnitte über der zweiten dielektrischen Schicht umfassen. In einer Ausführungsform wird die Ausrichtungsmarke nach dem Ausbilden der zweiten Durchkontaktierungsöffnungen mit der zweiten dielektrischen Schicht abgedeckt. In einer Ausführungsform umfasst das Verfahren ferner: Ausbilden einer dritten dielektrischen Schicht über der zweiten dielektrischen Schicht und den zweiten Umverteilungsleitungen; Ausbilden von dritten Durchkontaktierungsöffnungen in der dritten dielektrischen Schicht, um die zweiten Umverteilungsleitungen zu enthüllen, wobei die dritten Durchkontaktierungsöffnungen unter Verwendung der Ausrichtungsmarke zum Ausrichten ausgebildet werden, und nach dem Ausbilden der dritten Durchkontaktierungsöffnungen die Ausrichtungsmarke von einem Abschnitt der dritten dielektrischen Schicht überlappt wird; und Plattieren von dritten Umverteilungsleitungen, die dritte Durchkontaktierungsabschnitte, die sich in die dritten Durchkontaktierungsöffnungen erstrecken, und dritte Leiterbahnenabschnitte über der dritten dielektrischen Schicht umfassen. In einer Ausführungsform wird nach dem Ausbilden der zweiten Durchkontaktierungsöffnungen die Ausrichtungsmarke erneut enthüllt, und beim Plattieren der zweiten Umverteilungsleitungen wird eine Keimschicht, die zum Plattieren der zweiten Umverteilungsleitungen verwendet wird, ausgebildet, so dass sie die Ausrichtungsmarke kontaktiert, und das Verfahren umfasst ferner ein Ätzen von Abschnitten der Keimschicht, die in Kontakt mit der Ausrichtungsmarke stehen. In einer Ausführungsform umfasst das Verfahren ferner: Ausbilden einer dritten dielektrischen Schicht über der zweiten dielektrischen Schicht und den zweiten Umverteilungsleitungen; Ausbilden von dritten Durchkontaktierungsöffnungen in der dritten dielektrischen Schicht, um die zweiten Umverteilungsleitungen zu enthüllen, wobei die dritten Durchkontaktierungsöffnungen unter Verwendung der Ausrichtungsmarke zum Ausrichten ausgebildet werden, und beim Ausbilden der dritten Durchkontaktierungsöffnungen ein Abschnitt der dritten dielektrischen Schicht direkt über der Ausrichtungsmarke entfernt wird, und eine obere Fläche der zweiten dielektrischen Schicht freigelegt wird; und Plattieren von dritten Umverteilungsleitungen, die dritte Durchkontaktierungsabschnitte, die sich in die dritten Durchkontaktierungsöffnungen erstrecken, und dritte Leiterbahnenabschnitte über der dritten dielektrischen Schicht umfassen. In einer Ausführungsform umfasst die Ausrichtungsmarke ferner zweite längliche Streifen, die parallel zueinander sind, und die mehreren ersten länglichen Streifen und die zweiten länglichen Streifen werden verbunden, um einen Ring zu bilden. In einer Ausführungsform werden die mehreren länglichen Streifen voneinander getrennt und weisen eine im Wesentlichen gleichmäßige Breite auf. In einer Ausführungsform werden die mehreren länglichen Streifen voneinander getrennt und weisen einen im Wesentlichen gleichmäßigen Pitch auf.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren: Plattieren einer Ausrichtungsmarke über einer ersten dielektrischen Schicht, wobei die Ausrichtungsmarke mehrere längliche Streifen umfasst, die zueinander parallel sind, und die mehreren länglichen Streifen einen im Wesentlichen gleichmäßigen Pitch und eine im Wesentlichen gleichmäßige Breite aufweisen; Ausbilden mehrerer Umverteilungsleitungen über der ersten dielektrischen Schicht, wobei die mehreren Umverteilungsleitungen unter Verwendung der Ausrichtungsmarke zum Ausrichten ausgebildet werden; und Sägen durch die erste dielektrische Schicht und die Ausrichtungsmarke. In einer Ausführungsform umfasst das Ausbilden der Ausrichtungsmarke ein Ausbilden einer Keimschicht über der ersten dielektrischen Schicht; Ausbilden einer strukturierten Maske über der Keimschicht, wobei Abschnitte der Keimschicht durch die strukturierte Maske freigelegt werden; und Plattieren der mehreren länglichen Streifen der Ausrichtungsmarke in der strukturierten Maske. In einer Ausführungsform weist die Ausrichtungsmarke einen Hohlraum, wobei einige Mittelabschnitte der mehreren länglichen Streifen entfernt werden. In einer Ausführungsform umfassen die mehreren länglichen Streifen mehrere erste längliche Streifen, die eine erste Länge aufweisen, und mehrere zweite längliche Streifen, die eine zweite Länge aufweisen, die größer ist als die erste Länge.
  • Das Vorstehende skizziert Merkmale mehrerer Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung als eine Grundlage zum Entwerfen oder Modifizieren anderer Prozesse und Strukturen leicht verwenden kann, um die gleichen Aufgaben durchzuführen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Ein Fachmann sollte ebenfalls verstehen, dass derartige äquivalente Ausführungen nicht vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen hier vornehmen kann, ohne vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren, umfassend: Kapseln eines Vorrichtungs-Die in einem Kapselungsmaterial, Ausbilden einer ersten dielektrischen Schicht über dem Vorrichtungs-Die und dem Kapselungsmaterial, Ausbilden von ersten Umverteilungsleitungen, die sich in die erste dielektrische Schicht erstrecken, um mit dem Vorrichtungs-Die elektrisch gekoppelt zu werden, Ausbilden einer Ausrichtungsmarke über der ersten dielektrischen Schicht, wobei die Ausrichtungsmarke mehrere längliche Streifen umfasst, Ausbilden einer zweiten dielektrischen Schicht über den ersten Umverteilungsleitungen und der Ausrichtungsmarke, und Ausbilden von zweiten Umverteilungsleitungen, die sich in die zweite dielektrische Schicht erstrecken, um mit den ersten Umverteilungsleitungen elektrisch gekoppelt zu werden, wobei die zweiten Umverteilungsleitungen unter Verwendung der Ausrichtungsmarke zum Ausrichten ausgebildet werden.
  2. Verfahren nach Anspruch 1, wobei das Ausbilden der zweiten Umverteilungsleitungen umfasst: Ausbilden von Durchkontaktierungsöffnungen in der zweiten dielektrischen Schicht, wobei Abschnitte der ersten Umverteilungsleitungen zu den Durchkontaktierungsöffnungen freigelegt werden und die Durchkontaktierungsöffnungen unter Verwendung der Ausrichtungsmarke zum Ausrichten ausgebildet werden.
  3. Verfahren nach Anspruch 1 oder 2, wobei die mehreren länglichen Streifen in der Ausrichtungsmarke zueinander parallel und physisch voneinander getrennt sind.
  4. Verfahren nach Anspruch 1 oder 2, wobei die mehreren länglichen Streifen in der Ausrichtungsmarke miteinander verbunden werden, um einen Ring zu bilden.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei die mehreren länglichen Streifen in der Ausrichtungsmarke jeweils ein Längen-/Breitenverhältnis aufweisen, das größer als ungefähr 5 ist.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei die mehreren länglichen Streifen in der Ausrichtungsmarke jeweils eine Breite nah einer minimalen Breite aufweisen, die einem Prozess zum Ausbilden der Ausrichtungsmarke möglich ist.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei die ersten Umverteilungsleitungen und die Ausrichtungsmarke in einem gemeinsamen Ausbildungsprozess ausgebildet werden.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Ausrichtungsmarke in einem Ritzrahmen ausgebildet wird und das Verfahren ferner ein Schneiden durch den Ritzrahmen und die Ausrichtungsmarke umfasst.
  9. Verfahren, umfassend: Ausbilden einer Durchkontaktierung über einem Träger, Kapseln eines Vorrichtungs-Die und der Durchkontaktierung in einem Kapselungsmaterial, Ausbilden einer ersten dielektrischen Schicht über dem Vorrichtungs-Die, der Durchkontaktierung und dem Kapselungsmaterial und in Kontakt mit diesen, Ausbilden von ersten Durchkontaktierungsöffnungen in der ersten dielektrischen Schicht, um die Durchkontaktierung und leitfähige Elemente des Vorrichtungs-Die zu enthüllen, Plattieren erster Umverteilungsleitungen und einer Ausrichtungsmarke, wobei die ersten Umverteilungsleitungen erste Durchkontaktierungsabschnitte umfassen, die sich in die ersten Durchkontaktierungsöffnungen erstrecken, und die Ausrichtungsmarke mehrere erste längliche Streifen umfasst, die zueinander parallel sind, Ausbilden einer zweiten dielektrischen Schicht über der ersten dielektrischen Schicht, wobei die Ausrichtungsmarke und erste Leiterbahnenabschnitte der ersten Umverteilungsleitungen in die zweite dielektrische Schicht eingebettet werden, Ausbilden von zweiten Durchkontaktierungsöffnungen in der zweiten dielektrischen Schicht, um die ersten Umverteilungsleitungen freizulegen, wobei die zweiten Durchkontaktierungsöffnungen unter Verwendung der Ausrichtungsmarke zum Ausrichten ausgebildet werden, und Plattieren von zweiten Umverteilungsleitungen, die zweite Durchkontaktierungsabschnitte, die sich in die zweiten Durchkontaktierungsöffnungen erstrecken, und zweite Leiterbahnenabschnitte über der zweiten dielektrischen Schicht umfassen.
  10. Verfahren nach Anspruch 9, wobei die Ausrichtungsmarke nach dem Ausbilden der zweiten Durchkontaktierungsöffnungen mit der zweiten dielektrischen Schicht abgedeckt wird.
  11. Verfahren nach Anspruch 9 oder 10, ferner umfassend: Ausbilden einer dritten dielektrischen Schicht über der zweiten dielektrischen Schicht und den zweiten Umverteilungsleitungen, Ausbilden von dritten Durchkontaktierungsöffnungen in der dritten dielektrischen Schicht, um die zweiten Umverteilungsleitungen freizulegen, wobei die dritten Durchkontaktierungsöffnungen unter Verwendung der Ausrichtungsmarke zum Ausrichten ausgebildet werden und nach dem Ausbilden der dritten Durchkontaktierungsöffnungen die Ausrichtungsmarke von einem Abschnitt der dritten dielektrischen Schicht überlappt wird, und Plattieren von dritten Umverteilungsleitungen, die dritte Durchkontaktierungsabschnitte, die sich in die dritten Durchkontaktierungsöffnungen erstrecken, und dritte Leiterbahnenabschnitte über der dritten dielektrischen Schicht umfassen.
  12. Verfahren nach einem der vorhergehenden Ansprüche 9 bis 11, wobei nach dem Ausbilden der zweiten Durchkontaktierungsöffnungen die Ausrichtungsmarke erneut freigelegt wird und beim Plattieren der zweiten Umverteilungsleitungen eine Keimschicht, die zum Plattieren der zweiten Umverteilungsleitungen verwendet wird, ausgebildet wird, so dass sie die Ausrichtungsmarke kontaktiert, und das Verfahren ferner ein Ätzen von Abschnitten der Keimschicht, die in Kontakt mit der Ausrichtungsmarke stehen, umfasst.
  13. Verfahren nach einem der vorhergehenden Ansprüche 9 bis 12, ferner umfassend: Ausbilden einer dritten dielektrischen Schicht über der zweiten dielektrischen Schicht und den zweiten Umverteilungsleitungen, Ausbilden von dritten Durchkontaktierungsöffnungen in der dritten dielektrischen Schicht, um die zweiten Umverteilungsleitungen freizulegen, wobei die dritten Durchkontaktierungsöffnungen unter Verwendung der Ausrichtungsmarke zum Ausrichten ausgebildet werden und beim Ausbilden der dritten Durchkontaktierungsöffnungen ein Abschnitt der dritten dielektrischen Schicht direkt über der Ausrichtungsmarke entfernt wird und eine obere Fläche der zweiten dielektrischen Schicht freigelegt wird, und Plattieren von dritten Umverteilungsleitungen, die dritte Durchkontaktierungsabschnitte, die sich in die dritten Durchkontaktierungsöffnungen erstrecken, und dritte Leiterbahnenabschnitte über der dritten dielektrischen Schicht umfassen.
  14. Verfahren nach einem der vorhergehenden Ansprüche 9 bis 13, wobei die Ausrichtungsmarke ferner zweite längliche Streifen umfasst, die zueinander parallel sind, und die mehreren ersten länglichen Streifen und die zweiten länglichen Streifen verbunden werden, um einen Ring zu bilden.
  15. Verfahren nach einem der vorhergehenden Ansprüche 9 bis 14, wobei die mehreren ersten länglichen Streifen voneinander getrennt sind und eine im Wesentlichen gleichmäßige Breite aufweisen.
  16. Verfahren nach einem der vorhergehenden Ansprüche 9 bis 15, wobei die mehreren ersten länglichen Streifen voneinander getrennt sind und einen im Wesentlichen gleichmäßigen Pitch aufweisen.
  17. Verfahren, umfassend: Plattieren einer Ausrichtungsmarke über einer ersten dielektrischen Schicht, wobei die Ausrichtungsmarke mehrere längliche Streifen umfasst, die zueinander parallel sind, und die mehreren länglichen Streifen einen im Wesentlichen gleichmäßigen Pitch und eine im Wesentlichen gleichmäßige Breite aufweisen, Ausbilden mehrerer Umverteilungsleitungen über der ersten dielektrischen Schicht, wobei die mehreren Umverteilungsleitungen unter Verwendung der Ausrichtungsmarke zum Ausrichten ausgebildet werden, und Sägen durch die erste dielektrische Schicht und die Ausrichtungsmarke.
  18. Verfahren nach Anspruch 17, wobei das Ausbilden der Ausrichtungsmarke umfasst: Ausbilden einer Keimschicht über der ersten dielektrischen Schicht, Ausbilden einer strukturierten Maske über der Keimschicht, wobei Abschnitte der Keimschicht durch die strukturierte Maske freigelegt werden, und Plattieren der mehreren länglichen Streifen der Ausrichtungsmarke in der strukturierten Maske.
  19. Verfahren nach Anspruch 17 oder 18, wobei die Ausrichtungsmarke einen Hohlraum aufweist, wobei einige Mittelabschnitte der mehreren länglichen Streifen entfernt werden.
  20. Verfahren nach einem der vorhergehenden Ansprüche 17 bis 19, wobei die mehreren länglichen Streifen mehrere erste längliche Streifen, die eine erste Länge aufweisen, und mehrere zweite längliche Streifen, die eine zweite Länge aufweisen, die größer ist als die erste Länge, umfassen.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102022110868A1 (de) 2022-02-25 2023-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Versetztes kontakt-pad zum verringern der spannung

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11031342B2 (en) * 2017-11-15 2021-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method
US10978405B1 (en) * 2019-10-29 2021-04-13 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out package
TWI768294B (zh) * 2019-12-31 2022-06-21 力成科技股份有限公司 封裝結構及其製造方法
US11605597B2 (en) * 2020-04-17 2023-03-14 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method for manufacturing the same
TWI730798B (zh) * 2020-06-04 2021-06-11 力晶積成電子製造股份有限公司 對準標記結構及影像感測器的製造方法
US11756871B2 (en) * 2020-09-15 2023-09-12 Sj Semiconductor (Jiangyin) Corporation Fan-out packaging structure and method
TWI749860B (zh) * 2020-11-10 2021-12-11 菱生精密工業股份有限公司 晶片封裝方法
US11855015B2 (en) * 2021-04-22 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Polyimide profile control

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110018118A1 (en) * 2009-07-21 2011-01-27 Advanced Semiconductor Engineering, Inc. Semiconductor Device Packages, Redistribution Structures, and Manufacturing Methods Thereof
US20140048953A1 (en) * 2007-10-29 2014-02-20 Micron Technology, Inc. Semiconductor structures including sub-resolution alignment marks
US20170271283A1 (en) * 2016-03-15 2017-09-21 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package, redistribution circuit structure, and method of fabricating the same
US20170278802A1 (en) * 2016-03-24 2017-09-28 Taiwan Semiconductor Manufacturing Co., Ltd. Test key strcutures, integrated circuit packages and methods of forming the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050066889A (ko) 2003-12-27 2005-06-30 동부전자 주식회사 마스크 정렬 및 오버레이 정렬을 위한 마크 시스템
KR100790899B1 (ko) 2006-12-01 2008-01-03 삼성전자주식회사 얼라인 마크가 형성된 템플릿 및 그 제조 방법
JP5064157B2 (ja) * 2007-09-18 2012-10-31 新光電気工業株式会社 半導体装置の製造方法
CN107443883A (zh) * 2013-02-25 2017-12-08 斯克林集团公司 对准装置及对准方法
US9577025B2 (en) * 2014-01-31 2017-02-21 Qualcomm Incorporated Metal-insulator-metal (MIM) capacitor in redistribution layer (RDL) of an integrated device
CN105511238B (zh) 2014-09-26 2017-11-03 中芯国际集成电路制造(上海)有限公司 光刻对准标记结构及形成方法、半导体结构的形成方法
US9589903B2 (en) 2015-03-16 2017-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Eliminate sawing-induced peeling through forming trenches

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140048953A1 (en) * 2007-10-29 2014-02-20 Micron Technology, Inc. Semiconductor structures including sub-resolution alignment marks
US20110018118A1 (en) * 2009-07-21 2011-01-27 Advanced Semiconductor Engineering, Inc. Semiconductor Device Packages, Redistribution Structures, and Manufacturing Methods Thereof
US20170271283A1 (en) * 2016-03-15 2017-09-21 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package, redistribution circuit structure, and method of fabricating the same
US20170278802A1 (en) * 2016-03-24 2017-09-28 Taiwan Semiconductor Manufacturing Co., Ltd. Test key strcutures, integrated circuit packages and methods of forming the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102022110868A1 (de) 2022-02-25 2023-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Versetztes kontakt-pad zum verringern der spannung

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