DE102015106740A1 - Nicht-vertikale durchkontaktierung in einem package - Google Patents
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- 239000000463 material Substances 0.000 claims abstract description 52
- 238000004382 potting Methods 0.000 claims abstract description 40
- 238000004891 communication Methods 0.000 claims description 4
- 238000000034 method Methods 0.000 description 30
- 229910052751 metal Inorganic materials 0.000 description 28
- 239000002184 metal Substances 0.000 description 28
- 229920002120 photoresistant polymer Polymers 0.000 description 20
- 230000008569 process Effects 0.000 description 18
- 230000015572 biosynthetic process Effects 0.000 description 10
- 238000007747 plating Methods 0.000 description 10
- 229920000642 polymer Polymers 0.000 description 9
- 229910000679 solder Inorganic materials 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000005538 encapsulation Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 229920002577 polybenzoxazole Polymers 0.000 description 6
- 238000000926 separation method Methods 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 239000010949 copper Substances 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 239000004642 Polyimide Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 239000005360 phosphosilicate glass Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 235000012431 wafers Nutrition 0.000 description 4
- 239000005388 borosilicate glass Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000004806 packaging method and process Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 235000001674 Agaricus brunnescens Nutrition 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- -1 silicon nitride Chemical class 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000005476 soldering Methods 0.000 description 2
- 239000004971 Cross linker Substances 0.000 description 1
- 101001094044 Mus musculus Solute carrier family 26 member 6 Proteins 0.000 description 1
- 239000002313 adhesive film Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000011324 bead Substances 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000002775 capsule Substances 0.000 description 1
- 238000005266 casting Methods 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000032798 delamination Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 210000001654 germ layer Anatomy 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 239000003999 initiator Substances 0.000 description 1
- 239000005001 laminate film Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000005272 metallurgy Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920000058 polyacrylate Polymers 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H01L2224/732—Location after the connecting process
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- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
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- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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- H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
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- H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
- H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
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- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
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- H01L2225/1047—Details of electrical connections between containers
- H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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Abstract
Ein Package enthält einen Bauelementchip, eine Durchkontaktierung mit einem Sanduhrprofil, und ein Vergussmaterial, das den Bauelementchip und die Durchkontaktierung vergießt, wobei eine Oberseite des Vergussmaterials im Wesentlichen bündig mit einer Oberseite des Bauelementchips ist. Eine dielektrische Schicht überlappt das Vergussmaterial und den Bauelementchip. Mehrere Umverteilungsleitungen (Redistribution Lines, RDLs) erstrecken sich in die dielektrische Schicht, um elektrisch mit dem Bauelementchip und der Durchkontaktierung gekoppelt zu werden.
Description
- HINTERGRUND
- Im Zuge des Fortschritts auf dem Gebiet der Halbleitertechnik werden Halbleiterchips zunehmend kleiner. Gleichzeitig müssen mehr Funktionen in die Halbleiterchips integriert werden. Dementsprechend müssen bei den Halbleiterchips zunehmend größere Anzahlen von E/A-Kontaktinseln auf kleinere Flächen gepackt werden, und die Dichte der E/A-Kontaktinseln nimmt im Lauf der Zeit rasch zu. Infolge dessen wird die Verkapselung der Halbleiterchips immer schwieriger, wodurch die Produktionsausbeute der Kapseln sinkt.
- Herkömmliche Package-Techniken lassen sich in zwei Kategorien unterteilen. In der ersten Kategorie werden die Chips auf einem Wafer gekapselt, bevor sie zersägt werden. Diese Verkapselungstechnik hat einige vorteilhafte Merkmale, wie zum Beispiel ein größerer Durchsatz und geringere Kosten. Des Weiteren wird weniger Unterfüllung oder Vergussmasse benötigt. Jedoch hat diese Verkapselungstechnik auch Nachteile. Da die Chips immer kleiner werden und die jeweiligen Packages nur Fan-in-Packages sein können, sind die E/A-Kontaktinseln jedes Chips auf eine Region direkt über der Oberfläche des jeweiligen Chips beschränkt. Durch die begrenzten Flächen der Chips ist aufgrund der Beschränkung des Mittenabstands der E/A-Kontaktinseln die Anzahl der E/A-Kontaktinseln begrenzt. Wenn der Mittenabstand der Kontaktinseln verkleinert werden soll, so können Lotbrücken entstehen. Des Weiteren müssen Lotperlen wegen der Notwendigkeit einer festen Perlengröße eine bestimmte Größe aufweisen, was wiederum die Anzahl der Lotperlen begrenzt, die auf der Oberfläche eines Chips gepackt werden können.
- In der anderen Verkapselungskategorie werden Chips von Wafern abgesägt, bevor sie gekapselt werden. Ein vorteilhaftes Merkmal dieser Verkapselungstechnik ist die Möglichkeit des Ausbildens von Fan-out-Packages, was bedeutet, dass die E/A-Kontaktinseln auf einem Chip auf eine größere Fläche als der Chip umverteilt werden können, so dass die Anzahl der E/A-Kontaktinseln, die auf die Oberflächen der Chips gepackt werden können, vergrößert werden kann. Ein weiteres vorteilhaftes Merkmal dieser Verkapselungstechnik ist, dass „Known-good-Dies” gekapselt und defekte Chips aussortiert werden, so dass keine Mühen und Kosten auf defekte Chips vergeudet werden.
- KURZE BESCHREIBUNG DER ZEICHNUNGEN
- Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie zusammen mit den beiliegenden Figuren gelesen wird. Es ist anzumerken, dass gemäß der üblichen Praxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Merkmale können vielmehr beliebig vergrößert oder verkleinert werden, um die Besprechung besser verständlich zu machen.
- Die
1 bis17 veranschaulichen die Querschnittsansichten von Zwischenstufen bei der Verkapselung eines Bauelementchips gemäß einigen Ausführungsformen, wobei die jeweiligen Durchkontaktierungen ein Sanduhrprofil aufweisen; - Die
18 bis21 veranschaulichen die Querschnittsansichten von Zwischenstufen bei der Verkapselung eines Bauelementchips gemäß einigen Ausführungsformen, wobei die jeweiligen Durchkontaktierungen Pilzformen aufweisen; - Die
22 bis29 veranschaulichen die Querschnittsansichten von Zwischenstufen bei der Verkapselung eines Bauelementchips gemäß einigen Ausführungsformen, wobei die jeweiligen Durchkontaktierungen verjüngte obere Teile aufweisen; und -
30 veranschaulicht einen Prozessfluss zum Ausbilden eines Package gemäß einigen Ausführungsformen. - DETAILLIERTE BESCHREIBUNG
- Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Konkrete Beispiele von Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dies sind natürlich lediglich Beispiele, und sie sollen nicht einschränkend sein. Zum Beispiel kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen enthalten, bei denen die ersten und zweiten Merkmale in direktem Kontakt ausgebildet werden, und können auch Ausführungsformen enthalten, bei denen weitere Merkmale zwischen den ersten und zweiten Merkmalen ausgebildet sein können, so dass die ersten und zweiten Merkmale möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugszahlen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und sieht nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen vor.
- Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb”, „unter”, „unterer”, „oberhalb”, „oberer” und dergleichen im vorliegenden Text zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen, wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen verschiedene Ausrichtungen des Bauelements im Gebrauch oder Betrieb neben der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann auch anders ausgerichtet sein (um 90 Grad gedreht, oder sonstige Ausrichtungen), und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können ebenfalls entsprechend interpretiert werden.
- Ein Package und das Verfahren zum Ausbilden desselben werden gemäß verschiedenen beispielhaften Ausführungsformen bereitgestellt. Es werden die Zwischenstufen zum Ausbilden des Package veranschaulicht. Es werden die Variationen der Ausführungsformen besprochen. In all den verschiedenen Ansichten und veranschaulichenden Ausführungsformen werden die gleichen Bezugszahlen zum Bezeichnen gleicher Elemente verwendet.
- Die
1 bis17 veranschaulichen die Querschnittsansichten von Zwischenstufen bei der Bildung eines Package gemäß einigen Ausführungsformen. Die in den1 bis17 gezeigten Schritte sind auch schematisch in dem Prozessfluss300 veranschaulicht, der in30 gezeigt ist. In der anschließenden Besprechung werden die in den1 bis17 gezeigten Prozessschritte unter Bezug auf die Prozessschritte in30 besprochen. -
1 veranschaulicht einen Träger20 und eine Trennschicht22 , die auf dem Träger20 angeordnet ist. Der Träger20 kann ein Glasträger, ein Keramikträger oder dergleichen sein. Der Träger20 kann in der Draufsicht eine runde Form haben und kann eine Größe eines Siliziumwafers haben. Zum Beispiel kann der Träger20 einen Durchmesser von 8 Inch, einen Durchmesser von 12 Inch oder dergleichen haben. Die Trennschicht22 kann aus einem polymerbasierten Material (wie zum Beispiel einem Licht-zu-Wärme-Umwandlungs(LTHC)-Material) gebildet werden, das zusammen mit dem Träger20 von den darüberliegenden Strukturen, die in anschließenden Schritten ausgebildet werden, entfernt werden kann. In einigen Ausführungsformen besteht die Trennschicht22 aus epoxidharzbasiertem Wärmetrennmaterial. In anderen Ausführungsformen besteht die Trennschicht22 aus Ultraviolett(UV)-Leim. Die Trennschicht22 kann in flüssiger Form ausgebracht und ausgehärtet werden. In alternativen Ausführungsformen ist die Trennschicht22 ein Laminatfilm und wird auf den Träger20 laminiert. Die Oberseite der Trennschicht22 wird nivelliert und besitzt einen hohen Grad an Koplanarität. - Auf der Trennschicht
22 wird eine dielektrische Schicht24 ausgebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung besteht die dielektrische Schicht24 aus einem Polymer, das auch ein lichtempfindliches Material sein kann, wie zum Beispiel Polybenzoxazol (PBO), Polyimid oder dergleichen, das sich leicht mittels eines Fotolithografieprozesses strukturieren lässt. In alternativen Ausführungsformen besteht die dielektrische Schicht24 aus einem Nitrid, wie zum Beispiel Siliziumnitrid, einem Oxid, wie zum Beispiel Siliziumoxid, Phosphosilikatglas (PSG), Borsilikatglas (BSG), Bor-dotiertem Phosphosilikatglas (BPSG) oder dergleichen. - Wir wenden uns
2 zu. Über der dielektrischen Schicht24 werden Umverteilungsleitungen (Redistribution Lines, RDLs)26 ausgebildet. Der betreffende Schritt ist in dem in30 gezeigten Prozessfluss als Schritt310 gezeigt. Die RDLs26 werden auch als Rückseiten-RDLs bezeichnet, da sie auf der Rückseite des Bauelementchips36 angeordnet sind (8 ). Die Herstellung von RDLs26 kann Folgendes enthalten: Ausbilden einer (nicht gezeigten) Keimschicht über der dielektrischen Schicht24 , Ausbilden einer (nicht gezeigten) strukturierten Maske, wie zum Beispiel ein Fotoresist, über der Keimschicht, und anschließendes Ausführen einer Metallplattierung auf der frei liegenden Keimschicht. Die strukturierte Maske wird dann entfernt, gefolgt vom Entfernen der Keimschicht, die zuvor durch die entfernte strukturierte Maske aufbeschichtet wurde, wodurch RDLs26 zurückbleiben, wie in2 zu sehen. Gemäß einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann zum Beispiel mittels physikalischem Aufdampfen (Physical Vapor Deposition, PVD) gebildet werden. Die Plattierung kann zum Beispiel mittels stromloser Plattierung ausgeführt werden. - Wir wenden uns
3 zu. Die dielektrische Schicht28 wird auf den RDLs26 ausgebildet. Die Unterseite der dielektrischen Schicht28 steht in Kontakt mit den Oberseiten von RDLs26 und der dielektrischen Schicht24 . Gemäß einigen Ausführungsformen der vorliegenden Offenbarung besteht die dielektrische Schicht28 aus einem Polymer, das ein lichtempfindliches Polymer, wie zum Beispiel PBO, Polyimid oder dergleichen, sein kann. In alternativen Ausführungsformen besteht die dielektrische Schicht28 aus einem Nitrid, wie zum Beispiel Siliziumnitrid, einem Oxid, wie zum Beispiel Siliziumoxid, PSG, BSG, BPSG oder dergleichen. Die dielektrische Schicht28 wird dann strukturiert, um Öffnungen29 darin zu bilden. Folglich werden die RDLs26 durch die Öffnungen29 in der dielektrischen Schicht28 frei gelegt. - Die
4 bis7 veranschaulichen die Herstellung von Metallpföstchen38 . In der gesamten Beschreibung werden die Metallpföstchen38 alternativ auch als Durchkontaktierungen38 bezeichnet, da die Metallpföstchen38 das anschließend ausgebildete Vergussmaterial durchdringen. Der betreffende Schritt ist in dem in30 gezeigten Prozessfluss als Schritt312 gezeigt. Wir wenden uns4 zu, wo eine Metallkeimschicht30 zum Beispiel durch physikalisches Aufdampfen (PVD) ausgebildet wird. Die Metallkeimschicht30 kann gemäß einigen Ausführungsformen Kupfer enthalten und kann eine Titanschicht und eine Kupferschicht über der Titanschicht enthalten. Der Fotoresist32 wird über der Metallkeimschicht30 ausgebildet. Gemäß einigen Ausführungsformen ist der Fotoresist32 ein Trockenfilm, der auf die Metallkeimschicht30 laminiert wird. In alternativen Ausführungsformen wird der Fotoresist32 durch Aufschleudern ausgebildet. - Dann wird eine Belichtung des Fotoresists
32 mittels einer (nicht gezeigten) Fotolithografiemaske ausgeführt, die transparente Abschnitte enthält, die Licht durchlassen, und opake Abschnitte zum Blockieren von Licht enthält. Nach dem Entwickeln werden Öffnungen34 in dem Fotoresist32 ausgebildet, wie in5 gezeigt. Die Metallkeimschicht30 liegt zu den Öffnungen34 hin frei. Die Öffnungen34 haben ein Sanduhrprofil, wobei die untere Breite W1 und die obere Breite W2 größer sind als die mittige Breite W3. Des Weiteren können die kleinsten Breiten der Öffnungen34 nahe den mittigen Höhen der Öffnungen34 liegen. - Das Material des Fotoresists
32 wird so gewählt, dass die entstandenen Öffnungen34 das Sanduhrprofil haben. In einigen beispielhaften Ausführungsformen enthält der Fotoresist einen Fotoresist der Reihe TOK P50 (Hersteller: Tokyo Ohka Kogyo America Incorporated). Der TOK P50 kann in einigen Ausführungsformen Polyacrylat, Vernetzer und einen lichtempfindlichen Initiator enthalten. Wenn das geeignete Fotoresistmaterial verwendet wird und die Prozessbedingungen für Belichtung und Entwicklung korrekt abgestimmt werden, kann das Sanduhrprofil hergestellt werden. - Als Nächstes werden, wie in
6 gezeigt, Durchkontaktierungen38 durch Plattieren ausgebildet. Die Plattierungsrate wird so gesteuert, dass sichergestellt ist, dass die Form der plattierten Durchkontaktierungen38 der Form der Öffnungen34 folgt. In anschließenden Schritten wird der Fotoresist32 entfernt, und folglich werden die darunterliegenden Abschnitte der Metallkeimschicht30 frei gelegt. Die frei gelegten Abschnitte der Metallkeimschicht30 werden dann in einem Ätzschritt entfernt. Die entstandenen Durchkontaktierungen38 sind in7 veranschaulicht. In der gesamten Beschreibung werden die übrig gebliebenen Abschnitte der Metallkeimschicht30 auch als Teile der Durchkontaktierungen38 bezeichnet. - Die Durchkontaktierungen
38 haben die Form von Stäben, wobei die mittigen Abschnitte schmaler sind als die jeweiligen oberen Abschnitte und die jeweiligen unteren Abschnitte. Es ist anzumerken, dass7 die Formen der Durchkontaktierungen38 in einer vertikalen Ebene veranschaulicht. Aus Sicht jeder anderen vertikalen Ebene können die Durchkontaktierungen38 auch das Sanduhrprofil haben. Die Formen der Durchkontaktierungen38 in der Draufsicht können Kreise, Rechtecke, Quadrate, Sechsecke oder dergleichen sein. -
8 veranschaulicht das Anordnen des Bauelementchips36 . Der betreffende Schritt ist als Schritt314 in dem in30 gezeigten Prozessfluss gezeigt. Es versteht sich, dass zwar ein einzelner Bauelementchip36 veranschaulicht ist, dass aber während dieses Schrittes auch mehrere Bauelementchips, die mit dem Bauelementchip36 identisch sind, über der dielektrischen Schicht28 angeordnet werden. Der Bauelementchip36 wird mittels des Chipbefestigungsfilms (Die-Attach Film, DAF)45 , der ein Klebstofffilm sein kann, an der dielektrischen Schicht28 befestigt. Der Bauelementchip36 kann ein Logik-Bauelementchip sein, der Logiktransistoren enthält. In einigen beispielhaften Ausführungsformen ist der Bauelementchip36 für mobile Anwendungen ausgelegt und kann ein Power Management Integrated Circuit(PMIC)-Chip, ein Sender/Empfänger(TRx)-Chip oder dergleichen sein. - In einigen beispielhaften Ausführungsformen werden Metallpföstchen
50 (wie zum Beispiel Kupferpföstchen) als die obersten Abschnitte des Bauelementchips36 vor-ausgebildet, und Metallpföstchen50 werden elektrisch mit den IC-Bauelementen, wie zum Beispiel Transistoren im Bauelementchip36 , gekoppelt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung füllt ein Polymer die Spalte zwischen benachbarten Metallpföstchen50 aus, um die obere dielektrische Schicht47 zu bilden. Die obere dielektrische Schicht47 kann gemäß einigen beispielhaften Ausführungsformen aus PBO gebildet sein. Gemäß einigen Ausführungsformen ist die Oberseite der oberen dielektrischen Schicht47 höher als die Oberseite der Metallpföstchen50 . - Als Nächstes, wie in
9 gezeigt, wird ein Vergussmaterial44 auf dem Bauelementchip36 vergossen. Der betreffende Schritt ist als Schritt316 in dem in30 gezeigten Prozessfluss gezeigt. Das Vergussmaterial44 füllt die Spalte zwischen benachbarten Durchkontaktierungen38 und die Spalte zwischen den Durchkontaktierungen38 und dem Bauelementchip36 aus. Das Vergussmaterial44 kann eine Vergussmasse, eine Vergussunterfüllung, ein Epoxidharz oder ein Harz enthalten. Die Oberseite des Vergussmaterials44 kann höher sein als die oberen Enden der Durchkontaktierungen38 und der Metallpföstchen50 . - Wir wenden uns
10 zu. Des Weiteren wird eine Planarisierung, wie zum Beispiel ein chemisch-mechanischer Polier(CMP)-Schritt oder ein Schleifschritt, ausgeführt, um das Vergussmaterial44 auszudünnen, bis die Durchkontaktierungen38 und Metallpföstchen50 frei liegen. Der betreffende Schritt ist als Schritt318 in dem in30 gezeigten Prozessfluss gezeigt. Aufgrund der Planarisierung sind die oberen Enden der Durchkontaktierungen38 im Wesentlichen bündig (koplanar) mit den Oberseiten der Metallpföstchen50 und sind im Wesentlichen koplanar mit der Oberseite des Vergussmaterials44 . - Die
11 bis15 veranschaulichen die Herstellungsvorderseitiger RDLs. Der betreffende Schritt ist als Schritt320 in dem in30 gezeigten Prozessfluss gezeigt. Wir wenden uns11 zu, wo die dielektrische Schicht52 ausgebildet wird. In einigen Ausführungsformen besteht die dielektrische Schicht52 aus einem Polymer, wie zum Beispiel PBO, Polyimid oder dergleichen. In alternativen Ausführungsformen wird die dielektrische Schicht52 aus Siliziumnitrid, Siliziumoxid oder dergleichen gebildet. Die Öffnungen53 werden in der dielektrischen Schicht52 ausgebildet, um die Durchkontaktierungen38 und Metallpföstchen50 frei zu legen. Das Ausbilden der Öffnungen53 kann durch einen Fotolithografieprozess ausgeführt werden. - Wir wenden uns
12 zu. Als Nächstes werden Umverteilungsleitungen (Redistribution Lines, RDLs)54 ausgebildet, um mit den Metallpföstchen50 und Durchkontaktierungen38 verbunden zu werden. Die RDLs54 können außerdem die Metallpföstchen50 und Durchkontaktierungen38 miteinander verbinden. Die RDLs54 enthalten metallische Leiterbahnen (metallische Leitungen) über der dielektrischen Schicht52 sowie Durchkontaktierungen, die sich in die Öffnungen in der dielektrischen Schicht52 erstrecken, um elektrisch mit den Durchkontaktierungen38 und Metallpföstchen50 verbunden zu werden. Die RDLs54 werden in einem Plattierungsprozess ausgebildet, wobei jede der RDLs54 eine (nicht gezeigte) Keimschicht und ein plattiertes Metallmaterial über der Keimschicht enthält. Die Keimschicht und das plattierte Material können aus dem gleichen Material oder aus verschiedenen Materialien gebildet sein. Die RDLs54 können ein Metall oder eine Metalllegierung umfassen, die Aluminium, Kupfer, Wolfram und Legierungen davon enthält. Die RDLs54 werden aus Nichtlötmaterialien gebildet. Die Durchkontaktierungsabschnitte der RDLs54 können in physischem Kontakt mit den Oberseiten der Metallpföstchen50 stehen. - Wir wenden uns
13 zu. Eine dielektrische Schicht56 wird über den RDLs54 und der dielektrischen Schicht52 ausgebildet. Die dielektrische Schicht56 kann mittels eines Polymers gebildet werden, das aus den gleichen in Frage kommenden Materialien ausgewählt werden kann wie für die dielektrische Schicht52 . Zum Beispiel kann die dielektrische Schicht56 PBO, Polyimid, BCB oder dergleichen umfassen. Alternativ kann die dielektrische Schicht56 anorganische dielektrische Materialien enthalten, wie zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumcarbid, Siliziumoxynitrid oder dergleichen. Die Öffnungen59 werden ebenfalls in der dielektrischen Schicht56 ausgebildet, um die RDLs54 frei zu legen. Das Ausbilden der Öffnungen59 kann einen Fotolithografieprozess enthalten. -
14 veranschaulicht das Ausbilden von RDLs58 , die elektrisch mit RDLs54 verbunden werden. Für das Ausbilden von RDLs58 können ähnliche Verfahren und Materialien verwendet werden wie jene zum Ausbilden der RDLs54 . Die RDLs58 und54 werden auch als vorderseitige RDLs bezeichnet, da sie sich auf der Vorderseite des Bauelementchips36 befinden. - Wie in
15 gezeigt, wird eine zusätzliche dielektrische Schicht62 , die eine Polymerschicht sein kann, ausgebildet, um die RDLs58 und die dielektrische Schicht56 zu bedecken. Die dielektrische Schicht62 kann aus den gleichen in Frage kommenden Polymeren ausgewählt werden, die zum Ausbilden der dielektrischen Schichten52 und56 verwendet werden. Die eine oder die mehreren Öffnungen63 werden dann in der dielektrischen Schicht62 ausgebildet, um die metallischen Kontaktinselabschnitte der RDLs58 frei zu legen. -
16 veranschaulicht das Ausbilden von Lötmetallisierungen (Under-Bump Metallurgies, UBMs)64 und elektrischen Verbindern66 gemäß einigen beispielhaften Ausführungsformen. Der betreffende Schritt ist als Schritt322 in dem in30 gezeigten Prozessfluss gezeigt. Das Ausbilden von UBMs64 kann Abscheiden und Strukturieren enthalten. Das Ausbilden von elektrischen Verbindern66 kann das Anordnen von Lotperlen auf den frei gelegten Abschnitten der UBMs64 und das anschließende Wiederaufschmelzen der Lotperlen enthalten. In alternativen Ausführungsformen enthält das Ausbilden von elektrischen Verbindern66 das Ausführen eines Plattierungsschrittes, um Lötregionen über den RDLs58 zu bilden, und das anschließende Wiederaufschmelzen der Lötregionen. Die elektrischen Verbinder66 können auch Metallpföstchen oder Metallpföstchen und Lotkappen umfassen, die ebenfalls durch Plattierung ausgebildet werden können. In der gesamten Beschreibung wird die kombinierte Struktur, die den Bauelementchip36 , die Durchkontaktierungen38 , das Vergussmaterial44 und die entsprechenden RDLs und dielektrischen Schichten enthält, als Package100 bezeichnet, das ein Verbund-Wafer mit einer in der Draufsicht runden Form sein kann. - Als Nächstes wird das Package
100 von dem Träger20 entbondet. Bei der Entbondung kann ein (nicht gezeigtes) Band auf die dielektrische Schicht62 und die elektrischen Verbinder66 geklebt werden. In anschließenden Schritten wird Licht, wie zum Beispiel UV- oder Laserlicht, auf die Trennschicht22 projiziert, um die Trennschicht22 zu zersetzen, und der Träger20 und die Trennschicht22 werden von dem Package100 entfernt. Ein Chipsägeschritt wird ausgeführt, um das Package100 in mehrere Packages zu zersägen, von denen jedes einen Bauelementchip enthält, der mit dem Bauelementchip36 und den umgebenden Durchkontaktierungen38 identisch ist. Der betreffende Schritt ist als Schritt324 in dem in30 gezeigten Prozessfluss gezeigt. Eines der entstandenen Packages ist in17 als Package102 gezeigt. -
17 veranschaulicht die Bondung des Package102 mit einem weiteren Package200 . Der betreffende Schritt ist als Schritt326 in dem in30 gezeigten Prozessfluss gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Bondung durch Lötregionen69 ausgeführt, die die metallischen Kontaktinselabschnitte der RDLs26 mit den metallischen Kontaktinseln in einem Package200 verbinden. In einigen Ausführungsformen enthält das Package200 Bauelementchips202 , das Speicherchips, wie zum Beispiel Statische Direktzugriffsspeicher(SRAM)-Chips, Dynamische Direktzugriffsspeicher(DRAM)-Chips oder dergleichen sein können. Die Speicherchips können in einigen beispielhaften Ausführungsformen auch an das Packagesubstrat204 gebondet werden. - In dem entstandenen Package in
17 hat die Durchkontaktierung38 eine obere Breite W2', eine untere Breite W1 und eine kleinste Breite W3', die kleiner als die obere Breite W2' und die untere Breite W1 ist. Die Breite W3' kann auf oder nahe der mittigen Höhe der Durchkontaktierung38 liegen. Gemäß einigen beispielhaften Ausführungsformen ist die Breitendifferenz (W1 – W3') kleiner als etwa 50 μm und kann größer als etwa 5 μm sein. Die Breitendifferenz (W2' – W3') kann außerdem kleiner als etwa 50 μm sein und kann größer als etwa 5 μm sein. - Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden – vom oberen Ende zum unteren Ende einer Durchkontaktierung
38 – die Breiten der Durchkontaktierung38 allmählich und kontinuierlich von der oberen Breite W2' zur kleinsten Breite W3' hin kleiner und nehmen dann allmählich und kontinuierlich von der kleinsten Breite W3' zur unteren Breite W1 zu. Der untere Neigungswinkel θ1 und der obere Neigungswinkel θ2 der Seitenwände der Durchkontaktierungen38 kann gemäß einigen Ausführungsformen der vorliegenden Offenbarung kleiner sein als etwa 88 Grad. - Durch das Ausbilden des Sanduhrprofils wird der obere Bereich der Durchkontaktierung
38 im Vergleich zu vertikalen Durchkontaktierungen vergrößert. Infolge dessen wird der Grenzflächenbereich zwischen der Durchkontaktierung38 und den darüberliegenden RDLs54 und der dielektrischen Schicht52 ebenfalls vergrößert. Die auf die Grenzfläche wirkende mechanische Spannung wird dementsprechend verringert. Die Wahrscheinlichkeit einer Rissbildung in der dielektrischen Schicht52 und des Abschälens der dielektrischen Schicht52 von den darunterliegenden Strukturen wird somit verringert. - Die
18 bis21 veranschaulichen Querschnittsansichten von Zwischenstufen bei der Bildung eines Package gemäß alternativen Ausführungsformen. Sofern nicht anders spezifiziert, sind die Materialien und die Herstellungsverfahren der Komponenten in diesen Ausführungsformen im Wesentlichen die gleichen wie bei den gleichen Komponenten, die in den in den1 bis17 gezeigten Ausführungsformen mit den gleichen Bezugszahlen bezeichnet sind. Die Details bezüglich des Herstellungsprozesses und der Materialien der in den18 bis21 (und den22 bis29 ) gezeigten Komponenten finden sich somit in der Besprechung der in den1 bis17 gezeigten Ausführungsformen. - Die anfänglichen Schritte dieser Ausführungsformen sind im Wesentlichen die gleichen wie die, die in den
1 bis5 gezeigt sind. Als Nächstes werden, wie in18 gezeigt, die Durchkontaktierungen38 plattiert. Die Plattierung wird fortgesetzt, bis die Oberseiten der Durchkontaktierungen38 mit der Oberseite des Fotoresists32 bündig sind. Die Plattierung wird des Weiteren mit einem Überplattierungsprozess fortgesetzt, während dem die Durchkontaktierungen38 über der Oberseite des Fotoresists32 plattiert werden. Während der Überplattierung wachsen die Durchkontaktierungen38 horizontal, um Durchkontaktierungskappen38A zu bilden, die die oberen Abschnitte der Durchkontaktierungen38 sind. Die entstandenen Durchkontaktierungen38 haben somit ein Pilzprofil mit Kappen38A , die Breiten haben, die abrupt größer sind als die darunterliegenden Körperabschnitte38B der Durchkontaktierungen38 . - Als Nächstes wird der Fotoresist
32 entfernt, und die Abschnitte der Keimschicht30 , die durch den Fotoresist32 bedeckt sind, werden durch Ätzen entfernt. Die entstandene Struktur ist in19 gezeigt. Der Bauelementchip36 wird dann auf der dielektrischen Schicht28 angeordnet, wie in20 gezeigt. Die anschließenden Prozessschritte sind im Wesentlichen die gleichen wie die, die in den9 bis17 gezeigt sind. Die entstandene Struktur ist in21 gezeigt. - In dem Planarisierungsschritt werden ähnlich dem, was in
10 gezeigt ist, die oberen Abschnitte der Durchkontaktierungskappen38 entfernt, und die unteren Abschnitte der Durchkontaktierungskappen38 bleiben. Die entstandenen Durchkontaktierungskappen38A haben flache Oberseiten, die mit den Oberseiten des Vergussmaterials44 und der Metallpföstchen50 bündig sind. Wie in21 gezeigt, enthalten die Durchkontaktierungen38 Durchkontaktierungskappen38A und darunterliegende Durchkontaktierungskörper38B . Gemäß einigen Ausführungsformen haben die Durchkontaktierungskörper38B das Sanduhrprofil ähnlich dem in17 . Die Details des Sanduhrprofils können die gleichen wie in17 sein und werden darum hier nicht wiederholt. Die Durchkontaktierungskörper38B können auch andere Profile haben. Zum Beispiel können die Durchkontaktierungskörper38B gerade Seitenwände38' haben, wie an einem der veranschaulichten Durchkontaktierungen38 als ein Beispiel veranschaulicht ist. Gerade Seitenwände38' können vertikal oder im Wesentlichen vertikal sein, zum Beispiel mit einem Neigungswinkel zwischen 89 Grad und etwa 91 Grad. - Die Durchkontaktierungskörper
38B haben eine obere Breite W2'. Die Durchkontaktierungskappe38A hat eine untere Breite W4, wobei der Übergang von Breite W2' zu Breite W4 abrupt oder allmählich sein kann. Die Breite W4 ist größer als die Breite W2' und kann größer als alle Breiten der jeweiligen darunterliegenden Durchkontaktierungskörper38B sein. Gemäß einigen Ausführungsformen liegt die Breite W4 im Bereich zwischen etwa 40 μm und etwa 140 μm. Die Breitendifferenz (W4 – W2') kann gemäß einigen Ausführungsformen kleiner als etwa 50 μm sein und kann auch größer als etwa 5 μm sein. In einigen Ausführungsformen liegt die Breitendifferenz (W4 – W2') im Bereich zwischen etwa 10 μm und etwa 30 μm. Die Dicke T1 von Durchkontaktierungskappen38A kann im Bereich zwischen etwa 5 μm und etwa 10 μm liegen. - Gemäß einigen Ausführungsformen der vorliegenden Offenbarung haben die Durchkontaktierungskappen
38A planare Oberseiten38T , planare Unterseiten38BT und gekrümmte Seitenwände38S , welche die planare Oberseite38T mit der planaren Unterseite38BT verbinden. - Vorteilhafterweise werden bei der Herstellung von Durchkontaktierungskappen
38A die oberen Bereiche der Durchkontaktierungen38 vergrößert. Infolge dessen wird das Überlagerungsfenster vergrößert, wobei, wenn eine Fehlausrichtung bei der Bildung der RDLs54 eintritt, die Durchkontaktierungsabschnitte der RDLs54 immer noch auf den Durchkontaktierungen38 landen können. Diese Ausführungsformen können für Durchkontaktierungen mit feinen Mittenabständen verwendet werden, wobei die Durchkontaktierungen38 dünn sind, so dass es wahrscheinlicher ist, dass die Durchkontaktierungsabschnitte der RDLs54 gegenüber den Durchkontaktierungen38 fehlausgerichtet sind. Ein weiteres vorteilhaftes Merkmal dieser Ausführungsformen ist, dass der Grenzflächenbereich zwischen den Durchkontaktierungen38 und den darüberliegenden RDLs54 und der dielektrischen Schicht52 ebenfalls vergrößert wird, was zu einer Reduzierung der mechanischen Spannungen und einer Verringerung der Wahrscheinlichkeit der Delaminierung zwischen den Durchkontaktierungen38 und den darüberliegenden RDLs und der dielektrischen Schicht führt. - Die
22 bis29 veranschaulichen das Ausbilden eines Package gemäß alternativen Ausführungsformen. Die anfänglichen Schritte dieser Ausführungsformen sind in den1 bis4 gezeigt. Als Nächstes werden, wie in den22 und23 gezeigt, eine Tieffokusbelichtung und eine Flachfokusbelichtung ausgeführt. Der Fokus der Tieffokusbelichtung dringt tiefer in den Fotoresist32 ein als der Fokus der Flachfokusbelichtung. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung liegt der Fokus der Tieffokusbelichtung auf einer Tiefe D1 (von der Oberseite des Fotoresists32 aus, nicht gezeigt). Der Fokus der Flachfokusbelichtung hat eine Tiefe D2, die größer als D1 ist. In einigen Ausführungsformen ist die erste Belichtung (22 ) die Tieffokusbelichtung, wobei die Lithografiemaske68 verwendet wird, und die zweite Belichtung (23 ) ist die Flachfokusbelichtung. In alternativen Ausführungsformen ist die erste Belichtung (22 ) die Flachfokusbelichtung, wobei die Lithografiemaske68 verwendet wird, und die zweite Belichtung (23 ) ist die Tieffokusbelichtung. - Nach der Tieffokusbelichtung und der Flachfokusbelichtung wird der Fotoresist
32 entwickelt, um Öffnungen34 zu bilden, wie in24 gezeigt. Die entstandene Öffnung34 kann einen unteren Abschnitt34A haben, der im Wesentlichen gerade Seitenwände34A' aufweist, und kann einen oberen Abschnitt34B haben, der im Wesentlichen gerade Seitenwände34B' aufweist, wobei die Seitenwände34A' und die jeweiligen darüberliegenden Seitenwände34B' ein unterscheidbare Verbindung haben, an der eine unterscheidbare Reduzierung des Neigungswinkels der Seitenwände stattfindet. Der Neigungswinkel der Seitenwände34A' ist θ1, und der Neigungswinkel der Seitenwände34B' ist θ3, der kleiner als der Neigungswinkel θ1 ist. Die Differenz (θ1 – θ3) kann größer als etwa 2 Grad sein. Der Neigungswinkel θ3 der Seitenwände34B' kann gemäß einigen Ausführungsformen im Bereich zwischen etwa 85 und etwa 90 Grad liegen, während der Neigungswinkel θ1 der Seitenwände34A' in einigen Ausführungsformen zwischen etwa 89 Grad und etwa 91 Grad liegen kann. - Als Nächstes werden, wie in
25 gezeigt, Durchkontaktierungen38 durch Plattieren ausgebildet. Der Fotoresist32 wird dann entfernt, und die Abschnitte der Keimschicht30 , die durch den Fotoresist32 bedeckt sind, werden durch Ätzen entfernt. Die entstandene Struktur ist in26 gezeigt. Der Bauelementchip36 wird dann auf der dielektrischen Schicht28 angeordnet, wie in27 gezeigt. Ein Vergussmaterial44 wird dann aufgegossen, und eine Planarisierung wird ausgeführt, wie in28 gezeigt. Die anschließenden Prozessschritte sind im Wesentlichen die gleichen wie die, die in den11 bis17 gezeigt sind. Die entstandene Struktur ist in29 gezeigt. - Wir wenden uns
29 zu. Die Durchkontaktierungen38 haben untere Abschnitte38C und verjüngte obere Abschnitte38D , die in den Öffnungsabschnitte34A bzw.34B (24 ) ausgebildet werden. Dementsprechend sind die Profile der unteren Abschnitte38C und der oberen Abschnitte38D die gleichen wie die Profile der jeweiligen unteren Öffnungsabschnitte34A und oberen Öffnungsabschnitte34B . Gemäß einigen Ausführungsformen der vorliegenden Offenbarung haben die untere Breite W1 und die obere Breite W2' der Durchkontaktierungen38 eine Differenz (W1 – W2'), die kleiner als etwa 50 μm ist und größer als etwa 5 μm sein kann. Die Höhe H1 des verjüngten oberen Abschnitts38D zur Höhe H2 der gesamten Durchkontaktierung38 hat ein Verhältnis H1/H2, das in einigen Ausführungsformen kleiner als etwa 0,4 sein kann. - Vorteilhafterweise werden bei den verjüngten oberen Abschnitten
38D der Durchkontaktierungen38 durch Ausbilden verjüngter oberer 4 Abschnitte für Durchkontaktierungen die Scherkräfte, die durch die Durchkontaktierungen auf die RDLs wirken, verringert, und die Zuverlässigkeit des entstandenen Package wird verbessert. - Gemäß einigen Ausführungsformen der vorliegenden Offenbarung enthält ein Package einen Bauelementchip, eine Durchkontaktierung mit einem Sanduhrprofil, und ein Vergussmaterial, das den Bauelementchip und die Durchkontaktierung vergießt, wobei eine Oberseite des Vergussmaterials im Wesentlichen mit einer Oberseite des Bauelementchips bündig ist. Eine dielektrische Schicht überlappt das Vergussmaterial und den Bauelementchip. Mehrere RDLs erstrecken sich in die dielektrische Schicht, um elektrisch mit dem Bauelementchip und der Durchkontaktierung gekoppelt zu werden.
- Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung enthält ein Package einen Bauelementchip und eine Durchkontaktierung, die einen Durchkontaktierungskörper und eine Durchkontaktierungskappe über und in Verbindung mit dem Durchkontaktierungskörper enthält. Die Durchkontaktierungskappe ist breiter als der Durchkontaktierungskörper. Das Package enthält des Weiteren ein Vergussmaterial, das den Bauelementchip und die Durchkontaktierung vergießt, wobei eine Oberseite des Vergussmaterials im Wesentlichen bündig mit einer Oberseite des Bauelementchips ist. Eine dielektrische Schicht überlappt das Vergussmaterial und den Bauelementchip, wobei eine Unterseite der dielektrischen Schicht die Oberseite des Bauelementchips und die Oberseite des Vergussmaterials kontaktiert. Mehrere RDLs erstrecken sich in die dielektrische Schicht, um elektrisch mit dem Bauelementchip und der Durchkontaktierung gekoppelt zu werden.
- Gemäß einer alternativen Ausführungsformen der vorliegenden Offenbarung enthält ein Package einen Bauelementchip und eine Durchkontaktierung, die einen unteren Abschnitt enthält, der eine erste Seitenwand mit einem ersten Neigungswinkel aufweist, und einen oberen Abschnitt über und in Verbindung mit dem unteren Abschnitt enthält. Der obere Abschnitt hat eine zweite Seitenwand, die einen zweiten Neigungswinkel aufweist, der kleiner als der erste Neigungswinkel. Das Package enthält des Weiteren ein Vergussmaterial, das den Bauelementchip und die Durchkontaktierung vergießt, wobei eine Oberseite des Vergussmaterials im Wesentlichen bündig mit einer Oberseite des Bauelementchips ist. Eine dielektrische Schicht überlappt das Vergussmaterial und den Bauelementchip. Mehrere RDLs erstrecken sich in die dielektrische Schicht, um elektrisch mit dem Bauelementchip und der Durchkontaktierung gekoppelt zu werden.
- Das oben Dargelegte umreißt Merkmale verschiedener Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann ist klar, dass er die vorliegende Offenbarung ohne Weiteres als Basis für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke und/oder die gleichen Vorteile wie bei den im vorliegenden Text vorgestellten Ausführungsformen zu erreichen. Dem Fachmann sollte auch klar sein, dass solche äquivalenten Bauformen nicht das Wesen und den Schutzumfang der vorliegenden Offenbarung verlassen, und dass er verschiedene Änderungen, Substituierungen und Modifizierungen an der vorliegenden Erfindung vornehmen kann, ohne vom Wesen und Schutzumfang der vorliegenden Offenbarung abzuweichen.
Claims (20)
- Package, das Folgendes umfasst: einen Bauelementchip; eine Durchkontaktierung, wobei die Durchkontaktierung ein Verengungsprofil hat; ein Vergussmaterial, das den Bauelementchip und die Durchkontaktierung vergießt, wobei eine Oberseite des Vergussmaterials im Wesentlichen bündig mit einer Oberseite des Bauelementchips ist; Eine dielektrische Schicht, die das Vergussmaterial und den Bauelementchip überlappt, wobei eine Unterseite der dielektrischen Schicht die Oberseite des Bauelementchips und die Oberseite des Vergussmaterials kontaktiert; und mehrere Umverteilungsleitungen (Redistribution Lines, RDLs), die sich in die dielektrische Schicht erstrecken, um elektrisch mit dem Bauelementchip und der Durchkontaktierung gekoppelt zu werden.
- Package nach Anspruch 1, wobei die Durchkontaktierung eine Oberseite und eine Unterseite hat, die mit der Oberseite bzw. einer Unterseite des Vergussmaterials koplanar sind.
- Package nach Anspruch 1 oder 2, wobei sich eine kleinste Breite der Durchkontaktierung auf einer Zwischenhöhe der Durchkontaktierung befindet und eine obere Breite und eine untere Breite der Durchkontaktierung beide größer als die kleinste Breite sind.
- Package nach Anspruch 3, wobei die obere Breite um eine Differenz von mehr als etwa 5 μm größer als die kleinste Breite ist.
- Package nach Anspruch 3 oder 4, wobei von einer Oberseite der Durchkontaktierung zur Zwischenhöhe der Durchkontaktierung Breiten der Durchkontaktierung kontinuierlich und gleichmäßig kleiner werden.
- Package nach einem der Ansprüche 3 bis 5, wobei von der Zwischenhöhe der Durchkontaktierung zu einer Unterseite der Durchkontaktierung Breiten der Durchkontaktierung kontinuierlich und gleichmäßig größer werden.
- Package nach einem der vorangehenden Ansprüche, wobei ein oberer Neigungswinkel einer Seitenwand der Durchkontaktierung kleiner als etwa 88 Grad ist.
- Package, das Folgendes umfasst: einen Bauelementchip; eine Durchkontaktierung, die Folgendes umfasst: einen Durchkontaktierungskörper; und eine Durchkontaktierungskappe über und in Verbindung mit dem Durchkontaktierungskörper, wobei die Durchkontaktierungskappe breiter als der Durchkontaktierungskörper ist, wobei eine Unterseite der Durchkontaktierungskappe koplanar mit einer Oberseite des Durchkontaktierungskörpers ist; ein Vergussmaterial, das den Bauelementchip und die Durchkontaktierung vergießt, wobei eine Oberseite des Vergussmaterials im Wesentlichen bündig mit einer Oberseite des Bauelementchips ist; eine dielektrische Schicht, die das Vergussmaterial und den Bauelementchip überlappt, wobei eine Unterseite der dielektrischen Schicht die Oberseite des Bauelementchips und die Oberseite des Vergussmaterials kontaktiert; und mehrere Umverteilungsleitungen (Redistribution Lines, RDLs), die sich in die dielektrische Schicht erstrecken, um elektrisch mit dem Bauelementchip und der Durchkontaktierung gekoppelt zu werden.
- Package nach Anspruch 8, wobei die Durchkontaktierung eine Oberseite und eine Unterseite hat, die mit der Oberseite bzw. einer Unterseite des Vergussmaterials koplanar sind.
- Package nach Anspruch 8 oder 9, wobei eine Gesamtheit des Durchkontaktierungskörpers schmaler ist als eine Gesamtheit der Durchkontaktierungskappe.
- Package nach einem der Ansprüche 8 bis 10, wobei eine Breite der Durchkontaktierungskappe um eine Differenz in einem Bereich zwischen etwa 5 μm und etwa 15 μm größer ist als eine obere Breite des Durchkontaktierungskörpers.
- Package nach einem der Ansprüche 8 bis 11, wobei die Durchkontaktierungskappe eine planare Oberseite und eine gekrümmte Seitenwand hat, die die planare Oberseite mit der Unterseite verbindet, wobei die Unterseite der Durchkontaktierungskappe planar ist.
- Package nach einem der Ansprüche 8 bis 12, wobei der Durchkontaktierungskörper ein Verengungsprofil hat.
- Package nach einem der Ansprüche 8 bis 13, wobei der Durchkontaktierungskörper gerade und im Wesentlichen vertikale Seitenwände hat.
- Package, das Folgendes umfasst: einen Bauelementchip; eine Durchkontaktierung, die Folgendes umfasst: einen unteren Abschnitt, der eine erste Seitenwand hat, die einen ersten Neigungswinkel hat; und einen oberen Abschnitt über und in Verbindung mit dem unteren Abschnitt, wobei der obere Abschnitt eine zweite Seitenwand hat, die einen zweiten Neigungswinkel hat, der kleiner als der erste Neigungswinkel ist; ein Vergussmaterial, das den Bauelementchip und die Durchkontaktierung vergießt, wobei eine Oberseite des Vergussmaterials im Wesentlichen bündig mit einer Oberseite des Bauelementchips ist; eine dielektrische Schicht, die das Vergussmaterial und den Bauelementchip überlappt, wobei eine Unterseite der dielektrischen Schicht die Oberseite des Bauelementchips und die Oberseite des Vergussmaterials kontaktiert; und mehrere Umverteilungsleitungen (Redistribution Lines, RDLs), die sich in die dielektrische Schicht erstrecken, um elektrisch mit dem Bauelementchip und der Durchkontaktierung gekoppelt zu werden.
- Package nach Anspruch 15, wobei die erste Seitenwand und die zweite Seitenwand im Wesentlichen gerade sind und mit einer unterscheidbaren abrupten Änderung des Neigungswinkels miteinander verbunden sind.
- Package nach Anspruch 15 oder 16, wobei die Durchkontaktierung eine Oberseite und eine Unterseite hat, die mit der Oberseite bzw. einer Unterseite des Vergussmaterials koplanar sind.
- Package nach einem der Ansprüche 15 bis 17, wobei ein erster Neigungswinkel der ersten Seitenwand um eine Differenz von mehr als etwa 2 Grad größer ist als ein zweiter Neigungswinkel der zweiten Seitenwand.
- Package nach einem der Ansprüche 15 bis 18, wobei die Durchkontaktierung eine untere Breite und eine obere Breite, die um eine Differenz von mehr als etwa 5 μm kleiner als die obere Breite ist, hat.
- Package nach einem der Ansprüche 15 bis 19, wobei ein Verhältnis einer Höhe des oberen Abschnitts der Durchkontaktierung zu einer Höhe einer Gesamtheit der Durchkontaktierung kleiner als etwa 0,4 ist.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US14/658,968 US10115647B2 (en) | 2015-03-16 | 2015-03-16 | Non-vertical through-via in package |
US14/658,968 | 2015-03-16 |
Publications (1)
Publication Number | Publication Date |
---|---|
DE102015106740A1 true DE102015106740A1 (de) | 2016-09-22 |
Family
ID=56852986
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102015106740.4A Pending DE102015106740A1 (de) | 2015-03-16 | 2015-04-30 | Nicht-vertikale durchkontaktierung in einem package |
Country Status (5)
Country | Link |
---|---|
US (3) | US10115647B2 (de) |
KR (1) | KR101716031B1 (de) |
CN (1) | CN105990290B (de) |
DE (1) | DE102015106740A1 (de) |
TW (1) | TWI618209B (de) |
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- 2015-05-28 KR KR1020150075043A patent/KR101716031B1/ko active IP Right Grant
- 2015-07-13 TW TW104122489A patent/TWI618209B/zh active
- 2015-09-30 CN CN201510641267.3A patent/CN105990290B/zh active Active
-
2018
- 2018-10-29 US US16/173,210 patent/US10699981B2/en active Active
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2020
- 2020-06-08 US US16/895,415 patent/US11355406B2/en active Active
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TW201635461A (zh) | 2016-10-01 |
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US10699981B2 (en) | 2020-06-30 |
CN105990290B (zh) | 2020-07-03 |
US11355406B2 (en) | 2022-06-07 |
CN105990290A (zh) | 2016-10-05 |
US10115647B2 (en) | 2018-10-30 |
KR101716031B1 (ko) | 2017-03-13 |
TWI618209B (zh) | 2018-03-11 |
US20190067146A1 (en) | 2019-02-28 |
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